JP2000155845A - 記憶装置、デ―タフォ―マッタ、デ―タにアクセスする方法、デ―タの領域をクリアする方法、デ―タを圧縮する方法、デ―タをフォ―マット化する方法、グラフィックスシステムおよびグラフィックスシステムを動作させる方法 - Google Patents

記憶装置、デ―タフォ―マッタ、デ―タにアクセスする方法、デ―タの領域をクリアする方法、デ―タを圧縮する方法、デ―タをフォ―マット化する方法、グラフィックスシステムおよびグラフィックスシステムを動作させる方法

Info

Publication number
JP2000155845A
JP2000155845A JP14023899A JP14023899A JP2000155845A JP 2000155845 A JP2000155845 A JP 2000155845A JP 14023899 A JP14023899 A JP 14023899A JP 14023899 A JP14023899 A JP 14023899A JP 2000155845 A JP2000155845 A JP 2000155845A
Authority
JP
Japan
Prior art keywords
pixel
data
formatter
bit
coupled
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP14023899A
Other languages
English (en)
Inventor
J Shurappu Elizabeth
エリザベス・ジェイ・シュラップ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electronics America Inc
Original Assignee
Mitsubishi Electronics America Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US09/086,554 external-priority patent/US6143434A/en
Priority claimed from US09/164,866 external-priority patent/US6504550B1/en
Priority claimed from US09/164,858 external-priority patent/US6535218B1/en
Priority claimed from US09/264,281 external-priority patent/US6559851B1/en
Priority claimed from US09/264,261 external-priority patent/US6661421B1/en
Application filed by Mitsubishi Electronics America Inc filed Critical Mitsubishi Electronics America Inc
Publication of JP2000155845A publication Critical patent/JP2000155845A/ja
Withdrawn legal-status Critical Current

Links

Landscapes

  • Image Processing (AREA)
  • Digital Computer Display Output (AREA)
  • Image Generation (AREA)

Abstract

(57)【要約】 【課題】 コンピュータグラフィックスシステムにおい
て二次元および三次元イメージの増速されたレンダリン
グをもたらす半導体記憶装置を提供する。 【解決手段】 半導体記憶装置は、メモリアレイ（１１
６）と、ピクセルバッファ（１１８）と、ピクセルバッ
ファに結合される複数のピクセル算術論理演算装置（１
２０、１２１）と、入力データフォーマッタ(１３０）
と、出力データフォーマッタ（１３４）と、読出データ
フォーマッタ、書込データフォーマッタと、アドレスお
よび制御入力バス（１４６）とを含む。

Description

【発明の詳細な説明】
【０００１】
【発明の分野】開示される発明は一般的にコンピュータ
システムに関する。より特定的には、この発明はダイナ
ミックランダムアクセスメモリ(DRAM)フレームバッファ
装置と、その装置に基づく、増速された二次元および三
次元グラフィックスレンダリングオペレーションを実行
するためのアーキテクチャを提供するシステムとに関す
る。
【０００２】
【背景】デュアルピクセル３DRAMチップおよびグラフィ
ックス処理システムは、高性能で高容量のフレームバッ
ファを実現するのに用いられる。開示されるデュアルピ
クセル３DRAMチップおよびデュアルピクセル３DRAMチッ
プに基づくグラフィックス処理システムのある局面は、
１９９６年８月６日にデーリング(Deering)他に発行さ
れた米国特許第５，５４４，３０６号に開示されてお
り、この特許はここに完全に提示されているかのごとく
にその全体においてこの開示に引用により援用される。
【０００３】開示される発明は外部DRAMフレームバッフ
ァの使用に替るものを提示する。短期間の性能上の目的
を満たすためには、組込みDRAMをフレームバッファメモ
リに用いたくなる。なぜなら、かなりの量の論理を実現
するための表面積を残しつつ、ダイ上に４から８メガビ
ットを組込むことが可能だろうからである。しかしなが
ら、同じ時間フレームにおいて、グラフィックス指向の
計算機プロダクトはフレームバッファメモリの１０から
８０メガビットを要する。このため、グラフィックス処
理計算機システムの要件を満たすようなフレームバッフ
ァを実現するためには、２個から１０個の組込みDRAM装
置が必要となるであろう。そのようなフレームバッファ
のフィル速度は非常に高速だろうが、計算機市場の大部
分にとってはそのコストは高すぎるであろう。
【０００４】二次元および三次元グラフィックイメージ
を処理する上で、フィル速度と一致させるためテクスチ
ャマッピングを増速させなければならない。しかしなが
ら、上述の分散されたフレームバッファではこれを効率
よく行なうことが難しくなる。テクスチャデータを分配
する最も簡単なやり方は、各装置がすべてのものの複製
を持つことだが、この方法は非常に効率の悪い組込みDR
AMビットの用い方である。別のアプローチでは、データ
が複製されない態様でテクスチャデータをフレームバッ
ファを含む装置の間で分配する。この選択肢では、組込
みDRAMビットが有効に用いられるが、装置間での大量の
テクスチャデータのルーティングも必要となる。
【０００５】組込みDRAMを用いて単一の装置上でテクス
チャキャッシュを実現する方がより実用的であるかもし
れない。テクスチャデータはシステムメモリからページ
インしなければならないが、これはテクスチャデータが
圧縮されている方がより効率よく働くであろう。
【０００６】組込みDRAMは、セットアップユニットとラ
スタライザとの間の単純なFIFOを実現するのに用いるこ
ともできる。このFIFOにより、大きな三角形がレンダリ
ングされる間、ジオメトリおよびセットアップ処理を続
けることが可能となる。これはまた、システムメモリか
らのテクスチャデータのページングおよび伸長のレイテ
ンシを緩和するのに用いることもできる。
【０００７】Talisman、Pixel FlowまたはOak's WARP5
などの領域ベースのレンダリングアーキテクチャでは、
レンダリングコントローラ上でフレームバッファの小さ
な部分をレンダリングし、次に最終の色値を外部DRAMに
転送する。コントローラはさらに次の領域をレンダリン
グし、さらにその次の領域へと、フレーム全体にわたっ
てレンダリングし続ける。
【０００８】隠面消去およびアンチエイリアシングに用
いられる帯域幅のすべてがレンダリングコントローラに
完全に残るため、フィル速度は外部帯域幅により制限さ
れない。隠面消去およびアンチエイリアシングに用いら
れる記憶域のすべてはフレームバッファの小さい部分に
対してのみ実現されるだけでよく、したがってレンダリ
ングコントローラ上に置いておくことができる。
【０００９】領域ベースのレンダリングの大きな欠点
は、レンダリングを開始できるようになるまでに、各フ
レームごとにすべてのジオメトリを領域に分類してどこ
かにストアする必要があることである。この要件のた
め、一般的にフレームごとにレンダリングできるジオメ
トリの量に上限が課せられる。この制限は数多くの応用
において許容できないものである。いくつかの領域ベー
スのレンダリングアーキテクチャは、大量のジオメトリ
を与えられた際にも外部DRAMから、および外部DRAMへ領
域のためのデプス値および色値を書込むことによりある
程度正確に機能できる。しかしながら、こうした実装で
は領域ベースのレンダリングの欠点のすべてが保たれた
まま利点のすべてが損われる。
【００１０】機械設計CADおよび他のコンテンツ作成応
用ではジオメトリの複雑さに対する制限は許容できな
い。このような応用ではジオメトリの複雑さをフレーム
速度とスムーズにトレードオフする能力が必要となる。
このように、組込みDRAMのアプローチも領域ベースのレ
ンダリングのアプローチも、現在のグラフィックス処理
応用の性能の要求および実際のコスト制約を満たす十分
な解決策を提供するものではない。
【００１１】フレームバッファ設計に関する別の懸念
は、シングルポートのフレームバッファメモリとデュア
ルポートのフレームバッファメモリとの性能トレードオ
フである。デュアルポートフレームバッファは専用ディ
スプレイポートを有しており、これによりレンダリング
ポートがより長い時間をレンダリングに費やすことがで
きる。典型的に、ビデオランダムアクセスメモリ(VRAM)
チップを含むデュアルポートフレームバッファは、その
ビデオバッファがかなり大きいため、そのフィル速度の
約１％から２％しかビデオ転送オペレーションのために
失わない。FBRAMチップ(3D-RAMTMチップとも称される)
を含むフレームバッファは、ビデオバッファがより小さ
いため、そのフィル速度の約５％から１０％だけビデオ
転送オペレーションのため失う。
【００１２】シングルポートメモリは、ポートが高速双
方向送受信をサポートするのでない限り、表示するため
にピクセルデータを読出している際にはレンダリングす
ることができない。双方のレンダリングポート帯域幅が
同じであるものとしてシングルポートメモリとデュアル
ポートメモリとを比較すると、デュアルポートメモリの
方がフィル速度がより速く、コストもより高い。シング
ルポートの帯域幅がデュアルポートの帯域幅の合計に等
しいものとしてシングルポートメモリとデュアルポート
メモリとを比較すると、シングルポートメモリの方がよ
り効率がよいため、おそらくシングルポートメモリのフ
ィル速度の方がデュアルポートメモリよりも高速であろ
う。すなわち、高帯域幅入力／出力(I/O)能力の出現に
より現在、帯域幅の制限が緩和されつつある限りにおい
て、シングルポートメモリアーキテクチャの方がより効
率のよいフレームバッファ性能を期待できる。
【００１３】デュアルポートメモリではフレームバッフ
ァへのピクセルのフローがより滑らかである。シングル
ポートメモリはディスプレイデータのバーストを読出し
ている間は定期的にレンダリングに利用できなくなる。
レンダリングコントローラはシングルポートメモリとイ
ンターフェイスする際にはピクセルフローを滑らかにす
るのにより大きなピクセルFIFOを必要とする。より低コ
ストのシステムでは、そのようなディスプレイバースト
の間、レンダラーはアイドル状態となるかもしれない。
【００１４】シングルポートメモリは、ダイ面積、ピ
ン、パッケージング、テストおよび電力消費が小さいた
め費用がより安い。シングルポートメモリは同じ大きさ
のデュアルポートメモリと比べて、ビット当りの記憶コ
ストがかなり低い。ビット当りのコストが低ければ、表
示できないデータをフレームバッファにストアしてもそ
れほど問題にならない。
【００１５】デュアルポートメモリはディスプレイ帯域
幅が固定されている。必要となるディスプレイ帯域幅が
より低ければ帯域幅は無駄になる。必要とされるディス
プレイ帯域幅がより高ければ、そのメモリはそのディス
プレイ要件に適していないことになる。シングルポート
メモリには、レンダリング帯域幅とディスプレイ帯域幅
とをトレードオフする柔軟性がある。緊急時には、シン
グルポートメモリは実際に非常に高いディスプレイ帯域
幅を提供することができる。
【００１６】デュアルポートメモリの専用ディスプレイ
ポートは水平および垂直帰線消去期間の間は用いられな
いが、このことはディスプレイポートが約２０パーセン
トの間はアイドル状態であることを意味する。
【００１７】デュアルポートメモリでは、スクリーンへ
のピクセルおよびブロックのマッピングを固定すること
が要求される。比較して、シングルポートメモリではか
なりの柔軟性を持ってピクセルおよびブロックをスクリ
ーンへマッピングできる。
【００１８】デュアルポートフレームバッファメモリ
は、レンダリングポートおよびディスプレイポートが異
なるチップに接続されている場合にしか意味をなさな
い。両方のポートが同じチップに接続されている場合に
は、帯域幅の等しいシングルポートメモリの方が上に挙
げた理由からより有効であろう。
【００１９】シングルポートメモリでは、フレームバッ
ファのビット当りの記憶コストがより安く、レンダリン
グチップとディスプレイチップとを単一の装置に合併さ
せることができるため、より低コストのシステムを製造
できる。
【００２０】このように、シングルポートメモリではデ
ュアルポートメモリで設計できるものより低コストで低
価格帯のシステムを設計することが可能になる。ビット
当りの記憶コストはシングルポートメモリではかなり低
いので高解像度／高ピクセルデプス設計において材料コ
ストはかなり低くなる。シングルポートメモリはより柔
軟であるため、より広範囲のプロダクト能力を提供する
設計をもたらす。
【００２１】
【発明の概要】この発明は、コンピュータグラフィック
スシステムにおいて二次元および三次元イメージの増速
されたレンダリングをもたらすシングルポートフレーム
バッファアクセスメモリ(デュアルピクセル３DRAM)チッ
プに向けられる。
【００２２】デュアルピクセル３DRAMチップは、レンダ
リングバスを介してレンダリングコントローラによりア
クセスされるシングルポートの高速メモリを特徴とす
る。デュアルピクセル３DRAMチップは、DRAMアレイ、SR
AMピクセルバッファ、少なくとも１つのピクセル算術論
理演算装置(ALU)およびグローバルバスを含む。また、
デュアルピクセル３DRAMチップはいくつかのデータバス
およびデータフォーマッタを含み、これらはグラフィッ
クスデータがデュアルピクセル３DRAMチップ内で処理さ
れたり、更新されたり、そのチップから送信されたり、
そのチップ内にストアされたりする際にそのグラフィッ
クスデータを割振り、フォーマット化する。
【００２３】この発明の第１の局面において、デュアル
ピクセル３DRAMチップは、８ビットピクセルから最大５
１２ビットピクセルまでの範囲のさまざまなピクセルサ
イズおよびフォーマットを処理するよう設定可能であ
る。デュアルピクセル３DRAMチップはこれらの能力を実
現するため、新規のプロトコルおよびデータパッキング
方式を特徴とする。
【００２４】この発明の別の局面において、デュアルピ
クセル３DRAMチップは、チップ上での２サイクルおよび
３サイクルのピクセルALUオペレーションの両方を可能
にする、レンダリングバスを介する可変入力および出力
データレートをサポートする。
【００２５】この発明の別の局面において、デュアルピ
クセル３DRAMチップは同時にオペレーションごとに２つ
の別個のピクセルまたはサンプルを処理する。
【００２６】この発明の別の局面において、デュアルピ
クセル３DRAMチップは、チップとレンダリングコントロ
ーラとの間でより高速のフィル速度およびスループット
を可能にするデータ圧縮能力を特徴とする。
【００２７】この発明の別の局面において、デュアルピ
クセル３DRAMチップは、アンチエイリアシングされたポ
リゴンをレンダリングするため新規のデルタＺアルゴリ
ズムを用いるマルチサンプリング方式を用いる。
【００２８】この発明の別の局面において、デュアルピ
クセル３DRAMチップは、レンダリングコントローラとチ
ップとの間のアドレスおよび制御バス上の帯域幅要件を
最小にするためチップ上にDRAMバンクおよびコラムアド
レスを保持するための新規の方式を用いる。
【００２９】この発明の別の局面において、デュアルピ
クセル３DRAMチップは、帯域幅のバランスを取りチップ
のオペレーション効率を最適化するような、チップ内部
のデータバスの幅とデータ転送速度との関係を含む。
【００３０】この発明の別の局面において、デュアルピ
クセル３DRAMチップは多倍精度ピクセルブレンドオペレ
ーションを行ない、どんなビット幅の入力もブレンドさ
れるようにする。
【００３１】この発明の別の局面において、デュアルピ
クセル３DRAMチップはアドレスおよび制御情報を３つの
別個の組の信号に分割し、３つの別個の組の信号は同時
に送信されてチップ上でのDRAMバンクオペレーション、
グローバルバスオペレーションおよびピクセルALUオペ
レーションを制御する。
【００３２】この発明の別の局面において、デュアルピ
クセル３DRAMチップは、DRAMバンクコラムデコーダとセ
ンスアンプとの間の複数のバスに書込み、この結果フレ
ームバッファのクリア速度を４倍以上に増大させるFlas
h Line(フラッシュライン)オペレーションを特徴とす
る。
【００３３】この発明の別の局面において、デュアルピ
クセル３DRAMチップは、DRAMアレイとSRAMピクセルバッ
ファとの間の双方向グローバルバスにより、異なるレベ
ルのキャッシュ間でのデータの同時転送を可能にする、
新規のオペレーションであるChange Cache Line(キャッ
シュライン変更)を特徴とする。
【００３４】この発明の別の局面において、デュアルピ
クセル３DRAMチップは、ページプリチャージオペレーシ
ョンとページバンクアクセスオペレーションとを１つの
オペレーションに組合せた、Change Page bank(ページ
バンク変更)オペレーションを特徴とする。
【００３５】この発明の別の局面において、デュアルピ
クセル３DRAMチップは、ある特定のレジスタのデータま
たは内容がチップ上のある特定のバスを介してブロード
キャストされるピクセルALUオペレーションを特徴とす
る。
【００３６】この発明の別の局面において、デュアルピ
クセル３DRAMチップは、SRAMピクセルバッファからシン
グルでも、デュアルピクセルフォーマットでも、ピクセ
ルデータを読出すための革新的な手段を特徴とする。
【００３７】オペレーション、構造、部品の組立および
組合せのさまざまな新規の詳細を含むこの発明の上述お
よび他の特徴を以下に添付の図面に関連してより特定的
に説明する。この発明の特定の実施例はここに例示とし
てのみ開示されており、クレームされる発明に限定を課
するものではないことが理解されるであろう。この発明
の原理および特徴はこの発明の範囲から逸脱することな
く数多くのさまざまな実施例において用いられ得る。
【００３８】
【詳細な説明】以下に、現在発明者により企図されるこ
の発明を実施するためのベストモードに基づいてこの発
明を詳細に説明する。以下、図面の簡単な説明において
説明される添付の図面を参照するが、図面すべてを通じ
て要素に一貫した番号を振っている。この開示を通じ
て、当業者には既知のVerilogハードウェア記述言語
（ＶＨＤＬ）構文法で表現されるデュアルピクセル３DR
AMチップのさまざまな機能的な側面を記述する。
【００３９】目次 1.0 アーキテクチャ 1.1 ピクセルALU 1.1.1 ROP/ブレンドユニット 1.1.2 デプスユニット 1.1.3 ステンシルユニット 1.1.4 ウィンドウIDユニット 1.2 SRAMピクセルバッファ 1.3 メモリ構成 1.4 ピン構成 1.5 プロトコル 1.5.1 DRAMバンクオペレーション 1.5.2 グローバルバスオペレーション 1.5.3 ピクセルALUオペレーション 1.6 オペレーションタイミング 1.7 レジスタ 1.7.1 識別 1.7.2 FeatureEnable 1.7.3 PixelConfig 1.7.4 StencilDepthConfig 1.7.5 ColorOP[0] 1.7.6 ColorOP[1] 1.7.7 ConstantColor 1.7.8 Byte Mask[1:0] 1.7.9 Plane Mask[7:0] 1.7.10 ColorWIDLUT[3:0] 1.7.11 OverlayWIDLUT[3:0] 1.7.12 DisplayConfig 1.8 高速領域クリア 2.0 データルーティング 2.1 入力データフォーマッタ 2.1.1 ピクセル圧縮 2.1.2 入力データフォーマット 2.1.3 アキュムレータ 2.1.4 最終フォーマッティング 2.2 出力データフォーマッタ 2.2.1 RDAT、 RPIX (８ビット、１６ビット、３２
ビットピクセル)オペレーション 2.2.2 RPIX (６４ビットピクセル)オペレーション 2.2.3 RPIX (９６ビットピクセル)オペレーション 2.2.4 RPIX (１２８ビットピクセル)オペレーショ
ン 2.3 SRAMからピクセルALUへのルーティング 2.3.1 ８ビット、１６ビットおよび３２ビットピク
セルのSRAM編成 2.3.2 ６４ビットピクセルのSRAM編成 2.3.3 ９６ビットピクセルのSRAM編成 2.3.4 １２８ビットピクセルのSRAM編成 2.3.5 UnpackColors 2.3.6 UnpackDepths 2.3.7 UnpackExtras 2.3.8 UnpackAlpha, UnpackRed, UnpackGreen, Unp
ackBlue 2.3.9 UnpackDepth 2.3.10 UnpackStencil 2.3.11 UnpackWid 2.3.12 SramToPaluData 2.4 ピクセルALUからSRAMへのデータルーティング 2.4.1 PackColor 2.4.2 PackDepth 2.4.3 PackExtra 2.4.4 PaluToSramData 2.5 ピクセルALUからSRAMへのマスク生成 2.5.1 WriteEnableMask 2.5.2 ピクセルアドレスマスク 2.5.3 MaskDepth 2.5.4 EnableMask 2.5.5 SelectPlaneMask 2.5.6 ピクセルALUからSRAMへのマスク 3.0 ピクセルフォーマット 3.1 ８ビットピクセルフォーマット 3.2 １６ビットピクセルフォーマット 3.3 ３２ビットピクセルフォーマット 3.4 ６４ビットピクセルフォーマット 3.5 ９６ビットピクセルフォーマット 3.6 １２８ビットピクセルフォーマット 3.7 マルチ・サンプル・ポリゴン・アンチエイリアシン
グ 3.7.1 累算バッファ 3.7.2 Aバッファ 3.7.3 マルチサンプル 3.7.3.1 サンプルあたり色のみ 3.7.3.2 サンプルあたり色およびデプス 3.7.4 サンプルあたり色およびデプスの速度改良 3.8 ２５６ビットピクセルフォーマット（４×マルチサ
ンプル） 3.9 ５１２ビットピクセルフォーマット（６×マルチサ
ンプル） 4.0 双方向I/O 1.0 アーキテクチャ 図１は、計算機システムにおいて動作するグラフィック
スサブシステム１００を図示する。グラフィックスサブ
システム１００は、ビデオディスプレイフレームバッフ
ァとも呼ばれる。グラフィックスサブシステム１００
は、レンダリングコントローラ１０２、その中でグラフ
ィックスサブシステム１００が動作する計算機システム
へのインタフェース１０４、ビデオ出力回路１０６、レ
ンダリングコントローラ１０２からビデオ出力回路１０
６へ延びるビデオ出力チャネル１０８、ここに開示する
１つまたは２つ以上のデュアルピクセル３DRAMチップ１
１０、１つまたは２つ以上のレンダリングバス１１２、
および１つまたは２つ以上のアドレスおよび制御バス１
１４を含む。図１に示すように、ビデオ出力回路１０６
はレンダリングコントローラ１０２から物理的に分離さ
れているが、代替的実施例は、単一のチップまたは装置
の中にレンダリングコントローラ１０２およびビデオ出
力回路１０６の両方を含む。
【００４０】図１に示すグラフィックスサブシステム１
００は、レンダリングバス１１２とアドレスおよび制御
バス１１４との２つの別個の対に接続される４つのデュ
アルピクセル３DRAMチップの組１１０ａ〜ｄおよび１１
０ｅ〜ｈの２組を含む。ここでの構成では、レンダリン
グバス１１２とアドレスおよび制御バス１１４との対に
接続できるデュアルピクセル３DRAMチップ１１０の最大
数は４つである。しかし、図１の省略記号（...）によ
って示されるように、グラフィックスサブシステムにお
いて使用されるレンダリングコントローラ１０２とデュ
アルピクセル３DRAMチップ１１０との間のレンダリング
バスと制御バスとの対の数に制限はない。グラフィック
スサブシステム１００は、処理されるピクセルデータに
依存して、シングル・バッファまたはダブル・バッファ
のいずれかであり、色バッファＡおよびＢならびに単一
のＺバッファを含む。グラフィックスサブシステム１０
０は、８ビット/ピクセルから最大５１２ビット/ピクセ
ルまでの範囲のさまざまな異なったピクセルフォーマッ
トをサポートする能力を特徴とし、これによって、多数
のフレームバッファ１００の寸法に対応する。
【００４１】レンダリングコントローラ１０２は、アド
レスおよび制御バス１１４を通じてデュアルピクセル３
DRAMチップ１１０ａ〜ｈのための制御情報を転送する。
レンダリングコントローラ１０２は、レンダリングバス
１１２を通じてデュアルピクセル３DRAMチップ１１０へ
のおよびデュアルピクセル３DRAMチップ１１０からのピ
クセルデータアクセスを行なう。レンダリングコントロ
ーラ１０２は、ピクセルアクセスのシーケンスをレンダ
リングオペレーションのシーケンスへ変換する。レンダ
リングバス１１２は、近年グラフィックス処理分野に出
現したRDRAMTMおよびSLDRAMなどの高帯域通信アーキテ
クチャをサポートする。
【００４２】レンダリングコントローラ１０２は、レン
ダリングバス１１２を通じてピクセルデータをデュアル
ピクセル３DRAMチップ１１０ａ〜ｈに書込み、デュアル
ピクセル３DRAMチップ１１０ａ〜ｈは、レンダリングバ
ス１１２を通じてレンダリングコントローラ１０２へ更
新されたピクセルデータを転送する。レンダリングコン
トローラ１０２は、別個のアドレスおよび制御バス１１
４を通じてフレームバッファ制御信号およびフレームバ
ッファコマンドをデュアルピクセル３DRAMチップ１１０
ａ〜ｈへ転送する。フレームバッファコマンドおよびフ
レームバッファ制御信号は、デュアルピクセル３DRAMチ
ップ１１０ａ〜ｈの内部オペレーションを調整する。
【００４３】デュアルピクセル３DRAMチップ１１０は、
ピンの数を最小限に留めつつ、レンダリングコントロー
ラ１０２とデュアルピクセル３DRAMチップ１１０ａ〜ｈ
との間で、制御情報を受信し、グラフィックスデータを
送受信するため、高帯域入/出力（I/O）技術をサポート
する。一実施例については、レンダリングバス１０２
は、データおよび制御I/O用のRambus Direct RDRAMTM仕
様に準拠し、１．８ギガビット/秒でピクセルデータを
転送する１８ビット双方向データバスと８００メガビッ
ト/秒で情報を転送する単方向アドレスおよび制御バス
とを有する。他実施例については、レンダリングバス１
０２は、公式にはSyncLinkとして知られるオープンIEEE
およびJEDEC規格、SLDRAMに準拠する。以下に挙げる刊
行物は、このような高帯域I/Oアーキテクチャを詳細に
説明しており、その全体としてここに引用により援用さ
れる。援用される文献は、ピーター・ギリンガム（Pete
rGillingham）による『SLDRAMのアーキテクチャおよび
機能の概要』（“SLDRAM Architectural and Functiona
l Overview”）、MOSAIDテクノロジーズ（MOSAID Techn
ologies, Inc.）、１９９７年８月２９日；IEEEコンピ
ュータ学会マイクロプロセッサおよびマイクロコンピュ
ータ規格小委員会後援の『高速メモリインタフェース
（SyncLink）規格草案』（“Draft Standard For A Hig
h-Speed MemoryInterface（SyncLink）”）、草案（Dra
ft）0.99 IEEE p1596.7−199Ｘ、１９９６年；『４００
Ｍｂ/ｓ/ピンSLDRAM″４M×１８SLDRAMパイプライン方
式８バンク２．５Ｖ動作』（“400Mb/s/pin SLDRAM″4M
×18 SLDRAM pipelined, eightbank, 2.5V operatI/O
n”）、Draft/Advance SLD4M18DR400 4 MEG×18 SLD
RAM、SLDRAM協会発行、１９９７年９月２２日である。
もちろん、異なったI/Oアーキテクチャをサポートする
ためデュアルピクセル３DRAMチップ１１０の他実施例も
可能である。
【００４４】図２は、一実施例のデュアルピクセル３DR
AMチップ１１０を示す。デュアルピクセル３DRAMチップ
１１０は、図１のデュアルピクセル３DRAMチップ１１０
ａ〜ｈの各々と実質的に同様である。デュアルピクセル
３DRAMチップ１１０は、DRAMアレイ１１６、SRAMピクセ
ルバッファ１１８、２つのピクセル算術論理演算装置
（ALU）１２０および１２１、ならびに図示される実施
例においては別個のグローバル書込バス１２３およびグ
ローバル読出バス１２５それぞれを含むグローバルバス
１２２を含む。デュアルピクセル３DRAMチップ１１０は
また、グラフィックスデータが処理されデュアルピクセ
ル３DRAMチップ１１０内にストアされるのに伴い、グラ
フィックスデータを割振りフォーマット化するデータフ
ォーマッタといくつかのデータバスとを含む。
【００４５】グラフィックスデータは、レンダリングバ
ス１１２を通じてデュアルピクセル３DRAMチップ１１０
へ入りかつそこから出る。デュアルピクセル３DRAMチッ
プ１１０へ送信されるグラフィックスデータは、入/出
力バス（I/Oバス）１２４により受信される。入力グラ
フィックスデータは、入力データデマルチプレクサ１２
６によりデマルチプレクスされ、入力データバス１２８
を通じて入力データフォーマッタ１３０へ転送され、そ
こでデータはフォーマット化され、次にフォーマット化
されたデータは、それぞれ処理のためにピクセルALU１
２０および１２１へと入力データバス１２９および１３
１を通じて送信される。
【００４６】デュアルピクセル３DRAMチップ１１０から
レンダリングバス１１２へ送信されるグラフィックスデ
ータは、SRAM出力データバス１３２を通じてSRAMピクセ
ルバッファ１１８から送られる。レンダリングバス１１
２上で受信されるまでに、グラフィックスデータは出力
データフォーマッタ１３４によりフォーマット化され、
出力データバス１３５を通じて送信され、出力データマ
ルチプレクサ１３６によりマルチプレクスされ、チップ
１１０からI/Oバス１２４を通じて転送される。
【００４７】データは、２つの別個のデータバス１３８
および１３９を通じて、ピクセルALU１２０および１２
１とSRAMピクセルバッファ１１８との間で割振られる。
ピクセルALU１２０および１２１からSRAMピクセルバッ
ファ１１８へと送信されるグラフィックスデータは、そ
の途上、ピクセルALUからSRAMへのフォーマッタ１４０
によりフォーマット化され、次にデータバス１４１を通
じてSRAMピクセルバッファ１１８へと割振られる。
【００４８】SRAMピクセルバッファ１１８からピクセル
ALU１２０および１２１へと送信されるグラフィックス
データは、SRAM出力データバス１３２を通じてSRAMから
ピクセルALUへのフォーマッタ１４４へ割振られ、そし
てフォーマット化されたデータはSRAMピクセルバッファ
データバス１４２および１４３を通じてピクセルALU１
２０および１２１へ送信される。
【００４９】チップ１１０上で行なわれるオペレーショ
ンを方向づけるために使用されるアドレスおよび制御情
報は、アドレスおよび制御バス１１４を通じてデュアル
ピクセル３DRAMチップ１１０へ送信される。情報は、ア
ドレスおよび制御入力バス１４６で受信され、アドレス
および制御デマルチプレクサ１４８によりデマルチプレ
クスされ、アドレスおよび制御バス１５０に沿ってデコ
ーダ１５１へと送信される。デコーダ１５１は、デマル
チプレクスされたアドレスおよび制御情報を受信し、こ
れをデコードし、次にデコードされた情報はピクセルAL
Uオペレーションチャネル１５２を通じてピクセルALU１
２０および１２１ならびにSRAMピクセルバッファ１１８
へ送信され、グローバルバスオペレーションチャネル１
５４を通じて、SRAMピクセルバッファ１１８、パイプラ
インレジスタ１２７および１３７ならびにDRAMアレイ１
１６へと送信され、そして、バンクオペレーションチャ
ネル１５６を通じてDRAMアレイ１１６へ送信される。
【００５０】図３は、RAMBUSTMまたは（以前にはSyncLi
nkとして知られていた）SLDRAM入力/出力インタフェー
ス仕様のいずれかで動作するよう構成されるデュアルピ
クセル３DRAMチップ１１０の一実施例のダイサイズのフ
ロアプランを示す。図２の機能ブロック図とは異なり、
図３のデュアルピクセル３DRAMチップ１１０のレイアウ
トは、図２に示す機能的要素のいくつかがデュアルピク
セル３DRAMチップ１１０の特定の実施例においてどのよ
うに物理的に実現され得るのかを示す。
【００５１】たとえば、デュアルピクセル３DRAMチップ
１１０のこの物理的実現例は、チップ１１０の４つの角
に位置する４つのセクション１１６ａ〜ｄへ物理的に分
離されたDRAMアレイ１１６を特徴とする。この物理的な
分離にもかかわらず、DRAMアレイ１１６は図２に示すよ
うに１つの機能的単位として動作する。図３のDRAMアレ
イ１１６は、図３の４つのセクション１１６ａ〜ｄの各
々の中のＡ〜Ｈとラベリングされる８つのインターリー
ブされたモジュラーDRAMバンク１５８を含む。DRAMアレ
イ１１６と同様、８つのDRAMバンク１５８Ａ〜Ｈはチッ
プ１１０の４つの角に物理的に配置されるが、これら
は、（３２個ではなく）８個の機能単位として動作す
る。
【００５２】デュアルピクセル３DRAMチップ１１０の全
体としてのDRAM容量は、特定のチップ１１０の構成にお
いて使用されるモジュラーDRAMバンク１５８の数に依存
して幅がある。各DRAMバンク１５８は、センス増幅器１
６０を含む１組のラインバッファを含む。図２２および
図２３を参照されたい。（「ラインバッファ」および
「センス増幅器」または「センスアンプ」という語は、
ここでは交換可能なものとして使用され、いずれも要素
１６０を指す。）各DRAMバンク１５８は、DRAMビットの
いくつかのライン１６４を含む複数のDRAMページ１６２
を含む。
【００５３】デュアルピクセル３DRAMチップ１１０の一
実施例は、１０個のインターリーブされたDRAMバンク１
５８を含む全部で４０メガビットのDRAMアレイ１１６を
有し、各バンク１５８は５１２個のページ１６２を含
み、各ページ１６２は８個の１０２４ビットライン１６
４を含む。この実施例においては、各DRAMバンク１５８
の構造は一定して４メガビットDRAMである（１０２４ビ
ット/ライン*８ライン/ページ*５１２ページ/バンク＝
４１９４３０４ビット/バンク≒４メガビット/バン
ク）。デュアルピクセル３DRAMチップ１１０内のインタ
ーリーブされたDRAMバンク１５８の数を変えることによ
って、チップの内部アーキテクチャを変更することなく
チップ１１０の総記憶容量を調整することができる。
【００５４】ラインバッファ１６０はセンス増幅器を含
み、DRAMバンク１５８内にストアされたピクセルデータ
にアクセスするとき、キャッシュラインの第２のレベル
として働く。（キャッシュラインの第１のレベルは、SR
AMピクセルバッファ１１８内のメモリのラインであ
る。）ラインバッファ１６０はDRAMバンク１５８へと直
接マッピングされる。一実施例においては、各ラインバ
ッファ１６０が、対応するDRAMバンク１５８のページの
１つをマッピングする。一実施例においては、ラインバ
ッファのエントリは１０２４ビットのライン一つを含
む。
【００５５】再び図２を参照し、ピクセルバッファ１１
８は高速マルチポートスタティックRAM（SRAM）構成要
素である。データは、グローバルバス１２２を通じて、
SRAMピクセルバッファ１１８とDRAMアレイ１１６との間
を転送される。図示される実施例においては、グローバ
ルバス１２２は２つの単方向バス、グローバル書込バス
１２３とグローバル読出バス１２５とを含む。
【００５６】SRAMピクセルバッファ１１８は、ピクセル
ALUデータバス１３８を通じてピクセルALUからSRAMへの
フォーマッタ１４０によりフォーマット化されたデータ
を、読出す。SRAMピクセルバッファ１１８は、SRAM出力
データバス１３２を通じて、出力データフォーマッタ１
３４およびSRAMからピクセルALUへのフォーマッタ１４
４の両方にデータを書込む。出力データフォーマッタ１
３４は、SRAMピクセルバッファ１１８からデータフィー
ルドをアンパックし、レンダリングバス１１２を通じて
送信されるディスプレイ出力用にフィールドのいくつか
を再パックする。SRAMからピクセルALUへのフォーマッ
タ１４４はまた、ピクセルALU１２０および１２１が使
用するようデータフィールドをアンパックする。
【００５７】一実施例においては、グローバル書込バス
１２３およびグローバル読出バス１２５は各々、SRAMピ
クセルバッファ１１８とDRAMアレイ１１６との間で１０
２４ビットを搬送し、一方、ピクセルALUデータバス１
３８および１３９ならびにSRAM出力データバス１３２は
各々２５６ビット幅である。
【００５８】一実施例においては、SRAMピクセルバッフ
ァ１１８は、８本のキャッシュラインを有し、各キャッ
シュラインはメモリ１０２４ビット（１キロビット）を
含む。８キロビットSRAMピクセルバッファ１１８は８つ
の１キロビットキャッシュラインに編成される。他実施
例においては、SRAMピクセルバッファ１１８は１６本の
１キロビットキャッシュラインに編成される。
【００５９】グローバルバス１２２は、SRAMピクセルバ
ッファ１１８とDRAMアレイ１１６のセンスアンプ１６０
との間での通信を可能にする。好ましい実施例において
は、グローバルバス１２２は１０２４ビット１０ナノ秒
デュアルバス１２３および１２５を含む。グローバル読
出バス１２５は、読出パイプラインレジスタ１２７を通
じてセンスアンプ１６０からSRAMピクセルバッファ１１
８へデータを転送し、グローバル書込バス１２３は、デ
ータ書込パイプラインレジスタ１３７を通じてSRAMピク
セルバッファ１１８からセンスアンプ１６０へピクセル
データおよびマスクデータを転送する。この実施例はま
た、DRAMアレイ１１６内のどのビットに上書きするかを
制御するため、マスク書込パイプラインレジスタ１４５
およびマスク書込バス１４７を用いる。他実施例におい
ては、グローバルバス１２２は、グローバル読出バス１
２５およびグローバル書込バス１２３の両方を含むが、
パイプラインレジスタ１２７、１３７および１４５は用
いられない。さらに他の実施例においては、グローバル
バス１２２は、SRAMピクセルバッファ１１８からの読出
およびSRAMピクセルバッファ１１８への書込の両方のた
めに交互に使用される単一の双方向バスを含む。
【００６０】ピクセルALU１２０および１２１とSRAMピ
クセルバッファ１１８との間のデータ転送は、グローバ
ルバス１２２を通じてのSRAMピクセルバッファ１１８と
DRAMアレイ１１６との間のデータ転送とは異なる。一実
施例においては、ピクセルALU１２０および１２１は、
２５６ビット５ナノ秒のデータバス１３８および１３９
を通じてデータを書込み、ピクセルALU１２０および１
２１は２５６ビット５ナノ秒のバス１４２および１４３
を通じて送信されるデータを読出す。
【００６１】1.1 ピクセルALU ピクセルALU１２０および１２１は、SRAMピクセルバッ
ファ１１８へのパイプライン方式でのリード・モディフ
ァイ・ライトオペレーションを可能にする。パイプライ
ン方式のリード・モディファイ・ライトオペレーション
は、Ｚ−バッファ比較、RGBアルファラスタオペレーシ
ョン、およびブレンドオペレーションを含む。好ましい
実施例のSRAMピクセルバッファ１１８のマルチポート性
により、グローバルバス１２２を通じてのDRAMアレイ１
１６のラインバッファ１６０とSRAMピクセルバッファ１
１８との間での全キャッシュラインの並列転送が可能に
なる。
【００６２】図２および図３に図示するように、デュア
ルピクセル３DRAMチップ１１０は、オフチップ帯域幅要
求を最小限にするための２つのオンチップピクセルALU
１２０および１２１を特徴とする。９６ビットまたは１
２８ビットのピクセルを更新するためには、４０ビット
の色情報と３２ビットのデプス情報の送信が必要であ
る。
【００６３】デュアルピクセル３DRAMグラフィックスサ
ブシステム１００は、チップ１１０上のピンの数を最小
限にしつつ、レンダリングコントローラ１０２とデュア
ルピクセル３DRAMチップ１１０との間でデータおよび制
御情報を送信するため、Direct RDRAMTMBY RAMBUSまた
は（従前にはSyncLinkとして知られていた）SLDRAMなど
の高帯域I/O技術を用いる。一実施例においては、デュ
アルピクセル３DRAMグラフィックスサブシステム１００
は、１．８ギガビット/秒で遷移する（すなわち立上が
り端および立下がり端の両方におけるデータの遷移が４
００MHzクロックである）１８ビット半二重双方向デー
タバス１１２、および、８００メガビット/秒で遷移す
るレンダリングコントローラ１０２からデュアルピクセ
ル３DRAMチップ１１０ａ〜ｈへの８ビット単方向制御バ
ス１１４を使用する。この実施例においては、ピクセル
ALU１２０および１２１は、処理されるピクセルのフォ
ーマットに依存して、２００MHzまたは１３３MHzのいず
れかで動作し、そのため、デュアルピクセル３DRAMチッ
プ１１０のピンにおいて受信される狭高周波数データス
トリームは、内部では４倍から６倍幅が広いデータスト
リームへとデマルチプレクスされる必要がある。同様
に、デュアルピクセル３DRAMチップ１１０において処理
されるデータは、レンダリングバス１１２を通じてレン
ダリングコントローラ１０２へ送られる前にマルチプレ
クスされねばならない。
【００６４】図３を参照し、ピクセルALU１２０および
１２１は、デュアルピクセル３DRAMチップ１１０の中央
に位置づけられる。ピクセルALU１２０および１２１
は、処理要素の２つの完全な組を含み、したがって、多
くの状況下でピクセルALU１２０および１２１がオペレ
ーションごとに２つのピクセルを処理することを可能に
する。処理されるピクセルのフォーマットが、ピクセル
ALU１２０および１２１が２つのピクセルを個別に処理
できるか、または、一度に単一のピクセルを処理するよ
うそれらのリソースを組合せなければならないかどうか
を決定する。処理要素の完全な組ひとつは、４つのラス
タオペレーション（ROP）/ブレンドユニット１６６、デ
プスユニット１６８、ステンシルユニット１７０および
ウィンドウ識別（WID）ユニット１７２を含む。
【００６５】図４は、処理要素を２組含むピクセルALU
１２０および１２１の一実施例を示す。処理要素の第１
の組は、第１のピクセルALU１２０に対応し、「０」と
ラベリングされている。処理要素の第２の組は、第２の
ピクセルALU１２１に対応し、「１」とラベリングされ
ている。ROP/ブレンドユニット１６６は、ユニット１６
６を実現するため使用される回路のいくつかが共用され
ることを示すため図では重なり合うように示されてい
る。
【００６６】図５はやはり処理要素の完全な組２つを含
むピクセルALU１２０および１２１の他実施例である。R
OP/ブレンドユニット１６６は、別個のROPユニット１７
４とブレンドユニット１７６とに分割される。この実施
例では、ROP/ブレンドユニット１６６の間で共有される
回路はない。この実施例は、４つの８ビットブレンドユ
ニット１７８と４つの１０ビットブレンドユニット１８
０とを特徴とする。より大きなピクセルフォーマットに
対応するため、容量の異なるブレンドユニットが設けら
れる。好ましい実施例では、ROP/ブレンドユニットは各
々１０ビットユニットである。
【００６７】図６は、ピクセルALU１２０および１２１
のいずれか一方の中の処理ユニットの完全な組を示す。
チップ１１０上に組合される、ピクセルALU１２０およ
び１２１はこれらユニットの完全な組２つを有し、した
がって、デュアルピクセル３DRAMチップ１１０が多くの
状況下でオペレーションごとに２つのピクセルを処理す
ることができる。文字「S」は、レンダリングバス１１
２を通じてピクセルALU１２０または１２１へ送信され
るソースデータを示す。文字「D」は、グローバルバス
１２２を通じてSRAMピクセルバッファ１１８からピクセ
ルALU１２０または１２１へ送信される行先データを示
す。文字「R」は、グローバルバス１２２を通じてSRAM
ピクセルバッファ１１８へ再び送信される結果データを
示す。文字「DT」、「ST」および「WT」は、それぞれデ
プスユニット１６８、ステンシルユニット１７０および
ウインドウIDユニット１７２により行なわれるテストの
結果である。処理ユニットの完全な組は、各ピクセルの
アルファ成分、赤成分、緑成分および青成分の処理のた
めの４つのROP/ブレンドユニット１６６を含む。デュア
ルピクセル３DRAMチップ１１０のこの実施例において
は、ROP/ブレンドユニット１６６へのソースデータ入力
ストリームおよび行先データ入力ストリームは各々１１
ビット幅である。ROP/ブレンドユニット１６６から出力
される結果データストリームは、１０ビット幅である。
デプスユニット１６８については、ソースデータストリ
ーム、行先データストリーム、および結果データストリ
ームは３２ビット幅である。ステンシルユニット１７０
は、行先ストリームを受信して、結果ストリームを出力
し、その両方とも８ビット幅である。ウインドウIDユニ
ット１７２は８ビットの行先データストリームを受信す
る。
【００６８】1.1.1 ROP/ブレンドユニット 図７は、一実施例における１つのROP/ブレンドユニット
１６６をブロック図の形で示す。この実施例において
は、８個の１０ビットROP/ブレンドユニット１６６が２
つのピクセルALU１２０および１２１の中に位置する。
８個のROP/ブレンドユニット１６６の各々は、機能的に
同一であり、（ソース色（Sc）、ソース係数（Sf）、行
先色（Dc）および行先係数（Df）用の）４つの１１ビッ
トデータ入力と結果用の１０ビットデータ出力とを有す
る。各ROP/ブレンドユニット１６６は、（１）ROP（S
c、Pc、Dc）、（２）min（Sc、Dc）、（３）max（Sc、D
c）、（４）Sc＊Sf＋Dc＊Df、（５）Sc＊Sf−Dc＊Df、
または（６）Dc＊Df−Sc＊Sfの６つのオペレーションの
うち１つを行なう。
【００６９】ROPオペレーション、minオペレーション、
maxオペレーションまたは８ビットブレンドオペレーシ
ョンを行なうとき、８個のROP/ブレンドユニット１６６
は、すべて並列に作業できる。１０ビットブレンドオペ
レーションを行なうときは、必要とされる処理を行なう
ためにブレンドユニット１７６の対を互いに組合せる必
要がある。したがってデュアルピクセル３DRAMチップ１
１０により１０ビットブレンドオペレーションが行なわ
れるときには、１度に１つのピクセルしか処理できな
い。他実施例は、８個の１０ビットROP/ブレンドユニッ
ト１６６を有し、いかなる場合にも一度に２つのピクセ
ルを処理できる。
【００７０】ソースブレンド係数「Sf」および行先ブレ
ンド係数「Df」は、次の表１に示すようにソース色、行
先色およびパターン色から導出される。
【００７１】
【表１】
【００７２】次に図８を参照し、ROP/ブレンドユニット
１６６のラスタオペレーション（ROP）部１７４が、２
５６個のブール演算のうち１つをソースSc入力、行先Dc
入力およびパターンPc入力に対して行なう。アドレスお
よび制御バス１１４を通じて送信される情報によりセッ
トされるROPレジスタ１８２が、２５６個のブール演算
のうちどれを行なうかを決定する。３つの入力が必要と
される場合には、ラスタオペレーションが行なわれる前
に入力ひとつがパターンレジスタ１８４に書込まれる。
ROP部１７４の１ビットスライスは、次のブール方程式
によって実現できる。
【００７３】
【数１】
【００７４】図９から図１４を参照し、ROP/ブレンドユ
ニット１６６のブレンド部１７６は、処理回路または要
素すなわち、１つのディザ計算装置１８６、２つの乗算
器１８８および１９０、加算器１９２、１つの切捨て装
置１９４および１つのクランプ装置１９６を含む。図９
に、８ビットブレンドユニット１７８を示す。オペレー
ションごとに２つのピクセル（またはアンチエイリアシ
ングを行なうときにはサンプル）をブレンドできるよう
にするためにはこれらのユニットが８つ必要である。
【００７５】ソース色値S colorおよび行先色値D color
は、それらを表わすためにいくつのビットが使用されて
いるかにかかわらず、[0.0,1.0]の範囲内の値をとる。
各ビットエンコーディングはある範囲の値を表わす。た
とえば、８ビット入力で１４は、[14/256,15/256）の範
囲を表わす。計算を行なうときは、範囲全体を表わすた
めの一つの値が選択される。もし範囲[14/256,15/256）
を表わすために値14/256が選択されたならば、計算のエ
ラーはその範囲の下端に向けて偏らされるであろう。も
し、その範囲の中間点が選択されたならば、すなわち1
4.5/256が選択されたならば、計算のエラーはその範囲
に対して偏りがないようにされ、最終的な結果はより正
確になるであろう。これは乗算器への入力の最下位ビッ
トに１を連結することによって達成できる。したがって
８ビットブレンドユニット１７８は、９ビット対９ビッ
トの乗算器１８８および１９０を必要とする。
【００７６】図１０は、ブレンドオペレーション計算の
間の中間値のフォーマットを示す。ディザ・オフセット
値が、ピクセルのXアドレスおよびYアドレスの２つの最
下位ビットに基づいて計算される。２つの積とディザオ
フセットとが加算される。最大で、積の値の一方の否定
がとられてもよい。次に和が切捨てられ、クランプされ
て結果となる。
【００７７】一実施例においては、図１１およびここに
その全体として引用により援用されるフォーリー（Fole
y）、ヴァンダム（vanDam）、フェイナー（Feiner）、
およびヒュー（Hughes）による『コンピュータグラフィ
ックスの原理および実際』（“Computer Graphics Prin
ciples and Practice”）、第２版ｐｐ．５７０〜５７
１に反映されるように、４×４Bayerディザマトリクス
のドット分散型組織的ディザアルゴリズムが用いられ
る。(-0.5,0.5）の範囲のディザ値が切捨て前に結果値
をオフセットする。もちろん、当分野で公知の他のディ
ザアルゴリズムも使用できる。
【００７８】図１２は１０ビットブレンドユニット１８
０を示す。オペレーションごとに1つのピクセルをブレ
ンドできるようにするためこれらのユニット4つが必要
である。一実施例においては、１０ビットブレンドユニ
ット１８０各々と８ビットブレンドユニット１７８の各
対との間で可能な限り多くの論理を再使用するような態
様で、１０ビットブレンドユニット１８０が実現され
る。１０ビットブレンドユニット１８０は、８ビットブ
レンドユニット１７８に関して上に説明したのと同じ理
由で２つの１１ビット対１１ビット乗算器１８８および
１９０を必要とする。
【００７９】この実施例はまた、そこを通ってソース係
数Sfおよび行先係数DfのデータがROP/ブレンドユニット
１６６へ入力される２つの入力マルチプレクサ２０６お
よび２０８を特徴とする。図１４は、入力マルチプレク
サ２０６および２０８の詳細な図である。
【００８０】1.1.2 デプスユニット 図１５はデプスユニット１６８のブロック図である。ピ
クセルALU１２０および１２１には２つのデプスユニッ
ト１６８がある。２つのデプスユニット１６８は、ソー
スデータ３２ビットを行先データ３２ビットと比較す
る。制御情報が１６ビットマスクレジスタ２１０へ与え
られ、次に、比較オペレーションの前にソースデータお
よび行先データとビットごとに論理積を取られる。(1)
フェール、(2)src＜dest、(3)src＝＝dest、(4)src＜＝
dest、(5)src＞dest、(6)src！＝dest、(7)src＞＝des
t、および(8)パスの８つのテストのうち１つを指定す
る、ファンクション/オペレーションレジスタ２１２内
の３ビットレジスタフィールドにより、符号なし整数比
較オペレーションが指定される。正のIEEE単精度浮動小
数点数であれば、符号ビットをゼロでマスクすれば、正
しく比較されるであろう。
【００８１】1.1.3 ステンシルユニット 図１６および図１７は、ステンシルユニット１７０のブ
ロック図である。ピクセルALU１２０および１２１には
２つのステンシルユニット１７０がある。２つの８ビッ
トステンシルユニット１７０は各々、行先ステンシル用
の８ビットデータ入力、１ビットデプステスト入力、８
ビットデータ出力および１ビット比較出力を有する。符
号のない整数比較オペレーションは、ファンクション/
オペレーションレジスタ２１４内の３ビットレジスタフ
ィールドにより指定され、(1)フェール、(2)ref＜des
t、(3)ref＝＝dest、(4)ref＜＝dest、(5)ref＞dest、
(6)ref！＝dest、(7)ref＞＝dest、および(8)パスの８
つのテストのうち１つを指定する。
【００８２】図１７を参照し、デプステストおよびステ
ンシルテストの状態に依存して、３つのステンシルオペ
レーションコードのうち１つが選択される。オペレーシ
ョンコードは、どのステンシルオペレーションが行なわ
れるかを決定する。可能なステンシルオペレーション
は、dest、0、ref、wrap(dest＋1)、wrap(dest−1)、sa
turate(dest＋1)、saturate(dest−1)、および~destで
ある。
【００８３】1.1.4 ウインドウIDユニット 図１８は、ウインドウ識別（ID）ユニット１７２のブロ
ック図である。ピクセルALU１２０および１２１には２
つのウインドウIDユニット１７２がある。２つの８ビッ
トウインドウID比較ユニット１７２は各々、行先WID用
の８ビットデータ入力と１ビット比較結果出力とを有す
る。ウインドウIDユニット１７２の挙動は、マスクレジ
スタ２１６内の８ビットフィールドと基準レジスタ２１
８内の８ビットフィールドとファンクションレジスタ２
２０内の３ビットフィールドとによって制御される。フ
ァンクションレジスタの２ビットフィールドは、(1)フ
ェール、(2)ref＜dest、(3)ref＝＝dest、(4)ref＜＝de
st、(5)ref＞dest、(6)ref！＝dest、(7)ref＞＝dest、
および(8)パスの８つのテストのうち１つを指定する。
ウインドウIDユニット１７２とステンシルテストユニッ
ト１７０とは機能的に同一である。
【００８４】ウインドウIDユニット１７２、ステンシル
ユニット１７０およびデプスユニット１６８からのテス
ト結果は、デュアルピクセル３DRAMチップ１１０内のオ
ペレーションを制御するため使用される。表２は、３つ
のユニットの結果に基づいて行なわれるかまたは行なわ
れないアクションのリストである。
【００８５】
【表２】
【００８６】1.2 SRAMピクセルバッファ図１９および
図２０は、SRAMピクセルバッファ１１８を示す。一実施
例においては、SRAMピクセルバッファ１１８は、８ワー
ド×１０２４ビットのマルチポートSRAMで実現される。
グローバルバス１２２は、１０２４ビットパイプライン
レジスタ１２７を通じてDRAMアレイ１１６のセンスアン
プ１６０からSRAMピクセルバッファ１１８へデータを転
送する１０２４ビット１０ナノ秒読出バス１２５を含
む。グローバルバス１２２はまた、１０２４ビットパイ
プラインレジスタ１３７を通じてSRAMピクセルバッファ
１１８からセンスアンプ１６０へデータを転送する１０
２４ビット１０ナノ秒書込バス１２３を含む。この実施
例においては、グローバルバス１２２はまた、マスク書
込パイプラインレジスタ１４５およびマスク書込バス１
４７を通じてSRAMピクセルバッファ１１８からセンスア
ンプ１６０へマスクデータ１０２４ビットを転送する。
【００８７】SRAMピクセルバッファ１１８内のキャッシ
ュラインは各々、バンクアドレス５ビットおよびコラム
アドレス３ビットを含むタグ２３０と関連づけられる。
タグ２３０は、現在SRAMピクセルバッファ１１８内にス
トアされているデータがやってきた位置を追跡するため
に使用される。
【００８８】グローバルバスの読出オペレーションは、
Read Cache Line（RL：キャッシュライン読出）オペレ
ーションまたはChange Cache Line（CL：キャッシュラ
イン変更）オペレーションのいずれかにより開始され
る。初めの１０ナノ秒サイクルの間に、指定されたDRAM
バンク１５８およびコラムからデータ読出パイプライン
レジスタ１２７へとデータ１０２４ビットがコピーされ
る。次の１０ナノ秒サイクルの間に、データ読出パイプ
ラインレジスタ１２７からSRAMピクセルバッファ１１８
内の指定されたラインへとデータ１０２４ビットがコピ
ーされ、そのデータが取出されたバンクおよびコラムの
アドレスがキャッシュラインのタグ２３０へ書込まれ
る。
【００８９】グローバルバスの書込オペレーションは、
Write Cache Line（WL：キャッシュライン書込）オペレ
ーション、Masked Write Cache Line（ML：キャッシュ
ラインのマスク書込）オペレーションまたはChange Cac
he Line（CL）オペレーションにより開始される。初め
の10ナノ秒サイクルの間に、SRAMピクセルバッファ１１
８内の指定されたラインからデータ書込パイプラインレ
ジスタ１３７へとデータ１０２４ビットがコピーされ、
プレーンマスクおよびバイトマスクレジスタからマスク
データ１０２４ビットが発生され、マスク書込パイプラ
インレジスタ１４７へコピーされる。もしオペレーショ
ンがWLまたはMLであれば、オペレーションのバンクおよ
びコラムアドレスは、バンクパイプラインレジスタ２３
１およびコラムパイプラインレジスタ２３２へコピーさ
れる。もしオペレーションがCLであれば、バンクパイプ
ラインレジスタ２３１およびコラムパイプラインレジス
タ２３２は、指定されたキャッシュラインのバンクおよ
びコラムタグ２３０からコピーする。次の１０ナノ秒サ
イクルの間に、データ書込パイプラインレジスタ１３７
の内容は、マスク書込パイプラインレジスタ１４５の制
御下で、バンクおよびコラムパイプラインレジスタ２３
１および２３２により指定されるDRAMバンクおよびコラ
ムへコピーされる。
【００９０】上に説明した手順に対するサンプル関数は
以下のとおりである。
【００９１】
【数２】
【００９２】ピクセルALU読出オペレーションは、Read
Data（RDAT：データ読出）オペレーション、Read Pixel
（RPIX：ピクセル読出）オペレーション、Single Pixel
（SPIX：シングル・ピクセル）オペレーションおよびDu
al Pixel（DPIX：デュアル・ピクセル）オペレーション
により開始される。ピクセルALUデータバス１４１は、
２５６ビット幅であり５ナノ秒の速度で動作し、SRAMピ
クセルバッファデータバス１４２もまた、２５６ビット
幅であり５ナノ秒の速度で動作する。SRAMピクセルバッ
ファ１１８は、５１２ビットのプレーンマスク２２２を
含む付加的なラインを有する。MLオペレーションの間
に、５１２ビットのプレーンマスクレジスタと１２８ビ
ットのバイトマスクレジスタとが組合されて、１０２４
ビットのマスク書込１４５の内容が発生され、これは同
時に書込データとしてラッチされる。
【００９３】読出ポートおよび書込ポートは、１２８ビ
ットのバウンダリでアドレス指定される。２５６ビット
データチャネル１３８および１４２は２００MHzで動作
し、一方１０２４ビットグローバルバスチャネル１２２
は１００MHzで動作する。好ましい実施例においては、S
RAMピクセルバッファ１１８は、８つのキャッシュライ
ン２２４を有する。２５６ビットデータチャネル１３８
および１４２は、任意の１２８ビットバウンダリから始
めて、キャッシュライン２２４の連続した２５６ビット
にアクセスすることができねばならない。図３に示すよ
うに、一実施例においてこの要求は、SRAMピクセルバッ
ファ１１８を、６４ビットのデータ読出チャネル１３８
a〜dおよびデータ書込チャネル１３２a〜dを備える４つ
の物理アレイ１１８a〜dに分けることによって満足され
る。この実施例においては、別個の読出アドレスおよび
書込アドレスが、４つの別個のアレイ各々に与えられ
る。他実施例においては、グローバルバス１２２が、SR
AMピクセルバッファ１１８とセンスアンプ１６０との間
での同時読出および書込オペレーションを可能にし、そ
れによってダーティタグの必要性をなくしている。
【００９４】他実施例においては、データがDRAMアレイ
１１６から転送されてから、SRAMピクセルバッファキャ
ッシュライン２２４のどのビットがピクセルALU１２０
および１２１により更新されたかを示すため、SRAMピク
セルバッファ内でダーティタグ２２６が使用される。図
２０を参照し、ダーティタグSRAM２２６は、１６ワード
×２５６ビットのデュアルポートSRAMで実現される。グ
ローバルバス１２２は、２５６ビット１０ナノ秒の読出
/書込ポートに接続される。ピクセルALU１２０および１
２１は、２５６個のビットごとの書込イネーブル（WE）
を備えるマスクデータを２５６ビット５ナノ秒書込ポー
トに書込む。
【００９５】Read Cache Line（RL）オペレーションの
間に、データのラインは、SRAMピクセルバッファ１１８
のデータ部に書込まれ、タグSRAM２２６内の対応するラ
インがクリアされる。
【００９６】1.3 メモリ構成 図２１、図２２および図２３は、一実施例のDRAMアレイ
１１６の構成を示す。DRAMアレイ１１６はモジュラーDR
AMバンク１５８を含む。メモリの基本単位は、１０２４
ビットを保持するライン１６４である。ページ１６２
は、８つのライン１６４、または８キロビットを含む。
一実施例においては、DRAMバンク１５８は５１２個のペ
ージ１６２、またはメモリ４メガビットを含む。他実施
例においては、DRAMバンク１５８は、１０２４個のペー
ジ１６２、またはメモリ８メガビットを含む。DRAMバン
ク１５８がメモリ８メガビットを保持する実施例におい
ては、それぞれ４０メガビット、４８メガビット、６４
メガビット、８０メガビット、９６メガビット、１２８
メガビットおよび１６０メガビットのDRAMアレイ１１６
をサポートするため５、６、８、１０、１２、１６およ
び２０個の個別のDRAMバンク１５８が必要である。
【００９７】次の表は、64/72メガビットDirect RDRAM
TMのデータシートおよび4メガビット×18SLDRAMデータ
シートの両方に対するDRAMアレイ１１６の構成に基づ
く。Direct RDRAMTMは、DRAMコアとI/Oセクションとの
間の128/144ビットインタフェースを有する。SLDRAM
は、64/72ビットインタフェースを有する。デュアルピ
クセル３DRAM１１０は、１０２４ビットインタフェース
を有する。
【００９８】
【表３】
【００９９】
【表４】
【０１００】1.4 ピン構成 デュアルピクセル３DRAMチップ１１０は、Direct RDRAM
TMまたはSLDRAMとピン互換性がある。次の表はDirect R
DRAMTMと互換性のあるピン構成を示す。
【０１０１】
【表５】
【０１０２】1.5 プロトコル 制御およびアドレス情報を送信するため、Direct RDRAM
TMは８つのピンを備え、SLDRAMは１０個のピンを備え
る。デュアルピクセル３DRAMプロトコルは、いずれのイ
ンタフェース技術においても使用できるよう８つのピン
を必要とする。各ポートは、１つから４つのデュアルピ
クセル３DRAMチップ１１０を制御する。
【０１０３】次に図２４および図２５を参照し、制御お
よびアドレス情報８００メガバイト/秒が、３つのチャ
ネルに分割される。ピクセルALUオペレーションチャネ
ル１５２は、１秒あたり４００メガバイトを扱い、ピク
セルALU１２０および１２１、SRAMピクセルバッファ１
１８ならびにレンダリングバス１１２とのインタフェー
スを制御する。バンクオペレーションチャネル１５６
は、１秒あたり２００メガバイトを扱い、DRAMバンク１
５８およびページ１６２へのアクセスおよびプリチャー
ジを制御する。グローバルバスオペレーションチャネル
１５４は、１秒あたり２００メガバイトを扱い、グロー
バルバス１２２を通じてのSRAMピクセルバッファ１１８
キャッシュライン224の読出および書込を制御する。各
チャネル１５２、１５４および１５６は、３つのチャネ
ルが同時に異なるデュアルピクセル３DRAMチップ110に
対して動作できるよう、それ自身のオペレーションのフ
レーム化を行ないそれ自身の装置識別情報を含む。
【０１０４】1.5.1 DRAMバンクオペレーション DRAMバンクオペレーションは、帯域幅２００メガバイト
/秒の専用２ピン制御チャネル１５６を通じて送信され
る。DRAMバンクオペレーションは、任意のクロックの立
下がり端において送信を開始できる。次の表６に挙げる
バンクオペレーションが、一実施例において規定され
る。
【０１０５】
【表６】
【０１０６】図２６を参照し、ビットD1:0が、共通バス
１１４を通じて接続される４つの可能なデュアルピクセ
ル３DRAM装置１１０のうち１つを選択する。ビットB4:0
が、単一のデュアルピクセル３DRAM装置１１０内の３２
の可能なDRAMバンク１５８のうち１つを選択する。ビッ
トP9:0が、DRAMバンク１５８内の１０２４個の可能なペ
ージ１６２のうち１つを選択する。
【０１０７】IDLEオペレーションは、１サイクルの間何
もしない。図２６および図２７を参照し、Precharge Pa
ge（PP：ページプリチャージ）オペレーションは、装置
D1:0のバンクB4:0をプリチャージし、送信に３サイク
ル、実行に８サイクルかかる。
【０１０８】図２６および図２８を参照し、Access Pag
e（AP：ページアクセス）オペレーションは、装置D1:0
のバンクB4:0のページP9:0にアクセスし、送信に５サイ
クル、実行に８サイクルかかる。DRAMバンク１５８は、
前もってプリチャージされていなければならない。
【０１０９】図２６および図２９を参照し、Change Pag
e（CP：ページ変更）オペレーションは、Access Pageオ
ペレーションと、その後に続く同じ装置の同じバンクへ
のPrecharge Pageオペレーションとを組合せたものであ
る。
【０１１０】1.5.2 グローバルバスオペレーション グローバルバスオペレーションの転送は、帯域幅が２０
０メガバイト/秒の専用２ピン制御チャネル１５４によ
り管理される。グローバルバスオペレーションは、任意
のクロックの立下がり端において送信を開始できる。グ
ローバルバス転送には４クロック必要なので、コマンド
送信にも４クロックかかり得る。
【０１１１】図３０から図３４を参照し、ビットD
1:0は、共通バス１１４に繋がっている４つの可能なデ
ュアルピクセル３DRAM装置１１０のうち1つを選択す
る。ビットB4: 0は、装置１１０内の３２の可能なDRAMバ
ンク１５８のうち１つを選択する。ビットC2:0は、選択
されたDRAMバンク１５８内の８つの可能なキャッシュラ
インバッファ１６０のうち１つを選択する。ビットL3:0
は、SRAMピクセルバッファ１１８内の１６の可能なキャ
ッシュライン２２４のうち１つを選択する。
【０１１２】次の表７は、一実施例において規定される
グローバルバスオペレーションのリストである。
【０１１３】
【表７】
【０１１４】図３０を参照し、IDLEオペレーションは、
１サイクルの間何もしない。Read Cache Line（RL）、W
rite Cache Line（WL）、Masked Cache Line（ML）およ
びChange Cache Line（CL）のコマンドはすべて、図３
１に示すように制御（RQ）ピンにおいて同一のフォーマ
ットを有する。図３２に、Fast Fill CacheLine（FL：
キャッシュラインの高速フィル）コマンドを示す。
【０１１５】図３３を参照し、Read Cache Line（RL）
オペレーションは、装置D1:0にのみ与えられ、DRAMバン
ク１５８、B4:0からパイプラインレジスタ１２７へキャ
ッシュラインバッファ１６０、C2:0をコピーする。次
に、SRAMピクセルバッファ１１８のラインL3:0へパイプ
ラインレジスタ値を書込む。このオペレーションは、送
信に４サイクル、各データ転送を行なうのに4サイクル
かかる。SRAMピクセルバッファ１１８内の各ラインは、
そのラインがどこから来たかを示すバンクおよびコラム
タグ２３０を有する。バンクおよびコラムタグ２３０
は、SARMピクセルバッファ１１８への書込転送の間にRL
オペレーションによってセットされる。
【０１１６】図３４を参照し、Write Cache Line（WL）
オペレーションは、装置D1:0にのみ与えられ、SRAMピク
セルバッファ１１８からパイプラインレジスタ１３７へ
キャッシュライン２２４、L3:0をコピーする。パイプラ
インレジスタデータは、次にDRAMバンク１５８、B3:0の
コラムC2:0へコピーされる。バンクおよびコラムタグ２
３０は無視される。このオペレーションは、送信に４サ
イクル、各データ転送を行なうのに４サイクルかかる。
【０１１７】図３５を参照し、Masked Write Cache Lin
e（ML）オペレーションは、装置D1: 0にのみ与えられ、S
RAMピクセルバッファ１１８からパイプラインレジスタ
へキャッシュラインL2:0をコピーする。次に、パイプラ
インレジスタのデータは、バンクB3:0のコラムC2:0へコ
ピーされる。バンクおよびコラムタグは無視される。こ
のオペレーションは、送信に４サイクル、各データ転送
を行なうのに４サイクルかかる。プレーンマスクレジス
タおよびバイトマスクレジスタは両方とも、１０２４ビ
ットに拡張され、キャッシュラインがセンスアンプに書
込まれるときビットごとの書込イネーブルとして使用さ
れる。
【０１１８】図３６を参照し、Flash Masked Write Cac
he Line（FL：キャッシュラインのフラッシュマスク書
込）オペレーションは、パイプラインデータおよびマス
クが１つのコラムにだけではなく４つのコラムに書込ま
れるという点を除いてはMLと同様である。このオペレー
ションは、装置D1:0にのみ与えられ、SRAMからパイプラ
インレジスタへキャッシュラインL2:0をコピーする。次
に、パイプラインレジスタのデータは、バンクB3:0のコ
ラム０〜３または４〜７のいずれかへコピーされる。バ
ンクおよびコラムタグは無視される。このオペレーショ
ンは、送信に４サイクル、各データ転送を行なうのに４
サイクルかかる。プレーンマスクレジスタおよびバイト
マスクレジスタは両方とも、１０２４ビットに拡張さ
れ、キャッシュラインがセンスアンプに書込まれるとき
ビットごとの書込イネーブルとして使用される。
【０１１９】図３７を参照し、Change Cache Line（C
L）オペレーションが、装置D1:0にのみ与えられ、同時
にRead Cache Line（RL）オペレーションおよびWrite C
ache Line（WL）オペレーションを行なう。オペレーシ
ョンからのバンクおよびコラムフィールドが、RLコマン
ドを制御する。キャッシュライン２２４からのバンクお
よびコラムタグ２３０が、WLコマンドを制御する。この
オペレーションは、送信に４サイクル、各データ転送を
行なうのに４サイクルかかる。
【０１２０】1.5.3 ピクセルALUオペレーション ピクセルALUオペレーションは、帯域幅が４００メガバ
イト/秒の専用４ピン制御チャネル１５２を通じて送信
される。ピクセルALUオペレーションは、任意のクロッ
クの立下がり端で送信を開始できる。IDLE以外のオペレ
ーションは、制御ピンを介する送信に２サイクル必要と
する。各ピクセルALUオペレーションは、データピン（D
QA[8:0]およびDQB[8:0]）を介する２サイクルでのデー
タ７２ビットの転送または３サイクルでのデータ１０８
ビットの転送を制御する。各オペレーションの~2/3ビッ
トはいくつのサイクルが必要であるかを示す。データ転
送に3サイクル必要とするピクセルALUオペレーション
は、その後にIDLEサイクルが続かねばならない。次の表
８に挙げるオペレーションは、一実施例について規定さ
れるピクセルALUオペレーションである。
【０１２１】
【表８】
【０１２２】ビットO3:0は、オペレーションのタイプを
指定する。ビットD1:0は、共通バス１１４に繋がってい
る４つのデュアルピクセル３DRAM装置１１０のうち１つ
を選択する。ブロードキャストオペレーションにおいて
は、D1:0は無視される。ビットL2:0は、SRAMピクセルバ
ッファ１１８内の８つのキャッシュライン２２４のうち
１つを選択する。ビットP3:0は、キャッシュライン２２
４内の１６個のピクセルのうち１つを選択する。P3:0の
解釈は、オペレーションのタイプおよび現在のピクセル
のデプスに依存して幅がある。ビットR7:0は、レジスタ
のアドレスを指定するためレジスタオペレーションによ
り使用される。
【０１２３】図３８を参照し、IDLEは、１サイクルの間
何もしない。図３９を参照し、Read Data（RDAT：デー
タ読出）オペレーションは、指定された装置１１０のSR
AMピクセルバッファ１１８の指定されたライン２２４の
指定されたピクセルから生データ６４ビットを読出す。
このオペレーションは、いかなるレジスタのセッティン
グによっても影響されない。
【０１２４】Write Data(WDAT：データ書込）オペレー
ションは、指定された装置１１０のSRAMピクセルバッフ
ァ１１８の指定されたライン２２４の指定されたピクセ
ルへ生データ６４ビットを書込む。バイトごとの書込イ
ネーブルが、ピンDQA8およびDQB8を通じて送信される。
このオペレーションはいかなるレジスタのセッティング
によっても影響されない。
【０１２５】Broadcast Data（BDAT：データブロードキ
ャスト）オペレーションは、すべてのデュアルピクセル
３DRAM装置１１０のSRAMピクセルバッファ１１８の指定
されたライン２２４の指定されたピクセルへ生データ６
４ビットをブロードキャストする。バイトごとの書込イ
ネーブルが、ピンDQA8およびDQB8を通じて送信される。
このオペレーションはいかなるレジスタのセッティング
によっても影響されない。
【０１２６】図４０を参照し、Read Register（RREG：
レジスタ読出）オペレーションは、指定された装置１１
０からレジスタ値を読出す。
【０１２７】Write Register（WREG：レジスタ書込）オ
ペレーションは、レジスタ値を指定された装置１１０へ
書込む。バイトごとの書込イネーブルが、ピンDQA8およ
びDQB8を通じて送信される。
【０１２８】Broadcast Register（BREG：レジスタブロ
ードキャスト）オペレーションは、レジスタ値をすべて
の装置１１０へブロードキャストする。バイトごとの書
込イネーブルが、ピンDQA8およびDQB8を通じて送信され
る。
【０１２９】図４１を参照し、Read Pixel（RPIX）オペ
レーションは、表示リフレッシュのためにパックされた
ピクセルを読出す。
【０１３０】Single Pixel（SPIX）オペレーションは、
単一のソースピクセルを既にSRAMピクセルバッファ１１
８内にあるピクセルデータとマージする。
【０１３１】Dual Pixel（DPIX）オペレーションは、２
つの隣り合ったソースピクセルを既にSRAMピクセルバッ
ファ１１８内にあるピクセルデータとマージする。
【０１３２】デュアルピクセル３DRAMチップ１１０の一
実施例は、ダーティタグを使用する。この実施例におい
ては、Write Tag（WTAG：タグ書込）オペレーション
は、バイトマスクデータ６４ビットを１２８ビットのマ
スクに拡張し、これは指定された装置のダーティタグ２
２６の指定されたライン２２４の上位半分または下位半
分に書込まれる。ラインに対するダーティタグ２２６
は、グローバルバスを通じてDRAMアレイにラインを書込
むのにかかる時間の量と一致して、２サイクルで書込む
ことができる。
【０１３３】図４２は、デュアルピクセル３DRAM装置１
１０が各サイクルにおいてデータ３６ビットを転送でき
る一実施例を示す。データの２クロックまたは３クロッ
クが、各ピクセルALUオペレーションに関連付けられ
る。
【０１３４】図４３を参照し、Read Data（RDAT）オペ
レーションおよびRead Pixel（RPIX）オペレーション
は、SRAMピクセルバッファ１１８ならびにピクセルALU
１２０および１２１のいくつかを用いる。ピクセルALU
１２０および１２１が使用されず、SRAMピクセルバッフ
ァ１１８には何も書込まれない。図４３は、３サイクル
RPIXが後に続く２サイクルRDATを示す。
【０１３５】図４４に示すように、Write Data（WDAT）
オペレーション、Broadcast Data（BDAT）オペレーショ
ン、Write Register（WREG）オペレーションおよびBroa
dcast Register（BREG）オペレーションは、DQピン上で
データを受信し、ピクセルALU１２０および１２１を通
じてデータを送り、適当な段でデータをラッチする。上
述のオペレーションのいずれも3サイクル転送による利
益を受けない。
【０１３６】Single Pixel(SPIX）オペレーションおよ
びDual Pixel（DPIX）オペレーションは、SRAMピクセル
バッファ１１８ならびにピクセルALU１２０および１２
１を十分に利用する。これらの２つのオペレーション
は、SRAMピクセルバッファ１１８からデータを読出しア
ンパックし、DQピンからデータを受信し、ピクセルALU
１２０および１２１内のデータの組を両方組合せ、再び
SRAMピクセルバッファ１１８へ結果を書込む。図４５は
２サイクルでのSPIX転送を示し、図４６は３サイクルで
のDPIX転送を示す。
【０１３７】1.6 オペレーションタイミング 上に説明したオペレーションの多くのタイミングの例を
図４７から図５３に示す。
【０１３８】図４７は、複合２サイクル読出および２サ
イクル書込オペレーションの図である。
【０１３９】図４８は、複合２サイクル読出および３サ
イクル書込オペレーションの図である。
【０１４０】図４９は、複合３サイクル読出および２サ
イクル書込オペレーションの図である。
【０１４１】図５０は、複合３サイクル読出および３サ
イクル書込オペレーションの図である。
【０１４２】図５１は、４つの２サイクル読出オペレー
ションを行なうために必要とされるすべてのオペレーシ
ョンの図である。
【０１４３】図５２および図５３は、８つの２サイクル
Dual Pixel（DPIX）オペレーションを行なうため必要と
されるすべてのオペレーションを示す。DPIXオペレーシ
ョン４〜７は、DPIXオペレーション０〜３に対するバン
クとは異なるバンク１５８へのものである。
【０１４４】1.7 レジスタ RREGオペレーション、WREGオペレーションおよびBREGオ
ペレーションは、１２８ワード×６４ビットレジスタア
ドレススペースに対応したものである。ピクセルALU１
２０および１２１を再プログラムするため必要とされる
サイクルの数を最小限にするため、レジスタの幅を利用
して効率化が図られる。次の表９は、デュアルピクセル
３DRAMチップ１１０において用いられるレジスタを識別
するものである。図５４は、表９に挙げられるいくつか
のレジスタのデータフォーマットを示す。影をつけた部
分はこれらのレジスタ用に予約されたフィールドを表わ
す。
【０１４５】
【表９】
【０１４６】1.7.1 識別 この読出専用レジスタは、チップのマスクステッピン
グ、バージョン、部品番号および製造者を識別する。
【０１４７】1.7.2 FeatureEnable このレジスタは、デュアルピクセル３DRAMの将来のバー
ジョンにおける新しい機能を可能または不能にする。デ
ュアルピクセル３DRAMの初期のバージョンにおいては、
これは、0x0000#0000#0000#0000にリセットされ、他の
いかなる値にもセットされるべきではない。
【０１４８】1.7.3 PixelConfig 図５５は、PixelConfigレジスタのデータフィールドフ
ォーマットを示す。このレジスタは、ピクセルのデプス
およびピクセルの詳細なフォーマットを決定する。影つ
きで図示される予約されたフィールドは、将来の互換性
を確保するために、０にセットされなければならない。
表１０は、レジスタのデータフィールドを説明する。
【０１４９】
【表１０】
【０１５０】PixelSizeフィールドは、SPIXオペレーシ
ョンおよびDPIXオペレーションの間にピクセルサイズを
選択するため、ピクセルALUからSRAMへのフォーマッタ
１４０およびSRAMからピクセルALUへのフォーマッタ１
４４により使用される。
【０１５１】
【表１１】
【０１５２】ColorModeフィールドは、フォーマッタ１
４０および１４４用の色データフォーマットを指定す
る。表１２は色モードフォーマットを説明する。
【０１５３】
【表１２】
【０１５４】BufferSelectフィールドは、ピクセルALU
１２０および１２１とSRAMピクセルバッファ１１８との
間でデータをフォーマット化するフォーマッタ１４０お
よび１４４のための色バッファを選択する。BufferSele
ct[0]は、３２ビットワード内の色の下位１６ビットと
上位１６ビットとのいずれかを選択する。もし、色が３
２ビットまたは４０ビットであれば、BufferSelect[0]
は無効である。BufferSelect[1]は、ピクセル内に色６
４ビットまたは８０ビットがあるとき、色データの下位
もしくは上位３２ビットまたは下位もしくは上位４０ビ
ットを選択する。BufferSelect[1]は、もしPixelSizeが
６４ビットであれば無効である。
【０１５５】InputModeは、入力データフォーマッタ１
３０を制御する。ソース係数フィールドおよび行き先係
数フィールドは、表１３に説明するようにエンコードさ
れる。
【０１５６】
【表１３】
【０１５７】WIDFuncフィールド、DepthFuncフィールド
およびStencilFuncフィールドは、表１４に説明するよ
うにエンコードされる。
【０１５８】
【表１４】
【０１５９】1.7.4 StencilDepthConfig 図５６は、StencilDepthConfigレジスタのデータフィー
ルドフォーマットを示す。このレジスタは、ステンシル
ユニット１７０およびデプスユニット１６８を制御す
る。１６ビットのデプスマスクフィールド、３ビットの
デプス比較ファンクションフィールド、および１ビット
のDepthLoadフィールドが、デプスユニット１７０を制
御する。StencilMaskフィールドが、ステンシル比較オ
ペレーションにおいてどのビットが関係するかを決定す
る。行き先データがStencilRef値と比較される。Stenci
lFuncが、どのように行き先値と基準値とが比較される
かを指定する。「StencilOp」で始まるフィールドが、
新しいステンシルデータをどのように計算するかを決定
する。影つきで図示される予約されたフィールドは、将
来の互換性を確保するために、０にセットされなければ
ならない。
【０１６０】
【表１５】
【０１６１】DepthFuncフィールドおよびStencilFuncフ
ィールドは、前掲の表１４によりエンコードされる。
【０１６２】「StencilOp」で始まるフィールドは、次
の表１６に説明するようにエンコードされる。
【０１６３】
【表１６】
【０１６４】1.7.5 ColorOP[0] 図５７は、ColorOP[0]レジスタフィールドを示す。Colo
rOP[0]レジスタは、アルファ、赤、緑および青ROPおよ
びブレンドユニット１７４および１７６の個々のための
制御フィールドを有する。影つきで図示される予約され
たフィールドは、将来の互換性を確保するため、０にセ
ットされなければならない。
【０１６５】
【表１７】
【０１６６】論理オペレーションフィールドは、ソース
色、行き先色およびパターン色の２５６個のビットごと
のブール演算のうち１つを選択するため、Microsoft Wi
ndowsTM規約によってエンコードされる。パターンデー
タは、ConstantColorレジスタから来る。
【０１６７】ブレンドオペレーションフィールドは、表
１８で説明するようにエンコードされる。
【０１６８】
【表１８】
【０１６９】1.7.6 ColorOP[1] 図５８は、ColorOP[1]レジスタのデータフィールドフォ
ーマットを示す。ColorOP[1]レジスタは、アルファ、
赤、緑および青ROPおよびブレンドユニット１７６個々
のための制御フィールドを有する。影つきで図示される
予約されたフィールドは、将来の互換性を確保するため
０にセットされねばならない。表１９は、ColoROP[1]レ
ジスタのフィールドを説明する。
【０１７０】
【表１９】
【０１７１】成分サイズファイルは表２０に説明するよ
うにエンコードされる。
【０１７２】
【表２０】
【０１７３】1.7.7 ConstantColor 図５９は、ConstantColorレジスタのデータフィールド
フォーマットを示す。ConstantColorレジスタは、論理
オペレーション用のパターンデータまたはブレンドオペ
レーション用の定数データのいずれかとして使用され
る。影つきで図示される予約されたフィールドは、将来
の互換性を確保するためセットされねばならない。表２
１は、ConstantColorレジスタのフィールドを説明す
る。
【０１７４】
【表２１】
【０１７５】1.7.8 Byte Mask[1:0] これら２つのレジスタは、１２８ビットのバイトマスク
への読出/書込アクセスを可能にする。バイトマスク
は、MLオペレーションおよびFLオペレーションに影響す
る。
【０１７６】1.7.9 Plane Mask[7:0] これら8つのレジスタは、５１２ビットのプレーンマス
クへの読出/書込アクセスを可能にする。プレーンマス
クは、MLオペレーション、FLオペレーション、SPIXオペ
レーションおよびDPIXオペレーションに影響する。
【０１７７】1.7.10 ColorWIDLUT[3:0] これら４つのレジスタは、Aバッファ(0)またはBバッフ
ァ(1)のαRGB色データを選択するためウィンドウIDルッ
クアップテーブルにロードする。表示リフレッシュの間
に、８ビットのWIDは、選択ビットを生成するための２
５６エントリルックアップテーブル（LUT）へのインデ
ックスとなる。
【０１７８】1.7.11 OverlayWIDLUT[3:0] これら４つのレジスタは、Aバッファ(0)またはBバッフ
ァ(1)のオーバーレイデータを選択するためウィンドウI
Dルックアップテーブルにロードする。表示リフレッシ
ュの間、８ビットWIDは、選択ビットを生成するための
２５６エントリーLUTへのインデックスとなる。
【０１７９】1.7.12 DisplayConfig 図６０は、DisplayConfigレジスタのデータフィールド
フォーマットを示す。このレジスタは、RPIX命令の間に
ピクセルデータの処理を制御するため、３ビットのピク
セルサイズフィールドを有する。影つきで図示される予
約されたフィールドは、将来の互換性を確保するため０
にセットされねばならない。PixelSizeフィールドは前
掲の表１１によりエンコードされる。
【０１８０】1.8 高速領域クリア MLオペレーション、FLオペレーション、APオペレーショ
ン、PPオペレーション、WREGオペレーションおよびBREG
オペレーションは、領域を極めて迅速にクリアするた
め、あわせて使用することができる。ByteMask[1:0]レ
ジスタは、キャッシュライン内の個々のピクセルを書込
用に可能化または不能化するため使用できる。PlaneMas
k[7:0]レジスタは、書込用にピクセル成分を可能化また
は不能化するため使用できる。
【０１８１】もし、ByteMask[1:0]レジスタを使用して
個々のピクセルをマスクする必要があるのであれば、AP
オペレーション、PPオペレーション、WREGオペレーショ
ンおよびMLオペレーションを使用しなければならない。
いずれのピクセルもまだフィルされないうちに、１０２
４ビットキャッシュライン中のすべてのピクセルが所望
のクリア値にセットされ、５１２ビットPlaneMaskレジ
スタが、クリアされるべきピクセルのこれらのビットへ
の書込のみを可能化するようセットされる。次に、WREG
オペレーションまたはBREGオペレーション２つを使用し
て、１２８ビットByteMaskレジスタが書込みされる。次
に、MLオペレーションが、ByteMaskレジスタおよびPlan
eMaskレジスタを使用して、キャッシュラインをセンス
アンプに書込む。続くWREGおよびMLオペレーションシー
ケンスは、１０ナノ秒ごとに１２８バイトまたは１２．
８ギガバイト/秒のピークフィル速度をサポートするよ
う重ね合わせることができる。８０メガビットの装置
は、８１９マイクロ秒でフィルされ得る。
【０１８２】もしページ内のすべてのピクセルをクリア
するのであれば、１２８ビットByteMaskレジスタはオー
ル１にセットでき、WREG、MLオペレーションシーケンス
の代わりにFLオペレーションシーケンスを使用できる。
１０２４ビットキャッシュラインおよび５１２ビットPl
aneMaskレジスタは前と同様セットされる。FLオペレー
ションごとにページの半分がクリアされ、したがって、
ページ全体は２０ナノ秒でクリアされ得る。ピークフィ
ル速度は、２０ナノ秒ごとに８×１２８バイトまたは５
１．２ギガバイト/秒である。８０メガビットの装置
は、２０５マイクロ秒でフィルされ得る。表２２は、す
べてのピクセルサイズについてのピークフィル速度を示
す。図６１および図６２は、上に説明した高速フィル
（Fast Fill）および非常に高速のフィル（Really Fast
Fill）のオペレーションシーケンスを示す。
【０１８３】
【表２２】
【０１８４】2.0 データルーティング デュアルピクセル３DRAMチップ１１０の多数の新規な特
徴、および、そのチップを基礎とするグラフィクスシス
テムが、チップ１１０の４つのデータフォーマッタ１３
０、１３４、１４０および１４４によって実装される。
本開示のこのセクションを通じて、SRAMピクセルバッフ
ァ１１８を２つの個別の機能ブロックとして説明する。
なぜなら、ここに開示する処理モードおよびルーティン
グモードの多くが２つのピクセルを同時に処理する動作
モードに関連しているためである。したがって、SRAMピ
クセルバッファ１１８は、機能的に２つの部分に分割し
て考えることができるものと理解されたい。
【０１８５】2.1 入力データフォーマッタ 図６３を参照して、このセクションでは、I/Oバス１２
４を介してピクセルALU１２０および１２１へと入来す
るデータのルーティングおよび処理について説明する。
ピクセルALU書込動作は、２クロック内でデータの７２
ビットを、または、３クロック内でデータの１０８ビッ
トを、処理されるピクセルのフォーマットおよびサイズ
に応じて転送する。入来データはできるだけピンの近く
の入力データデマルチプレクサ１２６を通過して、７２
ビットまたは１０８ビットのいずれかとして並行にピク
セルALUに与えられる。ピクセルALU１２０および１２１
は、ソースデータとして以下の入力を有する：Alpha0[1
0:0], Red0[10:0], Green0[10:0], Blue0[10:0], Depth
0[31:0], Alpha1[10:0], Red1[10:0], Green1[10:0],Bl
ue1[10:0], および Depth1[31:0]。ルーティングは、４
ビットレジスタフィールドによって制御される。
【０１８６】2.1.1 ピクセル圧縮 三次元ピクセルマージを行なう場合、レンダリングコン
トローラは、色およびデプス情報のみを送信すればよ
い。というのは、ステンシルおよびウィンドウID情報は
レジスタ内にストアすることができるためである。三角
形または表面パッチをレンダリングする場合、生成され
たピクセルは通常、高レベルのコヒーレンシーを示す。
このセクションでは、最小数のクロックサイクル内でデ
ータピンを通じてピクセルペアを送信する、新規な無損
失の圧縮方式について説明する。
【０１８７】この方式は、ピクセルペア間の差および、
最も最近処理された(古い)ピクセルペアと入ってくる
(新しい)ピクセルペアとの間の差を評価する。１対のピ
クセル間には、また、２対の連続して処理されるピクセ
ルペア間には、高レベルのコヒーレンシーが存在するこ
とがしばしばあるため、入来するピクセルデータは時と
して、非常に少ない数のビットで表わすことができる場
合がある。このような状況下では、送信すべきなのは古
いピクセルペアと新しいピクセルペアとの差のみであっ
て、この差は、新しいピクセルペアの最下位ビットで表
わされる。最良の場合、すなわち、ピクセルペア間に高
レベルのコヒーレンシーが見られる場合、２：１の圧縮
比を達成することが可能であり、レンダリングコントロ
ーラ１０２からデュアルピクセル３DRAMチップ１１０へ
の入力帯域幅を有効に２倍に増すことができる。中程度
のコヒーレンシーが見られる場合には、４：３の圧縮比
を達成することができる。コヒーレンシーがほとんど見
られない場合、圧縮を行なうことはできない。
【０１８８】デュアルピクセル３DRAM１１０は、最も新
しく送られてきたピクセルペアを、各デプス値につき３
２ビットおよび４つの色成分の各々につき１０ビット
で、レジスタの組内にストアする。したがって、１ピク
セルあたりデータの７２ビットがレンダリングバス１１
２を介して送信される。ピクセルはデュアルピクセル３
DRAMチップ１１０ではしばしば対で処理されるため、１
対のピクセルのための完全なデータは１４４ビットで表
わされる。テクスチャマッピングは色値のコヒーレンシ
ーを低下させる傾向にあるため、色値を圧縮することに
よって帯域幅をセーブすることはできないであろう。し
かし、デプス値はほとんどの場合、高レベルのコヒーレ
ンシーを示す。したがって、ここに開示する圧縮方式
は、デプス値間の高度のコヒーレンシーを利用する。以
下に、ピクセルデータを圧縮および伸長するためのアル
ゴリズムを説明する。
【０１８９】レンダリングコントローラ１０２およびデ
ュアルピクセル３DRAMチップ１１０は両方とも、最も新
しく送られてきたピクセルペアをストアしている。以下
に列記するのは、「古い」ピクセル０および１を色（ア
ルファ、赤、緑および青）成分およびデプス成分に分解
したものである。
【０１９０】
【数３】
【０１９１】レンダリングコントローラ１０２はその通
常のレンダリング処理の一部として、新しいピクセルペ
アを算出する。多くの場合、古いピクセル成分と新しい
ピクセル成分とは同様の値を有し、新しいピクセルペア
もまた同様の値を有する。下に、「新しい」ピクセル０
および１を色（アルファ、赤、緑および青）成分および
デプス成分に分解したものを示す。
【０１９２】
【数４】
【０１９３】もしピクセル成分が同様の値を有する場
合、それらの差は小さく、成分自体よりも少ないビット
で表わすことができる。ピクセル成分の差は、レンダリ
ングコントローラ１０２によって以下の等式を使用して
計算される。式中、頭に付された「D」は、差（differe
nce）またはデルタ（delta）を表わす。
【０１９４】
【数５】
【０１９５】算出された差のみが、レンダリングコント
ローラ１０２からデュアルピクセル３DRAMチップ１１０
へと送信されるので、レンダリングバス１１２を介して
送信されるピクセルあたりのビット数が低減される。新
しいピクセル成分は、デュアルピクセル３DRAMチップ１
１０上で入力データフォーマッタ１３０により、以下の
ように再生される。
【０１９６】
【数６】
【０１９７】図６４を参照して、入力データフォーマッ
タ１３０は、その伸長方式を３層で実現する。第１の層
では、種々のフォーマットから１０個の差成分を抽出し
て、必要であればそれらを符号拡張する。第２の層で
は、それらの差を先のピクセル成分に加えて、新しいピ
クセル成分を再生する。第３の層では、新しいピクセル
成分をフォーマット化する。色成分は、その最終幅にし
たがって左にシフトされ、デプス値の上位１６ビットが
マスクされる。
【０１９８】2.1.2 入力データフォーマット 下の表２３に記載するように、デュアルピクセル３DRAM
１１０は、以下のような入力データフォーマットを有す
る。もしオペレーションがWDATまたはBDATである場合、
入力フォーマットは、レジスタのプログラム方法にかか
わらず、強制的にモード０にされる。オペレーションが
SPIXである場合、入力フォーマットは強制的にモード７
にされる。オペレーションがDPIXの場合、入力フォーマ
ットは、InputModeレジスタフィールドに書込むことに
よって設定される。モード０および１は、奥行きが不要
な二次元のピクセル更新の場合に使用される。モード２
は、アンチエイリアシングオペレーション中に使用され
る。モード４および５は、三次元のピクセル更新に使用
される。図６５は、レンダリングコントローラ１０２か
ら入力データフォーマッタ１３０へとレンダリングバス
１１２を介して送信されるデータについて、可能性のあ
るすべてのフォーマットを示す。
【０１９９】
【表２３】
【０２００】2.1.3 アキュムレータ 図６６は、入力データフォーマッタのアキュムレータ層
の実現を図示する。同じ１０ビット色アキュムレータ設
計が、アルファ、赤、緑および青データを処理するのに
使用される一方、同様に設計された３２ビットアキュム
レータが、デプスデータを処理するのに使用される。WD
AT、BDAT、およびSPIXオペレーション中には、差分デー
タがアキュムレータ内に直接ロードされる。DPIXオペレ
ーション中には、差分データのローディングはレジスタ
ビットによって制御される。
【０２０１】2.1.4 最終フォーマッティング 図６７は、入力データフォーマッタ１３０の最終フォー
マット層を図示する。色成分は、ROP/Blendユニット１
６６によって使用されるであろうビット数にしたがって
左にシフトされる。もし成分がブレンドされる場合、１
が最下位ビットの右にアペンドされる。以下に示すの
は、入力データフォーマッタ１３０内で処理の最終層の
色およびデプスのフォーマッティングを行なう、２つの
verilog関数である。
【０２０２】
【数７】
【０２０３】デプス値の上位１６ビットは、DepthMask
レジスタフィールドと、ビットごとに論理積をとられ
る。
【０２０４】
【数８】
【０２０５】2.2 出力データフォーマッタ オペレーションがRDATである場合、またはオペレーショ
ンがRPIXであってDisplayConfigレジスタのPixelSizeフ
ィールドが８、１６、３２ビットピクセルに設定されて
いる場合、フォーマッタはオペレーションのP[3:0]ビッ
トにしたがって、１０２４キャッシュラインからデータ
の６４ビットを選択する。ColorWIDLUTおよびOverlayWI
DLUTレジスタはこの場合無視される。
【０２０６】オペレーションがRPIXであってDisplayCon
figレジスタのPixelSizeフィールドが６４ビットピクセ
ルに設定されている場合、フォーマッタはオペレーショ
ンのP[3:1]ビットによってアドレシングされた６４ビッ
トピクセルのペアから８ビットWIDフィールドを抽出す
る。抽出されたWIDフィールドは、ColorWIDLUTへのイン
デックスとなって、色A/Bバッファセレクトのペアが生
成される。抽出されたWIDフィールドは、OverlayWIDLUT
へのインデックスとなって、１６／３２ビットセレクト
のペアが生成される。
【０２０７】この１６／３２ビットセレクトは、DQピン
を介して色データの全３２ビットを送信するか、DQピン
を介して色データの１６ビットのみを送信するかを決定
する。後者の場合、A/Bバッファセレクトが、DQピンを
介して色データの上位１６ビットか下位１６ビットのど
ちらを送信するかを決定する。
【０２０８】オペレーションがRPIXであって、DisplayC
onfigレジスタのPixelSizeフィールドが１２８ビットピ
クセルに設定されている場合、フォーマッタはオペレー
ションのP[3:2]ビットによってアドレシングされる１２
８ビットピクセルのペアから８ビットWIDフィールドを
抽出する。抽出されたWIDフィールドは、ColorWIDLUTへ
のインデックスとなって、色A/Bバッファセレクトのペ
アが生成される。抽出されたWIDフィールドはOverlayWI
DLUTへのインデックスとなって、オーバレイA/Bバッフ
ァセレクトのペアが生成される。
【０２０９】色A/Bバッファセレクトは、DQピンを介し
てA色バッファデータかB色バッファデータか、いずれを
送信するかを決定する。オーバレイA/Bバッファセレク
トは、DQピンを介してAまたはBのいずれのオーバレイデ
ータを送信するかを決定する。
【０２１０】図６８を参照して、このセクションではSR
AMピクセルバッファ１１８からレンダリングコントロー
ラ１０２へと出ていくデータのルーティングおよび処理
について説明する。出ていくデータは、SRAM出力データ
バス１３２を介して出力データフォーマッタ１３４へと
送信される。この出力データフォーマッタ１３４は、デ
ュアルピクセル３DRAMチップ１１０から送信されるピク
セルフォーマットに応じて、種々のモードで動作する。
モードは、モードレジスタによって設定される。
【０２１１】この経路は、RDATおよびRPIXオペレーショ
ンによって使用される。ここで、データの２５６ビット
がSRAMピクセルバッファ１１８から読出され、その２５
６ビットからデータの７２ビットまたは１０８ビットが
抽出される。これらはその後、出力データマルチプレク
サ１３６に送られて、チップ１１０からレンダリングコ
ントローラ１０２へとレンダリングバス１１２を介して
送信される。RDATオペレーションは、２サイクル内でデ
ータの６４ビットを読出すのに対し、RPIXオペレーショ
ンは２サイクルまたは３サイクル内で１ピクセルから８
ピクセルを読出す。
【０２１２】2.2.1 RDAT、RPIX（８ビット、１６ビッ
ト、３２ビットピクセル）オペレーション 図６９は、８ビット、１６ビット、および３２ビットピ
クセルフォーマットのためのRDATおよびRPIXオペレーシ
ョンを図示する。このモードでは、１０２４ビットキャ
ッシュラインから６４ビットが選択される。SRAMピクセ
ルバッファ１１８が２５６ビットを提供し、これがマル
チプレクスされて６４ビットとなる。
【０２１３】このモードでは、連続する６４ビットが１
０２４ビットキャッシュラインから選択されて、出力デ
ータマルチプレクサ１３６に与えられる。
【０２１４】2.2.2 RPIX（６４ビットピクセル）オペ
レーション 図７１から図７４は、６４ビットRPIXオペレーションの
種々のモードおよび局面を図示する。図７１に示したモ
ードにおいては、連続する６４ビットのピクセルが２
つ、P[0]は無視して、１０２４ビットキャッシュライン
から選択される。
【０２１５】図７２に示したモードでは、P[0]は無視し
て、２つの連続６４ビットピクセルが１０２４ビットキ
ャッシュラインから選択され、その後処理されて、出力
データマルチプレクサ１３６に提示される。
【０２１６】偶数の６４ビットピクセルは、図７３に示
すように処理されて、出力データマルチプレクサ１３６
に対して３６ビットの出力が生成される。ウィンドウID
ビットは、色データを１６ビットずつダブルバッファリ
ングするか、３２ビットでシングルバッファリングする
かを決定し、ダブルバッファリングする場合には、Aバ
ッファかBバッファのどちらを選択するかを決定する。
ウィンドウIDの８ビットが、２５６ビットColorWIDLUT
レジスタおよび２５６ビットOverlayWIDLUTレジスタへ
のインデックスとなって、セレクトビットが生成され
る。
【０２１７】奇数の６４ビットピクセルは、図７４に示
すように処理されて、出力データマルチプレクサ１３６
に対して３６ビットの出力が生成される。ウィンドウID
ビットが、色データを１６ビットずつダブルバッファリ
ングするか、３２ビットでシングルバッファリングする
かを決定し、ダブルバッファリングする場合には、Aバ
ッファかBバッファのどちらを選択するかを決定する。
【０２１８】2.2.3 RPIX（９６ビットピクセル）オペ
レーション 図７５から図７８は、９６ビットRPIXオペレーションの
種々のモードおよび局面を図示する。図７５に示すよう
に、このモードでは、２つの連続９６ビットのピクセル
が、P[0]を無視して、１０２４ビットキャッシュライン
から選択される。
【０２１９】２つの９６ビットピクセルは図７６に示す
ように並行に処理されて、出力データマルチプレクサ１
３６に対して２つの４８ビット出力が生成される。ウィ
ンドウIDビットは、AバッファかBバッファのどちらを選
択するかを決定する。図７７および図７８は、両ピクセ
ルについてのシングルバッファリングされるオーバレイ
およびウィンドウIDがどのように扱われるかを示す。図
７８は、色データの下位３バイトのためのデータ経路を
示す。
【０２２０】2.2.4 RPIX（１２８ビットピクセル）オ
ペレーション 図７９から図８２は、１２８ビットピクセルのRPIXオペ
レーションの種々の局面を図示する。図７９に示された
モードにおいて、２つの連続１２８ビットのピクセル
が、P[1:0]は無視して、１０２４ビットキャッシュライ
ンから選択される。
【０２２１】図８０に示したモードにおいて、２つの連
続１２８ビットピクセルが、P[1:0]は無視して、１０２
４ビットキャッシュラインから選択され、処理されて、
出力データマルチプレクサ１３６に与えられる。
【０２２２】偶数の１２８ビットピクセルは、図８１に
示すように処理されて、出力データマルチプレクサ１３
６に対して４８ビット出力が生成される。ウィンドウID
ビットは、AまたはBバッファ色、および、AまたはBバッ
ファオーバレイを選択する。
【０２２３】奇数の１２８ビットピクセルは、図８２に
示されるように処理されて、出力データマルチプレクサ
１３６に対して４８ビット出力が生成される。ウィンド
ウIDビットは、AまたはBバッファ色、および、AまたはB
バッファオーバレイを選択する。
【０２２４】2.3 SRAMからピクセルALUへのルーティン
グ SRAMからピクセルALUへと行先データを送る。SRAMから
データの２５６ビットを読出して、以下のピクセルALU
入力に適切なフィールドを送る。Alpha0[10:0],Red0[1
0:0], Green0[10:0], Blue0[10:0], Depth0[31:0], Ste
ncil0[7:0], WID0[7:0], Alpha1[10:0], Red1[10:0], G
reen1[10:0], Blue1[10:0], Depth1[31:0], Stencil1
[7:0],および WID1[7:0]。すべてのピクセルALU入力
は、レジスタ値によってマスクされる。
【０２２５】SRAM→DQおよびSRAM→PALUルーティングブ
ロックは、共通で保有される回路はどれでも共用できる
よう、決して同時に使用されることはない。
【０２２６】SRAM→PALUルーティングは、２段階で行な
うことができる。第１段階では、ピクセルのサイズ、ア
ドレス、およびA/B色バッファセレクトにしたがって、
各ピクセルの３２ビット区分を選択する。第２段階で
は、A/Bセレクト、色モードおよび種々のマスクにした
がって、色、デプス、ステンシル、およびWIDフィール
ドをアンパックする。
【０２２７】2.3.1 ８、１６、および３２ビットピクセ
ルのSRAM編成 これらのピクセルは、アルファ、赤、緑および青データ
のみを含む。各オペレーションは、SRAMの片方ずつ両方
に均等に分割された、６４ビット分のピクセルを処理す
る。
【０２２８】2.3.2 ６４ビットピクセルのSRAM編成 各オペレーションは、SRAMの片方ずつ両方に存在する、
２つのピクセルを処理することができる。各ピクセルの
「ab」区分は色データを含み、「de」区分はデプス、ス
テンシル、オーバレイ、およびWIDデータを含む。
【０２２９】2.3.3 ９６ビットピクセルのSRAM編成 やはり、各オペレーションは２つのピクセルを処理する
ことができるが、これらの区分はいくぶん交錯してい
る。各ピクセルは、「a」および「b」の個別の色区分を
有する。
【０２３０】2.3.4 １２８ビットピクセルのSRAM編成 各オペレーションは、SRAMの片方ずつ両方に存在する２
つのピクセルを処理することができる。デプス値は対応
する「d」区分にストアされており、ステンシル、オー
バレイ、およびWIDは「e」区分にストアされている。
【０２３１】2.3.5 UnpackColors UnpackColorsは、PixelSize、PixelAddress、およびBuf
ferSelectに基づいて、SRAMから色データの６４ビット
を選択する。
【０２３２】
【数９】
【０２３３】2.3.6 UnpackDepths UnpackDepthsは、PixelSizeおよびPixelAddressに基づ
いて、デプス、ステンシル、オーバレイ、およびWIDの
６４ビットの値を選択する。
【０２３４】
【数１０】
【０２３５】2.3.7 UnpackExtras UnpackExtrasは、PixelSizeおよびPixelAddressに基づ
いて、ステンシル、オーバレイ、およびWIDの６４ビッ
トの値を選択する。UnpackDepthsおよびUnpackExtras
は、６４ビットピクセルおよび９６ビットピクセルに対
して同じデータを返す。
【０２３６】
【数１１】
【０２３７】2.3.8 UnpackAlpha、UnpackRed、UnpackG
reen、UnpackBlue これらの関数は、３２ビットの色区分からアルファ、
赤、緑、および青データをアンパックする。UnpackAlph
aはまた、３２ビットのエクストラ区分を必要とする。C
olorModeおよびBufferSelectは、色のアンパック方法を
決定する。
【０２３８】
【数１２】
【０２３９】
【数１３】
【０２４０】
【数１４】
【０２４１】2.3.9 UnpackDepth UnpackDepthは、DepthMaskを使用して、ステンシル、オ
ーバレイ、およびWIDデータをマスクアウトする。
【０２４２】
【数１５】
【０２４３】2.3.10 UnpackStencil UnpackStencilは、StencilMaskを使用してデプスデータ
をマスクアウトする。
【０２４４】
【数１６】
【０２４５】2.3.11 UnpackWid UnpackWidは、WidMaskを使用してオーバレイデータをマ
スクアウトする。
【０２４６】
【数１７】
【０２４７】2.3.12 SramToPaluData SramToPaluDataは、SRAMデータの２５６ビットから２つ
のピクセルについて、３２ビットの色、デプス、および
エクストラ区分を、ならびに、アルファ、赤、緑、青、
デプス、ステンシル、およびWIDフィールドを、アンパ
ックする。
【０２４８】
【数１８】
【０２４９】
【数１９】
【０２５０】2.4 ピクセルALUからSRAMへのデータルー
ティング 結果データをピクセルALUからSRAMへと送る。Alpha0[9:
0], Red0[9:0], Green0[9:0], blue0[9:0], Depth0[31:
0], Stencil0[7:0], DT0, ST0, WT0, Alpha1[9:0], Red
1[9:0], Green1[9:0], Blue1[9:0], Depth1[31:0], Ste
ncil1[7:0], DT1, ST1,および WT1。SRAMに書込まれる
データの各ビットは、対応の書込イネーブルを有する。
【０２５１】このデータ経路は、ほぼ２つの部分に分割
することができる。すなわち、データの３２ビットは
「０」側の半分から「１」側の半分に送られなければな
らない。各半分は、ColorPackユニット、DepthPackユニ
ット、およびExtraPackユニットを有する。ColorPackユ
ニットは、ROP/blendユニットの結果を再フォーマット
する。DepthPackユニットは、Depth、StencilおよびAlp
ha ROP/Blendユニットの結果を再フォーマットする。Ex
traPackユニットは、AlphaおよびStencilユニットの結
果を再フォーマットする。
【０２５２】2.4.1 PackColor PackColorは色データの４０ビットを入力として、それ
をColorModeにしたがって３２ビットワードにパックす
る。この関数は、すべてのピクセルサイズで使用され
る。
【０２５３】
【数２０】
【０２５４】2.4.2 PackDepth PackDepthは、デプス、ステンシル、およびアルファデ
ータを入力として、それをDepthMaskにしたがって３２
ビットワードにパックする。
【０２５５】
【数２１】
【０２５６】2.4.3 PackExtra PackExtraは、ステンシル、およびアルファデータを入
力として、それを３２ビットワードにパックする。
【０２５７】
【数２２】
【０２５８】2.4.4 PaluToSramData PaluToSramDataは、ピクセルALUの結果を入力として、
それをメモリに書込まれるべき２５６ビットのワードに
パックする。PixelSizeおよびPixelAddress入力は、ピ
クセルフォーマット全体を決定し、一方、ColorMode、A
lphaMaskおよびStencilMaskは、データの詳細なフォー
マッティングを決定する。
【０２５９】
【数２３】
【０２６０】2.5 ピクセルALUからSRAMへのマスク生成 ピクセルALU→SRAMデータ経路のための２５６ビット書
込マスクを生成する。
【０２６１】2.5.1 WriteEnableMask WriteEnableMaskは、バイト書込イネーブルビットを２
５６ビットワードに拡張する。バイト書込イネーブル
は、個々の８ビット、１６ビット、および３２ビットピ
クセルを選択するのに使用される。これらは８ビット、
１６ビット、および３２ビットピクセルについてのみ使
用されるものである。
【０２６２】
【数２４】
【０２６３】2.5.2 ピクセルアドレスマスク ３２ビットよりも大きいピクセルは、通常、３２ビット
区分へと分割される。PixelAddressMaskは、DualPixe
l、PixelAddress、およびPixelSizeを使用して、２５６
ビットワードのどの３２ビット区分に書込がなされるべ
きかを決定する。
【０２６４】
【数２５】
【０２６５】
【数２６】
【０２６６】2.5.3 MaskDepth MaskDepthは、DepthPackと相似であるが、データ入力が
書込イネーブルに置換されている。
【０２６７】
【数２７】
【０２６８】2.5.4 EnableMask EnableMaskは、ピクセルの色、デプス、およびステンシ
ルフィールドを個別にイネーブル（またはディセーブ
ル）する。ピクセルALUによって行われるWID、ステンシ
ルおよびデプステストは、どのフィールドに書込がなさ
れるかを決定する。
【０２６９】
【数２８】
【０２７０】2.5.5 SelectPlaneMask SelectPlaneMaskは、５１２ビットプレーンマスクレジ
スタから適切な１２８ビット区分を選択する。
【０２７１】
【数２９】
【０２７２】2.5.6 ピクセルALUからSRAMへのマスク PaluToSramMaskは、WriteEnableMask、PixelAddressMas
k、EnableMask、およびSelectPlaneMaskの結果に対して
ビットごとに論理積をとって、最後のビットごと書込マ
スクを生成する。
【０２７３】
【数３０】
【０２７４】3.0 ピクセルフォーマット デュアルピクセル３DRAMチップ１１０は、８ビットから
５１２ビットまでの多種多様のピクセルフォーマットを
サポートする。８ビットから３２ビットまでのピクセル
サイズは、三次元グラフィックスレンダリングオペレー
ションはサポートしない。２５６ビットおよび５１２ビ
ットのピクセルサイズは、マルチサンプリングされたア
ンチエイリアシングオペレーションをサポートする。下
の表２４は、種々のピクセル速度およびサイズについ
て、ピークピクセル速度を列挙する。
【０２７５】
【表２４】
【０２７６】デュアルピクセル３DRAMデバイス１１０の
３つの実施例のピクセル容量を、下の表２５に示す。こ
こで、１Kは１０２４ビットに等しく、１Mは１０２４K
または１，０４８，５７６ビットに等しい。
【０２７７】
【表２５】
【０２７８】図９８から図１７８は、表２５に示した種
々のピクセルフォーマットがデュアルピクセル３DRAMチ
ップ１１０においてどのように処理されるかを示す。
【０２７９】3.1 ８ビットピクセルフォーマット 図９８から図１０２は、デュアルピクセル３DRAMチップ
１１０によって８ビットピクセルをどのように処理する
ことができるかを示す。８ビットピクセルでレンダリン
グされたグラフィックスについては、表示リフレッシュ
は１バイト／ピクセルを要し、二次元書込は１バイト／
ピクセルを要する。
【０２８０】図９８は、８ビットピクセルからライン１
６４へ、およびライン１６４からページ１６２への、考
えられるディスプレイマッピングを示す。
【０２８１】図９９は、RPIX、SPIXまたはDPIXオペレー
ションのための、８ビットピクセルの考えられるキャッ
シュライン編成を示す。
【０２８２】図１００は、RDATオペレーションを使用す
る場合に見られる、８ビットピクセルの考えられるキャ
ッシュライン編成を示す。
【０２８３】図１０１は、８ビットピクセルのための考
えられるフォーマットを示す。ここで、「I」は８ビッ
トインデックスカラーを表わし、これは、SRAMピクセル
バッファ１１８内の２５６ビットエントリをアドレシン
グするのに使用される。各エントリは、赤につき８ビッ
ト、緑につき８ビット、および青につき８ビットを有す
る。これによりプログラマは、ピクセルあたりわずか８
ビットで、可能な１６，７７，２１６（２24）色からど
の２５６色でも選択することができる。
【０２８４】図１０２は、図１０１に特定されたフォー
マットの8ビットピクセルの表示リフレッシュオペレー
ションが8ピクセルを送信するのに２サイクルのRPIXオ
ペレーションを必要とする様子を示す。
【０２８５】3.2 １６ビットピクセルフォーマット 図１０３から図１１１は、デュアルピクセル３DRAMチッ
プ１１０によって１６ビットピクセルをどのように処理
することができるかを示す。二次元ラスタオペレーショ
ンは２バイト／ピクセルを要し、二次元ブレンドオペレ
ーションは４バイト／ピクセルを要する。
【０２８６】図１０３は、１６ビットピクセルからライ
ン１６４へ、およびライン１６４からページ１６２へ
の、考えられるディスプレイマッピングを示す。
【０２８７】図１０４は、RPIX、SPIXまたはDPIXオペレ
ーションのための、１６ビットピクセルの考えられるキ
ャッシュライン編成を示す。
【０２８８】図１０５は、RDATオペレーションを使用す
る場合に見られる、１６ビットピクセルの考えられるキ
ャッシュライン編成を示す。
【０２８９】図１０６は、１６ビットピクセルのための
以下のフォーマットを示す：アルファ：４、赤：４、
緑：４、青：４。アルファ、赤、緑および青の各成分
は、４ビットで表わされる。
【０２９０】図１０７は、図１０６に特定されたフォー
マットの４つの１６ビットピクセルを送信するのに、表
示リフレッシュオペレーションが２サイクルのRPIXオペ
レーションを必要とする様子を示す。
【０２９１】図１０８は、１６ビットピクセルのための
以下の代替的なフォーマットを示す：赤：５、緑：６、
青：５。ここで、赤成分は５ビットで表わされ、緑成分
は６ビットで、青成分は５ビットで表わされる。このピ
クセルフォーマットではアルファ成分は使用されない。
【０２９２】図１０９は、図１０８に特定されたフォー
マットの４つの１６ビットピクセルを送信するのに２サ
イクルのRPIXオペレーションを必要とする、表示リフレ
ッシュオペレーションを示す。
【０２９３】図１１０は、１６ビットピクセルのための
以下の代替的なフォーマットを示す：アルファ：１、
赤：５、緑：５、青：５。アルファピクセル成分は１ビ
ットで表わされ、赤、緑および青のピクセル成分は各
々、５ビットで表わされる。
【０２９４】図１１１は、図１１０に特定されたフォー
マットの４つの１６ビットピクセルを送信するのに２サ
イクルのRPIXオペレーションを必要とする、表示リフレ
ッシュオペレーションを示す。
【０２９５】3.3 ３２ビットピクセルフォーマット 図１１２から図１１８は、デュアルピクセル３DRAMチッ
プ１１０によって３２ビットピクセルをどのように処理
することができるかを示す。表示リフレッシュは４バイ
ト／ピクセルを要し、二次元書込は４バイト／ピクセル
を要する。
【０２９６】図１１２は、３２ビットピクセルからライ
ン１６４へ、およびライン１６４からページ１６２へ
の、考えられるディスプレイマッピングを示す。
【０２９７】図１１３は、RPIX、SPIX、またはDPIXオペ
レーションのための、３２ビットピクセルの考えられる
キャッシュライン編成を示す。
【０２９８】図１１４は、RDATオペレーションを使用す
る場合に見られる、３２ビットピクセルの考えられるキ
ャッシュライン編成を示す。
【０２９９】図１１５は、３２ビットピクセルのための
以下のフォーマットを示す：アルファ：８、赤：８、
緑：８、青：８。アルファ、赤、緑および青のピクセル
成分は各々、８ビットで表わされる。
【０３００】図１１６は、図１１５に特定されたフォー
マットの２つの３２ビットピクセルを送信するのに、表
示リフレッシュオペレーションが２サイクルのRPIXオペ
レーションを必要とする様子を示す。
【０３０１】図１１７は、３２ビットピクセルの以下の
フォーマットを示す：赤：１０、緑：１０、青：１０。
赤、緑および青のピクセル成分は各々、１０ビットで表
わされる。アルファ成分は存在しない。
【０３０２】図１１８は、図１１７に特定されたフォー
マットの２つの３２ビットピクセルを送信するのに、表
示リフレッシュオペレーションが２サイクルのRPIXオペ
レーションを必要とする様子を示す。
【０３０３】3.4 ６４ビットピクセルフォーマット 図１１９から図１３７は、デュアルピクセル３DRAM１１
０によって６４ビットピクセルをどのように処理するこ
とができるかを示す。二次元フィルおよび表示リフレッ
シュオペレーションについては、２つのピクセルは２サ
イクル内でアクセスすることができる。
【０３０４】表示リフレッシュは４バイト／ピクセルを
要し、二次元レンダリングオペレーションは４バイト／
ピクセルを要する。三次元レンダリングオペレーション
は、６バイト／ピクセルを要する。
【０３０５】図１１９は、６４ビットピクセルからライ
ン１６４へ、およびライン１６４からページ１６２へ
の、考えられるディスプレイマッピングを示す。
【０３０６】図１２０は、RPIX、SPIX、またはDPIXオペ
レーションのための、６４ビットピクセルの考えられる
キャッシュライン編成を示す。
【０３０７】図１２１は、RDATを使用する場合に見られ
る、６４ビットピクセルの考えられるキャッシュライン
編成を示す。
【０３０８】図１２２は、６４ビットピクセルのための
以下のフォーマットを示す：WID：４、アルファ：８、
赤：８、緑：８、青：８。アルファ、赤、緑および青の
ピクセル成分は各々、８ビットで表わされ、ウィンドウ
IDは４ビットで表わされる。このフォーマットは、三次
元のアプリケーションをサポートしない。
【０３０９】図１２３は、図１２２に特定されたフォー
マットの２つの６４ビットピクセルを送信するのに、表
示リフレッシュオペレーションが２サイクルのRPIXオペ
レーションを必要とする様子を示す。
【０３１０】図１２４は、６４ビットピクセルのための
以下のフォーマットを示す：WID：４、赤：１０、緑：
１０、青：１０。アルファ、赤、緑および青のピクセル
成分は各々、１０ビットで表わされる。このフォーマッ
トは、三次元のアプリケーションをサポートしない。
【０３１１】図１２５は、図１２４に特定されたフォー
マットの２つの６４ビットピクセルを送信するのに、表
示リフレッシュオペレーションが２サイクルのRPIXオペ
レーションを必要とする様子を示す。
【０３１２】図１２６は、６４ビットピクセルのための
以下のフォーマットを示す：WID：４、デプス／ステン
シル：２８、２*（アルファ：４、赤：４、緑：４、
青：４）。このピクセルフォーマットは、各４ビットの
アルファ、赤、緑および青のピクセル成分を2組と、２
８ビットのデプス／ステンシルフィールドと、４ビット
のウィンドウIDフィールドとを含む。
【０３１３】図１２７は、図１２６に特定されたフォー
マットの２つの６４ビットピクセルを送信するのに、２
サイクルのRPIXオペレーションを必要とする、表示リフ
レッシュシーケンスを示す。
【０３１４】図１２８は、６４ビットピクセルのための
以下のフォーマットを示す：WID：４、オーバレイ：
４、デプス／ステンシル：２４、２*（アルファ：４、
赤：４、緑：４、青：４）。このピクセルフォーマット
は、各々４ビットのアルファ、赤、緑および青のピクセ
ル成分を２組と、２４ビットのデプス／ステンシルフィ
ールドと、４ビットのオーバレイフィールドと、４ビッ
トのウィンドウIDフィールドとを含む。
【０３１５】図１２９は、図１２８に特定されたフォー
マットの２つの６４ビットピクセルを送信するのに、表
示リフレッシュオペレーションが２サイクルのRPIXオペ
レーションを必要とする様子を示す。
【０３１６】図１３０は、６４ビットピクセルのための
以下のフォーマットを示す：WID：４、デプス／ステン
シル：２８、２*（赤：５、緑：６、青：５）。このピ
クセルフォーマットは、５ビットの赤、６ビットの緑お
よび５ビットの青のピクセル成分を２組と、２８ビット
のデプス／ステンシルフィールドと、４ビットのウィン
ドウIDフィールドとを含む。
【０３１７】図１３１は、図１３０に特定されたフォー
マットの２つの６４ビットピクセルを送信するのに、表
示リフレッシュが２サイクルのRPIXオペレーションを必
要とする様子を示す。
【０３１８】図１３２は、６４ビットピクセルのための
以下のフォーマットを示す：WID：４、オーバレイ：
４、デプス／ステンシル：２４、２*（赤：５、緑：
６、青：５）。このピクセルフォーマットは、５ビット
の赤、６ビットの緑および５ビットの青のピクセル成分
フィールドを２組と、２４ビットのデプス／ステンシル
フィールドと、４ビットのオーバレイフィールドと、４
ビットのウィンドウIDフィールドとを含む。
【０３１９】図１３３は、図１３２に特定されたフォー
マットの２つの６４ビットピクセルを送信するのに、表
示リフレッシュオペレーションが２サイクルのRPIXオペ
レーションを必要とする様子を示す。
【０３２０】図１３４は、６４ビットピクセルのための
以下のフォーマットを示す：WID：４、デプス／ステン
シル：２８、２*（アルファ：１、赤：５、緑：５、
青：５）。このフォーマットは、赤、緑および青のピク
セル成分につき各々５ビットのフィールドを２組と、ア
ルファピクセル成分のための１ビットフィールドを２組
と、２８ビットのデプス／ステンシルフィールドと、４
ビットのウィンドウIDフィールドとを含む。
【０３２１】図１３５は、図１３４に特定されたフォー
マットの２つの６４ビットピクセルを送信するのに、表
示リフレッシュが２サイクルのRPIXオペレーションを必
要とする様子を示す。
【０３２２】図１３６は、６４ビットピクセルのための
以下のフォーマットを示す：WID：４、オーバレイ：
４、デプス／ステンシル：２４、２*（アルファ：１、
赤：５、緑：５、青：５）。このフォーマットは、赤、
緑および青の各ピクセル成分につき各々5ビットのフィ
ールドを２組と、アルファピクセル成分のための１ビッ
トフィールドを２組と、２４ビットのデプス／ステンシ
ルフィールドと、４ビットのオーバレイフィールドと、
４ビットのウィンドウIDフィールドとを含む。
【０３２３】図１３７は、図１３６に特定されたフォー
マットを有する２つの６４ビットピクセルを送信するの
に、表示リフレッシュが２サイクルのRPIXオペレーショ
ンを必要とする様子を示す。
【０３２４】3.5 ９６ビットピクセルフォーマット 図１３８から図１５２は、デュアルピクセル３DRAMチッ
プ１１０によって９６ビットピクセルをどのように処理
することができるかを示す。このピクセルフォーマット
では、ピクセルあたりデータの５６ビットが書込まれ、
ピクセルあたり４０ビットが表示されて、５ピクセルを
８サイクル内にパッキングすることが可能である。表示
リフレッシュは６．４バイト／ピクセルを要し、二次元
のレンダリングオペレーションは４バイト／ピクセルを
要する。
【０３２５】図１３８は、９６ビットピクセルからライ
ン１６４へ、およびライン１６４からページ１６２へ
の、考えられるディスプレイマッピングを示す。
【０３２６】図１３９は、RPIX、SPIX、またはDPIXオペ
レーションのための、９６ビットピクセルの考えられる
キャッシュライン編成を示す。
【０３２７】図１４０は、RDATを使用する場合に見られ
る、９６ビットピクセルの考えられるキャッシュライン
編成を示す。
【０３２８】図１４１は、９６ビットピクセルのための
１つのフォーマットを示す：WID：４、デプス／ステン
シル：２８、２*（オーバレイ：８、赤：８、緑：８、
青：８）。このフォーマットは、オーバレイ、赤、緑お
よび青の各ピクセル成分につき各々８ビットのフィール
ドを２組と、２８ビットのデプス／ステンシルフィール
ドと、４ビットのウィンドウIDフィールドとを含む。
【０３２９】図１４２は、表示リフレッシュが、図１４
１に特定されたフォーマットを有する２つの９６ビット
ピクセルを送信するのに３サイクルのRPIXオペレーショ
ンを、または、図１４１に特定されたフォーマットを有
する１つの９６ビットピクセルを送信するのに２サイク
ルのRPIXオペレーションを、必要とする様子を示す。
【０３３０】図１４３は、９６ビットピクセルのための
以下のフォーマットを示す：WID：４、デプス／ステン
シル：２８、２*（アルファ：８、赤：８、緑：８、
青：８）。このフォーマットは、アルファ、赤、緑およ
び青の各ピクセル成分につき各々８ビットのフィールド
を２組と、２８ビットのデプス／ステンシルフィールド
と、４ビットのウィンドウIDフィールドとを含む。
【０３３１】図１４４は、図１４３に特定された９６ビ
ットピクセルフォーマットの表示リフレッシュが、２つ
のピクセルを送信するのに３サイクルのRPIXオペレーシ
ョンを、または、１つのピクセルを送信するのに２サイ
クルのRPIXオペレーションを必要とする様子を示す。
【０３３２】図１４５は、９６ビットピクセルのための
以下のフォーマットを示す：WID：４、オーバレイ：
４、デプス／ステンシル：２４、２*（アルファ：８、
赤：８、緑：８、青：８）。このフォーマットは、アル
ファ、赤、緑および青の各ピクセル成分につき各々８ビ
ットのフィールドを２組と、４ビットのオーバレイフィ
ールドと、４ビットのウィンドウIDフィールドとを含
む。
【０３３３】図１４６は、図１４５に特定された９６ビ
ットピクセルフォーマットの表示リフレッシュが、２つ
のピクセルを送信するのに３サイクルのRPIXオペレーシ
ョンを、または、１つのピクセルを送信するのに２サイ
クルのRPIXオペレーションを必要とする様子を示す。
【０３３４】図１４７は、９６ビットピクセルのための
以下のフォーマットを示す：WID：４、デプス／ステン
シル：２８、２*（赤：１０、緑：１０、青：１０）。
このフォーマットは、赤、緑および青の各ピクセル成分
につき各々１０ビットのフィールドを２組と、２８ビッ
トのデプス／ステンシルフィールドと、４ビットのウィ
ンドウIDフィールドとを含む。
【０３３５】図１４８は、図１４７に特定された９６ビ
ットピクセルフォーマットの表示リフレッシュが、２つ
のピクセルを送信するのに３サイクルのRPIXオペレーシ
ョンを、または、１つのピクセルを送信するのに２サイ
クルのRPIXオペレーションを必要とする様子を示す。
【０３３６】図１４９は、９６ビットピクセルのための
以下のフォーマットを示す：WID：４、オーバレイ：
４、デプス／ステンシル：２４、２*（赤：１０、緑：
１０、青：１０）。このフォーマットは、赤、緑および
青の各ピクセル成分につき各々１０ビットのフィールド
を２組と、２４ビットのデプス／ステンシルフィールド
と、４ビットのオーバレイフィールドと、４ビットのウ
ィンドウIDフィールドとを含む。
【０３３７】図１５０は、図１４９に特定された９６ビ
ットピクセルフォーマットの表示リフレッシュが、２つ
のピクセルを送信するのに３サイクルのRPIXオペレーシ
ョンを、または、１つのピクセルを送信するのに２サイ
クルのRPIXオペレーションを、必要とする様子を示す。
【０３３８】図１５１は、９６ビットピクセルのための
以下のフォーマットを示す：WID：４、オーバレイ：
４、デプス／ステンシル：２４、４*（アルファ：４、
赤：４、緑：４、青：４）。このフォーマットは、アル
ファ、赤、緑および青の各ピクセル成分につき各々４ビ
ットのフィールドを２組と、２４ビットのデプス／ステ
ンシルフィールドと、４ビットのオーバレイフィールド
と、４ビットのウィンドウIDフィールドとを含む。
【０３３９】図１５２は、図１５１に特定された９６ビ
ットピクセルフォーマットの表示リフレッシュが、２つ
のピクセルを送信するのに３サイクルのRPIXオペレーシ
ョンを、または、１つのピクセルを送信するのに２サイ
クルのRPIXオペレーションを必要とする様子を示す。
【０３４０】3.6 １２８ビットピクセルフォーマット 図１５３から図１６１は、デュアルピクセル３DRAMチッ
プ１１０によって１２８ビットピクセルをどのように処
理することができるかを示す。このデプスにおいては、
ピクセルあたり６４ビットが書込まれ、ピクセルあたり
４８ビットが表示されて、４ピクセルを３サイクル内に
パッキングすることが可能となる。二次元の性能を高め
るために、ピクセルをサイクルあたり２ピクセルの速度
で更新することもできる。表示リフレッシュは６バイト
／ピクセルを要し、二次元のレンダリングオペレーショ
ンは４バイト／ピクセルを要する。１２８ビットピクセ
ルフォーマットはすべて、一定位置の８ビットWIDフィ
ールドを有する。
【０３４１】図１５３は、１２８ビットピクセルからラ
イン１６４へ、およびライン１６４からページ１６２へ
の、考えられるディスプレイマッピングを示す。
【０３４２】図１５４は、RPIX、SPIX、またはDPIXオペ
レーションのための、１２８ビットピクセルの考えられ
るキャッシュライン編成を示す。
【０３４３】図１５５は、RDATオペレーションを使用す
る場合に見られる、１２８ビットピクセルの考えられる
キャッシュライン編成を示す。
【０３４４】図１５６は、１２８ビットピクセルのため
の以下のフォーマットを示す：WID：８、デプス：３
２、ステンシル：８、２*（オーバレイ：８、アルフ
ァ：８、赤：８、緑：８、青：８）。このフォーマット
は、オーバレイ、アルファ、赤、緑および青の各ピクセ
ル成分につき各々８ビットのフィールドを２組と、８ビ
ットのステンシルフィールドと、３２ビットのデプスフ
ィールドと、８ビットのウィンドウIDフィールドとを含
む。
【０３４５】図１５７は、図１５６に特定された１２８
ビットピクセルフォーマットの表示リフレッシュが、２
つのピクセルを送信するのに３サイクルのRPIXオペレー
ションを必要とする様子を示す。
【０３４６】図１５８は、１２８ビットピクセルのため
の以下のフォーマットを示す：WID：８、デプス：３
２、ステンシル：８、２*（オーバレイ：８、赤：１
０、緑：１０、青：１０）。このフォーマットは、赤、
緑、および青の各ピクセル成分につき各々１０ビットの
フィールドを２組と、オーバレイのための８ビットのフ
ィールドを２組と、８ビットのステンシルフィールド
と、３２ビットのデプスフィールドと、８ビットのウィ
ンドウIDフィールドとを含む。
【０３４７】図１５９は、図１５８に特定されたフォー
マットを有する１２８ビットピクセルの表示リフレッシ
ュが、２つのピクセルを送信するのに３サイクルのRPIX
オペレーションを必要とする様子を示す。
【０３４８】図１６０は、１２８ビットピクセルのため
の以下のフォーマットを示す：WID：８、ステンシル：
８、デプス：３２、２*（アルファ：１０、赤：１０、
緑：１０、青：１０）。このフォーマットは、アルフ
ァ、赤、緑および青の各ピクセル成分につき各々１０ビ
ットのフィールドを２組と、３２ビットのデプスフィー
ルドと、８ビットのステンシルフィールドと、８ビット
のウィンドウIDフィールドとを含む。
【０３４９】図１６１は、図１６０に特定されたフォー
マットを有する１２８ビットピクセルの表示リフレッシ
ュが、２つのピクセルを送信するのに３サイクルのRPIX
オペレーションを必要とする様子を示す。
【０３５０】3.7 マルチサンプル・ポリゴン・アンチエ
イリアシング ２５６ビットまたは５１２ビットのフォーマットを有す
るピクセルは、マルチサンプル・ポリゴン・アンチエイ
リアシング・レンダリングオペレーションをサポートす
る。いくつかのポリゴン・アンチエイリアシングのアル
ゴリズムを、それらに関連する利点に焦点を当てて、以
下に説明する。
【０３５１】3.7.1 累算バッファ このアルゴリズムは、複数のエイリアシングされたイメ
ージを累算して、最終のアンチエイリアシングされたイ
メージを生成する。エイリアシングされた各イメージ
は、XおよびY方向にオフセットされた異なるサブピクセ
ルでレンダリングされる。エイリアシングされた最終イ
メージは、累算バッファの現時点における内容に加算さ
れる。すべてのエイリアシングされたイメージがレンダ
リングされかつ累算されると、累算バッファ内のピクセ
ル成分を累算されたイメージの数で除して、最終的なア
ンチエイリアシングされたイメージが生成される。
【０３５２】累算バッファは、非常に柔軟な技術であっ
て、ポリゴン・アンチエイリアシングに加えて、モーシ
ョンブラー、フィールドの奥行き、ソフトシャドーに対
応することができる。
【０３５３】累算バッファは品質および柔軟性の面で非
常に優れているが、この技術はアンチエイリアシングさ
れた最終的なイメージを生成するのに時間がかかりすぎ
るため、高いフレームレートのアプリケーションには不
適切な場合がある。
【０３５４】この技術に関する詳細な説明は、以下の出
版物に記載されており、これをここに引用により援用す
る。ポール・ヘバーリ（Haeberli, Paul）、K.アクレー
（K.Akeley）による「累算バッファ：高品質レンダリン
グのためのハードウェアサポート（"The Accumulation
Buffer: Hardware Support for High-Quality Renderin
g"）」、Computer Graphics、Vol．２４、No．４、１９
９０年８月、第３０９〜３１８頁。
【０３５５】3.7.2 Aバッファ このアルゴリズムは、各ピクセルについて、ポリゴンフ
ラグメントのソートされたリストを保持する。もし１つ
の三角形が１つのピクセルを完全にカバーし、かつ完全
に不透明である場合、その三角形の背後のフラグメント
はすべて捨ててもよい。そうでない場合には、フラグメ
ントはそのリストの適切な場所に挿入される。各フラグ
メントは、最小でも、色、デプス、ピクセルマスク、お
よび次のフラグメントへのポインタ、の成分を有する。
フレーム全体のレンダリングが終わった後に、すべての
ピクセルについて最終的な色へのフラグメントリストを
決めるのに、付加的な処理が必要である。
【０３５６】Aバッファのアルゴリズムは、透明な三角
形を正しくレンダリングするのに非常に優れており、そ
れらの三角形がデプスによってソートされていない場合
であっても問題はない。Aバッファのアルゴリズムは通
常、三角形が互いに交わる場合には、相当量の付加的な
情報が各フラグメントにストアされていない限り、うま
く処理することができない。Aバッファルゴリズムの主
要な欠点は、ピクセルあたり、無限量の記憶領域および
処理を要することである。必要とされるフレームバッフ
ァ記憶領域は、１フレーム内のポリゴンの数にほぼ比例
する。
【０３５７】この技術の詳細な説明は、以下の出版物に
記載されており、これをここに引用により援用する。ロ
ーレン・カーペンター（Carpenter、Loren）による「A
バッファ、アンチエイリアス隠面の方法（"The A-buffe
r, an Anti-aliased HiddenSurface Method"）」、Comp
uter Graphics、Vol．１８、No. ３、１９８４年７月、
第１０３〜１０８頁。
【０３５８】3.7.3 マルチサンプル マルチサンプルアンチエイリアシングは、ピクセルあた
りいくつかのサンプルをストアする。各サンプルは、そ
のピクセル内またはそのピクセルの近辺の異なる場所に
位置決めされる。サンプルは、色情報をストアするか、
または、色、デプスおよびステンシルの情報をストアす
る。ピクセルをレンダリングするとき、三角形の内部に
存在するサンプルが算出されて、フレームバッファ内の
サンプルとマージされる。フレーム全体がレンダリング
された後に、サンプルのすべての色の重み付平均が、表
示装置に送られる。
【０３５９】図１６２は、２つのピクセルおよび、各ピ
クセル内の各サンプルの場所を示す。現時点の三角形の
内部のサンプルは中黒の丸で示し、その三角形の外部の
サンプルは中空の丸で示す。
【０３６０】マルチサンプルアンチエイリアシングは、
フレームあたりレンダリングされる三角形の数にかかわ
らず、ピクセルあたり一定量の記憶領域を必要とする。
この技術は、OpenGLまたはDirectXに対するAPIの変更を
ほとんど必要とせず、必要なのは、アンチエイリアシン
グ機能をイネーブルまたはディセーブルするための何ら
かの方法のみである。
【０３６１】この技術の詳細な説明は以下の出版物に記
載されており、これをここに引用により援用する。カー
ト・アクレー（Akeley、Kurt）による「リアリティエン
ジン・グラフィックス（"RealityEngine Graphic
s"）」、Computer Graphics、１９９３年８月、第１０
９〜１１６頁。
【０３６２】3.7.3.1 サンプルあたり色のみ この場合、各ピクセルはWID、ステンシル、デプス、バ
ックカラー、フロントカラーのための記憶領域を有し、
各サンプルは色のための記憶領域を有する。レンダリン
グコントローラ１０２は、共通のピクセル色、共通のピ
クセルデプス、および、そのサンプルが三角形の内部に
あるか否かを示すサンプルあたり１ビットを送る。三角
形の辺は、正しくアンチエイリアシングされる。ただ
し、三角形の交点は、ピクセルがデプス値を１つしかス
トアしていないため、エイリアシングされるであろう。
これを下に、verilogコードで説明する。
【０３６３】
【数３１】
【０３６４】3.7.3.2 サンプルあたり色およびデプス この場合、各ピクセルはWID、バックカラー、およびフ
ロントカラーのための記憶領域を有し、各サンプルは
色、デプス、およびステンシルのための記憶領域を有す
る。レンダリングコントローラ１０２は、共通のピクセ
ル色、サンプルあたり１つの異なるデプス値、および、
そのサンプルが三角形の内部にあるか否かを示すサンプ
ルあたり１ビットを送る。三角形の辺および交点の両方
が、正しくアンチエイリアシングされるであろう。これ
を下に、verilogコードで説明する。
【０３６５】
【数３２】
【０３６６】3.7.4 サンプルあたり色およびデプスの速
度改良 デプス値は通常、次のように、XおよびYの１次関数とし
て計算される。
【０３６７】
【数３３】
【０３６８】この等式は下のように書き換えることがで
きるが、この方がより有益である。
【０３６９】
【数３４】
【０３７０】通常、ピクセル内のサンプル位置は、図１
６３に示すように、ピクセル内の中央、隅部、またはあ
る固定された基準点から、XおよびY方向に同じだけオフ
セットされている。
【０３７１】もし、ピクセルの中央（または他の何らか
の基準点）におけるデプスがわかっていれば、サンプル
nのデプスは、次の式で計算することができる。
【０３７２】
【数３５】
【０３７３】この計算は、２つのステップで行なうこと
ができる。
【０３７４】
【数３６】
【０３７５】１つの三角形につき、各サンプルの (Dept
hn 項をすべて一度に計算して、それらをレジスタ書込
としてデュアルピクセル３DRAMのピクセルALUへと、そ
の三角形内の最初のピクセルをレンダリングする前に、
送信することが可能である。その後、その三角形内の各
ピクセルについて、ピクセルの中央（または何らかの他
の基準点）における色およびデプス値のみが送信され
る。各サンプルにおけるデプス値は、以下の式を用いて
計算される。
【０３７６】
【数３７】
【０３７７】もし各サンプルがデュアルピクセル３DRAM
のピクセルALU内に専用のデプス加算器、デプス比較
器、および色ブレンドユニットを有する場合には、アン
チエイリアシングされたピクセル全体を１つのオペレー
ションでレンダリングすることが可能であろう。デュア
ルピクセル３DRAMチップ１１０は、このような能力を有
する。
【０３７８】3.8 ２５６ビットピクセルフォーマット
（４×マルチサンプル） 図１６４から図１６９は、デュアルピクセル３DRAMチッ
プ１１０によって２５６ビットピクセルをどのように処
理することができるかを示す。１２８ビットピクセルに
加えて、チップ１１０は、ピクセルあたり４つのサブサ
ンプルをストアすることができる。ピクセルを書込むた
めに、チップ１１０は色およびデプス値、ならびに、４
ビットのサンプルマスクを送る。ピクセルALUがサイク
ルあたり２つのサンプルを処理することができる場合、
チップ１１０は２サイクルで各ピクセルを更新すること
が可能である。ピクセルが更新される間、４つのサンプ
ルのすべての色値が累算されて、AまたはB色バッファに
書込まれる。
【０３７９】マルチサンプルアンチエイリアシングは、
Aバッファをベースとするアンチエイリアシングよりも
実装が容易である。マルチサンプルは、ピクセルを更新
するのに、ピクセルあたり大量ではあるが有限量の記憶
領域と、一定量の時間とを要するが、フレームのレンダ
リングとそのフレームの表示との間に、フラグメント決
定処理ステージを必要としない。三角形の速度が１秒あ
たり数百万個であるとき、ほとんどのピクセルは部分的
にカバーされており、Aバッファのフィル速度は、フラ
グメントの記憶領域の要求が飛躍的に増大するのにつれ
て低速化するであろう。
【０３８０】表示リフレッシュは８バイト／ピクセルを
要し、二次元のレンダリングは４バイト／ピクセルを、
三次元のレンダリングは９バイト／ピクセルを要する。
【０３８１】２５６ビットピクセルフォーマットはすべ
て、一定位置の８ビットWIDフィールドを有する。すべ
てのレンダリングフォーマットは、２サイクルのSPIXオ
ペレーションまたは２サイクルのDPIXオペレーションを
要する。表示リフレッシュは、１つのピクセルを送信す
るのに、２サイクルのRPIXオペレーションを必要とす
る。
【０３８２】図１６４は、２５６ビットピクセルからラ
イン１６４へ、および、ライン１６４からページ１６２
への、考えられるディスプレイマッピングを示す。
【０３８３】図１６５は、RPIX、SPIX、およびDPIXオペ
レーションのための、２５６ビットピクセルの考えられ
るキャッシュライン編成を示す。
【０３８４】図１６６は、RDATオペレーションを使用す
る場合に見られる、２５６ビットピクセルの考えられる
キャッシュライン編成を示す。
【０３８５】図１６７は、２５６ビットピクセルのため
の以下のフォーマットを示す：WID：８、ステンシル：
８、デプス：３２、２*（オーバレイ：８、アルファ：
８、赤：８、緑：８、青：８）、４*（アルファ：８、
赤：８、緑：８、青：８）。このフォーマットは、ウィ
ンドウIDおよびステンシルにつき各８ビットのフィール
ドと、デプスのための３２ビットのフィールドと、オー
バレイ、アルファ、赤、緑および青の各ピクセル成分に
つき各々８ビットのフィールドを２組と、さらに、アル
ファ、赤、緑および青の各８ビットの成分を含む４つの
色サンプルとを含む。
【０３８６】図１６８は、図１６７に特定された２５６
ビットピクセルフォーマットの表示リフレッシュが、１
つのピクセルを送信するのに２サイクルのRPIXオペレー
ションを必要とする様子を示す。
【０３８７】図１６９は、２５６ビットピクセルフォー
マットのための、SRAM読出／書込フォーマットを示す。
【０３８８】3.9 ５１２ビットピクセルフォーマット
（６×マルチサンプル） 図１７０から図１７８は、デュアルピクセル３DRAMチッ
プ１１０によって５１２ビットピクセルをどのように処
理することができるかを示す。このピクセルフォーマッ
トは、６×マルチサンプリングオペレーションをサポー
トする。このフォーマットにおいて、ピクセルあたり６
つのサブサンプルが、１２８ビットピクセルに加えてス
トアされる。ピクセルを書込むために、共通の色値が最
初に送信され、これに６つのデプス値が続く。もしピク
セルALUが１サイクルあたり２つのサンプルを処理する
ことができれば、各ピクセルは８サイクルで更新するこ
とが可能である。ピクセルが更新されている間に、６つ
のサンプルのすべての色値が累算されて、AまたはB色バ
ッファに書込まれる。
【０３８９】マルチサンプリングによるアンチエイリア
シングは、Aバッファをベースとするアンチエイリアシ
ングよりも実装が容易である。マルチサンプリングは、
ピクセルを更新するのに、ピクセルあたり大量ではある
が有限量の記憶領域、および、一定量の時間を必要とす
るが、フレームのレンダリングとそのフレームの表示と
の間に、フラグメント決定ステージを必要とはしない。
このマルチサンプリングの技術は、互いに貫通する面を
アンチエイリアシングする。Aバッファを強化して互い
に貫通する面をアンチエイリアシングするのは費用が高
くつく。三角形の速度が１秒あたり数百万個である場
合、ほとんどのピクセルは部分的にカバーされており、
Aバッファのフィル速度は、フラグメント記憶領域の要
件が大いに増大する一方で、低速化することになる。
【０３９０】表示リフレッシュは８バイト／ピクセルを
要し、二次元のレンダリングオペレーションは４バイト
／ピクセルを、三次元のレンダリングオペレーションは
３２バイト／ピクセルを要する。
【０３９１】５１２ビットピクセルフォーマットはすべ
て、一定位置の８ビットWIDフィールドを有する。
【０３９２】図１７０は、５１２ビットピクセルからラ
イン１６４へ、および、ライン１６４からページ１６２
への、考えられるディスプレイマッピングを示す。
【０３９３】図１７１は、RPIX、SPIXまたはDPIXオペレ
ーションのための、５１２ビットピクセルの考えられる
キャッシュライン編成を示す。
【０３９４】図１７２は、RDATオペレーションを使用す
る場合に見られる、５１２ビットピクセルの考えられる
キャッシュライン編成を示す。
【０３９５】図１７３は、５１２ビットピクセルのため
の１つのフォーマットを示す：WID：８、２*（オーバレ
イ：８、アルファ：８、赤：８、緑：８、青：８）、６
*（アルファ：８、赤：８、緑：８、青：８、ステンシ
ル／デプス：３２）。このフォーマットは、各サンプル
がアルファ、赤、緑および青の各ピクセル成分につき各
々８ビットのフィールドおよびデプス／ステンシルのた
めの３２ビットのフィールドを有する６つのピクセルサ
ンプルと、オーバレイ、アルファ、赤、緑および青の各
ピクセル成分につき各々８ビットのフィールドを２組
と、８ビットのウィンドウIDとを含む。
【０３９６】図１７４は、図１７３に特定された５１２
ビットピクセルフォーマットの表示リフレッシュが、１
つのピクセルを送信するのに２サイクルのRPIXオペレー
ションを必要とする様子を示す。
【０３９７】図１７５は、図１７３に特定されたフォー
マットの５１２ビットピクセルのための、SRAMピクセル
バッファ１１８への読出フォーマットおよびSRAMピクセ
ルバッファ１１８からの書込フォーマットを示す。
【０３９８】図１７６は、５１２ビットピクセルのため
の以下のフォーマットを示す：WID：８、２*（オーバレ
イ：８、赤：１０、緑：１０、青：１０）、６*（赤：
１０、緑：１０、青：１０、ステンシル／デプス：３
２）。このフォーマットは、各サンプルが赤、緑および
青の各ピクセル成分につき各々１０ビットのフィールド
およびデプス／ステンシルのための３２ビットのフィー
ルドを有する６つのピクセルサンプルと、赤、緑および
青の各ピクセル成分につき各々１０ビットのフィールド
を２組と、オーバレイのための８ビットのフィールドを
２組と、８ビットのウィンドウIDとを含む。
【０３９９】図１７７は、図１７６に特定された５１２
ビットピクセルフォーマットの表示リフレッシュが、１
つのピクセルを送信するのに２サイクルのRPIXオペレー
ションを必要とする様子を示す。
【０４００】図１７８は、図１７６に特定されたフォー
マットの５１２ビットピクセルのための、SRAMピクセル
バッファ１１８への読出フォーマットおよびSRAMピクセ
ルバッファ１１８からの書込フォーマットを示す。
【０４０１】4.0 双方向I/O 高速かつ同時の双方向送受信の実行可能ないくつかの実
装例が、最近提示されてきている。この技術は、２つの
デバイスをギガビット速度で接続する単一の配線を介し
て、データを双方向で送信することを可能にする。この
セクションでは、このI/O技術を性能の向上またはコス
トの低減のためにデュアルピクセル３DRAMデバイスにど
のように適用することができるかを示す。開示される高
速かつ同時の双方向送受信の詳細な説明は、以下の出版
物に提示されており、これをここに引用により援用す
る。M.ヘイコック（Haycock，M.）、R.ムーニー（Moone
y，R.）による「２．５Gb/s双方向送受信技術（"A 2.5
Gb/s Bidirectional Signaling Technology"）」、Hot
Interconnects Symposium V、１９９７年８月、第１４
９〜１５６頁。
【０４０２】図１７９は、データピンを時分割するのに
代えて、制御／アドレスピンを介して表示リフレッシュ
データを送ることによって、性能を向上させる方式を図
示する。この表示リフレッシュ経路は、表示リフレッシ
ュ情報をフェッチするために制御およびアドレス情報を
生成するのに、ステートマシンを必要とする。データピ
ン上のトラフィックは通常、単一方向である。
【０４０３】図１８０は、ピクセルALUをレンダリング
コントローラへと移動させることを可能にする方式を図
示する。これらデータピンは、ソースおよび結果ピクセ
ルデータの同時送信を可能にする。制御／アドレス情報
および表示リフレッシュデータは、ピンの同じ組を共有
する。
【図面の簡単な説明】
【図１】１組のデュアルピクセル３DRAMチップと、レン
ダリングコントローラと、レンダリングバスとアドレス
および制御バスとの対と、ビデオ出力回路とを含む、ビ
デオディスプレイフレームバッファとも称されるグラフ
ィックスサブシステムを示すブロック図である。
【図２】DRAMアレイ、SRAMピクセルバッファ、２つのピ
クセル算術論理演算装置（ALU）およびグローバルバス
を含むデュアルピクセル３DRAMチップの一実施例を示す
機能ブロック図である。
【図３】RAMBUSTMまたはSyncLink入力／出力インタフェ
ース仕様のいずれかで動作するよう構成される、図２に
示される要素を含むデュアルピクセル３DRAMチップの一
実施例のためのダイサイズフロアプランの図である。
【図４】いくつかの処理要素の回路のある部分が共有さ
れる、２組の処理要素を含むピクセルALUの一実施例の
ブロック図である。
【図５】２つの別個の組の処理要素を含むピクセルALU
の一実施例のブロック図である。
【図６】ピクセルALUの一実施例のための、４つのラス
タオペレーション（ROP）／ブレンドユニット（ピクセ
ルのアルファ、赤、緑および青成分の各々を処理するた
めに１つずつ）と、デプスユニットと、ステンシルユニ
ットと、ウインドウ識別（ID）ユニットとを含む処理要
素の完全な組と、これらの処理要素に入力され、これら
の処理要素から出力される情報の種類とを示す図であ
る。
【図７】１つのROP／ブレンドユニットの一実施例を示
すブロック図である。
【図８】１つのラスタオペレーション（ROP）ユニット
の一実施例を示すブロック図である。
【図９】１つの８ビットブレンドユニットの一実施例を
示すブロック図である。
【図１０】１組の８ビットブレンドユニット計算を示す
図である。
【図１１】ブレンドユニットにおいて用いられるドット
分散型組織的ディザアルゴリズムを示す図である。
【図１２】１０ビットブレンドユニットの一実施例を示
すブロック図である。
【図１３】１組の１０ビットブレンドユニット計算を示
す図である。
【図１４】一実施例のためのROP／ブレンドユニットへ
の入力マルチプレクサの詳細を示す図である。
【図１５】デプス比較ユニットの一実施例を示すブロッ
ク図である。
【図１６】ステンシル比較ユニットの一実施例を示すブ
ロック図である。
【図１７】ステンシルデータ経路の一実施例を示すブロ
ック図である。
【図１８】ウインドウID比較ユニットの一実施例を示す
ブロック図である。
【図１９】SRAMピクセルバッファの一実施例を示すブロ
ック図である。
【図２０】SRAMピクセルバッファの第２の実施例を示す
ブロック図である。
【図２１】高レベルでのデュアルピクセル３DRAMチップ
のメモリ構成を示す図である。
【図２２】デュアルピクセル３DRAMチップのメモリ構成
を示すより詳細なブロック図である。
【図２３】SRAMピクセルバッファに関連してDRAMバンク
メモリ構成の一実施例を示すブロック図である。
【図２４】アドレスおよび制御ポートを示すブロック図
である。
【図２５】アドレスおよび制御（RQ）ピンを介するデュ
アルピクセル３DRAMプロトコル構造を示す図である。
【図２６】アドレスおよび制御ピンを介するバンクオペ
レーションプロトコルを示す図である。
【図２７】ページプリチャージオペレーションを示すタ
イミングダイヤグラムの図である。
【図２８】ページアクセスオペレーションを示すタイミ
ングダイヤグラムの図である。
【図２９】ページ変更オペレーションを示すタイミング
ダイヤグラムの図である。
【図３０】アドレスおよび制御（RQ）ピンを介するアイ
ドルコマンドを示す図である。
【図３１】アドレスおよび制御（RQ）ピンを介するRead
Cache Line（RL）コマンド、Write Cache Line（WL）
コマンド、Masked Write Cache Line（ML）コマンドお
よびChange Cache Line（CL）コマンドを示す図であ
る。
【図３２】アドレスおよび制御（RQ）ピンを介するFlas
h Masked Write Cache Lineコマンドを示す図である。
【図３３】Read Cache Line（RL）オペレーションを示
すタイミングダイヤグラムの図である。
【図３４】Write Cache Line（WL）オペレーションを示
すタイミングダイヤグラムの図である。
【図３５】Masked Write Cache Line（ML）オペレーシ
ョンを示すタイミングダイヤグラムの図である。
【図３６】Flash Masked Write Cache Line（FL）オペ
レーションを示すタイミングダイヤグラムの図である。
【図３７】Change Cache Line（CL）オペレーションを
示すタイミングダイヤグラムの図である。
【図３８】アドレスおよび制御（RQ）ピンを介するアイ
ドルコマンドを示す図である。
【図３９】アドレスおよび制御（RQ）ピンを介するRead
Data（RDAT）コマンド、Write Data（WDAT）コマンド
およびBroadcast Data（BDAT）コマンドを示す図であ
る。
【図４０】アドレスおよび制御ピンを介するRead Regis
ter（RREG）コマンド、Write Register（WREG）コマン
ドおよびBroadcast Register（BREG）コマンドを示す図
である。
【図４１】アドレスおよび制御ピンを介するRead Pixel
（RPIX）コマンド、Single Pixel（SPIX）コマンドおよ
びDual Pixel（DPIX）コマンドを示す図である。
【図４２】データ（DQ）ピンを介するグラフィックスデ
ータ転送を示す図である。
【図４３】２サイクルRDATオペレーションとその後の３
サイクルRPIXオペレーションとを示すタイミングダイヤ
グラムの図である。
【図４４】WDAT、BDAT、WREGおよびDREGオペレーション
のためのタイミングダイヤグラムの図である。
【図４５】SPIXおよびDPIXオペレーションのためのタイ
ミングダイヤグラムの図である。
【図４６】３サイクルDPIX転送オペレーションを示すタ
イミングダイヤグラムの図である。
【図４７】複合２サイクル読出および２サイクル書込オ
ペレーションを示すタイミングダイヤグラムの図であ
る。
【図４８】複合２サイクル読出および３サイクル書込オ
ペレーションを示すタイミングダイヤグラムの図であ
る。
【図４９】複合３サイクル読出および２サイクル書込オ
ペレーションを示すタイミングダイヤグラムの図であ
る。
【図５０】複合３サイクル読出および３サイクル書込オ
ペレーションを示すタイミングダイヤグラムの図であ
る。
【図５１】４つの２サイクル読出オペレーションを示す
タイミングダイヤグラムの図である。
【図５２】８つの２サイクルDPIXオペレーションを示す
タイミングダイヤグラムの図である。
【図５３】図５２の８つの２サイクルDPIXオペレーショ
ンを続けて示す図である。
【図５４】いくつかのレジスタのためのデータフォーマ
ットを示す図である。
【図５５】PixelConfigレジスタのためのデータフォー
マットを示す図である。
【図５６】StencilDepthConfigレジスタのためのデータ
フォーマットを示す図である。
【図５７】ColorOp[0]レジスタのためのデータフォーマ
ットを示す図である。
【図５８】ColorOp[1]レジスタのためのデータフォーマ
ットを示す図である。
【図５９】ConstantColorレジスタのためのデータフォ
ーマットを示す図である。
【図６０】DisplayConfigレジスタのためのデータフォ
ーマットを示す図である。
【図６１】WREGオペレーションからByteMaskおよびMLオ
ペレーションによりどのように高速フィルを行なうかを
示すタイミングダイヤグラムの図である。
【図６２】FLオペレーションによってどのように非常に
高速のフィルを行なうかを示すタイミングダイヤグラム
の図である。
【図６３】入力データフォーマッタを示すブロック図で
ある。
【図６４】入力データフォーマッタの入力ルーティング
層を示す図である。
【図６５】入力データフォーマットを示す図である。
【図６６】色およびデプスアキュムレータを示すブロッ
ク図である。
【図６７】ROP／ブレンドユニットのための色成分フォ
ーマッティングを示す図である。
【図６８】出力データフォーマッタを示すブロック図で
ある。
【図６９】RDAT、RPIXオペレーションの出力データルー
ティングを示す図である。
【図７０】出力データルーティングを示す図である。
【図７１】RPIXオペレーションの出力データルーティン
グを示す図である。
【図７２】出力データルーティングを示す図である。
【図７３】出力データルーティングを示す図である。
【図７４】出力データルーティングを示す図である。
【図７５】９６ビット／ピクセルの出力データルーティ
ングを示す図である。
【図７６】出力データルーティングを示す図である。
【図７７】出力データルーティングを示す図である。
【図７８】出力データルーティングを示す図である。
【図７９】出力データルーティングを示す図である。
【図８０】出力データルーティングを示す図である。
【図８１】出力データルーティングを示す図である。
【図８２】出力データルーティングを示す図である。
【図８３】出力データルーティングを示す図である。
【図８４】SRAM−ピクセルALUフォーマッタを示すブロ
ック図である。
【図８５】８、１６、３２ビット／ピクセルのSRAMピク
セルバッファ編成を示す図である。
【図８６】６４ビット／ピクセルのSRAMピクセルバッフ
ァ編成を示す図である。
【図８７】９６ビット／ピクセルのSRAMピクセルバッフ
ァ編成を示す図である。
【図８８】１２８ビット／ピクセルのSRAMピクセルバッ
ファ編成を示す図である。
【図８９】アンパック関数を示す図である。
【図９０】UnpackDepth関数を示す図である。
【図９１】UnpackStencil関数を示す図である。
【図９２】UnpackWid関数を示す図である。
【図９３】ピクセルALU−SRAMフォーマッタを示すブロ
ック図である。
【図９４】PackColor関数を示す図である。
【図９５】PackDepth関数を示す図である。
【図９６】PackExtra関数を示す図である。
【図９７】ピクセルALU−SRAMマスク生成を示す図であ
る。
【図９８】８ビット／ピクセルディスプレイマッピング
を示す図である。
【図９９】RPIX、SPIXおよびDPIXオペレーションのため
の８ビット／ピクセルキャッシュライン編成を示す図で
ある。
【図１００】RDATオペレーションを用いる８ビット／ピ
クセルキャッシュライン編成を示す図である。
【図１０１】８ビット／ピクセルフォーマットを示す図
である。
【図１０２】８ビット／ピクセル表示リフレッシュを示
す図である。
【図１０３】１６ビット／ピクセルディスプレイマッピ
ングを示す図である。
【図１０４】RPIX、SPIXおよびDPIXオペレーションのた
めの１６ビット／ピクセルキャッシュライン編成を示す
図である。
【図１０５】RDATオペレーションを用いる１６ビット／
ピクセルキャッシュライン編成を示す図である。
【図１０６】4:4:4:4の１６ビット／ピクセルフォーマ
ットを示す図である。
【図１０７】4:4:4:4の１６ビット／ピクセル表示リフ
レッシュを示す図である。
【図１０８】5:6:5の１６ビット／ピクセルフォーマッ
トを示す図である。
【図１０９】5:6:5の１６ビット／ピクセル表示リフレ
ッシュを示す図である。
【図１１０】1:5:5:5の１６ビット／ピクセルフォーマ
ットを示す図である。
【図１１１】1:5:5:5の１６ビット／ピクセル表示リフ
レッシュを示す図である。
【図１１２】３２ビット／ピクセルディスプレイマッピ
ングを示す図である。
【図１１３】RPIX、SPIXおよびDPIXオペレーションのた
めの３２ビット／ピクセルキャッシュライン編成を示す
図である。
【図１１４】RDATオペレーションを用いる３２ビット／
ピクセルキャッシュライン編成を示す図である。
【図１１５】8:8:8:8の３２ビット／ピクセルフォーマ
ットを示す図である。
【図１１６】8:8:8:8の３２ビット／ピクセル表示リフ
レッシュを示す図である。
【図１１７】10:10:10:10の３２ビット／ピクセルフォ
ーマットを示す図である。
【図１１８】2:10:10:10の３２ビット／ピクセル表示リ
フレッシュを示す図である。
【図１１９】６４ビット／ピクセルディスプレイマッピ
ングを示す図である。
【図１２０】RPIX、SPIXおよびDPIXオペレーションのた
めの６４ビット／ピクセルキャッシュライン編成を示す
図である。
【図１２１】RDATオペレーションを用いる６４ビット／
ピクセルキャッシュライン編成を示す図である。
【図１２２】4:8:8:8:8の６４ビット／ピクセルフォー
マットを示す図である。
【図１２３】4:8:8:8:8の６４ビット／ピクセル表示リ
フレッシュを示す図である。
【図１２４】2:10:10:10の６４ビット／ピクセルフォー
マットを示す図である。
【図１２５】4:10:10:10の６４ビット／ピクセル表示リ
フレッシュを示す図である。
【図１２６】4:28:2*（4:4:4:4）の６４ビット／ピクセ
ルフォーマットを示す図である。
【図１２７】4:28:2*（4:4:4:4）の６４ビット／ピクセ
ル表示リフレッシュを示す図である。
【図１２８】4:4:24:2*（4:4:4:4）の６４ビット／ピク
セルフォーマットを示す図である。
【図１２９】4:4:24:2*（4:4:4:4）の６４ビット／ピク
セル表示リフレッシュを示す図である。
【図１３０】4:28:2*（5:6:5）の６４ビット／ピクセル
フォーマットを示す図である。
【図１３１】4:28:2*（5:6:5）の６４ビット／ピクセル
表示リフレッシュを示す図である。
【図１３２】4:4:24:2*（5:6:5）の６４ビット／ピクセ
ルフォーマットを示す図である。
【図１３３】4:4:24:2*（5:6:5）の６４ビット／ピクセ
ル表示リフレッシュを示す図である。
【図１３４】4:28:2*（1:5:5:5）の６４ビット／ピクセ
ルフォーマットを示す図である。
【図１３５】4:28:2*（1:5:5:5）の６４ビット／ピクセ
ル表示リフレッシュを示す図である。
【図１３６】4:4:24:2*（1:5:5:5）の６４ビット／ピク
セルフォーマットを示す図である。
【図１３７】4:4:24:2*（1:5:5:5）の６４ビット／ピク
セル表示リフレッシュを示す図である。
【図１３８】９６ビット／ピクセルディスプレイマッピ
ングを示す図である。
【図１３９】RPIX、SPIXおよびDPIXオペレーションのた
めの９６ビット／ピクセルキャッシュライン編成を示す
図である。
【図１４０】RDATオペレーションを用いる９６ビット／
ピクセルキャッシュライン編成を示す図である。
【図１４１】4:28:2*（8:8:8:8）の９６ビット／ピクセ
ルフォーマットを示す図である。
【図１４２】4:28:2*（8:8:8:8）の９６ビット／ピクセ
ル表示リフレッシュを示す図である。
【図１４３】4:28:2*（8:8:8:8）の９６ビット／ピクセ
ルフォーマットを示す図である。
【図１４４】4:28:2*（8:8:8:8）の９６ビット／ピクセ
ル表示リフレッシュを示す図である。
【図１４５】4:4:24:2*（8:8:8:8）の９６ビット／ピク
セルフォーマットを示す図である。
【図１４６】4:4:24:2*（8:8:8:8）の９６ビット／ピク
セル表示リフレッシュを示す図である。
【図１４７】4:28:2*（2:10:10:10）の９６ビット／ピ
クセルフォーマットを示す図である。
【図１４８】4:28:2*（2:10:10:10）の９６ビット／ピ
クセル表示リフレッシュを示す図である。
【図１４９】4:4:24:2*（10:10:10）の９６ビット／ピ
クセルフォーマットを示す図である。
【図１５０】4:4:24:2*（10:10:10）の９６ビット／ピ
クセル表示リフレッシュを示す図である。
【図１５１】4:4:24:4*（4:4:4:4）の９６ビット／ピク
セルフォーマットを示す図である。
【図１５２】4:4:24:4*（4:4:4:4）の９６ビット／ピク
セル表示リフレッシュを示す図である。
【図１５３】１２８ビット／ピクセルディスプレイマッ
ピングを示す図である。
【図１５４】RPIX、SPIXおよびDPIXオペレーションのた
めの１２８ビット／ピクセルキャッシュライン編成を示
す図である。
【図１５５】RDATオペレーションを用いる１２８ビット
／ピクセルキャッシュライン編成を示す図である。
【図１５６】8:32:8:2*（8:8:8:8:8）の１２８ビット／
ピクセルフォーマットを示す図である。
【図１５７】8:32:8:2*（8:8:8:8:8）の１２８ビット／
ピクセル表示リフレッシュを示す図である。
【図１５８】8:32:8:2*（8:2:10:10:10）の１２８ビッ
ト／ピクセルフォーマットを示す図である。
【図１５９】8:32:8:2*（8:10:10:10）の１２８ビット
／ピクセル表示リフレッシュを示す図である。
【図１６０】8:8:32:2*（10:10:10:10）の１２８ビット
／ピクセルフォーマットを示す図である。
【図１６１】8:8:32:2*（10:10:10:10）の１２８ビット
／ピクセル表示リフレッシュを示す図である。
【図１６２】２つのピクセルと各ピクセル内の各サンプ
ルの位置を示す図である。
【図１６３】ピクセル内のサンプル間のオフセットを示
す図である。
【図１６４】２５６ビット／ピクセルディスプレイマッ
ピングを示す図である。
【図１６５】RPIX、SPIXおよびDPIXオペレーションのた
めの２５６ビット／ピクセルキャッシュライン編成を示
す図である。
【図１６６】RDATオペレーションを用いる２５６ビット
／ピクセルキャッシュライン編成を示す図である。
【図１６７】8:2*（8:8:8:8:8）:6*（8:8:8:8:32）の２
５６ビット／ピクセルフォーマットを示す図である。
【図１６８】8:2*（8:8:8:8:8）:6*（8:8:8:8:32）の２
５６ビット／ピクセル表示リフレッシュを示す図であ
る。
【図１６９】SRAMピクセルバッファ読出／書込フォーマ
ットを示す図である。
【図１７０】５１２ビット／ピクセルディスプレイマッ
ピングを示す図である。
【図１７１】RPIX、SPIXおよびDPIXオペレーションのた
めの５１２ビット／ピクセルキャッシュライン編成を示
す図である。
【図１７２】RDATオペレーションを用いる５１２ビット
／ピクセルキャッシュライン編成を示す図である。
【図１７３】8:2*（8:8:8:8:8）:6*（8:8:8:8:32）の５
１２ビット／ピクセルフォーマットを示す図である。
【図１７４】8:2*（8:8:8:8:8）:6*（8:8:8:8:32）の５
１２ビット／ピクセル表示リフレッシュを示す図であ
る。
【図１７５】SRAMピクセルバッファ読出／書込フォーマ
ットを示す図である。
【図１７６】8:2*（8:10:10:10）:6*（10:10:10:32）の
５１２ビット／ピクセルフォーマットを示す図である。
【図１７７】8:2*（8:2:10:10:10）:6*（2:10:10:10:3
2）の５１２ビット／ピクセル表示リフレッシュを示す
図である。
【図１７８】SRAMピクセルバッファ読出／書込フォーマ
ットを示す図である。
【図１７９】I/Oバスにわたっての高速同時双方向送受
信をサポートするデュアルピクセル３DRAMチップの代替
のアーキテクチャを示すブロック図である。
【図１８０】I/Oバスにわたっての高速同時双方向送受
信をサポートするデュアルピクセル３DRAMチップのため
の第２の代替のアーキテクチャを示すブロック図であ
る。
【符号の説明】
１００ グラフィックスサブシステム、１０２ レンダ
リングコントローラ、１０４ インタフェース、１０６
ビデオ出力回路、１０８ ビデオ出力チャネル、１１
０ デュアルピクセル３DRAMチップ、１１２ レンダリ
ングバス、１１４アドレスおよび制御バス、１１６ DR
AMアレイ、１１８ SRAMピクセルバッファ、１２０，１
２１ ピクセル算術論理演算装置（ALU）、１２２ グ
ローバルバス、１２３ グローバル書込バス、１２４
I/Oバス、１２５ グローバル読出バス、１２６ デマ
ルチプレクサ、１２７ パイプラインレジスタ、１２８
入力データバス、１２９，１３１ 入力データバス、１
３０ 入力データフォーマッタ、１３２ SRAM出力デー
タバス、１３４ 出力データフォーマッタ、１３５ 出
力データバス、１３６ 出力データマルチプレクサ、１
３７ パイプラインレジスタ、１３８，１３９ データ
バス、１４０ ピクセルALUからSRAMへのフォーマッ
タ、１４１ データバス、１４２，１４３ SRAMピクセ
ルバッファデータバス、１４５ 書込マスクパイプライ
ンレジスタ、１４６ アドレスおよび制御入力バス、１
４７ 書込マスクバス、１４８ アドレスおよび制御デ
マルチプレクサ、１５０ アドレスおよび制御バス、１
５１ デコーダ、１５２ ピクセルＡＬＵオペレーショ
ンチャネル、１５４ グローバルバスオペレーションチ
ャネル、１５６ バンクオペレーションチャネル、１５
８ DRAMバンク、１６０センス増幅器、１６６ ROP/ブ
レンドユニット、１６８ デプスユニット、１７０ ス
テンシルユニット、１７２ ウィンドウIDユニット、１
７４ ROPユニット、１７６ ブレンドユニット、１７
８ ８ビットブレンドユニット、１８０１０ビットブレ
ンドユニット、１８２ ROPレジスタ、１８４ パター
ンレジスタ、１８６ ディザ計算装置、１８８，１９０
乗算器、１９２ 加算器、１９４ 切捨て装置、１９
６ クランプ装置、２１０ １６ビットマスクレジス
タ、２１６ マスクレジスタ、２１８ 基準レジスタ、
２２０ ファンクションレジスタ、２２４ キャッシュ
ライン、２２６ ダーティ・タグSRAM、２３０ キャッ
シュラインのバンクおよびコラムタグ、２３１ バンク
パイプラインレジスタ、２３２ コラムパイプラインレ
ジスタ。
フロントページの続き (31)優先権主張番号 ０９／２６４２６１ (32)優先日 平成11年３月８日(1999．3．8) (33)優先権主張国 米国（ＵＳ） (31)優先権主張番号 ０９／２６４２８１ (32)優先日 平成11年３月８日(1999．3．8) (33)優先権主張国 米国（ＵＳ） (54)【発明の名称】 記憶装置、デ―タフォ―マッタ、デ―タにアクセスする方法、デ―タの領域をクリアする方法、 デ―タを圧縮する方法、デ―タをフォ―マット化する方法、グラフィックスシステムおよびグラ フィックスシステムを動作させる方法

Claims (53)

    【特許請求の範囲】
  1. 【請求項１】 メモリアレイと、 前記メモリアレイに結合されるバッファと、 前記バッファに結合される複数の算術論理演算装置とを
    含む記憶装置であって、さらに 前記複数の算術論理演算装置に結合され、かつ前記記憶
    装置の外部にあるレンダリングバスに結合される入力デ
    ータフォーマッタと、 前記バッファおよび外部レンダリングバスに結合される
    出力データフォーマッタと、 前記複数の算術論理演算装置および前記バッファに結合
    される書込データフォーマッタと、 前記バッファおよび前記複数の算術論理演算装置に結合
    される読出データフォーマッタと、 前記メモリアレイ、前記バッファ、前記複数の算術論理
    演算装置、前記入力データフォーマッタ、前記出力デー
    タフォーマッタ、前記書込データフォーマッタ 、前記読出データフォーマッタおよび、前記記憶装置の
    外部にあるアドレスおよび制御バスに結合されるアドレ
    スおよび制御入力バスとを含む記憶装置。
  2. 【請求項２】 コントローラに結合されるメモリのため
    のデータフォーマッタであって、 前記コントローラから前記データフォーマッタへ送信さ
    れる１つ以上の信号から１組のピクセル差成分を抽出す
    る第１のフォーマッタと、 抽出されたピクセル差成分と１組の前もってストアされ
    たピクセル成分とから新しい組のピクセル成分を計算す
    るアキュムレータとを含む、データフォーマッタ。
  3. 【請求項３】 前記新しい組のピクセル成分をフォーマ
    ット化する第２のフォーマッタを含む、請求項２に記載
    のデータフォーマッタ。
  4. 【請求項４】 レンダリングバスに結合される記憶装置
    のためのデータフォーマッタであって、 ピクセルデータから複数のピクセル成分を抽出する第１
    のフォーマッタを含み、各抽出されたピクセル成分はピ
    クセルに対するウインドウ識別データフィールドに対応
    しており、前記データフォーマッタはさらに 前記第１のフォーマッタに結合され、複数の選択可能な
    オペレーションのモードをストアするメモリユニット
    と、 前記メモリユニットに結合され、前記メモリユニットに
    ストアされる１つ以上の選択可能なオペレーションのモ
    ードに従って新しいピクセルデータをフォーマット化す
    る第２のフォーマッタとを含む、データフォーマッタ。
  5. 【請求項５】 ピクセルデータから複数のピクセル成分
    を抽出し、抽出されたピクセル成分を複数の群のピクセ
    ルデータに組合せる第１のフォーマッタと、 前記第１のフォーマッタに結合され、前記複数の群のピ
    クセルデータを組立てる第２のフォーマッタとを含む、
    記憶装置のためのデータフォーマッタ。
  6. 【請求項６】 ピクセルデータから前記ピクセルデータ
    の複数の群を抽出する第１のフォーマッタと、 前記第１のフォーマッタに結合され、前記ピクセルデー
    タの前記群から複数のピクセル成分を抽出する第２のフ
    ォーマッタとを含む、記憶装置のためのデータフォーマ
    ッタ。
  7. 【請求項７】 記憶装置であって データをストアするためのメモリアレイを含み、前記メ
    モリアレイは複数のメモリバンクを含み、各メモリバン
    クは複数のメモリセルと、前記複数のメモリセルにアク
    セスするように結合される複数のセンスアンプとを含ん
    でおり、前記記憶装置はさらに前記メモリアレイの前記
    センスアンプに結合されるバッファを含み、前記バッフ
    ァは複数のキャッシュラインを含んでおり、前記記憶装
    置はさらに前記バッファに結合される複数の算術論理演
    算装置と、 前記複数の算術論理演算装置に結合され、前記記憶装置
    の外部にあるレンダリングバスに結合される入力データ
    フォーマッタと、 前記バッファおよび外部レンダリングバスに結合される
    出力データフォーマッタと、 前記複数の算術論理演算装置および前記バッファに結合
    される書込データフォーマッタと、 前記バッファおよび前記複数の算術論理演算装置に結合
    される読出データフォーマッタと、 前記メモリアレイ、前記バッファ、前記複数の算術論理
    演算装置、前記入力データフォーマッタ、前記出力デー
    タフォーマッタ、前記書込データフォーマッタ、前記読
    出データフォーマッタおよび、前記記憶装置の外部にあ
    るアドレスおよび制御バスに結合されるアドレスおよび
    制御入力バスとを含む、記憶装置。
  8. 【請求項８】 前記入力データフォーマッタは、 前記レンダリングバスを介して前記入力データフォーマ
    ッタへ送信される１組のピクセル差成分を抽出する第１
    のフォーマッタと、 抽出されたピクセル差成分と１組の前もってストアされ
    たピクセル成分とから新しい組のピクセル成分を計算す
    るアキュムレータとを含む、請求項７に記載の記憶装
    置。
  9. 【請求項９】 前記新しい組のピクセル成分をフォーマ
    ット化する第２のフォーマッタを含む、請求項８に記載
    の記憶装置。
  10. 【請求項１０】 メモリバンクオペレーションを特定す
    るメモリバンクコマンドを受信するステップと、 グローバルバスオペレーションを特定するグローバルバ
    スコマンドを受信するステップと、 算術論理演算装置オペレーションを特定するデータ処理
    コマンドを受信するステップと、 前記メモリバンクコマンドに従って特定されたメモリバ
    ンクオペレーションを実行し、前記グローバルバスコマ
    ンドに従って特定されたグローバルバスオペレーション
    を実行し、前記データ処理コマンドに従って特定された
    算術論理演算装置オペレーションを実行するステップと
    を含む、少なくとも１つの記憶装置内のデータにアクセ
    スする方法。
  11. 【請求項１１】 メモリのキャッシュライン内にストア
    される複数のバイトのデータの各々に対応するデータを
    書込イネーブルするか、または書込ディスエーブルする
    かを制御するために少なくとも１つのバイトマスクレジ
    スタを設定するステップと、 メモリの前記キャッシュライン内にストアされる前記複
    数のバイトのデータの各々の成分に対応するデータを書
    込イネーブルするか、または書込ディスエーブルするか
    を制御するために少なくとも１つのプレーンマスクレジ
    スタを設定するステップと、 前記少なくとも１つのバイトマスクレジスタおよび前記
    少なくとも１つのプレーンマスクレジスタの書込イネー
    ブル設定により制御されるように、特定されたメモリバ
    ンクおよびコラムアドレスに結合される１組の前もって
    活性化されたセンスアンプにキャッシュラインメモリの
    内容を書込むステップとを含む、記憶装置内のデータの
    領域をクリアする方法。
  12. 【請求項１２】 キャッシュラインメモリの内容を書込
    む前記ステップを、特定された数のメモリバンクおよび
    コラムアドレスに結合される特定された数の組の前もっ
    て活性化されたセンスアンプに対して、特定された回数
    だけ繰返すステップを含む、請求項１１に記載の方法。
  13. 【請求項１３】 前記少なくとも１つのバイトマスクレ
    ジスタおよび前記少なくとも１つのプレーンマスクレジ
    スタの前記書込イネーブル設定により制御されるよう
    に、前記キャッシュラインメモリの前記内容を書込む前
    記ステップは、特定されたメモリバンクおよびコラムア
    ドレスに結合される複数の組の前もって活性化されたセ
    ンスアンプに対して同時に実行される、請求項１１に記
    載の方法。
  14. 【請求項１４】 コントローラからメモリへ送信される
    データを圧縮する方法であって、 前記コントローラおよび前記メモリの両方に、複数の古
    いピクセルに対応する古いピクセルデータをストアする
    ステップを含み、前記古いピクセルデータは前記古いピ
    クセルデータにより表わされる古いピクセルの各々に対
    する１組の古いピクセル成分を含んでおり、前記方法は
    さらに前記コントローラにおいて、複数の新しいピクセ
    ルのための新しいピクセルデータを計算するステップを
    含み、前記新しいピクセルデータは前記新しいピクセル
    データにより表わされる新しいピクセルの各々に対する
    １組の新しいピクセル成分を含んでおり、前記方法はさ
    らに前記コントローラにおいて、前記新しいピクセルデ
    ータのある特定のピクセル成分と前記古いピクセルデー
    タのある特定のピクセル成分との差を計算するステップ
    と、 前記コントローラにおいて、前記新しいピクセルデータ
    のある特定のピクセル成分と前記古いピクセルデータの
    ある特定のピクセル成分との前もって計算された差の差
    を計算するステップと、 前記コントローラにおいて、計算された差と、差の計算
    された差とに基づいて圧縮フォーマットを決定するステ
    ップと、 前記コントローラにおいて前記計算された差と前記差の
    計算された差とを決定された圧縮フォーマットにフォー
    マット化することにより前記新しいピクセルデータを圧
    縮するステップと、 圧縮された新しいピクセルデータを前記コントローラか
    ら前記メモリへ送信するステップと、 前記圧縮された新しいピクセルデータを前記メモリ内で
    伸長するステップとを含む、方法。
  15. 【請求項１５】 前記コントローラにおいて複数の新し
    いピクセルのための新しいピクセルデータを計算する前
    記ステップは、差の値を、これらが計算された元のピク
    セルデータの幅に符号拡張するステップを含み、前記新
    しいピクセルデータは前記新しいピクセルデータにより
    表わされる新しいピクセルの各々に対する１組の新しい
    ピクセル成分を含む、請求項１４に記載の方法。
  16. 【請求項１６】 前記圧縮された新しいピクセルデータ
    を前記メモリ内で伸長する前記ステップは、 複数のデータフォーマットから前記計算された差と前記
    差の計算された差とを抽出するステップと、 抽出された差および差の差を、対応する古いピクセル成
    分に対応するデータ幅に符号拡張するステップと、 符号拡張された差および差の差をストアされた古いピク
    セル成分に加算することによって新しいピクセル成分を
    再生するステップと、 前記新しいピクセルデータをフォーマット化するステッ
    プとを含む、請求項１４に記載の方法。
  17. 【請求項１７】 ピクセルデータを含むメモリのキャッ
    シュラインから複数のウインドウ識別ピクセル成分を抽
    出するステップと、 ウインドウ識別フィールドが抽出された各ピクセルに対
    して、色ピクセルデータのどの部分とオーバレイピクセ
    ルデータのどの部分とを前記コントローラに送信するか
    を決定するステップと、 抽出された複数のウインドウ識別ピクセル成分、色ピク
    セルデータの決定された部分およびオーバレイピクセル
    データの決定された部分を前記コントローラに送信する
    ステップとを含む、メモリからコントローラへ送信され
    るデータをフォーマット化する方法。
  18. 【請求項１８】 少なくとも１つの算術論理演算装置か
    ら複数のピクセル成分を受信するステップと、 前記複数のピクセル成分をピクセルデータの群にパック
    するステップと、 前記ピクセルデータの群を１ブロックのデータに組立て
    るステップとを含む、記憶装置においてデータをフォー
    マット化する方法。
  19. 【請求項１９】 少なくとも１つの算術論理演算装置か
    ら複数のピクセル成分を受ける前記ステップはピクセル
    色成分を受信するステップと、 ピクセルデプス成分を受信するステップと、 ピクセルステンシル成分を受信するステップとを含む、
    請求項１８に記載の方法。
  20. 【請求項２０】 バッファからピクセルデータのブロッ
    クを受信するステップと、 前記ピクセルデータのブロックから複数の群の選択され
    たピクセルデータを抽出するステップと、 前記複数の群の選択されたピクセルデータから複数の選
    択されたピクセル成分を抽出するステップとを含む、記
    憶装置においてデータをフォーマット化する方法。
  21. 【請求項２１】 コンピュータによる動作のためのグラ
    フィックスシステムであって、 レンダリングコントローラと、 前記レンダリングコントローラと、前記グラフィックス
    システムを動作させるのに用いられる前記コンピュータ
    とに結合されるインタフェースと、 記憶装置と、 前記レンダリングコントローラおよび前記記憶装置に結
    合されるレンダリングバスと、 前記レンダリングコントローラおよび前記記憶装置に結
    合されるアドレスおよび制御バスとを含む、グラフィッ
    クスシステム。
  22. 【請求項２２】 ビデオ出力チャネルにより前記レンダ
    リングコントローラに結合されるビデオ出力回路を含
    む、請求項２１に記載のグラフィックスシステム。
  23. 【請求項２３】 前記記憶装置は、前記レンダリングバ
    スと前記アドレスおよび制御バスとに結合される複数の
    メモリチップを含む、請求項２１に記載のグラフィック
    スシステム。
  24. 【請求項２４】 レンダリングバスとアドレスおよび制
    御バスとの複数の対を含む、請求項２３に記載のグラフ
    ィックスシステム。
  25. 【請求項２５】 最大数のメモリチップが、レンダリン
    グバスとアドレスおよび制御バスとの各対に結合され
    る、請求項２４に記載のグラフィックスシステム。
  26. 【請求項２６】 レンダリングバスとアドレスおよび制
    御バスとの各対に結合されるメモリチップの前記最大数
    は４である、請求項２５に記載のグラフィックスシステ
    ム。
  27. 【請求項２７】 前記レンダリングバスは同時双方向送
    受信を含み、データを同時に前記レンダリングコントロ
    ーラから前記記憶装置に送信し前記記憶装置から前記レ
    ンダリングコントローラへ送信することを可能にする、
    請求項２１に記載のグラフィックスシステム。
  28. 【請求項２８】 前記記憶装置は データをストアするためのメモリアレイと、 前記メモリアレイに結合されるバッファと、 前記バッファに結合され、前記記憶装置の外部にあるレ
    ンダリングバスに結合される複数の算術論理演算装置
    と、 外部レンダリングバスおよび前記複数の算術論理演算装
    置に結合される入力データフォーマッタと、 前記バッファおよび前記外部レンダリングバスに結合さ
    れる出力データフォーマッタと、 前記複数の算術論理演算装置および前記バッファに結合
    される書込データフォーマッタと、 前記バッファおよび前記複数の算術論理演算装置に結合
    される読出データフォーマッタと、 前記メモリアレイ、前記バッファ、前記複数の算術論理
    演算装置、前記入力データフォーマッタ、前記出力デー
    タフォーマッタ、前記書込データフォーマッタ、前記読
    出データフォーマッタおよび、前記記憶装置の外部にあ
    るアドレスおよび制御バスに結合されるアドレスおよび
    制御入力バスとを含む、請求項２１に記載のグラフィッ
    クスシステム。
  29. 【請求項２９】 前記メモリアレイは複数のメモリバン
    クを含み、各メモリバンクは複数のメモリページを含
    み、各メモリページは複数のメモリラインを含み、各メ
    モリラインは複数のメモリセルを含み、各メモリセルは
    １ビットのデータをストアすることができる、請求項２
    ８に記載のグラフィックスシステム。
  30. 【請求項３０】 前記複数の算術論理演算装置は、複数
    のラスタオペレーションユニット、複数のブレンドユニ
    ット、複数のデプスユニット、複数のステンシルユニッ
    トおよび複数のウインドウ識別ユニットを含み、複数の
    ピクセルに対応するデータを同時に処理するようにす
    る、請求項２８に記載のグラフィックスシステム。
  31. 【請求項３１】 前記入力データフォーマッタは、第２
    のフォーマッタに結合されるアキュムレータに結合され
    る第１のフォーマッタを含む、請求項２８に記載のグラ
    フィックスシステム。
  32. 【請求項３２】 前記出力データフォーマッタは、複数
    のウインドウ識別データ抽出器と、複数のオーバレイデ
    ータセレクタと、複数の色データセレクタとに結合され
    るモードレジスタを含む、請求項２８に記載のグラフィ
    ックスシステム。
  33. 【請求項３３】 前記読出データフォーマッタはモード
    レジスタおよびマスクレジスタを含み、前記レジスタの
    各々は複数のデータ抽出器および複数のデータアンパッ
    カーに結合される、請求項２８に記載のグラフィックス
    システム。
  34. 【請求項３４】 前記書込データフォーマッタはモード
    レジスタおよびマスクレジスタを含み、前記レジスタの
    各々は複数の色パックユニットと、複数のデプスパック
    ユニットと、複数のエクストラパックユニットとに結合
    される、請求項28に記載のグラフィックスシステム。
  35. 【請求項３５】 前記アドレスおよび制御入力バスは、
    複数のアドレスおよび制御チャネルに結合されるデコー
    ダを含む、請求項２８に記載のグラフィックスシステ
    ム。
  36. 【請求項３６】 コンピュータによる動作のためのグラ
    フィックスシステムであって、 コントローラに結合される記憶装置のためのデータフォ
    ーマッタを含み、前記データフォーマッタは前記コント
    ローラから前記データフォーマッタへ送信される１つ以
    上の信号から１組のピクセル差成分を抽出する第１のフ
    ォーマッタと、 抽出されたピクセル差成分と１組の前もってストアされ
    たピクセル成分とから新しい組のピクセル成分を計算す
    るアキュムレータとを含む、グラフィックスシステム。
  37. 【請求項３７】 前記新しい組のピクセル成分をフォー
    マット化する第２のフォーマッタを含む、請求項３６に
    記載のグラフィックスシステム。
  38. 【請求項３８】 コンピュータによる動作のためのグラ
    フィックスシステムであって、 レンダリングバスに結合される記憶装置のためのデータ
    フォーマッタを含み、前記データフォーマッタはピクセ
    ルデータから複数のピクセル成分を抽出する第１のフォ
    ーマッタを含み、各抽出されたピクセル成分はピクセル
    に対するウインドウ識別データフィールドに対応してお
    り、前記データフォーマッタはさらに前記第１のフォー
    マッタに結合され、複数の選択可能なオペレーションの
    モードをストアするメモリユニットと、 前記メモリユニットに結合され、前記メモリユニットに
    ストアされる１つ以上の前記選択可能なオペレーション
    のモードに従って新しいピクセルデータをフォーマット
    化する第２のフォーマッタとを含む、グラフィックスシ
    ステム。
  39. 【請求項３９】 コンピュータによる動作のためのグラ
    フィックスシステムであって、 記憶装置のためのデータフォーマッタを含み、前記デー
    タフォーマッタはピクセルデータから複数のピクセル成
    分を抽出して、抽出されたピクセル成分を複数の群のピ
    クセルデータに組合せる第１のフォーマッタと、 前記第１のフォーマッタに結合され、前記複数の群のピ
    クセルデータを組立てる第２のフォーマッタとを含む、
    グラフィックスシステム。
  40. 【請求項４０】 コンピュータによる動作のためのグラ
    フィックスシステムであって、 記憶装置のためのデータフォーマッタを含み、前記デー
    タフォーマッタはピクセルデータから前記ピクセルデー
    タの複数の群を抽出する第１のフォーマッタと、 前記第１のフォーマッタに結合され、前記ピクセルデー
    タの前記群から複数のピクセル成分を抽出する第２のフ
    ォーマッタとを含む、グラフィックスシステム。
  41. 【請求項４１】 コンピュータによる動作のためのグラ
    フィックスシステムであって、 データをストアするためのメモリアレイを含み、前記メ
    モリアレイは複数のメモリバンクを含み、各メモリバン
    クは複数のメモリセルと、前記複数のメモリセルにアク
    セスするよう結合される複数のセンスアンプとを含んで
    おり、前記グラフィックスシステムはさらに前記メモリ
    アレイの前記センスアンプに結合されるバッファを含
    み、前記バッファは複数のキャッシュラインを含み、前
    記グラフィックスシステムはさらにピクセルバッファに
    結合され、記憶装置の外部にあるレンダリングバスに結
    合される複数の算術論理演算装置と、 外部レンダリングバスおよび前記複数の算術論理演算装
    置に結合される入力データフォーマッタと、 前記バッファおよび前記外部レンダリングバスに結合さ
    れる出力データフォーマッタと、 前記複数の算術論理演算装置および前記バッファに結合
    される書込データフォーマッタと、 前記バッファおよび前記複数の算術論理演算装置に結合
    される読出データフォーマッタと、 前記メモリアレイ、前記バッファ、前記複数の算術論理
    演算装置、前記入力データフォーマッタ、前記出力デー
    タフォーマッタ、前記書込データフォーマッタ、前記読
    出データフォーマッタおよび、前記記憶装置の外部にあ
    るアドレスおよび制御バスに結合されるアドレスおよび
    制御入力バスとを含む、グラフィックスシステム。
  42. 【請求項４２】 前記入力データフォーマッタは前記レ
    ンダリングバスを介して前記入力データフォーマッタへ
    送信される１組のピクセル差成分を抽出する第１のフォ
    ーマッタと、 抽出されたピクセル差成分と１組の前もってストアされ
    たピクセル成分とから新しい組のピクセル成分を計算す
    るアキュムレータとを含む、請求項４１に記載のグラフ
    ィックスシステム。
  43. 【請求項４３】 前記新しい組のピクセル成分をフォー
    マット化する第２のフォーマッタを含む、請求項４２に
    記載のグラフィックスシステム。
  44. 【請求項４４】 コンピュータに関連してグラフィック
    スシステムを動作させる方法であって、 レンダリングコントローラから記憶装置へレンダリング
    バスを介して入力データを送信するステップと、 前記レンダリングコントローラから前記記憶装置へアド
    レスおよび制御バスを介してアドレスおよび制御データ
    を送信するステップと、 前記入力データをフォーマット化するステップと、 フォーマット化された入力データを処理して処理された
    データを得るステップと、 前記処理されたデータをフォーマット化するステップ
    と、 フォーマット化された処理されたデータをメモリにスト
    アするステップと、 前記処理されたデータを前記メモリからアクセスするス
    テップと、 アクセスされた処理されたデータのいくつかをビデオ出
    力回路への送信のためにフォーマット化し、かつそのよ
    うにフォーマット化された処理されたデータを前記記憶
    装置から前記レンダリングバスを介して送信するステッ
    プと、 再処理すべき前記アクセスされた処理されたデータのい
    くつかをフォーマット化し、かつそのようにフォーマッ
    ト化された前記再処理すべき処理されたデータを送信す
    るステップとを含む、方法。
  45. 【請求項４５】 前記レンダリングコントローラから前
    記記憶装置へアドレスおよび制御バスを介してアドレス
    および制御データを送信する前記ステップは、 メモリバンクオペレーションを特定するメモリバンクコ
    マンドを送信するステップと、 グローバルバスオペレーションを特定するグローバルバ
    スコマンドを送信するステップと、 ピクセル算術論理演算装置オペレーションを特定するデ
    ータ処理コマンドを送信するステップとを含み、 フォーマット化された入力データを処理して処理された
    データを得る前記ステップと、フォーマット化された処
    理されたデータをメモリにストアする前記ステップと、
    前記処理されたデータを前記メモリからアクセスする前
    記ステップとは前記メモリバンクコマンドに従って特定
    されたメモリバンクオペレーションを実行し、前記グロ
    ーバルバスコマンドに従って特定されたグローバルバス
    オペレーションを実行し、前記データ処理コマンドに従
    って特定されたピクセル算術論理演算装置オペレーショ
    ンを実行するステップを含む、請求項４４に記載の方
    法。
  46. 【請求項４６】 フォーマット化された処理されたデー
    タをメモリにストアする前記ステップはメモリのキャッ
    シュライン内にストアされる複数のバイトのデータの各
    々に対応するデータを書込イネーブルするか、または書
    込ディスエーブルするかを制御するために少なくとも１
    つのバイトマスクレジスタを設定するステップと、 メモリの前記キャッシュライン内にストアされる前記複
    数のバイトのデータの各々の成分に対応するデータを書
    込イネーブルするか、または書込ディスエーブルするか
    どうかを制御するために少なくとも１つのプレーンマス
    クレジスタを設定するステップと、 前記少なくとも１つのバイトマスクレジスタおよび前記
    少なくとも１つのプレーンマスクレジスタの書込イネー
    ブル設定により制御されるように、特定されたメモリバ
    ンクおよびコラムアドレスに結合される１組の前もって
    活性化されたセンスアンプにキャッシュラインメモリの
    内容を書込むステップとを含む、請求項４４に記載の方
    法。
  47. 【請求項４７】 キャッシュラインメモリの内容を書込
    む前記ステップを、特定された数のメモリバンクおよび
    コラムアドレスに結合される特定された数の組の前もっ
    て活性化されたセンスアンプに対して、特定された回数
    だけ繰返すステップを含む、請求項４６に記載の方法。
  48. 【請求項４８】 前記少なくとも１つのバイトマスクレ
    ジスタおよび前記少なくとも１つのプレーンマスクレジ
    スタの前記書込イネーブル設定により制御されるよう
    に、前記キャッシュラインメモリの前記内容を書込む前
    記ステップは、特定されたメモリバンクおよびコラムア
    ドレスに結合される複数の組の前もって活性化されたセ
    ンスアンプに対して同時に実行される、請求項４６に記
    載の方法。
  49. 【請求項４９】 レンダリングコントローラから記憶装
    置へレンダリングバスを介して入力データを送信する前
    記ステップと、前記入力データをフォーマット化する前
    記ステップとは、 前記レンダリングコントローラおよび前記メモリの両方
    に、複数の古いピクセルに対応する古いピクセルデータ
    をストアするステップを含み、前記古いピクセルデータ
    は前記古いピクセルデータにより表わされる古いピクセ
    ルの各々に対する１組の古いピクセル成分を含んでお
    り、前記ステップはさらに前記コントローラにおいて、
    複数の新しいピクセルのための新しいピクセルデータを
    計算するステップを含み、前記新しいピクセルデータは
    前記新しいピクセルデータにより表わされる新しいピク
    セルの各々に対する１組の新しいピクセル成分を含んで
    おり、前記ステップはさらに前記コントローラにおい
    て、前記新しいピクセルデータのある特定のピクセル成
    分と前記古いピクセルデータのある特定のピクセル成分
    との差を計算するステップと、 前記コントローラにおいて、前記新しいピクセルデータ
    のある特定のピクセル成分と前記古いピクセルデータの
    ある特定のピクセル成分との前もって計算された差の差
    を計算するステップと、 前記コントローラにおいて、計算された差と、差の計算
    された差とに基づいて圧縮フォーマットを決定するステ
    ップと、 前記コントローラにおいて前記計算された差と前記差の
    前記計算された差とを決定された圧縮フォーマットにフ
    ォーマット化することにより前記新しいピクセルデータ
    を圧縮するステップと、 圧縮された新しいピクセルデータを前記コントローラか
    ら前記メモリへ送信するステップと、 前記圧縮された新しいピクセルデータを前記メモリ内で
    伸長するステップとを含む、請求項４４に記載の方法。
  50. 【請求項５０】 前記コントローラにおいて複数の新し
    いピクセルのための新しいピクセルデータを計算する前
    記ステップは、差の値を、これらが計算された元のデー
    タの幅に符号拡張するステップを含み、前記新しいピク
    セルデータは前記新しいピクセルデータにより表わされ
    る新しいピクセルの各々に対する1組の新しいピクセル
    成分を含む、請求項４９に記載の方法。
  51. 【請求項５１】 前記圧縮された新しいピクセルデータ
    を前記メモリ内で伸長する前記ステップは、 複数のデータフォーマットから前記計算された差と前記
    差の計算された差とを抽出するステップと、 抽出された差および差の差を、対応する古いピクセル成
    分に対応するデータ幅に符号拡張するステップと、 符号拡張された差および差の差をストアされた古いピク
    セル成分に加算することによって新しいピクセル成分を
    再生するステップと、 前記新しいピクセルデータをフォーマット化するステッ
    プとを含む、請求項４９に記載の方法。
  52. 【請求項５２】 アクセスされたピクセルデータのいく
    つかをビデオ出力回路への送信のためにフォーマット化
    し、かつそのようにフォーマット化されたデータを前記
    レンダリングバスを介して送信する前記ステップは、 ピクセルデータを含むメモリのキャッシュラインから複
    数のウインドウ識別ピクセル成分を抽出するステップ
    と、 ウインドウ識別フィールドが抽出された各ピクセルに対
    して、色データのどの部分とオーバレイデータのどの部
    分とを前記コントローラに送信するかを決定するステッ
    プと、 抽出された複数のウインドウ識別ピクセル成分、色デー
    タの決定された部分およびオーバレイデータの決定され
    た部分を前記コントローラに送信するステップとを含
    む、請求項４４に記載の方法。
  53. 【請求項５３】 前記処理されたデータをフォーマット
    化する前記ステップは、 少なくとも１つの算術論理演算装置から複数のピクセル
    成分を受信するステップと、 前記複数のピクセル成分をピクセルデータの群にパック
    するステップと、 前記ピクセルデータの群を１ブロックのピクセルデータ
    に組立てるステップとを含む、請求項４４に記載の方
    法。
JP14023899A 1998-05-29 1999-05-20 記憶装置、デ―タフォ―マッタ、デ―タにアクセスする方法、デ―タの領域をクリアする方法、デ―タを圧縮する方法、デ―タをフォ―マット化する方法、グラフィックスシステムおよびグラフィックスシステムを動作させる方法 Withdrawn JP2000155845A (ja)

Applications Claiming Priority (10)

Application Number Priority Date Filing Date Title
US09/086,554 US6143434A (en) 1997-07-04 1998-05-29 Organic electroluminescent element material and organic electroluminescent element employing the same
US09/164,866 US6504550B1 (en) 1998-05-21 1998-10-01 System for graphics processing employing semiconductor device
US09/164,858 US6535218B1 (en) 1998-05-21 1998-10-01 Frame buffer memory for graphic processing
US09/164866 1999-03-08
US09/264281 1999-03-08
US09/264,281 US6559851B1 (en) 1998-05-21 1999-03-08 Methods for semiconductor systems for graphics processing
US60/086554 1999-03-08
US09/264261 1999-03-08
US09/264,261 US6661421B1 (en) 1998-05-21 1999-03-08 Methods for operation of semiconductor memory
US09/164858 1999-03-08

Publications (1)

Publication Number Publication Date
JP2000155845A true JP2000155845A (ja) 2000-06-06

Family

ID=27536448

Family Applications (1)

Application Number Title Priority Date Filing Date
JP14023899A Withdrawn JP2000155845A (ja) 1998-05-29 1999-05-20 記憶装置、デ―タフォ―マッタ、デ―タにアクセスする方法、デ―タの領域をクリアする方法、デ―タを圧縮する方法、デ―タをフォ―マット化する方法、グラフィックスシステムおよびグラフィックスシステムを動作させる方法

Country Status (1)

Country Link
JP (1) JP2000155845A (ja)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002063590A (ja) * 2000-08-23 2002-02-28 Nintendo Co Ltd グラフィクスシステム用再循環シェードツリーブレンダ
US7453459B2 (en) 2001-02-26 2008-11-18 Adobe Systems Incorporated Composite rendering 3-D graphical objects
US7719544B2 (en) 2002-06-20 2010-05-18 Microsoft Corporation Systems and methods for providing controllable texture sampling
CN109191362A (zh) * 2018-07-30 2019-01-11 芯视图（常州）微电子有限公司 多个rop的并行调度以及rop的流水设计
CN112380148A (zh) * 2020-11-30 2021-02-19 海光信息技术股份有限公司 数据传输方法和数据传输装置

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002063590A (ja) * 2000-08-23 2002-02-28 Nintendo Co Ltd グラフィクスシステム用再循環シェードツリーブレンダ
JP4731028B2 (ja) * 2000-08-23 2011-07-20 任天堂株式会社 グラフィクスシステム用再循環シェードツリーブレンダ
US7453459B2 (en) 2001-02-26 2008-11-18 Adobe Systems Incorporated Composite rendering 3-D graphical objects
US7719544B2 (en) 2002-06-20 2010-05-18 Microsoft Corporation Systems and methods for providing controllable texture sampling
CN109191362A (zh) * 2018-07-30 2019-01-11 芯视图（常州）微电子有限公司 多个rop的并行调度以及rop的流水设计
CN109191362B (zh) * 2018-07-30 2023-07-18 南京军微半导体科技有限公司 多个rop的并行调度方法
CN112380148A (zh) * 2020-11-30 2021-02-19 海光信息技术股份有限公司 数据传输方法和数据传输装置
CN112380148B (zh) * 2020-11-30 2022-10-25 海光信息技术股份有限公司 数据传输方法和数据传输装置

Similar Documents

Publication Publication Date Title
US5801711A (en) Polyline and triangle strip data management techniques for enhancing performance of computer graphics system
US20060098021A1 (en) Graphics system and memory device for three-dimensional graphics acceleration and method for three dimensional graphics processing
US7692659B1 (en) Color-compression using automatic reduction of multi-sampled pixels
US20030218614A1 (en) Dynamically adjusting sample density in a graphics system
US8233004B1 (en) Color-compression using automatic reduction of multi-sampled pixels
US6975322B2 (en) Dynamically adjusting a number of rendering passes in a graphics system
US8228328B1 (en) Early Z testing for multiple render targets
US6924808B2 (en) Area pattern processing of pixels
US6535218B1 (en) Frame buffer memory for graphic processing
US6353440B1 (en) Hardware assist for YUV data format conversion to software MPEG decoder
US6195106B1 (en) Graphics system with multiported pixel buffers for accelerated pixel processing
US6906720B2 (en) Multipurpose memory system for use in a graphics system
US5544306A (en) Flexible dram access in a frame buffer memory and system
US5909225A (en) Frame buffer cache for graphics applications
US5781200A (en) Tile memory mapping for increased throughput in a dual bank access DRAM
US20030169265A1 (en) Memory interleaving technique for texture mapping in a graphics system
JPH10116352A (ja) ジオメトリ圧縮解除能力を有する３次元グラフィック・アクセラレータ用のコマンド・プロセッサ
US5859646A (en) Graphic drawing processing device and graphic drawing processing system using thereof
US6661421B1 (en) Methods for operation of semiconductor memory
US5877780A (en) Semiconductor chip having multiple independent memory sections, at least one of which includes simultaneously accessible arrays
US6342883B1 (en) Image display method and image display apparatus
EP1987488A2 (en) Combined engine for video and graphics processing
US6532018B1 (en) Combined floating-point logic core and frame buffer
US5696944A (en) Computer graphics system having double buffered vertex ram with granularity
US6559851B1 (en) Methods for semiconductor systems for graphics processing

Legal Events

Date Code Title Description
A300 Withdrawal of application because of no request for examination

Free format text: JAPANESE INTERMEDIATE CODE: A300

Effective date: 20060801