JP2000133775A - Protection device - Google Patents
Protection deviceInfo
- Publication number
- JP2000133775A JP2000133775A JP10302868A JP30286898A JP2000133775A JP 2000133775 A JP2000133775 A JP 2000133775A JP 10302868 A JP10302868 A JP 10302868A JP 30286898 A JP30286898 A JP 30286898A JP 2000133775 A JP2000133775 A JP 2000133775A
- Authority
- JP
- Japan
- Prior art keywords
- protection element
- bonding pad
- substrate
- wiring layer
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/05001—Internal layers
- H01L2224/05075—Plural internal layers
- H01L2224/0508—Plural internal layers being stacked
- H01L2224/05085—Plural internal layers being stacked with additional elements, e.g. vias arrays, interposed between the stacked layers
- H01L2224/05089—Disposition of the additional element
- H01L2224/05093—Disposition of the additional element of a plurality of vias
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01004—Beryllium [Be]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01005—Boron [B]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01006—Carbon [C]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01013—Aluminum [Al]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01015—Phosphorus [P]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01033—Arsenic [As]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01074—Tungsten [W]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/013—Alloys
- H01L2924/014—Solder alloys
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1301—Thyristor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1305—Bipolar Junction Transistor [BJT]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1306—Field-effect transistor [FET]
- H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は入力端子、出力端子
又は入出力（Ｉ／Ｏ）端子に入来するサージから内部回
路を保護する入力保護素子、出力保護素子、入出力保護
素子等の保護素子に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to protection of an input protection element, an output protection element, an input / output protection element and the like for protecting an internal circuit from a surge entering an input terminal, an output terminal or an input / output (I / O) terminal. Related to the element.
【０００２】[0002]
【従来の技術】近時 多くの入力端子、出力端子、入出
力端子を有するＬＳＩ（大規模集積回路）では、入力保
護素子、出力保護素子、入出力保護素子等の保護素子が
チップ全体に占める占有面積が大きくなっている。しか
し、保護素子のサイズ自体を小さくすると、静電気放電
（Electro-static discharge；ＥＳＤ）による破壊耐量
（以下、ＥＳＤ耐量と記す。）が低下するため、保護素
子のサイズを小さくすることには限界がある。2. Description of the Related Art Recently, in an LSI (large-scale integrated circuit) having many input terminals, output terminals, and input / output terminals, protection elements such as an input protection element, an output protection element, and an input / output protection element occupy the entire chip. The occupied area is increasing. However, when the size of the protection element itself is reduced, the withstand voltage (hereinafter, referred to as ESD resistance) due to electrostatic discharge (ESD) is reduced. Therefore, there is a limit to reducing the size of the protection element. is there.
【０００３】そこで、米国特許公報ＵＳＰ３，６７３，
４２７に開示された発明においては、ボンディングパッ
ド（以下、パッドと記す。）層の下に保護素子の拡散層
を設けて、保護素子の占有面積を実質的に小さくしてい
る。図８において、（ａ）はこの従来技術を示すパター
ン図、（ｂ）は（ａ）のＡ−Ａ線による断面図、（ｃ）
は（ａ）のＢ−Ｂ線による断面図である。この従来技術
においては、（ｂ）に示すように、アルミニウムパッド
層４０の下に絶縁膜４１を介して半導体拡散層４２を設
ける構造を有している。[0003] Therefore, US Patent Publication US Pat.
In the invention disclosed in No. 427, a diffusion layer of the protection element is provided below a bonding pad (hereinafter, referred to as a pad) layer to substantially reduce the area occupied by the protection element. 8, (a) is a pattern diagram showing this conventional technique, (b) is a cross-sectional view taken along line AA of (a), (c)
FIG. 4 is a cross-sectional view taken along line BB of FIG. This prior art has a structure in which a semiconductor diffusion layer 42 is provided below an aluminum pad layer 40 via an insulating film 41 as shown in FIG.
【０００４】[0004]
【発明が解決しようとする課題】しかしながら、この従
来技術においては、パッド電極層４０と半導体基板上の
素子４２との間に絶縁膜４１しか存在せず、チップ評価
時のプローブ接触の針圧（所謂、応力ストレス）及びボ
ンディング時のダメージを吸収することができない。こ
のため、プローブの針圧及びボンディング時の圧力によ
り、半導体基板上に形成した素子の破壊及び素子の特性
変動が生じやすいという難点がある。However, in this prior art, only the insulating film 41 exists between the pad electrode layer 40 and the element 42 on the semiconductor substrate, and the stylus force of the probe contact at the time of chip evaluation (refer to FIG. 1). It cannot absorb so-called stress stress and damage during bonding. For this reason, there is a disadvantage in that the element formed on the semiconductor substrate is likely to be destroyed and the characteristic of the element is easily changed by the stylus pressure of the probe and the pressure at the time of bonding.
【０００５】また、パッド下のパターンによっては、下
地の凸凹がパッド４０の表面に表れやすく、ボンディン
グ時にパッド電極層が剥がれやすいという問題点があっ
た。Further, depending on the pattern under the pad, there is a problem that unevenness of the base is likely to appear on the surface of the pad 40, and the pad electrode layer is easily peeled off during bonding.
【０００６】本発明はかかる問題点に鑑みてなされたも
のであって、チップ評価時にプローブが接触したときの
針圧及びボンディング時の圧力等により半導体基板表面
の素子が破壊することがなく、パッド電極層が剥がれる
ことがない半導体静電保護素子を提供することを目的と
する。SUMMARY OF THE INVENTION The present invention has been made in view of the above-mentioned problems, and does not destroy elements on the surface of a semiconductor substrate due to a stylus pressure when a probe comes into contact with a probe at the time of chip evaluation and a pressure at the time of bonding. An object of the present invention is to provide a semiconductor electrostatic protection element in which an electrode layer does not peel off.
【０００７】[0007]
【課題を解決するための手段】本発明に係る半導体静電
保護素子は、パッドに入来するサージから内部回路を保
護する入出力保護素子において、基板表面に形成された
保護素子（拡散層）領域と、前記基板と前記ボンディン
グパッドとの間に配置された配線層と、前記保護素子と
前記配線層とを電気的に接続する基板側コンタクトと、
前記ボンディングパッドと前記配線層とを電気的に接続
するパッド側コンタクトと、を有し、前記基板側コンタ
クト及びパッド側コンタクトは、夫々複数配置されてい
ることを特徴とする。A semiconductor electrostatic protection element according to the present invention is an input / output protection element for protecting an internal circuit from a surge entering a pad, and is a protection element (diffusion layer) formed on a substrate surface. A region, a wiring layer disposed between the substrate and the bonding pad, a substrate-side contact for electrically connecting the protection element and the wiring layer,
And a pad-side contact for electrically connecting the bonding pad and the wiring layer, wherein a plurality of the substrate-side contacts and a plurality of pad-side contacts are arranged.
【０００８】本発明において、前記保護素子は、例え
ば、寄生パイポーラ素子、又は、ゲートを接地したＮＭ
ＯＳＦＥＴ（以下、ＢＶｄｓ素子と記す）又はサイリス
タ構造（ＰＮＰＮ構造）である。In the present invention, the protection element is, for example, a parasitic bipolar element or an NM having a gate grounded.
It has an OSFET (hereinafter, referred to as a BVds element) or a thyristor structure (PNPN structure).
【０００９】また、前記配線層は前記パッド電極層の下
方に形成されていて、前記パッド側コンタクトが前記パ
ッド電極層の下方に配置され前記基板側コンタクトが前
記パッド電極層の下方に配置されているように構成する
ことができる。The wiring layer is formed below the pad electrode layer, the pad side contact is disposed below the pad electrode layer, and the substrate side contact is disposed below the pad electrode layer. It can be configured to be.
【００１０】更に、前記配線層及び基板側コンタクト及
びパッド側コンタクトプラグは、プラグコンタクト構造
であり、前記パッド配線層と前記基板との間に介装され
た絶縁層に埋め込まれているように構成することができ
る。Further, the wiring layer, the substrate-side contact, and the pad-side contact plug have a plug contact structure and are embedded in an insulating layer interposed between the pad wiring layer and the substrate. can do.
【００１１】本発明においては、ＬＳＩにおいて入出力
保護素子の占有面積を縮小するため、入出力保護素子を
ボンディングパッドの下方へ配置した場合に、配線層と
基板表面の保護素子との間及び配線層とパッドとの間に
複数個のコンタクトを設けてあるので、基板表面に形成
された素子が、ＬＳＩチップ評価時のプローブの接触及
びボンディングによりダメージを受けることを防止する
ことができ、更にパッド電極層であるアルミニウム電極
層が剥がれるという不良の発生を防止することができ
る。また、いわゆる応力ストレスによる保護素子のリー
クを防止することができ、良好な歩留まりが得られる。In the present invention, in order to reduce the area occupied by the input / output protection element in the LSI, when the input / output protection element is arranged below the bonding pad, the wiring between the wiring layer and the protection element on the substrate surface and the wiring Since a plurality of contacts are provided between the layer and the pad, it is possible to prevent the element formed on the substrate surface from being damaged by the contact of the probe and the bonding at the time of evaluation of the LSI chip, and further, the pad. It is possible to prevent the occurrence of a defect that the aluminum electrode layer as the electrode layer is peeled off. Further, leakage of the protection element due to so-called stress can be prevented, and a good yield can be obtained.
【００１２】[0012]
【発明の実施の形態】以下、本発明を具体化した好適実
施例について添付の図面を参照して具体的に説明する。
図１は本発明の第１実施例に係る保護素子を示す断面
図、図２はその平面図である。図１は図２のＡ−Ａ線に
よる断面図である。Ｐ型半導体基板１３の表面に、Ｎ+
型拡散層１０，１１，１２が形成されており、絶縁層５
を介してアルミニウム等からなるパッド１が形成されて
いる。そして、この絶縁層５内にアルミニウム配線層
２，４が埋め込まれるようにして形成されている。配線
層２はパッド電極層１及びＮ型拡散層１０，１２に接続
する配線層であり、配線層４は接地に接続されている。
また、図１において配線層４と基板表面のＮ型拡散層１
１との間、及び配線層２とＮ+型拡散層１０及びＮ+型拡
散層１２との間は、夫々１個のタングステン（Ｗ）プラ
グ３ａにより電気的に接続されている。また、配線層２
とパッド１との間には多数のタングステンプラグ３ｂが
配置されていて、配線層２とパッド１とを電気的に接続
するようになっている。これらのプラグ３ａ、３ｂは絶
縁層５内に埋め込まれている。なお、プラグ３ａ、３ｂ
として、タングステン以外の高融点金属を使用すること
もできる。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Preferred embodiments of the present invention will be specifically described below with reference to the accompanying drawings.
FIG. 1 is a sectional view showing a protection element according to a first embodiment of the present invention, and FIG. 2 is a plan view thereof. FIG. 1 is a sectional view taken along line AA of FIG. N + is added to the surface of the P-type semiconductor substrate 13.
Type diffusion layers 10, 11, 12 are formed, and the insulating layer 5
, A pad 1 made of aluminum or the like is formed. The aluminum wiring layers 2 and 4 are formed so as to be embedded in the insulating layer 5. The wiring layer 2 is a wiring layer connected to the pad electrode layer 1 and the N-type diffusion layers 10 and 12, and the wiring layer 4 is connected to the ground.
In FIG. 1, the wiring layer 4 and the N-type diffusion layer 1 on the substrate surface are formed.
Between 1 and between the wiring layer 2 and the N + -type diffusion layer 10 and N + -type diffusion layer 12 is electrically connected by each one of tungsten (W) plug 3a. In addition, wiring layer 2
A large number of tungsten plugs 3b are arranged between the wiring layer 2 and the pad 1 so as to electrically connect the wiring layer 2 and the pad 1. These plugs 3a and 3b are embedded in the insulating layer 5. The plugs 3a, 3b
For example, a high melting point metal other than tungsten can be used.
【００１３】上述の如く本実施例は、ボンディングパッ
ド１とその下の配線層２との２層構造となっている。そ
して、パッド１と配線層２との間に、タングステンプラ
グ３ｂを密に配置して両者のコンタクトをとっている。
このプラグ３ｂの配置密度は、例えば、パッド１の面積
の６０〜９０％である。本実施例のように、ボンディン
グパッド側コンタクトを高密度のプラグコンタクト構造
とすることで、パッドアルミニウム電極層が剥がれるこ
とを防いでいる。As described above, this embodiment has a two-layer structure including the bonding pad 1 and the wiring layer 2 thereunder. The tungsten plugs 3b are densely arranged between the pad 1 and the wiring layer 2 to make contact between them.
The arrangement density of the plugs 3 b is, for example, 60 to 90% of the area of the pad 1. As in the present embodiment, the pad aluminum electrode layer is prevented from peeling off by forming the bonding pad side contact with a high-density plug contact structure.
【００１４】また、アルミニウムパッド１の幅は例えば
８０〜１２０μｍ、アルミニウム配線層２，４間の間隔
は例えば２．０〜５．０μｍ、タングステン（Ｗ）プラ
グ３ａの幅は例えば０．２〜０．５μｍ、タングステン
（Ｗ）プラグ３ｂの幅は例えば０．２〜０．５２μｍで
ある。そして、パッド１の下方のＡｌ配線層４の幅は例
えば４．０〜１０．０μｍであり、この配線層４の幅が
可及的に短くなるようにして、配線層の絶縁のために、
配線層４とその両隣の配線層２との間の間隔を十分に確
保している。The width of the aluminum pad 1 is, for example, 80 to 120 μm, the interval between the aluminum wiring layers 2, 4 is, for example, 2.0 to 5.0 μm, and the width of the tungsten (W) plug 3a is, for example, 0.2 to 0. 0.5 μm, and the width of the tungsten (W) plug 3 b is, for example, 0.2 to 0.52 μm. The width of the Al wiring layer 4 below the pad 1 is, for example, 4.0 to 10.0 μm, and the width of the wiring layer 4 is made as short as possible so as to insulate the wiring layer.
The space between the wiring layer 4 and the wiring layer 2 on both sides thereof is sufficiently ensured.
【００１５】そして、拡散層１０，１２はプラグ３ａ及
びアルミニウム配線層２を介し、更にプラグ３ｂを介し
てパッド１に接続されており、拡散層１１はプラグ３ａ
を介してＧＮＤ配線層４に接続されている。これにより
Ｎ+拡散層１０がコレクタ、Ｐ型基板１３がベース、Ｎ+
拡散層１１がエミッタとなる寄生バイポーラＮＰＮトラ
ンジスタが構成されている。同様に、Ｎ+拡散層１２、
基板１３、Ｎ+拡散層１１も、寄生パイポーラＮＰＮト
ランジスタを構成している。The diffusion layers 10 and 12 are connected to the pad 1 via the plug 3a and the aluminum wiring layer 2 and further to the pad 1 via the plug 3b. The diffusion layer 11 is connected to the plug 3a.
Is connected to the GND wiring layer 4 via the. Thus N + diffusion layer 10 is a collector, P-type substrate 13 is a base, N +
A parasitic bipolar NPN transistor having the diffusion layer 11 as an emitter is formed. Similarly, the N + diffusion layer 12,
The substrate 13 and the N + diffusion layer 11 also constitute a parasitic bipolar NPN transistor.
【００１６】次に、上述の如く構成された入出力保護素
子の動作について説明する。パッド１に入った静電気
（サージ）は、この寄生バイポーラＮＰＮトランジスタ
によって配線層２を介して接地（ＧＮＤ）に流される。Next, the operation of the input / output protection element configured as described above will be described. The static electricity (surge) entering the pad 1 flows to the ground (GND) via the wiring layer 2 by the parasitic bipolar NPN transistor.
【００１７】そして、本実施例は、パッド１とその下の
配線層２との２層構造であり、パッド１と配線層２との
間のコンタクトをタングステンプラグ３を密に配置して
いるので、製品のウエハ状態での評価時にプローブ針圧
を受けることによるダメージ、及びボンディング時のア
ルミニウムパッド１からワイヤの剥がれを防止すること
ができる。This embodiment has a two-layer structure of the pad 1 and the wiring layer 2 thereunder, and the contacts between the pad 1 and the wiring layer 2 are densely arranged with tungsten plugs 3. In addition, it is possible to prevent damage due to receiving a probe needle pressure during evaluation of a product in a wafer state, and to prevent peeling of a wire from the aluminum pad 1 during bonding.
【００１８】配線層４（ＧＮＤ）の幅Ｌを可及的に小さ
くすることによって他電位配線２との短絡を防いでい
る。また、ボンディングパッド１と下層２と４の構成に
より、保護素子のレイアウトに自由度を持たせた設計が
可能である。By making the width L of the wiring layer 4 (GND) as small as possible, a short circuit with the other potential wiring 2 is prevented. In addition, with the configuration of the bonding pad 1 and the lower layers 2 and 4, it is possible to design the protection element with a degree of freedom in layout.
【００１９】なお、図１では保護素子をＮＰＮバイポー
ラトランジスタで構成しているが、他の保護素子例え
ば、サイリスタ（ＰＮＤＮ素子）やＢＶｄｓ素子、ダイ
オード素子又はそれらを複合した保護素子で構成しても
良い。In FIG. 1, the protection element is constituted by an NPN bipolar transistor, but may be constituted by another protection element, for example, a thyristor (PNDN element), a BVds element, a diode element, or a combination of these protection elements. good.
【００２０】次に、本発明の他の実施例について説明す
る。図３は本実施例の入出力保護素子を示す平面図であ
る。図１に示す実施例は、保護素子全体をパッド１の下
方に配置しているが、図３に示す本実施例は、保護素子
の一部、即ち、拡散層１２のみをパッド１の下方に置い
ている。図示していないが、Ｎ+拡散層１２は、複数の
コンタクトを介してパッド１に電気的に接続されてい
る。Next, another embodiment of the present invention will be described. FIG. 3 is a plan view showing the input / output protection element of this embodiment. In the embodiment shown in FIG. 1, the entire protection element is arranged below the pad 1, but in the embodiment shown in FIG. 3, only a part of the protection element, that is, only the diffusion layer 12 is provided below the pad 1. I put it. Although not shown, the N + diffusion layer 12 is electrically connected to the pad 1 via a plurality of contacts.
【００２１】図４及び図５は本発明の更に他の実施例を
示すものであり、図４はその平面図、図５は図４のＢ−
Ｂ線による断面模式図である。本実施例は、サイリスタ
を保護素子に使用した場合のものである。4 and 5 show still another embodiment of the present invention. FIG. 4 is a plan view of the embodiment, and FIG.
FIG. 4 is a schematic sectional view taken along line B. In this embodiment, a thyristor is used as a protection element.
【００２２】Ｐ型半導体基板２６の表面にＮウエル２１
が形成されており、Ｎウエル２１内にＰ+拡散層２３が
形成されており、Ｎウエル２１と基板２６との境界にＮ
＋拡散層２２が形成されている。そして、これらのＰ+
拡散層２３とＮ+拡散層２２はパッド２０に接続されて
いる。An N well 21 is formed on the surface of a P-type semiconductor substrate 26.
Are formed, and a P + diffusion layer 23 is formed in the N well 21.
+ Diffusion layer 22 is formed. And these P +
Diffusion layer 23 and N + diffusion layer 22 are connected to pad 20.
【００２３】一方、Ｐ+拡散層２３に対向するようにし
て、Ｐ+拡散層２４及びＮ+拡散層２５が基板２６の表面
に形成されている。そして、このＮウエル２１内のＰ+
拡散層２３と、Ｎウエル２１と、Ｐ型基板２６内のＰ+
拡散層２４とにより、ＰＮＰ寄生バイポーラトランジス
が構成されている。また、Ｎ＋拡散層２２と、Ｐ型基板
２６と、Ｎ+拡散層２５とにより、ＮＰＮ寄生バイポー
ラトランジスタが構成されている。これにより、このＰ
ＮＰ寄生バイポーラトランジスタ及びＮＰＮ寄生バイポ
ーラトランジスタからなるサイリスタ構造の保護素子が
パッド２０とＧＮＤとの間に形成される。On the other hand, a P + diffusion layer 24 and an N + diffusion layer 25 are formed on the surface of the substrate 26 so as to face the P + diffusion layer 23. And the P + in this N well 21
The diffusion layer 23, the N well 21, and the P +
The diffusion layer 24 forms a PNP parasitic bipolar transistor. The N + diffusion layer 22, the P-type substrate 26, and the N + diffusion layer 25 form an NPN parasitic bipolar transistor. As a result, this P
A protection element having a thyristor structure including an NP parasitic bipolar transistor and an NPN parasitic bipolar transistor is formed between the pad 20 and GND.
【００２４】また、本実施例においては、Ｎ+拡散層２
２がＮウエル２１とＰ型基板２６との間にまたがって形
成されているので、寄生バイポーラトランジスタのター
ンオン電圧を下げることができる。In this embodiment, the N + diffusion layer 2
Since 2 is formed between N well 21 and P type substrate 26, the turn-on voltage of the parasitic bipolar transistor can be reduced.
【００２５】次に、図６，７を参照して本発明の他の実
施例を説明する。図７は、図６のＣ−Ｃの断面図であ
る。最上層にパッド３０のアルミニウム層が設けられて
おり、このパッド３０と基板表面の間に中間層として接
地電位に接続された配線層３４が形成されている。この
配線層３４がアルミニウム若しくはタングステン高融点
金属配線層又は高融点金属シリサイド（例えばＷＳｉ配
線）からなる。パッド３０はコンタクト３２を介してＮ
+拡散層３６に接続され、前記中間層３４はＮ+拡散層３
７にコンタクト３３を介して接続される。拡散層３６を
ドレイン、接地配線に接続されたＮ+拡散層３７をソー
ス、接地配線に接続されたゲート電極３８からなるＢＶ
ｄｓ素子が形成されている。Ｎ+拡散層３６の両端に
は、接地配線３４にコンタクト３１を介して接続された
Ｐ+拡散層３５が形成されており、パッド３０に接続さ
れたＮ+拡散層３６とダイオード素子が形成されてい
る。Next, another embodiment of the present invention will be described with reference to FIGS. FIG. 7 is a cross-sectional view taken along line CC of FIG. An aluminum layer of the pad 30 is provided on the uppermost layer, and a wiring layer 34 connected to the ground potential is formed as an intermediate layer between the pad 30 and the substrate surface. This wiring layer 34 is made of an aluminum or tungsten high melting point metal wiring layer or a high melting point metal silicide (for example, WSi wiring). The pad 30 is connected to the N
+ Diffusion layer 36, and the intermediate layer 34 is an N + diffusion layer 3
7 via a contact 33. A BV including a diffusion layer 36 as a drain, an N + diffusion layer 37 connected to a ground wiring as a source, and a gate electrode 38 connected to the ground wiring.
A ds element is formed. At both ends of the N + diffusion layer 36, a P + diffusion layer 35 connected to the ground wiring 34 via the contact 31 is formed, and a diode element and the N + diffusion layer 36 connected to the pad 30 are formed. ing.
【００２６】なお、本実施例では、パッド３０と保護素
子領域Ｎ+拡散層３６の接続は配線層３４を介して接続
されてはいないが、もちろん配線層３４を介して接地し
てもよいことは言うまでもない。In this embodiment, the connection between the pad 30 and the protection element region N + diffusion layer 36 is not connected via the wiring layer 34, but may be grounded via the wiring layer 34. Needless to say.
【００２７】また、本発明では、ボンディングパッド電
極層は、機械的にボンディングされないもの、例えばＣ
ＳＰ（チップ スケール パッケージ）のように外部電
極用パッド（半田ボールなど）をも含むことは言うまで
もない。Further, in the present invention, the bonding pad electrode layer is formed of a material which is not mechanically bonded, for example, C
Needless to say, it also includes pads for external electrodes (such as solder balls) like SP (chip scale package).
【００２８】[0028]
【発明の効果】以上説明したように、本発明によれば、
配線層と基板表面の保護素子との間及び配線層とパッド
との間にコンタクトを設けてあるので、基板表面に形成
された保護素子が、ＬＳＩチップ評価時のプローブの接
触及びボンディングによるダメージを受けることを防止
することができ、またパッドからアルミニウムからなる
パッド電極層が剥がれることを防止することができる。As described above, according to the present invention,
Since the contacts are provided between the wiring layer and the protection element on the surface of the substrate and between the wiring layer and the pad, the protection element formed on the surface of the substrate prevents damage due to probe contact and bonding during LSI chip evaluation. This can prevent the pad electrode layer made of aluminum from peeling off from the pad.
【００２９】また、本発明においては、入出力保護素子
をボンディングパッドの下方へ配置しているので、ＬＳ
Ｉにおいて入出力保護素子の占有面積を縮小することが
でき、更に、本発明においては、保護素子のリークを防
止することができ、良好な歩留まりが得られる。Further, in the present invention, since the input / output protection element is disposed below the bonding pad, the LS
In I, the area occupied by the input / output protection element can be reduced, and in the present invention, leakage of the protection element can be prevented, and a good yield can be obtained.
【図１】本発明の実施例に係る入出力保護素子を示す断
面図である。FIG. 1 is a sectional view showing an input / output protection element according to an embodiment of the present invention.
【図２】同じくその平面図である。FIG. 2 is a plan view of the same.
【図３】本発明の他の実施例に係る入出力保護素子を示
す断面図である。FIG. 3 is a cross-sectional view illustrating an input / output protection device according to another embodiment of the present invention.
【図４】本発明の更に他の実施例に係る入出力保護素子
を示す断面図である。FIG. 4 is a cross-sectional view illustrating an input / output protection device according to another embodiment of the present invention.
【図５】同じくその平面図である。FIG. 5 is a plan view of the same.
【図６】本発明の他の実施例に係る入出力保護素子を示
す断面図である。FIG. 6 is a cross-sectional view illustrating an input / output protection device according to another embodiment of the present invention.
【図７】同じくその平面図である。FIG. 7 is a plan view of the same.
【図８】従来の出入力保護素子を示す図である。FIG. 8 is a diagram showing a conventional input / output protection element.
【符号の説明】 １；ボンディングパッド ２，４；配線層 ３ａ，３ｂ；タングステンプラグ ５；絶縁層 １０，１１，１２，２２，２５；Ｎ+配線層 ２０，３０；パッド ２３，２４；Ｐ+拡散層 ３１；Ｐ+拡散層側基板コンタクト ３２；パッド電極層と基板Ｎ+拡散層とを接続するコン
タクト ３３；Ｎ+拡散層側基板コンタクト ３４；配線層（接地電位に接続されている配線層） ３８；ゲート電極[EXPLANATION OF SYMBOLS] 1; bonding pads 2,4; wiring layers 3a, 3b; tungsten plug 5; insulating layer 10,11,12,22,25; N + wiring layers 20 and 30; the pad 23, 24; P + Diffusion layer 31; P + diffusion layer side substrate contact 32; Contact connecting pad electrode layer and substrate N + diffusion layer 33; N + diffusion layer side substrate contact 34; Wiring layer (wiring layer connected to ground potential) 38) Gate electrode
Claims (16)
入来する静電気から内部回路を保護する保護素子におい
て、基板表面に形成された保護素子領域と前記ボンディ
ングパッド電極層との間に配置された配線層と、前記保
護素子領域と前記配線層とを電気的に接続する基板側コ
ンタクトと、前記ボンディングパッド電極層と前記配線
層とを電気的に接続するボンディングパッド側コンタク
トとを有し、前記基板側コンタクト及びボンディングパ
ッド側コンタクトは、夫々複数配置されていることを特
徴とする保護素子。A first electrode connected to a bonding pad electrode layer;
In a protection element that protects an internal circuit from incoming static electricity, a wiring layer disposed between a protection element region formed on a substrate surface and the bonding pad electrode layer; and the protection element region and the wiring layer. A substrate-side contact that electrically connects; and a bonding pad-side contact that electrically connects the bonding pad electrode layer and the wiring layer. The substrate-side contact and the bonding pad-side contact are each disposed in a plurality. A protection element, characterized in that:
入来する静電気から内部回路を保護する保護素子におい
て、基板表面に形成された保護素子領域と前記ボンディ
ングパッド電極層とを電気的に接続するボンディングパ
ッド側コンタクトと、前記ボンディングパッド電極層と
前記基板表面に形成された保護素子領域との間に配置さ
れた配線層と、前記保護素子領域と前記配線層とを電気
的に接続する基板側コンタクトとを有し、前記ボンディ
ングパッド側コンタクト側及び前記基板側コンタクト
は、夫々複数配置されていることを特徴とする保護素
子。2. A semiconductor device, comprising:
A protection element for protecting an internal circuit from incoming static electricity; a bonding pad side contact for electrically connecting a protection element region formed on a substrate surface to the bonding pad electrode layer; and the bonding pad electrode layer and the substrate. A wiring layer disposed between the protection element region formed on the surface, and a substrate-side contact for electrically connecting the protection element region and the wiring layer; the bonding pad-side contact side; A protection element, wherein a plurality of substrate-side contacts are respectively arranged.
パッド側コンタクトの少なくとも一方はプラグコンタク
トであることを特徴とする請求項１又は２に記載の保護
素子。3. The protection element according to claim 1, wherein at least one of the substrate side contact and the bonding pad side contact is a plug contact.
はポリシリコンで形成されていることを特徴とする請求
項３に記載の保護素子。4. The protection element according to claim 3, wherein the plug contact is formed of a high melting point metal or polysilicon.
ら構成されていることを特徴とする請求項１乃至４のい
ずれか１項に記載の保護素子。5. The protection device according to claim 1, wherein the protection device is formed of a parasitic bipolar device.
素子）から構成されていることを特徴とする請求項１乃
至４のいずれか１項に記載の保護素子。6. The thyristor (PNPN), wherein the protection element is a thyristor (PNPN).
The protection element according to any one of claims 1 to 4, wherein the protection element is configured by:
位に接続したＭＯＳＦＥＴから構成されていることを特
徴とする請求項１乃至４のいずれか１項に記載の保護素
子。7. The protection device according to claim 1, wherein the protection device is configured by a MOSFET having a gate electrode connected to a predetermined potential.
れていることを特徴とする請求項１乃至４のいずれか１
項に記載の保護素子。8. The device according to claim 1, wherein the protection element is formed of a diode.
The protection element according to Item.
サイリスタ、ゲート電極を所定の電位に接続したＭＯＳ
ＦＥＴ及びダイオードからなる群から選択されたもの
を、二つ以上組み合わせたものであることを特徴とする
請求項１乃至８のいずれか１項に記載の保護素子。9. The protection element includes a parasitic bipolar element,
MOS with thyristor and gate electrode connected to predetermined potential
The protection element according to any one of claims 1 to 8, wherein two or more elements selected from the group consisting of an FET and a diode are combined.
点金属又はタングステンシリサイドなどの高融点金属シ
リサイド層からなることを特徴とする請求項１乃至９の
いずれか１項に記載の保護素子。10. The protection element according to claim 1, wherein the wiring layer is formed of a high melting point metal such as tungsten or a high melting point metal silicide layer such as tungsten silicide.
電極層の下方に形成されており、前記ボンディングパッ
ド側コンタクトは、前記ボンディングパッド電極層の下
方に配置されていることを特徴とする請求項１乃至１０
のいずれか１項に記載の保護素子。11. The bonding pad according to claim 1, wherein the wiring layer is formed below the bonding pad electrode layer, and the bonding pad side contact is disposed below the bonding pad electrode layer. 10
The protection element according to any one of the above.
ド電極層の下方に形成されており、前記基板側コンタク
トは、前記ボンディングパッド電極層の下方に配置され
ていることを特徴とする請求項１乃至１０のいずれか１
項に記載の保護素子。12. The semiconductor device according to claim 1, wherein the wiring layer is formed below the bonding pad electrode layer, and the substrate-side contact is disposed below the bonding pad electrode layer. Any one of 10
The protection element according to Item.
ド電極層の下方に形成されており、前記基板側コンタク
トにのみ接続されている配線層領域を含むことを特徴と
する請求項１乃至１０のいずれか１項に記載の保護素
子。13. The wiring layer according to claim 1, wherein the wiring layer is formed below the bonding pad electrode layer and includes a wiring layer region connected only to the substrate-side contact. Or the protective element according to claim 1.
は、複数のコンタクト列からなることを特徴とする請求
項１乃至１２のいずれか１項に記載の保護素子。14. The protection element according to claim 1, wherein the bonding pad-side contact includes a plurality of contact rows.
域の拡散層がすべて前記ボンディングパッド電極層の下
方に形成されていることを特徴とする請求項１乃至１４
のいずれか１項に記載の保護素子。15. The semiconductor device according to claim 1, wherein all of the diffusion layers in the protection element region formed on the surface of the substrate are formed below the bonding pad electrode layer.
The protection element according to any one of the above.
的にボンディングされない外部電極用パッド電極層であ
ることを特徴とする請求項１乃至１４のいずれか１項に
記載の保護素子。16. The protection device according to claim 1, wherein the bonding pad electrode layer is a pad electrode layer for an external electrode that is not mechanically bonded.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10302868A JP2000133775A (en) | 1998-10-23 | 1998-10-23 | Protection device |
| TW088118359A TW471154B (en) | 1998-10-23 | 1999-10-21 | Robust bonding pad structure for integrated circuit chips |
| KR1019990046183A KR20000029274A (en) | 1998-10-23 | 1999-10-23 | Robust bonding pad structure for integrated circuit chips |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10302868A JP2000133775A (en) | 1998-10-23 | 1998-10-23 | Protection device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000133775A true JP2000133775A (en) | 2000-05-12 |
Family
ID=17914078
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10302868A Pending JP2000133775A (en) | 1998-10-23 | 1998-10-23 | Protection device |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JP2000133775A (en) |
| KR (1) | KR20000029274A (en) |
| TW (1) | TW471154B (en) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001358302A (en) * | 2000-06-14 | 2001-12-26 | Nec Microsystems Ltd | Semiconductor device |
| KR100393220B1 (en) * | 2001-03-23 | 2003-07-31 | 삼성전자주식회사 | Semiconductor devices for ESD protection |
| JP2010010200A (en) * | 2008-06-24 | 2010-01-14 | Oki Semiconductor Co Ltd | Method for manufacturing semiconductor apparatus |
| US8861159B2 (en) | 2010-11-03 | 2014-10-14 | Samsung Electronics Co., Ltd. | Semiconductor device and systems including the same |
| US9299693B2 (en) | 2012-12-04 | 2016-03-29 | Samsung Electronics Co., Ltd. | Electrostatic discharge protection device |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5149674A (en) * | 1991-06-17 | 1992-09-22 | Motorola, Inc. | Method for making a planar multi-layer metal bonding pad |
| JPH06196525A (en) * | 1992-12-24 | 1994-07-15 | Kawasaki Steel Corp | Structure of bonding pad |
| US5652689A (en) * | 1994-08-29 | 1997-07-29 | United Microelectronics Corporation | ESD protection circuit located under protected bonding pad |
| JPH08213422A (en) * | 1995-02-07 | 1996-08-20 | Mitsubishi Electric Corp | Semiconductor device and bonding pad structure thereof |
| US5700735A (en) * | 1996-08-22 | 1997-12-23 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of forming bond pad structure for the via plug process |
| JPH10199925A (en) * | 1997-01-06 | 1998-07-31 | Sony Corp | Semiconductor device and manufacturing method thereof |
| KR100267105B1 (en) * | 1997-12-09 | 2000-11-01 | 윤종용 | Semiconductor device with multi-layer pad and manufacturing method |
-
1998
- 1998-10-23 JP JP10302868A patent/JP2000133775A/en active Pending
-
1999
- 1999-10-21 TW TW088118359A patent/TW471154B/en active
- 1999-10-23 KR KR1019990046183A patent/KR20000029274A/en active IP Right Grant
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001358302A (en) * | 2000-06-14 | 2001-12-26 | Nec Microsystems Ltd | Semiconductor device |
| JP4746734B2 (en) * | 2000-06-14 | 2011-08-10 | ルネサスエレクトロニクス株式会社 | Semiconductor device |
| KR100393220B1 (en) * | 2001-03-23 | 2003-07-31 | 삼성전자주식회사 | Semiconductor devices for ESD protection |
| JP2010010200A (en) * | 2008-06-24 | 2010-01-14 | Oki Semiconductor Co Ltd | Method for manufacturing semiconductor apparatus |
| US8861159B2 (en) | 2010-11-03 | 2014-10-14 | Samsung Electronics Co., Ltd. | Semiconductor device and systems including the same |
| US9299693B2 (en) | 2012-12-04 | 2016-03-29 | Samsung Electronics Co., Ltd. | Electrostatic discharge protection device |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20000029274A (en) | 2000-05-25 |
| TW471154B (en) | 2002-01-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7038280B2 (en) | Integrated circuit bond pad structures and methods of making | |
| US5548134A (en) | Device for the protection of an integrated circuit against electrostatic discharges | |
| US5521783A (en) | Electrostatic discharge protection circuit | |
| KR910009355B1 (en) | Input protective circuit for mos semiconductor device | |
| JPH02119262A (en) | Semiconductor device | |
| US5336908A (en) | Input EDS protection circuit | |
| JP2004336032A (en) | Structure of integrated circuit for conducting electrostatic discharge energy | |
| JP2003124336A (en) | Esd protective device for cmos output stage | |
| US8076748B2 (en) | Semiconductor device | |
| JP3102391B2 (en) | Semiconductor integrated circuit | |
| JP3459308B2 (en) | ESD input protection device | |
| JP2000133775A (en) | Protection device | |
| US6388851B1 (en) | Electronic discharge protection of integrated circuits | |
| US6288884B1 (en) | MOS buffer immun to ESD damage | |
| JPH09181267A (en) | Esd protective circuit | |
| JP2611639B2 (en) | Semiconductor device | |
| JP3211871B2 (en) | I / O protection circuit | |
| US6452252B1 (en) | Semiconductor device | |
| US20230290771A1 (en) | Electro-static discharge protection devices having a low trigger voltage | |
| JPH0821630B2 (en) | Semiconductor device | |
| US20020074608A1 (en) | Protection circuit and semiconductor device | |
| US7606012B2 (en) | Semiconductor device and designing method for the same | |
| JPH0629466A (en) | Semiconductor integrated circuit | |
| JP3157377B2 (en) | Semiconductor device | |
| JPH0818007A (en) | Semiconductor device |