JP2000105736A - Ｐｃｉバスのためのストリ―ミング・メモリ・コントロ―ラ - Google Patents
Ｐｃｉバスのためのストリ―ミング・メモリ・コントロ―ラInfo
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- JP2000105736A JP2000105736A JP11232113A JP23211399A JP2000105736A JP 2000105736 A JP2000105736 A JP 2000105736A JP 11232113 A JP11232113 A JP 11232113A JP 23211399 A JP23211399 A JP 23211399A JP 2000105736 A JP2000105736 A JP 2000105736A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
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- General Engineering & Computer Science (AREA)
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- Multi Processors (AREA)
- Record Information Processing For Printing (AREA)
- Bus Control (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】
【課題】 高速プリンタを駆動する標準PCIデータバス
構成を修正して、より高いデータ転送速度を可能にする
ことである。 【解決手段】 ＰＣＩバス（１０）を有するシステムに
おいて、多数のコピーの場合に、コンピュータ（１４）
から多数のＩ／Ｏデバイス（１３）へデータをより高速
度で転送することができるように，追加のメモリ（２
０）がバス（１０）に取り付けられている。追加のメモ
リ（２０）は、それぞれがＩ／Ｏデバイスに関連付けら
れた多数のＤＭＡチャンネルを有している。Ｉ／Ｏデバ
イス（１３）によって要求された１コピーは通常のコン
ピュータＦＩＦＯ速度でメモリへ転送される。その後
は、そのデータの多数のコピーをより高いデータバス速
度でメモリからＩ／Ｏデバイス（１３）へ転送すること
ができる。
構成を修正して、より高いデータ転送速度を可能にする
ことである。 【解決手段】 ＰＣＩバス（１０）を有するシステムに
おいて、多数のコピーの場合に、コンピュータ（１４）
から多数のＩ／Ｏデバイス（１３）へデータをより高速
度で転送することができるように，追加のメモリ（２
０）がバス（１０）に取り付けられている。追加のメモ
リ（２０）は、それぞれがＩ／Ｏデバイスに関連付けら
れた多数のＤＭＡチャンネルを有している。Ｉ／Ｏデバ
イス（１３）によって要求された１コピーは通常のコン
ピュータＦＩＦＯ速度でメモリへ転送される。その後
は、そのデータの多数のコピーをより高いデータバス速
度でメモリからＩ／Ｏデバイス（１３）へ転送すること
ができる。
Description
【０００１】
【産業上の利用分野】本発明は、主ＣＰＵメモリとプリ
ンタに接続されたＩ／Ｏポートとの間で仲介として仕事
をするようにバス上に追加のバスメモリとそのＩ／Ｏを
設けることによって、より高いデータ転送速度を可能に
するため、高速プリンタを駆動する標準ＰＣＩデータバ
ス構成を修正することに関する。
ンタに接続されたＩ／Ｏポートとの間で仲介として仕事
をするようにバス上に追加のバスメモリとそのＩ／Ｏを
設けることによって、より高いデータ転送速度を可能に
するため、高速プリンタを駆動する標準ＰＣＩデータバ
ス構成を修正することに関する。
【０００２】
【従来の技術】工業規格ＰＣＩ(Personal Computer Int
erconnection)バスは、コンピュータをシステム内の他
のアプリケーション・ボードに接続することができる。
コンピュータは数ある中でもＣＰＵ、主メモリ、および
キャッシュを含んでおり、これらはすべてＦＩＦＯから
成るインタフェース・チップによってバスに接続されて
おり、既製の標準コンポーネントである。ＰＣＩバス上
の任意のコンポーネントから主メモリへの「ポスト書込
み(post write)」転送の場合、コンポーネントは、デー
タを書き込むことになっているアドレスを通知（ポス
ト）し、そしてデータをＦＩＦＯにロードする。コンポ
ーネントは、そのあと、データが最後に主メモリにＤＭ
Ａロードされると仮定して、別の活動を続けることがで
きる。「読取り(read)」または「プリフェッチ(pre-fet
ch)」の場合、コンポーネントは最初にメモリ内のアド
レス（そこから必ずデータが来る）を指定し、その後Ｆ
ＩＦＯからデータを入手できるまで待たなければならな
い。処理を迅速化するために、「プリフェッチ」の場
合、もしどんなデータをコンポーネントが必要とするか
をコンピュータが知っていれば、前もってＦＩＦＯにロ
ードすることができる。
erconnection)バスは、コンピュータをシステム内の他
のアプリケーション・ボードに接続することができる。
コンピュータは数ある中でもＣＰＵ、主メモリ、および
キャッシュを含んでおり、これらはすべてＦＩＦＯから
成るインタフェース・チップによってバスに接続されて
おり、既製の標準コンポーネントである。ＰＣＩバス上
の任意のコンポーネントから主メモリへの「ポスト書込
み(post write)」転送の場合、コンポーネントは、デー
タを書き込むことになっているアドレスを通知（ポス
ト）し、そしてデータをＦＩＦＯにロードする。コンポ
ーネントは、そのあと、データが最後に主メモリにＤＭ
Ａロードされると仮定して、別の活動を続けることがで
きる。「読取り(read)」または「プリフェッチ(pre-fet
ch)」の場合、コンポーネントは最初にメモリ内のアド
レス（そこから必ずデータが来る）を指定し、その後Ｆ
ＩＦＯからデータを入手できるまで待たなければならな
い。処理を迅速化するために、「プリフェッチ」の場
合、もしどんなデータをコンポーネントが必要とするか
をコンピュータが知っていれば、前もってＦＩＦＯにロ
ードすることができる。
【０００３】
【発明が解決しようとする課題】４つの色分解を印刷す
る高速カラープリンタを駆動するには、コンピュータの
主メモリからインタフェース・チップ内のＦＩＦＯレジ
スタを通してプリンタへデータを高い転送速度で移送す
る４個のＩ／Ｏポートがなければならない。ＣＰＵおよ
びメモリプロトコルによって作られたコマンド要求と一
緒に、この単一ＦＩＦＯはスループットを制限する。各
プリンタ色分解ごとに追加のＦＩＦＯを持つようにチッ
プセットを修正できるであろうが、コンピュータのチッ
プセット全体は工業規格品であるから、チップセットの
修正は選択肢にはならない。従って、課題はより高いデ
ータスループットを可能にするためシステムをどのよう
に修正するかである。
る高速カラープリンタを駆動するには、コンピュータの
主メモリからインタフェース・チップ内のＦＩＦＯレジ
スタを通してプリンタへデータを高い転送速度で移送す
る４個のＩ／Ｏポートがなければならない。ＣＰＵおよ
びメモリプロトコルによって作られたコマンド要求と一
緒に、この単一ＦＩＦＯはスループットを制限する。各
プリンタ色分解ごとに追加のＦＩＦＯを持つようにチッ
プセットを修正できるであろうが、コンピュータのチッ
プセット全体は工業規格品であるから、チップセットの
修正は選択肢にはならない。従って、課題はより高いデ
ータスループットを可能にするためシステムをどのよう
に修正するかである。
【０００４】
【課題を解決しようとする手段】解決案は、バス上に追
加のメモリ・サブシステムとそのＰＣＩマスタ(Ｉ／Ｏ)
を設置して、最初にドキュメントをＣＰＵの主メモリか
ら追加メモリ・サブシステムへより低いＦＩＦＯ速度で
転送し、次にドキュメントをＰＣＩバス上のメモリ・サ
ブシステムからプリンタのＩ／Ｏポートへより高いバス
速度で転送する方法である。
加のメモリ・サブシステムとそのＰＣＩマスタ(Ｉ／Ｏ)
を設置して、最初にドキュメントをＣＰＵの主メモリか
ら追加メモリ・サブシステムへより低いＦＩＦＯ速度で
転送し、次にドキュメントをＰＣＩバス上のメモリ・サ
ブシステムからプリンタのＩ／Ｏポートへより高いバス
速度で転送する方法である。
【０００５】もちろん、２つのケースにおいて、コンピ
ュータのメモリから全ドキュメントを転送する時間はＦ
ＩＦＯの速度によって制限されるので、このケースで
は、システムにメモリ・サブシステムを追加する利点は
ないように見える。しかし、これが本当なのは、最初の
コピーについてだけである。もしコンピュータがコピー
を２枚以上作成しようとしていれば、追加の各コピーに
ついては、転送はより高速のバス経路に沿ってメモリ・
サブシステムからプリンタ・ポートまでだけであるか
ら、必要な時間ははるかに短い。
ュータのメモリから全ドキュメントを転送する時間はＦ
ＩＦＯの速度によって制限されるので、このケースで
は、システムにメモリ・サブシステムを追加する利点は
ないように見える。しかし、これが本当なのは、最初の
コピーについてだけである。もしコンピュータがコピー
を２枚以上作成しようとしていれば、追加の各コピーに
ついては、転送はより高速のバス経路に沿ってメモリ・
サブシステムからプリンタ・ポートまでだけであるか
ら、必要な時間ははるかに短い。
【０００６】実際には、プリンタが現ドキュメントの追
加のコピーを作成しようとしている時や、コンピュータ
がほかに使われてないない時は、いつでもコンピュータ
は次のドキュメントをメモリ・サブシステムにローディ
ングすることができる。従って、ドキュメントのすべて
のコピーはメモリ・サブシステムからＰＣＩバスを通し
てプリンタによってたえず受け取られているので、プリ
ンタが必要とする時にデータを実時間で提供することが
できる。
加のコピーを作成しようとしている時や、コンピュータ
がほかに使われてないない時は、いつでもコンピュータ
は次のドキュメントをメモリ・サブシステムにローディ
ングすることができる。従って、ドキュメントのすべて
のコピーはメモリ・サブシステムからＰＣＩバスを通し
てプリンタによってたえず受け取られているので、プリ
ンタが必要とする時にデータを実時間で提供することが
できる。
【０００７】
【発明の実施の形態】図１は、ＰＣＩバス１０に接続さ
れたときのすべてのコンポーネントの配置を示す。工業
規格コンピュータ１１は、ＣＰＵ、主メモリ、およびＦ
ＩＦＯを備えており，１個のチップまたはチップセット
で作られている。その他の典型的なコンポーネント、た
とえばディスクＩ／Ｏ１２がバスに接続されている。こ
れらのコンポーネントはマスタまたはスレーブと考える
ことができる。マスタは読取りおよび書込みのときメモ
リアドレスを常に知っているが、スレーブはそうでな
い。従って、スレーブはメモリ内の開始アドレスで始ま
る大量のデータを要求し、かつそれを正しい順序で得る
ことを期待しているであろう。マスタは、データブロッ
クにアクセスし、それらを伝送し、データが正しい順序
で伝送されるようにメモリアドレスを常に知っている。
４つのプリンタＩ／Ｏカード１３（各色分解について１
つ）はマスタ・コンポーネントであり、図示のようにバ
スとプリンタ１４に直接取り付けられている。
れたときのすべてのコンポーネントの配置を示す。工業
規格コンピュータ１１は、ＣＰＵ、主メモリ、およびＦ
ＩＦＯを備えており，１個のチップまたはチップセット
で作られている。その他の典型的なコンポーネント、た
とえばディスクＩ／Ｏ１２がバスに接続されている。こ
れらのコンポーネントはマスタまたはスレーブと考える
ことができる。マスタは読取りおよび書込みのときメモ
リアドレスを常に知っているが、スレーブはそうでな
い。従って、スレーブはメモリ内の開始アドレスで始ま
る大量のデータを要求し、かつそれを正しい順序で得る
ことを期待しているであろう。マスタは、データブロッ
クにアクセスし、それらを伝送し、データが正しい順序
で伝送されるようにメモリアドレスを常に知っている。
４つのプリンタＩ／Ｏカード１３（各色分解について１
つ）はマスタ・コンポーネントであり、図示のようにバ
スとプリンタ１４に直接取り付けられている。
【０００８】これらの標準コンポーネントのほかに、多
数のＦＩＦＯ２３をもつＰＣＩバスマスタ２４を介して
メモリ・サブシステム２０がバス１０に接続されてい
る。ＦＩＦＯ２３はこの例では８個であり、そのうちの
４個は４個のプリンタＩ／Ｏカード１３の専用であり、
スレーブ・コンポーネントである。プリンタＩ／Ｏがデ
ータをメモリ・サブシステム２０に書き込むことになっ
ている時、プリンタＩ／Ｏはメモリ・サブシステムの開
始メモリロケーションを指定し、データブロックをＦＩ
ＦＯ内に置く。Ｉ／Ｏは、その後、データがメモリ・サ
ブシステムへＤＭＡ転送されている間、自由に何かほか
の事をすることができる。同様に、Ｉ／Ｏがデータを受
け取る必要がある時、Ｉ／Ｏはデータブロックのアドレ
スを送信し、データがＦＩＦＯにロードされるまで待つ
であろう。その後、データはＦＩＦＯからＩ／Ｏへバー
ストモードで送信される。メモリ・サブシステム２０と
ＦＩＦＯ２３は内部バス２２によって接続されている。
数のＦＩＦＯ２３をもつＰＣＩバスマスタ２４を介して
メモリ・サブシステム２０がバス１０に接続されてい
る。ＦＩＦＯ２３はこの例では８個であり、そのうちの
４個は４個のプリンタＩ／Ｏカード１３の専用であり、
スレーブ・コンポーネントである。プリンタＩ／Ｏがデ
ータをメモリ・サブシステム２０に書き込むことになっ
ている時、プリンタＩ／Ｏはメモリ・サブシステムの開
始メモリロケーションを指定し、データブロックをＦＩ
ＦＯ内に置く。Ｉ／Ｏは、その後、データがメモリ・サ
ブシステムへＤＭＡ転送されている間、自由に何かほか
の事をすることができる。同様に、Ｉ／Ｏがデータを受
け取る必要がある時、Ｉ／Ｏはデータブロックのアドレ
スを送信し、データがＦＩＦＯにロードされるまで待つ
であろう。その後、データはＦＩＦＯからＩ／Ｏへバー
ストモードで送信される。メモリ・サブシステム２０と
ＦＩＦＯ２３は内部バス２２によって接続されている。
【０００９】もしＰＣＩバスマスタ２４が状態、または
ある別の種類の情報にアクセスしようとしていれば、そ
れはワード、ハーフワード、またはバイトのランダム読
取りであり、それはバーストモードでないであろう。も
し状態情報が幾つかのワードから成る、より大きな量で
あれば、バーストモードを使用することができる。これ
はバーストランダムアクセスと呼ぶことにする。もし情
報が印刷しなければならないビデオデータであれば、そ
れは一般に大きな量であり、連続データの形をしている
であろう。バーストモードは当然のことと思われる。
ある別の種類の情報にアクセスしようとしていれば、そ
れはワード、ハーフワード、またはバイトのランダム読
取りであり、それはバーストモードでないであろう。も
し状態情報が幾つかのワードから成る、より大きな量で
あれば、バーストモードを使用することができる。これ
はバーストランダムアクセスと呼ぶことにする。もし情
報が印刷しなければならないビデオデータであれば、そ
れは一般に大きな量であり、連続データの形をしている
であろう。バーストモードは当然のことと思われる。
【００１０】図１の例の場合、データの８つの高速スト
リームが使用可能にされる。データストリームは、メモ
リ・サブシステムにデータを格納するＰＣＩ書込みスト
リームと、メモリ・サブシステムからデータを読み取る
ＰＣＩ読取りストリームとして定義される。データスト
リームは、転送方向（ＰＣＩ書込みまたは読取りストリ
ーム）、５１２〜４Ｍバイトのレンジ、および開始アド
レスによって定義される。連続データは当然のことと思
われる。従って、現アドレスビットはＦＩＦＯ２３によ
って保持される。実施は、さらに、プラグアンドプレイ
のためＰＣＩ構成メモリを必要とするであろう。実施は
ＰＣＩ specification rev.2.x 以降に従うであろう。
リームが使用可能にされる。データストリームは、メモ
リ・サブシステムにデータを格納するＰＣＩ書込みスト
リームと、メモリ・サブシステムからデータを読み取る
ＰＣＩ読取りストリームとして定義される。データスト
リームは、転送方向（ＰＣＩ書込みまたは読取りストリ
ーム）、５１２〜４Ｍバイトのレンジ、および開始アド
レスによって定義される。連続データは当然のことと思
われる。従って、現アドレスビットはＦＩＦＯ２３によ
って保持される。実施は、さらに、プラグアンドプレイ
のためＰＣＩ構成メモリを必要とするであろう。実施は
ＰＣＩ specification rev.2.x 以降に従うであろう。
【００１１】データ検査の追加形式として、ＰＣＩバス
マスタは、各プリンタＩ／Ｏカード１３へ／から伝送す
ることができるデータとして内部にメモリ・サブシステ
ム内のアドレス・レンジが格納されているＰＣＩアドレ
スレンジ比較器２５を備えている。転送が許される前
に、各アドレスは方向とロケーションについて検査され
る。
マスタは、各プリンタＩ／Ｏカード１３へ／から伝送す
ることができるデータとして内部にメモリ・サブシステ
ム内のアドレス・レンジが格納されているＰＣＩアドレ
スレンジ比較器２５を備えている。転送が許される前
に、各アドレスは方向とロケーションについて検査され
る。
【００１２】以下、本発明をより詳細に説明する。ＰＣＩ書込みストリーム ＰＣＩバスマスタがメモリ・サブシステムにバースト書
込みを行う時、 ａ． ＰＣＩアドレスは８つのレンジのアドレスと比較
され、アドレスと方向がプログラムしたものと同じであ
るかどうか判断される。 ｂ． データは、ストリームＦＩＦＯの中にバッファさ
れる。すなわち、すべての書込みは通知（ポスト）され
る。しかし、ＰＣＩアドレスは、バッファされない。 ｃ． 例外ケース もしＰＣＩバーストの始めにＦＩＦＯが一杯であれば、
ＰＣＩイニシエータへ再試行サイクルが出されるであろ
う。切断肯定応答(Disconnect acknowledge)も同様に使
用できるであろうが、ＰＣＩバスマスタは同じアドレス
を繰り返すであろうと思われる。もしＰＣＩバースト書
込みの途中にＦＩＦＯが一杯になれば、Target-Not-Rea
dyまたは切断肯定応答が出されるであろう。もしチップ
によってTarget-Not-Readyが出されたならば、メモリ書
込みが起動され、一定のデータがＦＩＦＯから動かされ
るまで、全ＰＣＩバスはホールド状態にあるであろう。
もし切断肯定応答が出されたならば、ＰＣＩバスマスタ
はＰＣＩバスを解除し、後に前のように同じアドレスを
繰り返すであろう。 ｄ． たいてい、メモリ書込みはより遅い時間に行われ
るであろう。そしてメモリ書込みはＰＣＩ転送から切り
離される。
込みを行う時、 ａ． ＰＣＩアドレスは８つのレンジのアドレスと比較
され、アドレスと方向がプログラムしたものと同じであ
るかどうか判断される。 ｂ． データは、ストリームＦＩＦＯの中にバッファさ
れる。すなわち、すべての書込みは通知（ポスト）され
る。しかし、ＰＣＩアドレスは、バッファされない。 ｃ． 例外ケース もしＰＣＩバーストの始めにＦＩＦＯが一杯であれば、
ＰＣＩイニシエータへ再試行サイクルが出されるであろ
う。切断肯定応答(Disconnect acknowledge)も同様に使
用できるであろうが、ＰＣＩバスマスタは同じアドレス
を繰り返すであろうと思われる。もしＰＣＩバースト書
込みの途中にＦＩＦＯが一杯になれば、Target-Not-Rea
dyまたは切断肯定応答が出されるであろう。もしチップ
によってTarget-Not-Readyが出されたならば、メモリ書
込みが起動され、一定のデータがＦＩＦＯから動かされ
るまで、全ＰＣＩバスはホールド状態にあるであろう。
もし切断肯定応答が出されたならば、ＰＣＩバスマスタ
はＰＣＩバスを解除し、後に前のように同じアドレスを
繰り返すであろう。 ｄ． たいてい、メモリ書込みはより遅い時間に行われ
るであろう。そしてメモリ書込みはＰＣＩ転送から切り
離される。
【００１３】２つのストリームは、アドレスレンジが同
じでも、方向が異なることがあると考えられるので、ア
ドレスと一緒に方向も検査される。
じでも、方向が異なることがあると考えられるので、ア
ドレスと一緒に方向も検査される。
【００１４】ＰＣＩ読取りストリーム すべての読取りストリームデータはプリフェッチ(prefe
tch)される。プリフェッチ操作は、内部ＦＩＦＯがスペ
ースをもつ限り、起きるであろう。ＰＣＩバスマスタが
メモリ・サブシステムに対しバースト読取りを行う時、 ａ． ＰＣＩアドレスは８つのレンジのアドレスと比較
され、アドレスと方向がプログラムしたものと同じであ
るかどうか判断される。 ｂ． データは、たいてい、それまでにストリームＦＩ
ＦＯ内で入手できるであろう。そしてバースト読取りは
ＰＣＩバス上で最大速度で起きるであろう。 ｃ．例外ケース もしＦＩＦＯが空であれば、再試行サイクルがＰＣＩイ
ニシエータへ出されるであろう。切断肯定応答も同様に
使用できるであろうが、ＰＣＩマスタは同じアドレスを
繰り返すであろうと思われる。もしＰＣＩバースト読取
りの途中にＦＩＦＯが空になれば、Target-Not-Readyま
たは切離し肯定応答が出されるであろう。もしチップに
よってTarget-Not-Readyが出されたならば、メモリ読取
りが起動され、一定のデータがＦＩＦＯから動かされる
まで、全ＰＣＩバスはホールド状態にあるであろう。も
し切離し肯定応答が出されたならば、ＰＣＩバスマスタ
はＰＣＩバスを解除し、後に前のように同じアドレスを
繰り返すであろう。 ｄ． たいてい、メモリ読取りはより早い時間に行われ
るであろう。そしてメモリ読取りはＰＣＩ転送から切り
離される。
tch)される。プリフェッチ操作は、内部ＦＩＦＯがスペ
ースをもつ限り、起きるであろう。ＰＣＩバスマスタが
メモリ・サブシステムに対しバースト読取りを行う時、 ａ． ＰＣＩアドレスは８つのレンジのアドレスと比較
され、アドレスと方向がプログラムしたものと同じであ
るかどうか判断される。 ｂ． データは、たいてい、それまでにストリームＦＩ
ＦＯ内で入手できるであろう。そしてバースト読取りは
ＰＣＩバス上で最大速度で起きるであろう。 ｃ．例外ケース もしＦＩＦＯが空であれば、再試行サイクルがＰＣＩイ
ニシエータへ出されるであろう。切断肯定応答も同様に
使用できるであろうが、ＰＣＩマスタは同じアドレスを
繰り返すであろうと思われる。もしＰＣＩバースト読取
りの途中にＦＩＦＯが空になれば、Target-Not-Readyま
たは切離し肯定応答が出されるであろう。もしチップに
よってTarget-Not-Readyが出されたならば、メモリ読取
りが起動され、一定のデータがＦＩＦＯから動かされる
まで、全ＰＣＩバスはホールド状態にあるであろう。も
し切離し肯定応答が出されたならば、ＰＣＩバスマスタ
はＰＣＩバスを解除し、後に前のように同じアドレスを
繰り返すであろう。 ｄ． たいてい、メモリ読取りはより早い時間に行われ
るであろう。そしてメモリ読取りはＰＣＩ転送から切り
離される。
【００１５】プリフェッチはＦＩＦＯの状態に基づいて
おり、ＦＩＦＯが一杯でない限り、メモリ読取りは起き
るであろう。
おり、ＦＩＦＯが一杯でない限り、メモリ読取りは起き
るであろう。
【００１６】ＰＣＩ非ストリームすなわちランダム書込
み ランダムＰＣＩ書込みの場合、ＰＣＩアドレスは８つの
アドレスレンジと比較される。もしイニシエータのアド
レスがアドレスレンジの１つでなく、依然としてメモリ
に割り当てられたレンジ内にあれば、アドレスとデータ
はランダム書込みＦＩＦＯにバッファされる。ＰＣＩラ
ンダム書込みは常に通知（ポスト）される。メモリの書
込みは、ＰＣＩ書込みサイクルとは無関係に、より遅い
時間に起きるであろう。
み ランダムＰＣＩ書込みの場合、ＰＣＩアドレスは８つの
アドレスレンジと比較される。もしイニシエータのアド
レスがアドレスレンジの１つでなく、依然としてメモリ
に割り当てられたレンジ内にあれば、アドレスとデータ
はランダム書込みＦＩＦＯにバッファされる。ＰＣＩラ
ンダム書込みは常に通知（ポスト）される。メモリの書
込みは、ＰＣＩ書込みサイクルとは無関係に、より遅い
時間に起きるであろう。
【００１７】ＰＣＩ非ストリームすなわちランダム読取
り ランダムＰＣＩ読取りの場合、ＰＣＩアドレスは同様に
８つのアドレスレンジおよびメモリの全レンジと比較さ
れる。もしアドレスが８つのアドレスレンジの１つ内に
ないが、このメモリに割り当てられたレンジ内にあれ
ば、メモリサイクルはできるだけ早く開始されるであろ
う。メモリアレイからのデータはランダム読取りＦＩＦ
Ｏの中に書き込まれ、直ちにＰＣＩバスへ送られるであ
ろう。常にプリフェッチされるストリーム読取りと違っ
て、どのランダム読取りもプリフェッチされない。メモ
リからのランダム読取りデータを待ちながら、チップ
は、ＰＣＩ再試行肯定応答（その場合、ＰＣＩバスマス
タはバスを解除し、後に同じアドレスを繰り返すであろ
う)、またはＰＣＩ“Target-not-Ready”（その場合、
ＰＣＩバスマスタは待ち、ＰＣＩバスをキープするであ
ろう）を出すことができる。
り ランダムＰＣＩ読取りの場合、ＰＣＩアドレスは同様に
８つのアドレスレンジおよびメモリの全レンジと比較さ
れる。もしアドレスが８つのアドレスレンジの１つ内に
ないが、このメモリに割り当てられたレンジ内にあれ
ば、メモリサイクルはできるだけ早く開始されるであろ
う。メモリアレイからのデータはランダム読取りＦＩＦ
Ｏの中に書き込まれ、直ちにＰＣＩバスへ送られるであ
ろう。常にプリフェッチされるストリーム読取りと違っ
て、どのランダム読取りもプリフェッチされない。メモ
リからのランダム読取りデータを待ちながら、チップ
は、ＰＣＩ再試行肯定応答（その場合、ＰＣＩバスマス
タはバスを解除し、後に同じアドレスを繰り返すであろ
う)、またはＰＣＩ“Target-not-Ready”（その場合、
ＰＣＩバスマスタは待ち、ＰＣＩバスをキープするであ
ろう）を出すことができる。
【００１８】非線型すなわちブロック転送モード 少なくとも２つのストリームはこの能力を持っているで
あろう。ブロック転送モードは、データが３２バイト×
３２バイトの正方形または３２バイト×１６バイトの長
方形など、ブロックの形をしているモードである。この
形式のデータは一定の像形成機能、たとえば回転、また
はJPEG圧縮、等に必要である。
あろう。ブロック転送モードは、データが３２バイト×
３２バイトの正方形または３２バイト×１６バイトの長
方形など、ブロックの形をしているモードである。この
形式のデータは一定の像形成機能、たとえば回転、また
はJPEG圧縮、等に必要である。
【００１９】ブロックのサイズ（長さと幅）はプログラ
ム可能である。暗黙的に、形状（正方形または長方形）
はプログラムされた長さと幅で定義される。
ム可能である。暗黙的に、形状（正方形または長方形）
はプログラムされた長さと幅で定義される。
【００２０】もしＰＣＩ書込みストリームに対しブロッ
クモードがプログラムされれば、入力データは走査線形
であり、メモリのコンテンツはブロック形である。読取
りストリームは非変換としてプログラムしなければなら
ない。
クモードがプログラムされれば、入力データは走査線形
であり、メモリのコンテンツはブロック形である。読取
りストリームは非変換としてプログラムしなければなら
ない。
【００２１】もしＰＣＩ読取りストリームに対しブロッ
クモードがプログラムされれば、メモリのコンテンツは
走査線形であり、読取りデータはブロック形である。読
取りストリーム・チャンネルは非変換としてプログラム
しなければならない。
クモードがプログラムされれば、メモリのコンテンツは
走査線形であり、読取りデータはブロック形である。読
取りストリーム・チャンネルは非変換としてプログラム
しなければならない。
【００２２】ＣＣＢフェッチ 連鎖制御ブロック(ＣＣＢ)は、ストリーム・チャンネル
を機能させるために必要な制御語である。ＣＣＢは、送
信元アドレス、宛名アドレス、方向（ストリームの読取
り、または書込み）、転送カウント、パケットサイズ、
等を含んでいる。この情報は、チップが通知（ポスト）
された書込みを実行する、またはストリーム読取りデー
タをプリフェッチするために必要である。
を機能させるために必要な制御語である。ＣＣＢは、送
信元アドレス、宛名アドレス、方向（ストリームの読取
り、または書込み）、転送カウント、パケットサイズ、
等を含んでいる。この情報は、チップが通知（ポスト）
された書込みを実行する、またはストリーム読取りデー
タをプリフェッチするために必要である。
【００２３】ストリーム・チャンネルの最初のＣＣＢは
常にＰＣＩバスマスタによってセットアップされる。も
しＣＣＢが連鎖としてプログラムされれば、チップは自
動的にＣＣＢをフェッチし、それを実行するであろう。
ＣＣＢはＰＣＩバスマスタによって既にメモリ・サブシ
ステムに保存されていたと想定される。ＣＣＢは前に定
義したＰＣＩランダム書込みアクセスによってメモリに
書込まれる。
常にＰＣＩバスマスタによってセットアップされる。も
しＣＣＢが連鎖としてプログラムされれば、チップは自
動的にＣＣＢをフェッチし、それを実行するであろう。
ＣＣＢはＰＣＩバスマスタによって既にメモリ・サブシ
ステムに保存されていたと想定される。ＣＣＢは前に定
義したＰＣＩランダム書込みアクセスによってメモリに
書込まれる。
【００２４】ＣＣＢは、さらに、休止することができ
る。すなわち、その実行はＰＣＩバスマスタによってセ
ット可能な制御ビットの状態によって決まる。
る。すなわち、その実行はＰＣＩバスマスタによってセ
ット可能な制御ビットの状態によって決まる。
【００２５】ＣＣＢの連鎖／休止はXSB1およびXPC1チッ
プにおいて実施される。
プにおいて実施される。
【００２６】インテリジェント・メモリ・コントローラ インテリジェント・メモリ・コントローラは以下の仕事
を実行する。ランダムＰＣＩ書込みおよび／または読取
りの８つのストリームのサービスに関する要求と８つの
ＣＣＢフェッチ要求とを調停すること、およびＤＲＡＭ
とインタフェースして、 −通知（ポスト）されたＰＣＩ書込みＦＩＦＯからメモ
リにデータ（ページモード）をバースト書込みするこ
と、 −ＰＣＩ読取りストリームＦＩＦＯのためデータ（ペー
ジモード）をバースト読取りすること、すなわちデータ
をプリフェッチすること、 −ＰＣＩランダムメモリアクセスのためデータをランダ
ム書込みまたは読取りすること、 −８つのストリームのＣＣＢフェッチ要求のため固定バ
ースト読取りをすること、 −メモリをリフレッシュすること(Cas-before-Ras)。
を実行する。ランダムＰＣＩ書込みおよび／または読取
りの８つのストリームのサービスに関する要求と８つの
ＣＣＢフェッチ要求とを調停すること、およびＤＲＡＭ
とインタフェースして、 −通知（ポスト）されたＰＣＩ書込みＦＩＦＯからメモ
リにデータ（ページモード）をバースト書込みするこ
と、 −ＰＣＩ読取りストリームＦＩＦＯのためデータ（ペー
ジモード）をバースト読取りすること、すなわちデータ
をプリフェッチすること、 −ＰＣＩランダムメモリアクセスのためデータをランダ
ム書込みまたは読取りすること、 −８つのストリームのＣＣＢフェッチ要求のため固定バ
ースト読取りをすること、 −メモリをリフレッシュすること(Cas-before-Ras)。
【００２７】要求の調停（リクエストのアービトレーシ
ョン） アービテータ２４は、 −８つのストリームＦＩＦＯからの８つの要求（これら
の要求はＰＣＩ読取りストリームＦＩＦＯのためのＦＩ
ＦＯNotFull、またはＰＣＩ書込みストリームＦＩＦＯ
のためのＦＩＦＯNotEmptyである）、 −ランダムＰＣＩ読取りの要求、 −ランダムＰＣＩ書込みＦＩＦＯのＦＩＦＯNotEmpty、 −８つのＣＣＢフェッチ要求、 −ＤＲＡＭのリフレッシュ、 を入力として受け取る。
ョン） アービテータ２４は、 −８つのストリームＦＩＦＯからの８つの要求（これら
の要求はＰＣＩ読取りストリームＦＩＦＯのためのＦＩ
ＦＯNotFull、またはＰＣＩ書込みストリームＦＩＦＯ
のためのＦＩＦＯNotEmptyである）、 −ランダムＰＣＩ読取りの要求、 −ランダムＰＣＩ書込みＦＩＦＯのＦＩＦＯNotEmpty、 −８つのＣＣＢフェッチ要求、 −ＤＲＡＭのリフレッシュ、 を入力として受け取る。
【００２８】調停の優先順位は次の通りである。 −ＤＲＡＭリフレッシュ要求（最高の優先順位） −ペンディング中のランダムＰＣＩ読取り −ＰＣＩ読取りストリームＦＩＦＯのＦＩＦＯNotFull −ペンディング中のランダムＰＣＩ書込み −ＰＣＩ書込みストリームＦＩＦＯのＦＩＦＯNotEmpty −８つのストリームＦＩＦＯからの８つのＣＣＢフェッ
チ要求
チ要求
【００２９】ＤＲＡＭコントローラ ａ． ＤＲＡＭ転送型 −関連するすべてのストリームについて、ＤＲＡＭは、
チップによって保持されたより低いアドレスビットを用
いてページモードでアクセスされる。データはストリー
ムＦＩＦＯに格納され、またはそこから読み取られる。 −ＣＣＢフェッチは、固定４語バースト読取りであり、
データはＣＣＢスタティックＲＡＭに格納される。 −RASは、アクティブに維持され、次のアクセスの横列
アドレスが前のそれと異なる場合にだけ非アクティブに
される。 −ＤＲＡＭコントローラは、インタリーブド・バンク
（少なくとも２つのバンク）のほかに、非インタリーブ
ド・バンクを取り扱うことができるであろう。
チップによって保持されたより低いアドレスビットを用
いてページモードでアクセスされる。データはストリー
ムＦＩＦＯに格納され、またはそこから読み取られる。 −ＣＣＢフェッチは、固定４語バースト読取りであり、
データはＣＣＢスタティックＲＡＭに格納される。 −RASは、アクティブに維持され、次のアクセスの横列
アドレスが前のそれと異なる場合にだけ非アクティブに
される。 −ＤＲＡＭコントローラは、インタリーブド・バンク
（少なくとも２つのバンク）のほかに、非インタリーブ
ド・バンクを取り扱うことができるであろう。
【００３０】ｂ． ＤＲＡＭ物理的インタフェース −ＤＲＡＭコントローラは、幾つかの形式のＤＲＡＭた
とえば通常のＤＲＡＭ、EDO ＤＲＡＭ、同期ＤＲＡＭと
直接インタフェースできなければならない。ＤＲＡＭの
型はリセット後にプログラムできる。 −ＤＲＡＭテクノロジーは、さらに、２５６Kビット、
１Mビット、４Mビット、または１６MビットのＤＲＡＭ
を使用できるようにプログラムできる。 −ＤＲＡＭインタフェース幅は最小限３２ビットでなけ
ればならない。
とえば通常のＤＲＡＭ、EDO ＤＲＡＭ、同期ＤＲＡＭと
直接インタフェースできなければならない。ＤＲＡＭの
型はリセット後にプログラムできる。 −ＤＲＡＭテクノロジーは、さらに、２５６Kビット、
１Mビット、４Mビット、または１６MビットのＤＲＡＭ
を使用できるようにプログラムできる。 −ＤＲＡＭインタフェース幅は最小限３２ビットでなけ
ればならない。
【００３１】ランダム動作対ストリーム動作 通常のＰＣＩ活動において、ＣＰＵはストリーム中のデ
ータにランダムにアクセスすることができる。解決しな
ければならない問題が２つある。すなわち、 １）ランダムアクセスとストリームアクセスをどのよう
に区別するか ２）同じデータがランダムにアクセスされている時、こ
のチップに対し内部のストリーミングＦＩＦＯの１つに
そのデータがある場合のデータの一貫性(dataconsisten
cy)
ータにランダムにアクセスすることができる。解決しな
ければならない問題が２つある。すなわち、 １）ランダムアクセスとストリームアクセスをどのよう
に区別するか ２）同じデータがランダムにアクセスされている時、こ
のチップに対し内部のストリーミングＦＩＦＯの１つに
そのデータがある場合のデータの一貫性(dataconsisten
cy)
【００３２】１．ストリームアクセスとランダムアクセ
スの区別 ランダムアクセスとストリームアクセスを区別する幾つ
かの方法がある。たとえば、 −制限： ランダムアクセスは、アクティブなストリー
ム・エリアには許されない。メモリ領域に／から転送中
のデータが存在する時、ストリームはアクティブであ
る。それらのアクティブエリアへのどのアクセスもスト
リームアクセスとみなされる。 −メモリマッピング： チップが取り扱うメモリ空間は
２つのエリア（ストリームアクセスのためのエリアと、
ランダムアクセスのためのエリア）に分けられる。 １ａ．制限による区別 ＣＰＵはデータにアクセスするだけ、または転送が完了
した時ストリーミングデータ転送の状態を問い合わせる
だけにすべきである。
スの区別 ランダムアクセスとストリームアクセスを区別する幾つ
かの方法がある。たとえば、 −制限： ランダムアクセスは、アクティブなストリー
ム・エリアには許されない。メモリ領域に／から転送中
のデータが存在する時、ストリームはアクティブであ
る。それらのアクティブエリアへのどのアクセスもスト
リームアクセスとみなされる。 −メモリマッピング： チップが取り扱うメモリ空間は
２つのエリア（ストリームアクセスのためのエリアと、
ランダムアクセスのためのエリア）に分けられる。 １ａ．制限による区別 ＣＰＵはデータにアクセスするだけ、または転送が完了
した時ストリーミングデータ転送の状態を問い合わせる
だけにすべきである。
【００３３】ストリームアドレスレンジと動作の状態
（完了、進行中、等）はチップから入手できる。従っ
て、ＣＰＵはストリームデータにアクセスする前に、ス
トリームチャンネルの状態を検査する必要がある。
（完了、進行中、等）はチップから入手できる。従っ
て、ＣＰＵはストリームデータにアクセスする前に、ス
トリームチャンネルの状態を検査する必要がある。
【００３４】制限は、そのほかに、ＣＰＵがチップの内
部ＦＩＦＯ内にあるデータに一時的にアクセスしている
時のデータの一貫性の問題を解決するであろう。
部ＦＩＦＯ内にあるデータに一時的にアクセスしている
時のデータの一貫性の問題を解決するであろう。
【００３５】ストリームＦＩＦＯの８つのレンジ内に現
在ないデータへのどのアクセスもランダムとみなされ
る。この状態は内部アドレス比較器によって容易に検出
できるであろう。
在ないデータへのどのアクセスもランダムとみなされ
る。この状態は内部アドレス比較器によって容易に検出
できるであろう。
【００３６】もし書込みアドレスがランダムとして検出
されれば、すなわち８つのレンジの１つ内になければ、
書込みデータはランダム書込みＦＩＦＯに通知（ポス
ト）されるであろう。そして、メモリの書込みは、要求
の調停後、起きるであろう。
されれば、すなわち８つのレンジの１つ内になければ、
書込みデータはランダム書込みＦＩＦＯに通知（ポス
ト）されるであろう。そして、メモリの書込みは、要求
の調停後、起きるであろう。
【００３７】もし読取りアドレスが８つのレンジの１つ
内になければ、すなわちランダムとして検出されれば、
２つの可能性がある。すなわち、 ａ． ランダムプリフェッチ読取りの場合、チップは再
試行または切断肯定応答を出し、そしてできるだけ早く
必要なデータをランダム読取りＦＩＦＯに送り込むであ
ろう。 ｂ． 非プリフェッチ読取りの場合、チップはTarget-N
on-Readyを出し、そしてＰＣＩマスタはＤＲＡＭからメ
モリ読取りデータが読み取られるまで待たなければなら
ないであろう。
内になければ、すなわちランダムとして検出されれば、
２つの可能性がある。すなわち、 ａ． ランダムプリフェッチ読取りの場合、チップは再
試行または切断肯定応答を出し、そしてできるだけ早く
必要なデータをランダム読取りＦＩＦＯに送り込むであ
ろう。 ｂ． 非プリフェッチ読取りの場合、チップはTarget-N
on-Readyを出し、そしてＰＣＩマスタはＤＲＡＭからメ
モリ読取りデータが読み取られるまで待たなければなら
ないであろう。
【００３８】もしランダム読取りまたは書込みアドレス
が８つのストリームアドレスレンジの１つ内に入れば、
チップはそのアクセスをストリームとみなすであろう。
そして、データがＦＩＦＯから配達されるであろう。
が８つのストリームアドレスレンジの１つ内に入れば、
チップはそのアクセスをストリームとみなすであろう。
そして、データがＦＩＦＯから配達されるであろう。
【００３９】１ｂ． アドレスマッピングによる区別 この方法においては、最上位アドレスビットを使用して
ストリームアクセスとランダム/IOアクセスとを区別で
きるであろう。実際には、全ＰＣＩメモリ空間は２つの
空間（ストリーミング・データのための空間と、IOすな
わちランダムアクセスのための空間）に分けられる。
ストリームアクセスとランダム/IOアクセスとを区別で
きるであろう。実際には、全ＰＣＩメモリ空間は２つの
空間（ストリーミング・データのための空間と、IOすな
わちランダムアクセスのための空間）に分けられる。
【００４０】データの一貫性 ＰＣＩバスマスタがランダムにメモリにアクセスするこ
とができる時、もしソフトウェアに関して制限がなけれ
ば、データの一貫性を解決しなければならない。２つの
主なケースが存在する。すなわち、 Ａ． 現在８つのストリームＦＩＦＯの１つに同じアド
レスのデータをもつランダムアクセス Ｂ． 現在ランダム読取り書込みＦＩＦＯの１つに同じ
アドレスのデータをもつストリーミングサイクル
とができる時、もしソフトウェアに関して制限がなけれ
ば、データの一貫性を解決しなければならない。２つの
主なケースが存在する。すなわち、 Ａ． 現在８つのストリームＦＩＦＯの１つに同じアド
レスのデータをもつランダムアクセス Ｂ． 現在ランダム読取り書込みＦＩＦＯの１つに同じ
アドレスのデータをもつストリーミングサイクル
【００４１】決められたアドレスが８つのレンジの１つ
にあるか、または８つのストリームＦＩＦＯの１つにあ
るかは、チップのアドレス比較ブロックが容易に検出す
ることができる。
にあるか、または８つのストリームＦＩＦＯの１つにあ
るかは、チップのアドレス比較ブロックが容易に検出す
ることができる。
【００４２】以下のケースが扱われるであろう。 Ａ． 既にストリームＦＩＦＯ内にある同じデータを用
いたランダムアクセス １． 既に以下のＦＩＦＯ内にあるデータへのＰＣＩ単
一ランダム書込みアクセス −ストリーム読取りＦＩＦＯ −ストリーム書込みＦＩＦＯ −ストリーム読取りＦＩＦＯとストリーム書込みＦＩＦ
Ｏの両方 ２． 既に以下のＦＩＦＯ内にあるデータへのＰＣＩ単
一ランダム読取りアクセス −ストリーム読取りＦＩＦＯ −ストリーム書込みＦＩＦＯ −ストリーム読取りＦＩＦＯとストリーム書込みＦＩＦ
Ｏの両方 ３． 既に以下のＦＩＦＯ内にあるデータへのＰＣＩバ
ースト・ランダム書込みアクセス −ストリーム読取りＦＩＦＯ −ストリーム書込みＦＩＦＯ −ストリーム読取りＦＩＦＯとストリーム書込みＦＩＦ
Ｏの両方 ４． 既に以下のＦＩＦＯ内にあるデータへのＰＣＩバ
ースト・ランダム読取りアクセス −ストリーム読取りＦＩＦＯ −ストリーム書込みＦＩＦＯ −ストリーム読取りＦＩＦＯとストリーム書込みＦＩＦ
Ｏの両方 Ｂ． 既にランダムＦＩＦＯにある同じデータを用いた
ストリームアクセス １． 既に以下のＦＩＦＯ内のデータへのＰＣＩストリ
ームランダム書込みアクセス −ストリーム読取りＦＩＦＯ −ストリーム書込みＦＩＦＯ −ストリーム読取りＦＩＦＯとストリーム書込みＦＩＦ
Ｏの両方 ２． 既に以下のＦＩＦＯ内にあるデータへのＰＣＩス
トリームランダム読取りアクセス −ストリーム読取りＦＩＦＯ −ストリーム書込みＦＩＦＯ −ストリーム読取りＦＩＦＯとストリーム書込みＦＩＦ
Ｏの両方
いたランダムアクセス １． 既に以下のＦＩＦＯ内にあるデータへのＰＣＩ単
一ランダム書込みアクセス −ストリーム読取りＦＩＦＯ −ストリーム書込みＦＩＦＯ −ストリーム読取りＦＩＦＯとストリーム書込みＦＩＦ
Ｏの両方 ２． 既に以下のＦＩＦＯ内にあるデータへのＰＣＩ単
一ランダム読取りアクセス −ストリーム読取りＦＩＦＯ −ストリーム書込みＦＩＦＯ −ストリーム読取りＦＩＦＯとストリーム書込みＦＩＦ
Ｏの両方 ３． 既に以下のＦＩＦＯ内にあるデータへのＰＣＩバ
ースト・ランダム書込みアクセス −ストリーム読取りＦＩＦＯ −ストリーム書込みＦＩＦＯ −ストリーム読取りＦＩＦＯとストリーム書込みＦＩＦ
Ｏの両方 ４． 既に以下のＦＩＦＯ内にあるデータへのＰＣＩバ
ースト・ランダム読取りアクセス −ストリーム読取りＦＩＦＯ −ストリーム書込みＦＩＦＯ −ストリーム読取りＦＩＦＯとストリーム書込みＦＩＦ
Ｏの両方 Ｂ． 既にランダムＦＩＦＯにある同じデータを用いた
ストリームアクセス １． 既に以下のＦＩＦＯ内のデータへのＰＣＩストリ
ームランダム書込みアクセス −ストリーム読取りＦＩＦＯ −ストリーム書込みＦＩＦＯ −ストリーム読取りＦＩＦＯとストリーム書込みＦＩＦ
Ｏの両方 ２． 既に以下のＦＩＦＯ内にあるデータへのＰＣＩス
トリームランダム読取りアクセス −ストリーム読取りＦＩＦＯ −ストリーム書込みＦＩＦＯ −ストリーム読取りＦＩＦＯとストリーム書込みＦＩＦ
Ｏの両方
【００４３】Ａ． 既にストリームＦＩＦＯ内にあるデ
ータを用いたランダムアクセス ａ． ＰＣＩ単一（非バースト）ランダム書込みアクセ
ス もしランダムアドレスがヒット(hit)であれば、同じア
ドレスに対応するデータが１またはそれ以上のストリー
ムＦＩＦＯ内に存在する。幾つかのケースが存在する。
すなわち、 −もし同じデータがさらにストリーム読取りＦＩＦＯ内
にあれば、ストリーム読取りＦＩＦＯ内のデータは更新
され、そしてＰＣＩ書込みデータはランダム書込みＦＩ
ＦＯに通知（ポスト）されるであろう。 −もし同じデータがさらにストリーム書込みＦＩＦＯ内
にあれば、ストリーム書込みＦＩＦＯ内のデータは更新
され、そしてメモリへの書込み操作は取り消される。更
新はいずれにせよ後に書込みストリームによって行われ
るであろう。 −もし同じデータがさらにストリーム読取りＦＩＦＯと
ストリーム書込みＦＩＦＯの両方の中にあれば、両方の
ＦＩＦＯ内のデータは更新され、そしてＰＣＩ書込みに
対応するメモリ書込みは取り消される。メモリデータは
いずれにせよ後にＰＣＩストリーム書込みによって更新
されるであろう。
ータを用いたランダムアクセス ａ． ＰＣＩ単一（非バースト）ランダム書込みアクセ
ス もしランダムアドレスがヒット(hit)であれば、同じア
ドレスに対応するデータが１またはそれ以上のストリー
ムＦＩＦＯ内に存在する。幾つかのケースが存在する。
すなわち、 −もし同じデータがさらにストリーム読取りＦＩＦＯ内
にあれば、ストリーム読取りＦＩＦＯ内のデータは更新
され、そしてＰＣＩ書込みデータはランダム書込みＦＩ
ＦＯに通知（ポスト）されるであろう。 −もし同じデータがさらにストリーム書込みＦＩＦＯ内
にあれば、ストリーム書込みＦＩＦＯ内のデータは更新
され、そしてメモリへの書込み操作は取り消される。更
新はいずれにせよ後に書込みストリームによって行われ
るであろう。 −もし同じデータがさらにストリーム読取りＦＩＦＯと
ストリーム書込みＦＩＦＯの両方の中にあれば、両方の
ＦＩＦＯ内のデータは更新され、そしてＰＣＩ書込みに
対応するメモリ書込みは取り消される。メモリデータは
いずれにせよ後にＰＣＩストリーム書込みによって更新
されるであろう。
【００４４】注： もしランダム書込みＦＩＦＯが１つ
以上の通知（ポスト）された書込みを受け取ることが可
能であれば、そしてもし同じアドレスに対する連続する
書込みと読取りが存在すれば、データの読取りが最新版
であることを保証することはできない。
以上の通知（ポスト）された書込みを受け取ることが可
能であれば、そしてもし同じアドレスに対する連続する
書込みと読取りが存在すれば、データの読取りが最新版
であることを保証することはできない。
【００４５】ランダム書込みＦＩＦＯはただ１つのラン
ダム書込みが通知（ポスト）されるように実施すること
ができるであろう。そしてソフトウェアは、同じロケー
ションに対しランダム読取りを行う前に、通知（ポス
ト）されたランダム書込みが実行されることを確かめる
であろう。
ダム書込みが通知（ポスト）されるように実施すること
ができるであろう。そしてソフトウェアは、同じロケー
ションに対しランダム読取りを行う前に、通知（ポス
ト）されたランダム書込みが実行されることを確かめる
であろう。
【００４６】ｂ． ＰＣＩバーストランダム書込みアク
セス もしランダムアドレスが「ヒット」であれば、同じアド
レスに対応するデータが１つまたはそれ以上のストリー
ムＦＩＦＯ内に存在する。２つの主なケースが存在す
る。すなわち、 （ｉ） バーストデータはストリームＦＩＦＯ内に完全
に入っている。すなわち、 −もし同じパケットデータがさらにストリーム読取りＦ
ＩＦＯ内にあれば、ストリーム読取りＦＩＦＯ内のデー
タパケットは更新され、そしてバーストＰＣＩ書込みデ
ータはランダム書込みＦＩＦＯに通知（ポスト）される
であろう。 −もし同じパケットデータがさらにストリーム書込みＦ
ＩＦＯ内にあれば、ストリーム書込みＦＩＦＯ内のパケ
ットデータは更新され、そしてメモリへの書込み操作は
取り消される。更新はいずれにせよ後に書込みストリー
ムによって行われるであろう。 −もし同じパケットデータがさらにストリーム読取りＦ
ＩＦＯとストリーム書込みＦＩＦＯの両方にあれば、両
方のＦＩＦＯ内のパケットデータは更新され、ＰＣＩ書
込みに対応するメモリ書込みは取り消される。メモリデ
ータはいずれにせよ後にＰＣＩストリーム書込みによっ
て更新されるであろう。
セス もしランダムアドレスが「ヒット」であれば、同じアド
レスに対応するデータが１つまたはそれ以上のストリー
ムＦＩＦＯ内に存在する。２つの主なケースが存在す
る。すなわち、 （ｉ） バーストデータはストリームＦＩＦＯ内に完全
に入っている。すなわち、 −もし同じパケットデータがさらにストリーム読取りＦ
ＩＦＯ内にあれば、ストリーム読取りＦＩＦＯ内のデー
タパケットは更新され、そしてバーストＰＣＩ書込みデ
ータはランダム書込みＦＩＦＯに通知（ポスト）される
であろう。 −もし同じパケットデータがさらにストリーム書込みＦ
ＩＦＯ内にあれば、ストリーム書込みＦＩＦＯ内のパケ
ットデータは更新され、そしてメモリへの書込み操作は
取り消される。更新はいずれにせよ後に書込みストリー
ムによって行われるであろう。 −もし同じパケットデータがさらにストリーム読取りＦ
ＩＦＯとストリーム書込みＦＩＦＯの両方にあれば、両
方のＦＩＦＯ内のパケットデータは更新され、ＰＣＩ書
込みに対応するメモリ書込みは取り消される。メモリデ
ータはいずれにせよ後にＰＣＩストリーム書込みによっ
て更新されるであろう。
【００４７】注： もしランダム書込みＦＩＦＯが１つ
以上の通知（ポスト）された書込みを受け取ることが可
能であれは、そしてもし同じアドレスに対する連続する
書込みと読取りが存在すれば、データの読取りが最新版
であることを保証することはできない。
以上の通知（ポスト）された書込みを受け取ることが可
能であれは、そしてもし同じアドレスに対する連続する
書込みと読取りが存在すれば、データの読取りが最新版
であることを保証することはできない。
【００４８】ランダム書込みＦＩＦＯはただ１つのラン
ダム書込みが通知（ポスト）されるように実施すること
ができるであろう。そしてソフトウェアは同じロケーシ
ョンに対するランダム読取りを行う前に、通知（ポス
ト）されたランダム書込みが実施されることを確かめる
であろう。
ダム書込みが通知（ポスト）されるように実施すること
ができるであろう。そしてソフトウェアは同じロケーシ
ョンに対するランダム読取りを行う前に、通知（ポス
ト）されたランダム書込みが実施されることを確かめる
であろう。
【００４９】（ii） バーストデータは一部がストリ
ームＦＩＦＯの中に入っており、一部がストリームＦＩ
ＦＯの外側に入っている。すなわち、 −もし「ヒット」パケットデータがさらにストリーム読
取りＦＩＦＯ内にあれば、ストリーム読取りＦＩＦＯ内
のパケットとオーバーラップしている部分が更新され、
そして全バーストがランダム書込みＦＩＦＯに通知（ポ
スト）されるであろう。 −もしパケットデータがさらにストリーム書込みＦＩＦ
Ｏ内にあれば，ストリーム読取りＦＩＦＯ内のパケット
とオーバーラップしている部分が更新され、そして全バ
ーストがランダム書込みＦＩＦＯに通知（ポスト）され
るであろう。メモリ書込みサイクルは前のケースのよう
に取り消されない。 −もしパケットデータがさらにストリーム読取りＦＩＦ
Ｏとストリーム書込みＦＩＦＯの両方にあれば、２つの
ＦＩＦＯ内のパケットとオーバーラップしている部分が
更新され、そして全バーストがランダム書込みＦＩＦＯ
に通知（ポスト）されるであろう。メモリ書込みサイク
ルは前のケースのように取り消されない。
ームＦＩＦＯの中に入っており、一部がストリームＦＩ
ＦＯの外側に入っている。すなわち、 −もし「ヒット」パケットデータがさらにストリーム読
取りＦＩＦＯ内にあれば、ストリーム読取りＦＩＦＯ内
のパケットとオーバーラップしている部分が更新され、
そして全バーストがランダム書込みＦＩＦＯに通知（ポ
スト）されるであろう。 −もしパケットデータがさらにストリーム書込みＦＩＦ
Ｏ内にあれば，ストリーム読取りＦＩＦＯ内のパケット
とオーバーラップしている部分が更新され、そして全バ
ーストがランダム書込みＦＩＦＯに通知（ポスト）され
るであろう。メモリ書込みサイクルは前のケースのよう
に取り消されない。 −もしパケットデータがさらにストリーム読取りＦＩＦ
Ｏとストリーム書込みＦＩＦＯの両方にあれば、２つの
ＦＩＦＯ内のパケットとオーバーラップしている部分が
更新され、そして全バーストがランダム書込みＦＩＦＯ
に通知（ポスト）されるであろう。メモリ書込みサイク
ルは前のケースのように取り消されない。
【００５０】ｃ． ＰＣＩ単一（非バースト）ランダム
読取りアクセス もしランダムアドレスが「ヒット」であれば、同じアド
レスに対応するデータが１つまたはそれ以上のストリー
ムＦＩＦＯ内に存在する。幾つかのケースが存在する。
すなわち、 −もしデータアドレスがストリーム読取りＦＩＦＯ上の
「ヒット」であれば、データはストリーム読取りＦＩＦ
Ｏの１つにある。そのデータはストリーム読取りＦＩＦ
Ｏからランダム読取りＦＩＦＯへ「コピー」され、ＰＣ
Ｉランダム読取りはランダム読取りＦＩＦＯから進行す
る。ＤＲＡＭ操作は必要ない。 −もしデータアドレスがストリーム書込みＦＩＦＯ上の
「ヒット」であれば、データはストリーム書込みＦＩＦ
Ｏからランダム読取りＦＩＦＯへ「コピー」され、ＰＣ
Ｉランダム読取りはランダム読取りＦＩＦＯから進行す
る。ＤＲＡＭ動作は必要ない。 −もし同じデータがさらにストリーム読取りＦＩＦＯの
１つとストリーム書込みＦＩＦＯの１つの両方にあれ
ば、このケースは起きないはずである。すなわち，もし
データが読取りと書込みストリームの両方の中にあれ
ば、ストリームはオーバーラップしている。すなわち、
データは同じメモリ空間に書き込まれ、そして読み取ら
れる。もしこのケースが検出されれば、エラー割込みを
生じさせることができるであろう。
読取りアクセス もしランダムアドレスが「ヒット」であれば、同じアド
レスに対応するデータが１つまたはそれ以上のストリー
ムＦＩＦＯ内に存在する。幾つかのケースが存在する。
すなわち、 −もしデータアドレスがストリーム読取りＦＩＦＯ上の
「ヒット」であれば、データはストリーム読取りＦＩＦ
Ｏの１つにある。そのデータはストリーム読取りＦＩＦ
Ｏからランダム読取りＦＩＦＯへ「コピー」され、ＰＣ
Ｉランダム読取りはランダム読取りＦＩＦＯから進行す
る。ＤＲＡＭ操作は必要ない。 −もしデータアドレスがストリーム書込みＦＩＦＯ上の
「ヒット」であれば、データはストリーム書込みＦＩＦ
Ｏからランダム読取りＦＩＦＯへ「コピー」され、ＰＣ
Ｉランダム読取りはランダム読取りＦＩＦＯから進行す
る。ＤＲＡＭ動作は必要ない。 −もし同じデータがさらにストリーム読取りＦＩＦＯの
１つとストリーム書込みＦＩＦＯの１つの両方にあれ
ば、このケースは起きないはずである。すなわち，もし
データが読取りと書込みストリームの両方の中にあれ
ば、ストリームはオーバーラップしている。すなわち、
データは同じメモリ空間に書き込まれ、そして読み取ら
れる。もしこのケースが検出されれば、エラー割込みを
生じさせることができるであろう。
【００５１】ｄ． ＰＣＩバーストランダム読取りアク
セス もしランダムアドレスが「ヒット」であれば、同じアド
レスに対応するデータが１つまたはそれ以上のストリー
ムＦＩＦＯ内にに存在する。２つの主なケースが存在す
る。すなわち、 （ｉ） バーストデータはストリームＦＩＦＯの中に完
全に含まれている。すなわち、 −もし同じパケットデータがさらにストリーム読取りＦ
ＩＦＯ内にあれば、オーバーラップしている部分はスト
リーム読取りＦＩＦＯからランダム読取りＦＩＦＯへコ
ピーされ、そしてバーストの残部はメモリから読み取ら
れるであろう。ＰＣＩ読取りデータは、データがストリ
ームＦＩＦＯの中に動かされた後すぐに、ＰＣＩバスマ
スタへ配達することができる。そして同時にメモリ読取
りが開始される(ASAP)。もし読み取られたデータパケッ
トの非オーバーラップ部分がメモリから遅れていれば
（ちょうどよい時にランダム読取りＦＩＦＯの中にフェ
ッチさせられない）、すべてのデータがフェッチされる
まで、チップはTarget-not-Readyを出すであろう。 −もし同じパケットデータがさらにストリーム書込みＦ
ＩＦＯ内にあれば、オーバーラップしている部分はスト
リーム書込みＦＩＦＯからランダム読取りＦＩＦＯへコ
ピーされる。ＰＣＩランダムバースト読取りは直ちに開
始することができる。そして同時にメモリ読取りサイク
ルはできるだけ早く開始される。もし読み取られたデー
タパケットの非オーバーラップ部分がメモリから遅れて
いれば（ちょうどよい時にランダム読取りＦＩＦＯの中
にフェッチさせられない）、すべてのデータがフェッチ
されるまで、チップはTarget-not-Readyを出すであろ
う。 −もし同じパケットデータがさらにストリーム読取りＦ
ＩＦＯとストリーム書込みＦＩＦＯの両方にあれば、ス
トリーム書込みＦＩＦＯ内のパケットデータは更新さ
れ、そしてＰＣＩ書込みに対応するメモリ書込みが取り
消される。メモリデータはいずれにせよ後にＰＣＩスト
リーム書込みによって更新されるであろう。
セス もしランダムアドレスが「ヒット」であれば、同じアド
レスに対応するデータが１つまたはそれ以上のストリー
ムＦＩＦＯ内にに存在する。２つの主なケースが存在す
る。すなわち、 （ｉ） バーストデータはストリームＦＩＦＯの中に完
全に含まれている。すなわち、 −もし同じパケットデータがさらにストリーム読取りＦ
ＩＦＯ内にあれば、オーバーラップしている部分はスト
リーム読取りＦＩＦＯからランダム読取りＦＩＦＯへコ
ピーされ、そしてバーストの残部はメモリから読み取ら
れるであろう。ＰＣＩ読取りデータは、データがストリ
ームＦＩＦＯの中に動かされた後すぐに、ＰＣＩバスマ
スタへ配達することができる。そして同時にメモリ読取
りが開始される(ASAP)。もし読み取られたデータパケッ
トの非オーバーラップ部分がメモリから遅れていれば
（ちょうどよい時にランダム読取りＦＩＦＯの中にフェ
ッチさせられない）、すべてのデータがフェッチされる
まで、チップはTarget-not-Readyを出すであろう。 −もし同じパケットデータがさらにストリーム書込みＦ
ＩＦＯ内にあれば、オーバーラップしている部分はスト
リーム書込みＦＩＦＯからランダム読取りＦＩＦＯへコ
ピーされる。ＰＣＩランダムバースト読取りは直ちに開
始することができる。そして同時にメモリ読取りサイク
ルはできるだけ早く開始される。もし読み取られたデー
タパケットの非オーバーラップ部分がメモリから遅れて
いれば（ちょうどよい時にランダム読取りＦＩＦＯの中
にフェッチさせられない）、すべてのデータがフェッチ
されるまで、チップはTarget-not-Readyを出すであろ
う。 −もし同じパケットデータがさらにストリーム読取りＦ
ＩＦＯとストリーム書込みＦＩＦＯの両方にあれば、ス
トリーム書込みＦＩＦＯ内のパケットデータは更新さ
れ、そしてＰＣＩ書込みに対応するメモリ書込みが取り
消される。メモリデータはいずれにせよ後にＰＣＩスト
リーム書込みによって更新されるであろう。
【００５２】Ｂ． 既にランダムＦＩＦＯ内にあるデー
タを用いたストリームアクセス ａ． ＰＣＩストリーム書込みサイクル もしストリーム書込みアドレスが「ヒット」であれば、
同じアドレスに対応するデータが２つのランダムＦＩＦ
Ｏの一方または両方に存在している。ストリームのケー
スの場合、アドレス上のヒットは、ストリームデータが
既にメモリからチップの中にフェッチされている時だけ
起きる。幾つかのサブケースが存在する。すなわち、 −もし同じデータがさらにランダム読取りＦＩＦＯ内に
あれば、メモリからストリーム書込みＦＩＦＯにフェッ
チされたばかりのデータは更新され、そしてＰＣＩスト
リーム書込みはいつものとおりに処理されるであろう。 −もし同じデータがさらにランダム書込みＦＩＦＯ内に
あれば、ランダムＦＩＦＯ内に存在しているデータは暗
黙的にメモリ内のデータよりも新しい。従って，ストリ
ームデータはメモリからストリームＦＩＦＯの中にフェ
ッチされ、そのあとランダム書込みＦＩＦＯからのデー
タを用いて更新される。 −もし同じデータがさらにストリーム読取りＦＩＦＯと
ストリーム書込みＦＩＦＯの両方にあれば、両ＦＩＦＯ
内のデータは更新され、そしてＰＣＩストリーム書込み
はいつものとおりに処理されるであろう。
タを用いたストリームアクセス ａ． ＰＣＩストリーム書込みサイクル もしストリーム書込みアドレスが「ヒット」であれば、
同じアドレスに対応するデータが２つのランダムＦＩＦ
Ｏの一方または両方に存在している。ストリームのケー
スの場合、アドレス上のヒットは、ストリームデータが
既にメモリからチップの中にフェッチされている時だけ
起きる。幾つかのサブケースが存在する。すなわち、 −もし同じデータがさらにランダム読取りＦＩＦＯ内に
あれば、メモリからストリーム書込みＦＩＦＯにフェッ
チされたばかりのデータは更新され、そしてＰＣＩスト
リーム書込みはいつものとおりに処理されるであろう。 −もし同じデータがさらにランダム書込みＦＩＦＯ内に
あれば、ランダムＦＩＦＯ内に存在しているデータは暗
黙的にメモリ内のデータよりも新しい。従って，ストリ
ームデータはメモリからストリームＦＩＦＯの中にフェ
ッチされ、そのあとランダム書込みＦＩＦＯからのデー
タを用いて更新される。 −もし同じデータがさらにストリーム読取りＦＩＦＯと
ストリーム書込みＦＩＦＯの両方にあれば、両ＦＩＦＯ
内のデータは更新され、そしてＰＣＩストリーム書込み
はいつものとおりに処理されるであろう。
【００５３】ｂ． ＰＣＩストリーム読取りサイクル もしストリーム読取りアドレスが「ヒット」であれば、
同じアドレスに対応するデータが２つのランダムＦＩＦ
Ｏの一方または両方に存在している。ストリームのケー
スの場合、アドレス上のヒットは、ストリームデータが
既にメモリからチップの中にフェッチされている時だけ
起きる。いくつかのサブケースが存在する。すなわち、 −もし同じデータがさらにランダム読取りＦＩＦＯ内に
あれば、ランダムＦＩＦＯ内に存在しているデータは暗
黙的にストリームアクセスによってフェッチされたばか
りのデータよりも古い。従って、ランダムＦＩＦＯ内の
データはストリームアクセスからのデータによって更新
される。両アクセス、すなわちランダムとストリームは
いつものとおりに進行するであろう。 −もし同じデータがさらにランダム書込みＦＩＦＯ内に
あれば、ランダムＦＩＦＯ内に存在しているデータは暗
黙的にメモリ内のデータよりも新しい。従って，ストリ
ームデータはメモリからストリームＦＩＦＯの中にフェ
ッチされ，そのあとランダム書込みＦＩＦＯからのデー
タによって更新される。両アクセス、すなわち１つのラ
ンダム書込みと１つのストリーム読み取りはいつものと
おりに進行するであろう。 −もし同じデータがさらにストリーム読取りＦＩＦＯと
ストリーム書込みＦＩＦＯの両方にあれば、ランダム書
込みＦＩＦＯとランダム読取りＦＩＦＯ内のデータは更
新され、そしてＰＣＩアクセスは、いつものとおりに進
行するであろう。
同じアドレスに対応するデータが２つのランダムＦＩＦ
Ｏの一方または両方に存在している。ストリームのケー
スの場合、アドレス上のヒットは、ストリームデータが
既にメモリからチップの中にフェッチされている時だけ
起きる。いくつかのサブケースが存在する。すなわち、 −もし同じデータがさらにランダム読取りＦＩＦＯ内に
あれば、ランダムＦＩＦＯ内に存在しているデータは暗
黙的にストリームアクセスによってフェッチされたばか
りのデータよりも古い。従って、ランダムＦＩＦＯ内の
データはストリームアクセスからのデータによって更新
される。両アクセス、すなわちランダムとストリームは
いつものとおりに進行するであろう。 −もし同じデータがさらにランダム書込みＦＩＦＯ内に
あれば、ランダムＦＩＦＯ内に存在しているデータは暗
黙的にメモリ内のデータよりも新しい。従って，ストリ
ームデータはメモリからストリームＦＩＦＯの中にフェ
ッチされ，そのあとランダム書込みＦＩＦＯからのデー
タによって更新される。両アクセス、すなわち１つのラ
ンダム書込みと１つのストリーム読み取りはいつものと
おりに進行するであろう。 −もし同じデータがさらにストリーム読取りＦＩＦＯと
ストリーム書込みＦＩＦＯの両方にあれば、ランダム書
込みＦＩＦＯとランダム読取りＦＩＦＯ内のデータは更
新され、そしてＰＣＩアクセスは、いつものとおりに進
行するであろう。
【図１】システムのブロック図である。
１０ ＰＣＩバス １１ コンピュータ １２ ディスクＩ／Ｏ １３ プリンタＩ／Ｏカード １４ プリンタ ２０ メモリサブシステム ２２ 内部バス ２３ ＦＩＦＯ ２４ ＰＣＩバスマスタ ２５ ＰＣＩアドレスレンジ比較器
───────────────────────────────────────────────────── フロントページの続き (72)発明者 オットー スパーバー アメリカ合衆国 カリフォルニア州 92647 ハンティングトン ビーチ ポイ ント ローマ ドライヴ 6051 (72)発明者 カン キュー トラン アメリカ合衆国 カリフォルニア州 92620 アーヴィン ヒルサイド レーン ７ (72)発明者 ディヴィッド ケイ ボーヴァード アメリカ合衆国 カリフォルニア州 91304 ウェスト ヒルズ カンタラ ス トリート 22473
Claims (1)
- 【請求項１】 データバスを使用してコンピュータを複
数のＩ／Ｏ手段へ接続するシステムにおいて、 前記コンピュータと前記Ｉ／Ｏ手段の間でデータを転送
する追加のパスを作り出すように前記バスに接続された
追加のメモリ手段を備えており、 前記追加メモリ手段は、メモリと、多数のＤＭＡチャン
ネルとを備えており、 前記ＤＭＡチャンネルの各々は、前記メモリと前記バス
の間でデータを転送するためデータ格納手段を備えてお
り、 前記データ格納手段の各々は、 ａ．１つのＩ／Ｏ手段に関連付けられており、 ｂ．前記関連づけられたＩ／Ｏ手段によってアクセスさ
れたメモリロケーションのアドレスを計算するように構
成されている ことを特徴とするシステム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/141,398 US6163818A (en) | 1998-08-27 | 1998-08-27 | Streaming memory controller for a PCI bus |
| US09/141398 | 1998-08-27 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000105736A true JP2000105736A (ja) | 2000-04-11 |
Family
ID=22495527
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11232113A Pending JP2000105736A (ja) | 1998-08-27 | 1999-08-19 | Ｐｃｉバスのためのストリ―ミング・メモリ・コントロ―ラ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6163818A (ja) |
| EP (1) | EP0982661B1 (ja) |
| JP (1) | JP2000105736A (ja) |
| DE (1) | DE69928187T2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6515672B1 (en) * | 1999-12-23 | 2003-02-04 | Intel Corporation | Managing prefetching from a data buffer |
| JP2004523837A (ja) * | 2001-02-28 | 2004-08-05 | クロスローズ・システムズ・インコーポレイテッド | Ｓｃｓｉ拡張コピーコマンドの範囲でデータフローを重複させる方法およびシステム |
| JP2005267148A (ja) * | 2004-03-18 | 2005-09-29 | Konica Minolta Business Technologies Inc | メモリ制御装置 |
| CN100557584C (zh) * | 2005-06-09 | 2009-11-04 | Nxp股份有限公司 | 用于对网络和存储器进行耦合的存储器控制器和方法 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5459823A (en) * | 1990-07-05 | 1995-10-17 | Canon Kabushiki Kaisha | Graphics engine for true colour 2D graphics |
| JPH04363746A (ja) * | 1990-07-06 | 1992-12-16 | Nec Corp | Ｄｍａ機能を有するマイクロコンピュータシステム |
| CA2160499A1 (en) * | 1994-11-30 | 1996-05-31 | Patrick Maurice Bland | Bridge between buses in a system having a plurality of buses with different memory addressing capacities and having an arrangement for reallocating memory segments within the system memory map |
| US5590377A (en) * | 1995-06-07 | 1996-12-31 | Ast Research, Inc. | Automatic control of distributed DMAs in a PCI bus system supporting dual ISA buses |
| JP3576647B2 (ja) * | 1995-08-11 | 2004-10-13 | 株式会社東芝 | コンピュータシステム |
| US5768550A (en) * | 1995-11-21 | 1998-06-16 | International Business Machines Corporation | Bus interface logic system |
| US5774680A (en) * | 1995-12-11 | 1998-06-30 | Compaq Computer Corporation | Interfacing direct memory access devices to a non-ISA bus |
| US5884050A (en) * | 1996-06-21 | 1999-03-16 | Digital Equipment Corporation | Mechanism for high bandwidth DMA transfers in a PCI environment |
| US5933654A (en) * | 1996-09-24 | 1999-08-03 | Allen-Bradley Company, Llc | Dynamic buffer fracturing by a DMA controller |
| US5978866A (en) * | 1997-03-10 | 1999-11-02 | Integrated Technology Express, Inc. | Distributed pre-fetch buffer for multiple DMA channel device |
| US6023738A (en) * | 1998-03-30 | 2000-02-08 | Nvidia Corporation | Method and apparatus for accelerating the transfer of graphical images |
-
1998
- 1998-08-27 US US09/141,398 patent/US6163818A/en not_active Expired - Lifetime
-
1999
- 1999-08-19 JP JP11232113A patent/JP2000105736A/ja active Pending
- 1999-08-23 DE DE69928187T patent/DE69928187T2/de not_active Expired - Lifetime
- 1999-08-23 EP EP99306675A patent/EP0982661B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US6163818A (en) | 2000-12-19 |
| DE69928187T2 (de) | 2006-06-01 |
| EP0982661A1 (en) | 2000-03-01 |
| EP0982661B1 (en) | 2005-11-09 |
| DE69928187D1 (de) | 2005-12-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060818 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090706 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20091005 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20091105 |