JP2000091894A - Level converter circuit - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、電圧の異なる２つ
以上の電源を用いる半導体集積回路内において、低電圧
の第１の電源を用いる回路から入力される低振幅信号を
高振幅信号に変換し、高電圧の第２の電源を用いる回路
に出力するレベルコンバータ回路に関する。The present invention relates to a method for converting a low-amplitude signal input from a circuit using a low-voltage first power supply into a high-amplitude signal in a semiconductor integrated circuit using two or more power supplies having different voltages. Further, the present invention relates to a level converter circuit that outputs a signal to a circuit using a high-voltage second power supply.
【０００２】[0002]
【従来の技術】図１は、従来のレベルコンバータ回路
（１）の回路図である。このレベルコンバータ回路
（１）は、入力端子ＩＮに第１の電源ＶＤＤ１（例えば
３．３Ｖ）を用いる回路から低振幅信号が入力される
と、その低振幅信号を高振幅信号に変換し、変換した高
振幅信号を出力端子ＯＵＴから第２の電源ＶＤＤ２（例
えば５．０Ｖ）を用いる回路に出力する。2. Description of the Related Art FIG. 1 is a circuit diagram of a conventional level converter circuit (1). This level converter circuit (1) converts a low-amplitude signal into a high-amplitude signal when a low-amplitude signal is input to the input terminal IN from a circuit using the first power supply VDD1 (for example, 3.3 V). The high-amplitude signal is output from the output terminal OUT to a circuit using the second power supply VDD2 (for example, 5.0 V).
【０００３】図２は、図１に示した従来のレベルコンバ
ータ回路（１）におけるノード１からノード４の電圧波
形図である。入力端子ＩＮに振幅が第１の電源ＶＤＤ１
のレベルの信号が入力され、インバータ２０を構成する
ｐＭＯＳトランジスタＰ３とｎＭＯＳトランジスタＮ３
のゲート（ノード１）に印加される。インバータ２０
は、ノード１の信号を反転して振幅が第１の電源ＶＤＤ
１のレベルの反転信号をノード２へ出力する。FIG. 2 is a voltage waveform diagram of nodes 1 to 4 in the conventional level converter circuit (1) shown in FIG. The input terminal IN has an amplitude of the first power supply VDD1.
, And the pMOS transistor P3 and the nMOS transistor N3
(Node 1). Inverter 20
Inverts the signal at the node 1 and changes the amplitude to the first power supply VDD.
An inverted signal of 1 level is output to node 2.
【０００４】ノード１とノード２の信号は、それぞれｎ
ＭＯＳトランジスタＮ１、ｎＭＯＳトランジスタＮ２の
ゲートに加えられる。一方、ｐＭＯＳトランジスタＰ１
とｐＭＯＳトランジスタＰ２は、それぞれのゲートが互
いに相手側のドレインに接続され、それぞれのドレイン
がｎＭＯＳトランジスタＮ１とｎＭＯＳトランジスタＮ
２のドレインに接続されている。The signals at node 1 and node 2 are respectively n
It is applied to the gates of the MOS transistor N1 and the nMOS transistor N2. On the other hand, the pMOS transistor P1
And the pMOS transistor P2 have their gates connected to the drains on the other side, and their drains are the nMOS transistor N1 and the nMOS transistor N
2 drain.
【０００５】図２に示すように、初期状態でノード１が
Ｈレベル、ノード２がＬレベルとすると、ｎＭＯＳトラ
ンジスタＮ１が導通状態となり、ｎＭＯＳトランジスタ
Ｎ２が非導通状態となる。ｎＭＯＳトランジスタＮ１が
導通状態のためノード４がＬレベルとなっており、ノー
ド４がＬレベルのためｐＭＯＳトランジスタＰ２が導通
状態となっている。そして、ｐＭＯＳトランジスタＰ２
が導通状態のためノード３に接続された出力端子ＯＵＴ
はＨレベルとなっている。なお、出力端子ＯＵＴのＨレ
ベルの電位は第２の電源ＶＤＤ２のレベルである。As shown in FIG. 2, when node 1 is at H level and node 2 is at L level in the initial state, nMOS transistor N1 is turned on and nMOS transistor N2 is turned off. Since the nMOS transistor N1 is conducting, the node 4 is at L level, and since the node 4 is L level, the pMOS transistor P2 is conducting. Then, the pMOS transistor P2
Output terminal OUT connected to node 3 because
Is at the H level. Note that the H-level potential of the output terminal OUT is the level of the second power supply VDD2.
【０００６】今、入力端子ＩＮに信号が入力され、ノー
ド１の電位がＨレベルからＬレベルに変化すると、ノー
ド１の電位がインバータ２０の閾値電位を通過する時間
ｔ１で、ノード２がＬレベルからＨレベルに切り替わ
り、ｎＭＯＳトランジスタＮ１が非導通となり、ｎＭＯ
ＳトランジスタＮ２が導通となる。Now, when a signal is input to the input terminal IN and the potential of the node 1 changes from the H level to the L level, at a time t1 when the potential of the node 1 passes the threshold potential of the inverter 20, the node 2 is set to the L level. To the H level, the nMOS transistor N1 becomes non-conductive, and the
The S transistor N2 becomes conductive.
【０００７】ノード３の電位は、ノード２の電位がｎＭ
ＯＳトランジスタＮ２の閾値電位を通過する時間ｔ２か
ら下降を開始するが、この場合、ｎＭＯＳトランジスタ
Ｎ２は、まだ導通しているｐＭＯＳトランジスタＰ２に
抗してノード３の電位を引き下げる。ノード３の電位が
下がり、時間ｔ３でｐＭＯＳトランジスタＰ１の閾値電
位を通過すると、ｐＭＯＳトランジスタＰ１が導通して
ノード４の電位を第２の電源ＶＤＤ２まで引き上げる。
この時すでにｎＭＯＳトランジスタＮ１は非導通となっ
ているので、ノード４の電位は急速に立ち上がる。ノー
ド４の電位が上がり、時間ｔ４でｐＭＯＳトランジスタ
Ｐ２の閾値電位を通過すると、ｐＭＯＳトランジスタＰ
２が非導通となり、ノード３はグランド電位ＧＮＤに下
がる。この場合、ｔ１からｔ３までの時間が、レベルコ
ンバータ回路（１）の遅延時間ｔｐｄである。The potential at node 3 is nM
The falling starts at time t2 when the threshold voltage of the OS transistor N2 is passed. In this case, the nMOS transistor N2 lowers the potential of the node 3 against the pMOS transistor P2 which is still conducting. When the potential of the node 3 decreases and passes the threshold potential of the pMOS transistor P1 at time t3, the pMOS transistor P1 conducts and raises the potential of the node 4 to the second power supply VDD2.
At this time, since the nMOS transistor N1 has already been turned off, the potential of the node 4 rises rapidly. When the potential of the node 4 rises and passes the threshold potential of the pMOS transistor P2 at time t4, the pMOS transistor P2
2 becomes non-conductive, and the node 3 falls to the ground potential GND. In this case, the time from t1 to t3 is the delay time tpd of the level converter circuit (1).
【０００８】次に、ノード１がＬレベルからＨレベルに
変化すると、ノード１の電位がインバータ２０の閾値電
位を通過する時間ｔ５でノード２がＨレベルから低下を
始め、時間ｔ６を過ぎてＬレベルに切り替わり、ｎＭＯ
ＳトランジスタＮ１が導通となりｎＭＯＳトランジスタ
Ｎ２が非導通となる。ｎＭＯＳトランジスタＮ１はまだ
導通しているｐＭＯＳトランジスタＰ１に抗してノード
４の電位を引き下げる。ノード４の電位が下がり、時間
ｔ７でｐＭＯＳトランジスタＰ２の閾値電位を通過する
と、ｐＭＯＳトランジスタＰ２が導通してノード３の電
位を第２の電源ＶＤＤ２のレベルまで引き上げる。この
時すでにｎＭＯＳトランジスタＮ２は非導通となってい
るので、ノード３の電位は急速に立ち上がる。ノード３
の電位が上がり、時間ｔ８でｐＭＯＳトランジスタＰ１
の閾値電位を通過すると、ｐＭＯＳトランジスタＰ１が
非導通となり、ノード４はグランド電位ＧＮＤに下が
る。以上のとおり、振幅が第１の電源ＶＤＤ１の入力信
号（ノード１）は、振幅が第２の電源ＶＤＤ２の出力信
号（ノード３）に変換される。Next, when the potential of the node 1 changes from the L level to the H level, the node 2 starts to decrease from the H level at time t5 when the potential of the node 1 passes the threshold potential of the inverter 20. Switch to level, nMO
The S transistor N1 becomes conductive and the nMOS transistor N2 becomes non-conductive. The nMOS transistor N1 lowers the potential of the node 4 against the pMOS transistor P1 which is still conducting. When the potential of the node 4 drops and passes the threshold potential of the pMOS transistor P2 at time t7, the pMOS transistor P2 conducts and raises the potential of the node 3 to the level of the second power supply VDD2. At this time, since the nMOS transistor N2 has already been turned off, the potential of the node 3 rises rapidly. Node 3
Of the pMOS transistor P1 at time t8.
, The pMOS transistor P1 becomes non-conductive, and the node 4 falls to the ground potential GND. As described above, the input signal (node 1) of the first power supply VDD1 having the amplitude is converted to the output signal (node 3) of the second power supply VDD2.
【０００９】レベルコンバータ回路（１）のｐＭＯＳト
ランジスタＰ２は、立ち上がりの際に出力端子ＯＵＴに
接続される負荷容量を駆動するために大きな駆動力が必
要であり、ゲート幅を大きく設計する必要がある。ま
た、ｎＭＯＳトランジスタＮ２も出力端子ＯＵＴの引き
下げを行うために、ｐＭＯＳトランジスタＰ２と同様に
ゲート幅を大きくして大きな駆動力を持たせる必要があ
る。ところが、出力端子ＯＵＴの引き下げは、ｎＭＯＳ
トランジスタＮ２により、導通状態のｐＭＯＳトランジ
スタＰ２に抗して行われるため、遅延時間ｔｐｄが大き
くなり、かつ、トランジスタＰ２、Ｎ２に大きな貫通電
流が流れるという問題がある。一方、ノード４側は負荷
容量を駆動しないので、ｐＭＯＳトランジスタＰ１のゲ
ート幅は小さくてもよく、比較的速く引き下げられる。The pMOS transistor P2 of the level converter circuit (1) needs a large driving force to drive a load capacitance connected to the output terminal OUT at the time of rising, and it is necessary to design a large gate width. . Also, in order to lower the output terminal OUT of the nMOS transistor N2, it is necessary to increase the gate width and to provide a large driving force, similarly to the pMOS transistor P2. However, the output terminal OUT is pulled down by nMOS
Since the operation is performed by the transistor N2 against the pMOS transistor P2 in the conductive state, there is a problem that the delay time tpd increases and a large through current flows through the transistors P2 and N2. On the other hand, since the node 4 does not drive the load capacitance, the gate width of the pMOS transistor P1 may be small and is reduced relatively quickly.
【００１０】このように、レベルコンバータ回路（１）
で出力端子ＯＵＴ（ノード３）の電位の引き下げが遅い
のは、ｐＭＯＳトランジスタＰ２が導通状態のままでノ
ード３の電位を引き下げるためである。ｐＭＯＳトラン
ジスタＰ２を速く非導通にさせるには、ノード４の電位
を速く引き上げればよいが、ノード４の電位を引き上げ
るｐＭＯＳトランジスタＰ１は、ノード３の電位が引き
下げられた結果やっと導通する動作であるため、ｐＭＯ
ＳトランジスタＰ１の動作を先行させることはできな
い。Thus, the level converter circuit (1)
The reason why the potential of the output terminal OUT (node 3) is lowered slowly is that the potential of the node 3 is lowered while the pMOS transistor P2 remains conductive. To quickly turn off the pMOS transistor P2, the potential of the node 4 may be quickly increased. However, the pMOS transistor P1 for increasing the potential of the node 4 is an operation in which the potential of the node 3 is reduced and finally turned on. Therefore, pMO
The operation of the S transistor P1 cannot be preceded.
【００１１】図３は、レベルコンバータ回路（１）の問
題点を改良した従来のレベルコンバータ回路（２）の回
路図である。また、図４は、レベルコンバータ回路
（２）のノード１〜４、ノード１０の電圧波形図であ
る。レベルコンバータ回路（２）は、レベルコンバータ
回路（１）のノード２とノード４の間にｎＭＯＳトラン
ジスタＮ４が接続され、ｎＭＯＳトランジスタＮ４を駆
動するインバータＤ１０が追加される。FIG. 3 is a circuit diagram of a conventional level converter circuit (2) in which the problem of the level converter circuit (1) is improved. FIG. 4 is a voltage waveform diagram of nodes 1 to 4 and node 10 of the level converter circuit (2). In the level converter circuit (2), an nMOS transistor N4 is connected between the nodes 2 and 4 of the level converter circuit (1), and an inverter D10 for driving the nMOS transistor N4 is added.
【００１２】インバータＤ１０は第１の電源ＶＤＤ１に
接続されており、ノード２の信号を反転してｎＭＯＳト
ランジスタＮ４のゲートに出力する。ｐＭＯＳトランジ
スタＰ１、Ｐ２、Ｐ３、ｎＭＯＳトランジスタＮ１、Ｎ
２、Ｎ３はレベルコンバータ回路（１）の場合と同様で
ある。The inverter D10 is connected to the first power supply VDD1, inverts the signal at the node 2 and outputs the inverted signal to the gate of the nMOS transistor N4. pMOS transistors P1, P2, P3, nMOS transistors N1, N
2, N3 are the same as in the case of the level converter circuit (1).
【００１３】以下に述べるとおり、レベルコンバータ回
路（２）ではノード２の電位が立ち上がると、ノード３
の電位の変化を待たずｎＭＯＳトランジスタＮ４により
ノード４の電位が、第１の電源ＶＤＤ１からｎＭＯＳト
ランジスタＮ４の閾値電圧ＶＴＨＮ分下がったレベル
（ＶＤＤ１−ＶＴＨＮ）まで引き上げられ、ｐＭＯＳト
ランジスタＰ２が非導通になる動作を速める。As described below, in the level converter circuit (2), when the potential of the node 2 rises,
Without waiting for a change in the potential of the nMOS transistor N4, the potential of the node 4 is raised from the first power supply VDD1 to a level (VDD1-VTHN) lower by the threshold voltage VTHN of the nMOS transistor N4, and the pMOS transistor P2 is turned off. Speed up the movement.
【００１４】図４に示すように、初期状態でノード１が
Ｈレベル、ノード２がＬレベルとすると、ｎＭＯＳトラ
ンジスタＮ１が導通状態で、ｎＭＯＳトランジスタＮ２
が非導通状態である。ノード２がＬレベルのためノード
１０はＨレベルで、ｎＭＯＳトランジスタＮ４は導通状
態である。このため、ノード４はＬレベル、ノード３は
Ｈレベルで電位は第２の電源ＶＤＤ２のレベルである。As shown in FIG. 4, when node 1 is at H level and node 2 is at L level in the initial state, nMOS transistor N1 is conductive and nMOS transistor N2
Are in a non-conductive state. Since node 2 is at L level, node 10 is at H level and nMOS transistor N4 is conductive. Therefore, the node 4 is at the L level, the node 3 is at the H level, and the potential is at the level of the second power supply VDD2.
【００１５】今、入力端子ＩＮに信号が入力され、ノー
ド１の電位がＨレベルからＬレベルに変化すると、ノー
ド１の電位がインバータ２０の閾値電位を通過する時間
ｔ１１で、ノード２の電位がＬレベルからＨレベルに切
り替わり、ｎＭＯＳトランジスタＮ１が非導通となり、
ｎＭＯＳトランジスタＮ２が導通となる。ｎＭＯＳトラ
ンジスタＮ２は、まだ導通しているｐＭＯＳトランジス
タＰ２に抗してノード３の電位を引き下げ始める。この
時点では、ノード１０はインバータＤ１０の遅延により
まだＨレベルであり、ｎＭＯＳトランジスタＮ４が導通
しているため、ノード２の立ち上がりによりノード４も
（ＶＤＤ１−ＶＴＨＮ）までは引き上げられる。Now, when a signal is input to the input terminal IN and the potential of the node 1 changes from the H level to the L level, the potential of the node 2 becomes the potential at the time t11 when the potential of the node 1 passes the threshold potential of the inverter 20. Switching from the L level to the H level, the nMOS transistor N1 becomes non-conductive,
The nMOS transistor N2 becomes conductive. The nMOS transistor N2 starts to lower the potential of the node 3 against the pMOS transistor P2 which is still conducting. At this point, the node 10 is still at the H level due to the delay of the inverter D10, and the nMOS transistor N4 is conducting, so that the node 4 rises to (VDD1−VTHN) when the node 2 rises.
【００１６】ノード３の電位は、ノード２の電位がｎＭ
ＯＳトランジスタＮ２の閾値電位を通過する時間ｔ１２
で下降を始めるが、ノード４の電位が時間ｔ１３でｐＭ
ＯＳトランジスタＰ２の閾値電位を通過すると、ｐＭＯ
ＳトランジスタＰ２が非導通となり、ノード３は速やか
にグランド電位ＧＮＤに下がる。ノード３がＬレベルに
なり、時間ｔ１４でｐＭＯＳトランジスタＰ１の閾値電
位を通過すると、ｐＭＯＳトランジスタＰ１が導通しノ
ード４を第２の電源ＶＤＤ２まで引き上げる。この時ま
でには、ノード１０はＬレベルに切り替わっているた
め、ｎＭＯＳトランジスタＮ４は非導通となっている。
この場合、ｔ１１からｔ１４までの時間が、レベルコン
バータ回路（２）の遅延時間ｔｐｄである。The potential at node 3 is nM.
Time t12 when the threshold voltage of OS transistor N2 is passed
At the time t13, the potential of the node 4 becomes pM at time t13.
When the threshold voltage of the OS transistor P2 is passed, pMO
The S transistor P2 becomes non-conductive, and the node 3 immediately drops to the ground potential GND. When the node 3 becomes L level and passes the threshold potential of the pMOS transistor P1 at time t14, the pMOS transistor P1 becomes conductive and pulls up the node 4 to the second power supply VDD2. By this time, since the node 10 has been switched to the L level, the nMOS transistor N4 is non-conductive.
In this case, the time from t11 to t14 is the delay time tpd of the level converter circuit (2).
【００１７】このように、レベルコンバータ回路（２）
では、ノード３の変化を待たずｎＭＯＳトランジスタＮ
４によりノード４が速やかに引き上げられるため、ｐＭ
ＯＳトランジスタＰ２が非導通となる動作が速まり、遅
延時間ｔｐｄが短縮され貫通電流も削減される。図４で
は、比較のためにレベルコンバータ回路（１）波形を破
線で示している（以下同様）。Thus, the level converter circuit (2)
Then, without waiting for the change of the node 3, the nMOS transistor N
4, the node 4 is quickly pulled up.
The operation of turning off the OS transistor P2 is accelerated, the delay time tpd is reduced, and the through current is reduced. In FIG. 4, the waveform of the level converter circuit (1) is shown by a broken line for comparison (the same applies hereinafter).
【００１８】次に、ノード１がＬレベルからＨレベルに
変化すると、ノード１の電位がインバータ２０の閾値電
位を通過する時間ｔ１５で、ノード２がＨレベルからＬ
レベルに切り替わり、ｎＭＯＳトランジスタＮ１が導通
となり、ｎＭＯＳトランジスタＮ２が非導通となる。ｎ
ＭＯＳトランジスタＮ１は、まだ導通しているｐＭＯＳ
トランジスタＰ１に抗してノード４を引き下げる。ノー
ド４の電位が下がり、時間ｔ１７でｐＭＯＳトランジス
タＰ２の閾値電位を通過すると、ｐＭＯＳトランジスタ
Ｐ２が導通してノード３を第２の電源ＶＤＤ２まで引き
上げる。この時すでにｎＭＯＳトランジスタＮ２は非導
通となっているので、ノード３の電位は急速に立ち上が
る。また、ノード１０は、ノード２の変化に遅れて時間
ｔ１６でＨレベルに切り替わり、ｎＭＯＳトランジスタ
Ｎ４が導通すると、ノード２がすでにＬレベルなので、
ノード４の引き下げに寄与し多少遷移を速める。ノード
３の電位が上がるとｐＭＯＳトランジスタＰ１が非導通
となり、ノード４はグランド電位ＧＮＤに下がる。Next, when the node 1 changes from the L level to the H level, the node 2 is changed from the H level to the L level at time t15 when the potential of the node 1 passes the threshold potential of the inverter 20.
Level, the nMOS transistor N1 becomes conductive, and the nMOS transistor N2 becomes nonconductive. n
The MOS transistor N1 is a pMOS which is still conducting.
Node 4 is pulled down against transistor P1. When the potential of the node 4 drops and passes the threshold potential of the pMOS transistor P2 at time t17, the pMOS transistor P2 conducts and pulls up the node 3 to the second power supply VDD2. At this time, since the nMOS transistor N2 has already been turned off, the potential of the node 3 rises rapidly. Further, the node 10 switches to the H level at time t16 after the change of the node 2, and when the nMOS transistor N4 becomes conductive, the node 2 is already at the L level.
It contributes to lowering node 4 and speeds up the transition somewhat. When the potential of the node 3 rises, the pMOS transistor P1 becomes non-conductive, and the potential of the node 4 drops to the ground potential GND.
【００１９】[0019]
【発明が解決しようとする課題】レベルコンバータ回路
（１）では、前述のとおり、出力端子ＯＵＴの立ち下が
りの遅延時間ｔｐｄが大きく、立ち下がりの過渡時に大
きな貫通電流が流れるという問題点がある。As described above, the level converter circuit (1) has a problem that the falling delay time tpd of the output terminal OUT is large and a large through current flows during the falling transition.
【００２０】一方、レベルコンバータ回路（２）は、例
えば、第１の電源ＶＤＤ１が３．３Ｖ、第２の電源ＶＤ
Ｄ２が５．０Ｖであるような従来の応用分野では有効で
あるが、近年の低消費電力指向の集積回路のように、電
源電圧が１Ｖ近辺である場合効果が少ないという問題が
ある。これはｎＭＯＳトランジスタＮ４がソースフォロ
ワ回路としてノード４に接続されているため、ｎＭＯＳ
トランジスタＮ４が、ノード４の電位を低い側の第１の
電源ＶＤＤ１より閾値ＶＴＨＮ分低いレベル（ＶＤＤ１
−ＶＴＨＮ）までしか引き上げないためである。On the other hand, in the level converter circuit (2), for example, the first power supply VDD1 is 3.3 V and the second power supply VDD is
This is effective in the conventional application field where D2 is 5.0 V, but there is a problem that the effect is small when the power supply voltage is around 1 V as in recent low power consumption integrated circuits. This is because the nMOS transistor N4 is connected to the node 4 as a source follower circuit.
The transistor N4 lowers the potential of the node 4 by the threshold value VTHN (VDD1) lower than the first power supply VDD1 on the lower side.
-VTHN).
【００２１】例えば、電源電圧が低い集積回路で、第１
の電源ＶＤＤ１が１Ｖ、第２の電源ＶＤＤ２が１．５Ｖ
で、ｎＭＯＳトランジスタの閾値電圧ＶＴＨＮが０．５
Ｖ、ｐＭＯＳトランジスタの閾値電圧ＶＴＨＰが−０．
５Ｖの場合を考える。このときｎＭＯＳトランジスタＮ
４はノード４を高々（ＶＤＤ１−ＶＴＨＮ）＝０．５Ｖ
までしか引き上げず、ｐＭＯＳトランジスタＰ２が非導
通となる（ＶＤＤ２−ＶＴＨＰ）＝１Ｖには達すること
ができない。従って、レベルコンバータ回路（２）の遅
延時間ｔｐｄは、ｐＭＯＳトランジスタＰ１によりノー
ド４が引き上げられるのを待つレベルコンバータ回路
（１）の場合より多少短縮される程度にとどまる。For example, in an integrated circuit having a low power supply voltage, the first
Power supply VDD1 is 1V and the second power supply VDD2 is 1.5V
And the threshold voltage VTHN of the nMOS transistor is 0.5
V, the threshold voltage VTHP of the pMOS transistor is -0.
Consider the case of 5V. At this time, the nMOS transistor N
4 sets node 4 at most (VDD1-VTHN) = 0.5V
And the pMOS transistor P2 becomes non-conductive (VDD2-VTHP) = 1V. Therefore, the delay time tpd of the level converter circuit (2) is only slightly reduced as compared with the case of the level converter circuit (1) waiting for the node 4 to be pulled up by the pMOS transistor P1.
【００２２】このように、レベルコンバータ回路（２）
も（ＶＤＤ１−ＶＴＨＮ）が第２の電源ＶＤＤ２よりは
るかに低い場合には、出力端子ＯＵＴ（ノード３）の立
ち下がりの遅延時間ｔｐｄが大きく、立ち下がりの過渡
時に大きな貫通電流が流れるという問題がある。Thus, the level converter circuit (2)
Also, when (VDD1-VTHN) is much lower than the second power supply VDD2, the delay time tpd of the fall of the output terminal OUT (node 3) is large, and a large through current flows during the transition of the fall. is there.
【００２３】そこで本発明は、電源電圧が低い集積回路
においても、出力端子ＯＵＴの立ち下がりの遅延時間ｔ
ｐｄを短縮し、立ち下がりの過渡時に大きな貫通電流が
流れるのを防止するレベルコンバータ回路を提供するこ
とを目的とする。Accordingly, the present invention provides a delay time t for the fall of the output terminal OUT even in an integrated circuit having a low power supply voltage.
It is an object of the present invention to provide a level converter circuit that shortens pd and prevents a large through current from flowing at the time of transition of a fall.
【００２４】[0024]
【課題を解決するための手段】上記の目的は、第１の電
源と、前記第１の電源と異なる電位の第２の電源と、共
通電源とを有し、前記第１の電源と共通電源間の電位差
に対応する第１の振幅の入力信号を、前記第２の電源と
共通電源間の電位差に対応する第２の振幅の出力信号に
変換するレベルコンバータ回路において、前記第１の電
源と前記共通電源とに接続され、前記入力信号から前記
第１の振幅の反転信号を生成するインバータと、ソース
が前記第２の電源に接続され、ゲートとドレインがクロ
スカップル接続された１対の第１導電型トランジスタ
と、それぞれのドレインが一方又は他方のクロスカップ
ル接続点に接続され、それぞれのソースが前記共通電源
に接続され、それぞれのゲートに前記入力信号または前
記反転信号が入力される１対の第２導電型トランジスタ
と、前記第２の電源と前記共通電源とに接続され、前記
一方又は他方のクロスカップル接続点の信号を遅延さ
せ、前記第２の振幅の第１の遅延信号を生成する第１の
遅延手段と、前記第１の遅延信号により制御され、前記
インバータの出力端子と前記他方のクロスカップル接続
点間に設けられた第１のスイッチ手段とを有し、前記第
１のスイッチ手段は、前記反転信号が前記共通電源に対
応する電位から前記第１の電源に対応する電位に遷移す
る時に導通し、所定時間後に非導通となるように制御さ
れることを特徴とするレベルコンバータ回路を提供する
ことにより達成される。An object of the present invention is to provide a power supply having a first power supply, a second power supply having a potential different from that of the first power supply, and a common power supply. A level converter circuit for converting an input signal having a first amplitude corresponding to a potential difference between the first power supply and an output signal having a second amplitude corresponding to a potential difference between the second power supply and a common power supply; An inverter connected to the common power supply and configured to generate the inverted signal of the first amplitude from the input signal; and a pair of first and second power supplies having a source connected to the second power supply and a gate and a drain cross-coupled. One conductivity type transistor, each drain is connected to one or the other cross couple connection point, each source is connected to the common power supply, and the input signal or the inverted signal is input to each gate. A pair of transistors of the second conductivity type, the second power supply and the common power supply, delaying the signal at the one or other cross-coupled connection point, and providing a first delay of the second amplitude. A first delay means for generating a signal, and a first switch means controlled by the first delay signal and provided between an output terminal of the inverter and the other cross-coupled connection point; The first switch means is controlled to be conductive when the inverted signal transitions from a potential corresponding to the common power supply to a potential corresponding to the first power supply, and to be turned off after a predetermined time. This is achieved by providing a level converter circuit.
【００２５】本発明によれば、一方のクロスカップル接
続点の電位の変化を待たず、第１のスイッチ手段により
他方のクロスカップル接続点の電位が速やかに引き上げ
られるため、一方のクロスカップル接続点に接続された
第１導電型トランジスタが非導通となる動作が速まり、
出力信号の立ち下がりの遅延時間が短縮され、立ち下が
りの過渡時に大きな貫通電流が流れるのを防止すること
ができる。また、遷移終了後第１のスイッチ手段は非導
通となるので、第１のスイッチ手段を通して第２の電源
から第１の電源へ電流が流れることは無い。According to the present invention, the potential of the other cross-coupled connection point is quickly raised by the first switch means without waiting for a change in the potential of the one cross-coupled connection point. The operation of turning off the first conductivity type transistor connected to the
The delay time of the fall of the output signal is reduced, and a large through current can be prevented from flowing at the time of the fall transition. Further, since the first switch means is turned off after the transition, no current flows from the second power supply to the first power supply through the first switch means.
【００２６】更に、本発明のレベルコンバータ回路にお
いては、第１の遅延信号により、第１のスイッチ手段が
十分に導通するように制御されるので、一方のクロスカ
ップル接続点に接続された第１導電型トランジスタのゲ
ートを、第１の電源の電位まで引き上げることが出来
る。従って、第１、第２の電源が低電圧化しても、一方
のクロスカップル接続点に接続された第１導電型トラン
ジスタが非導通となる動作が速まり、出力信号の立ち下
がり時の遅延時間を短縮することができる。Further, in the level converter circuit of the present invention, the first switch means is controlled so as to be sufficiently conductive by the first delay signal, so that the first switch means is connected to one of the cross-coupled connection points. The gate of the conductive transistor can be pulled up to the potential of the first power supply. Therefore, even if the first and second power supplies are lowered in voltage, the operation of turning off the first conductivity type transistor connected to one of the cross-coupling connection points is accelerated, and the delay time when the output signal falls is reduced. Can be shortened.
【００２７】また上記の目的は、更に、上記の説明にお
いて、前記第２の電源と前記共通電源とに接続され、前
記他方又は一方のクロスカップル接続点の信号を遅延さ
せ、前記第２の振幅の第２の遅延信号を生成する第２の
遅延手段と、前記第２の遅延信号により制御され、前記
インバータの入力端子と前記一方のクロスカップル接続
点間に設けられた第２のスイッチ手段とを有し、前記第
２のスイッチ手段は、前記入力信号が前記共通電源に対
応する電位から前記第１の電源に対応する電位に遷移す
る時に導通し、所定時間後に非導通となるように制御さ
れることを特徴とするレベルコンバータ回路を提供する
ことにより達成される。Further, the above object is further provided in the above description, wherein the signal is connected to the second power supply and the common power supply, delays the signal at the other or one of the cross couple connection points, and outputs the second amplitude. Second delay means for generating a second delay signal, and second switch means controlled by the second delay signal and provided between the input terminal of the inverter and the one cross-couple connection point. The second switch means is turned on when the input signal transitions from a potential corresponding to the common power supply to a potential corresponding to the first power supply, and is turned off after a predetermined time. This is achieved by providing a level converter circuit characterized in that:
【００２８】本発明によれば、他方のクロスカップル接
続点の電位の立ち上げを速める手段に加え、第２の遅延
手段及び第２のスイッチ手段により、一方のクロスカッ
プル接続点の電位の立ち上げを速めることができる。こ
のため、出力信号の立ち下がり及び立ち上がり時の遅延
時間が短縮され、立ち下がり及び立ち上がりの過渡時に
大きな貫通電流が流れるのを防止することができる。According to the present invention, in addition to the means for accelerating the rise of the potential of the other cross couple connection point, the rise of the potential of one cross couple connection point is performed by the second delay means and the second switch means. Can be accelerated. For this reason, the delay time at the time of the fall and rise of the output signal is shortened, and it is possible to prevent a large through current from flowing during the transition between the fall and the rise.
【００２９】[0029]
【発明の実施の形態】以下、本発明の実施の形態につい
て図面に従って説明する。しかしながら、かかる実施の
形態が本発明の技術的範囲を限定するものではない。Embodiments of the present invention will be described below with reference to the drawings. However, such an embodiment does not limit the technical scope of the present invention.
【００３０】まず、本発明のレベルコンバータ回路の原
理について説明する。図５は、本発明のレベルコンバー
タ回路の原理図であり、図６はその電圧波形である。図
５に示すようにｐＭＯＳトランジスタＰ１、Ｐ２、Ｐ
３、ｎＭＯＳトランジスタＮ１、Ｎ２、Ｎ３の接続は図
１及び図３の場合と同様である。本発明のレベルコンバ
ータ回路は、ノード２とノード４（他方のクロスカップ
ル接続点）の間にスイッチ手段Ｓ１が接続され、その導
通／非導通は遅延回路Ｄ１の出力ノード５で制御され
る。First, the principle of the level converter circuit of the present invention will be described. FIG. 5 is a principle diagram of the level converter circuit of the present invention, and FIG. 6 is a voltage waveform thereof. As shown in FIG. 5, the pMOS transistors P1, P2, P
3. The connection of the nMOS transistors N1, N2, N3 is the same as in FIGS. In the level converter circuit of the present invention, switch means S1 is connected between node 2 and node 4 (the other cross-coupled connection point), and its conduction / non-conduction is controlled by output node 5 of delay circuit D1.
【００３１】遅延回路Ｄ１は入力がノード３（一方のク
ロスカップル接続点）に接続されていて、ノード３の信
号を所定の時間遅延させた信号をノード５に出力する。
遅延回路Ｄ１の電源は第２の電源ＶＤＤ２であり、従っ
て出力振幅も第２の電源ＶＤＤ２のレベルである。本発
明のレベルコンバータ回路は、以下に説明するように、
出力端子ＯＵＴの立ち下がり時の遅延時間を短縮し、立
ち下がりの過渡時に大きな貫通電流が流れるのを防止す
ることができる。The input of the delay circuit D 1 is connected to the node 3 (one cross-coupled connection point), and outputs a signal obtained by delaying the signal of the node 3 by a predetermined time to the node 5.
The power supply of the delay circuit D1 is the second power supply VDD2, and therefore, the output amplitude is also at the level of the second power supply VDD2. The level converter circuit of the present invention, as described below,
The delay time at the time of the fall of the output terminal OUT can be reduced, and a large through current can be prevented from flowing during the transition of the fall.
【００３２】次に、本発明のレベルコンバータ回路の動
作について説明する。図６に示すように、初期状態でノ
ード１がＨレベル、ノード２がＬレベルとすると、ｎＭ
ＯＳトランジスタＮ１が導通状態、ｎＭＯＳトランジス
タＮ２が非導通状態となる。従って、ノード４はＬレベ
ル、ノード３はＨレベルで電位は第２の電源ＶＤＤ２の
レベルである。また、ノード５はスイッチＳ１を導通さ
せている状態とする。Next, the operation of the level converter circuit of the present invention will be described. As shown in FIG. 6, when node 1 is at the H level and node 2 is at the L level in the initial state, nM
The OS transistor N1 is turned on, and the nMOS transistor N2 is turned off. Therefore, the node 4 is at the L level, the node 3 is at the H level, and the potential is at the level of the second power supply VDD2. The node 5 is in a state where the switch S1 is conducting.
【００３３】今、入力端子ＩＮに信号が入力され、ノー
ド１の電位がＨレベルからＬレベルに変化すると、ノー
ド１の電位がインバータ２０の閾値電位を通過する時間
ｔ２１で、ノード２がＬレベルからＨレベルに切り替わ
り、ｎＭＯＳトランジスタＮ１が非導通となり、ｎＭＯ
ＳトランジスタＮ２が導通となる。Now, when a signal is input to the input terminal IN and the potential of the node 1 changes from the H level to the L level, at a time t21 when the potential of the node 1 passes the threshold potential of the inverter 20, the node 2 is set to the L level. To the H level, the nMOS transistor N1 becomes non-conductive, and the
The S transistor N2 becomes conductive.
【００３４】ｎＭＯＳトランジスタＮ２は、ノード２の
電位がｎＭＯＳトランジスタＮ２の閾値電位を通過する
時間ｔ２２から、まだ導通しているｐＭＯＳトランジス
タＰ２に抗してノード３の電位を引き下げ始める。この
時点では、スイッチＳ１が導通しているため、ノード２
の電位の立ち上がりによりノード４の電位も引き上げら
れる。ノード４の電位が上がり、時間ｔ２３でｐＭＯＳ
トランジスタＰ２の閾値電位を越えると、ｐＭＯＳトラ
ンジスタＰ２が非導通となり、ノード３は速やかにグラ
ンド電位ＧＮＤに下がる。ノード３の電位が、時間ｔ２
４でｐＭＯＳトランジスタＰ１の閾値電位より下がる
と、ｐＭＯＳトランジスタＰ１が導通しノード４の電位
を第２の電源ＶＤＤ２のレベルまで引き上げる。スイッ
チＳ１は、遅延回路Ｄ１によりノード３の立ち下がりよ
り遅れ、ノード５の電位がスイッチＳ１の閾値電位を通
過する時間ｔ２５で非導通に切り替わる。この場合、ｔ
２１からｔ２４までの時間が、本発明のレベルコンバー
タ回路の遅延時間ｔｐｄである。At time t22 when the potential of the node 2 passes the threshold potential of the nMOS transistor N2, the nMOS transistor N2 starts reducing the potential of the node 3 against the pMOS transistor P2 which is still conducting. At this point, since the switch S1 is conducting, the node 2
The potential of the node 4 is also raised by the rise of the potential of. The potential of the node 4 rises, and at time t23, the pMOS
When the voltage exceeds the threshold potential of the transistor P2, the pMOS transistor P2 becomes non-conductive, and the node 3 immediately drops to the ground potential GND. The potential of the node 3 is changed to the time t2
When the potential falls below the threshold potential of the pMOS transistor P1 in step 4, the pMOS transistor P1 conducts and raises the potential of the node 4 to the level of the second power supply VDD2. The switch S1 is delayed from the fall of the node 3 by the delay circuit D1, and is turned off at time t25 when the potential of the node 5 passes the threshold potential of the switch S1. In this case, t
The time from 21 to t24 is the delay time tpd of the level converter circuit of the present invention.
【００３５】このように、本発明のレベルコンバータ回
路は、ノード３の電位の変化を待たず、スイッチＳ１に
よりノード４の電位が速やかに引き上げられるため、ｐ
ＭＯＳトランジスタＰ２が非導通に切り替わる動作が速
まり、遅延時間ｔｐｄが短縮され貫通電流も削減され
る。また、遷移終了後スイッチＳ１は非導通となるので
スイッチＳ１を通して第２の電源ＶＤＤ２から第１の電
源ＶＤＤ１へ電流が流れることは無い。As described above, in the level converter circuit according to the present invention, the potential of the node 4 is quickly raised by the switch S1 without waiting for the potential of the node 3 to change.
The operation of switching the MOS transistor P2 to non-conduction speeds up, the delay time tpd is reduced, and the through current is reduced. After the transition is completed, the switch S1 becomes non-conductive, so that no current flows from the second power supply VDD2 to the first power supply VDD1 through the switch S1.
【００３６】図７は、本発明の実施の形態のレベルコン
バータ回路（１）の回路図であり、図８はその電圧波形
である。図７に示すようにｐＭＯＳトランジスタＰ１、
Ｐ２、Ｐ３、ｎＭＯＳトランジスタＮ１、Ｎ２、Ｎ３の
構成と作用は従来の場合と同様である。ただし、図５に
示したスイッチＳ１に相当するｐＭＯＳトランジスタＰ
４がノード２、ノード４間に接続され、そのゲートは図
５の遅延回路Ｄ１に相当するインバータＤ１の出力ノー
ド５に接続されている。インバータＤ１は、ノード３の
信号を所定の遅延時間ののち位相を反転してノード５に
出力する。インバータＤ１は、第２の電源ＶＤＤ２を電
源としているのでその振幅は第２の電源ＶＤＤ２のレベ
ルである。FIG. 7 is a circuit diagram of the level converter circuit (1) according to the embodiment of the present invention, and FIG. 8 is a voltage waveform thereof. As shown in FIG. 7, the pMOS transistor P1,
The configuration and operation of P2, P3 and nMOS transistors N1, N2, N3 are the same as in the conventional case. However, the pMOS transistor P corresponding to the switch S1 shown in FIG.
4 is connected between the nodes 2 and 4, and the gate thereof is connected to the output node 5 of the inverter D1 corresponding to the delay circuit D1 in FIG. Inverter D1 inverts the phase of the signal at node 3 after a predetermined delay time and outputs the inverted signal to node 5. Since the inverter D1 uses the second power supply VDD2 as a power supply, its amplitude is the level of the second power supply VDD2.
【００３７】図８に示すように、初期状態でノード１が
Ｈレベル、ノード２がＬレベルとすると、ｎＭＯＳトラ
ンジスタＮ１が導通状態であり、ｎＭＯＳトランジスタ
Ｎ２が非導通状態である。従って、ノード４はＬレベ
ル、ノード３はＨレベルで電位は第２の電源ＶＤＤ２の
レベルである。また、ノード５はＬレベルでｐＭＯＳト
ランジスタＰ４は導通状態である。As shown in FIG. 8, when node 1 is at H level and node 2 is at L level in the initial state, nMOS transistor N1 is conductive and nMOS transistor N2 is nonconductive. Therefore, the node 4 is at the L level, the node 3 is at the H level, and the potential is at the level of the second power supply VDD2. The node 5 is at the L level, and the pMOS transistor P4 is conductive.
【００３８】今、入力端子ＩＮに信号が入力され、ノー
ド１の電位がＨレベルからＬレベルに変化すると、ノー
ド１の電位がインバータ２０の閾値電位を通過する時間
ｔ３１で、ノード２の電位がＬレベルからＨレベルに切
り替わり、ｎＭＯＳトランジスタＮ１が非導通となり、
ｎＭＯＳトランジスタＮ２が導通となる。Now, when a signal is input to the input terminal IN and the potential of the node 1 changes from the H level to the L level, at a time t31 when the potential of the node 1 passes the threshold potential of the inverter 20, the potential of the node 2 becomes Switching from the L level to the H level, the nMOS transistor N1 becomes non-conductive,
The nMOS transistor N2 becomes conductive.
【００３９】ｎＭＯＳトランジスタＮ２は、ノード２の
電位がｎＭＯＳトランジスタＮ２の閾値電位を通過する
時間ｔ３２から、まだ導通しているｐＭＯＳトランジス
タＰ２に抗してノード３の電位を引き下げ始める。この
時点では、ノード５の電位はインバータＤ１の遅延によ
りまだＬレベルでｐＭＯＳトランジスタＰ４が導通して
いるため、ノード２の電位の立ち上がりによりノード４
の電位も第１の電源ＶＤＤ１のレベルまで引き上げられ
る。At time t32 when the potential of the node 2 passes the threshold potential of the nMOS transistor N2, the nMOS transistor N2 starts reducing the potential of the node 3 against the pMOS transistor P2 which is still conducting. At this point, the potential of the node 5 is still at the L level due to the delay of the inverter D1, and the pMOS transistor P4 is still conducting.
Is also raised to the level of the first power supply VDD1.
【００４０】この場合、図３の従来のレベルコンバータ
回路（２）と異なり、ｐＭＯＳトランジスタＰ４は、ド
レインがノード４に接続されているため、ノード４の電
位をノード２のＨレベルである第１の電源ＶＤＤ１のレ
ベルまで引き上げることが出来る。ノード４の電位が上
がり、時間ｔ３３でｐＭＯＳトランジスタＰ２の閾値電
位を越えると、ｐＭＯＳトランジスタＰ２が非導通とな
り、ノード３の電位は速やかにグランド電位ＧＮＤに下
がる。ノード３の電位が、時間ｔ３４でｐＭＯＳトラン
ジスタＰ１の閾値電位より下がると、ｐＭＯＳトランジ
スタＰ１が導通し、ノード４の電位を第２の電源ＶＤＤ
２のレベルまで引き上げる。インバータＤ１の遅延によ
り、ノード３の電位の立ち下がりより遅れてノード５の
電位が立ち上がり、時間ｔ３５でｐＭＯＳトランジスタ
Ｐ４の閾値電位を越えると、ｐＭＯＳトランジスタＰ４
が非導通となる。この場合、ｔ３１からｔ３４までの時
間が、本実施の形態のレベルコンバータ回路（１）の遅
延時間ｔｐｄである。In this case, unlike the conventional level converter circuit (2) of FIG. 3, since the drain of the pMOS transistor P4 is connected to the node 4, the potential of the node 4 is changed to the H level of the node 2 in the first level. Can be raised to the level of the power supply VDD1. When the potential of the node 4 rises and exceeds the threshold potential of the pMOS transistor P2 at time t33, the pMOS transistor P2 becomes non-conductive, and the potential of the node 3 immediately drops to the ground potential GND. When the potential of the node 3 falls below the threshold potential of the pMOS transistor P1 at time t34, the pMOS transistor P1 conducts, and the potential of the node 4 is reduced to the second power supply VDD.
Raise to level 2. Due to the delay of the inverter D1, the potential of the node 5 rises later than the fall of the potential of the node 3. When the potential of the node 5 exceeds the threshold potential of the pMOS transistor P4 at time t35, the pMOS transistor P4
Becomes non-conductive. In this case, the time from t31 to t34 is the delay time tpd of the level converter circuit (1) of the present embodiment.
【００４１】このように、本発明の実施の形態のレベル
コンバータ回路（１）では、ノード３の電位の変化を待
たず、ｐＭＯＳトランジスタＰ４によりノード４の電位
が速やかに引き上げられるため、ｐＭＯＳトランジスタ
Ｐ２の非導通となる動作が速まり、遅延時間ｔｐｄが短
縮され貫通電流も削減される。また、遷移終了後ｐＭＯ
ＳトランジスタＰ４は非導通となるので、ｐＭＯＳトラ
ンジスタＰ４を通して第２の電源ＶＤＤ２から第１の電
源ＶＤＤ１へ電流が流れることは無い。As described above, in the level converter circuit (1) according to the embodiment of the present invention, the potential of the node 4 is quickly raised by the pMOS transistor P4 without waiting for the change of the potential of the node 3, so that the pMOS transistor P2 Is quickly turned off, the delay time tpd is reduced, and the through current is reduced. Also, after the transition ends, pMO
Since the S transistor P4 is turned off, no current flows from the second power supply VDD2 to the first power supply VDD1 through the pMOS transistor P4.
【００４２】本実施の形態のレベルコンバータ回路
（１）は、近年の低消費電力指向の集積回路のように電
源電圧が１Ｖ近辺である場合にも効果が損なわれない。
例えば、図３の場合と同様に第１の電源ＶＤＤ１が１
Ｖ、第２の電源ＶＤＤ２が１．５Ｖで、ｎＭＯＳトラン
ジスタの閾値電圧ＶＴＨＮが０．５Ｖ、ｐＭＯＳトラン
ジスタの閾値電圧ＶＴＨＰが−０．５Ｖの場合を考え
る。図３の従来のレベルコンバータ回路（２）では、ｎ
ＭＯＳトランジスタＮ４がソースフォロワ回路としてノ
ード４に接続されるため、ｎＭＯＳトランジスタＮ４は
ノード４の電位を高々（ＶＤＤ１−ＶＴＨＮ）＝０．５
Ｖまでしか引き上げられない。一方、図７の本発明の実
施の形態のレベルコンバータ回路（１）では、ｐＭＯＳ
トランジスタＰ４は、ドレインがノード４に接続されて
いるため、ノード４を第１の電源ＶＤＤ１＝１Ｖまで引
き上げ、ｐＭＯＳトランジスタＰ２が非導通となる電位
である（ＶＤＤ２−ＶＴＨＰ）＝１Ｖに達することが出
来る。従って、電源ＶＤＤ１、ＶＤＤ２が低電圧化して
も、出力端子ＯＵＴ１の立ち下げを速める動作が可能と
なる。The effect of the level converter circuit (1) of the present embodiment is not impaired even when the power supply voltage is around 1 V like a recent low power consumption integrated circuit.
For example, as in the case of FIG.
V, the second power supply VDD2 is 1.5V, the threshold voltage VTHN of the nMOS transistor is 0.5V, and the threshold voltage VTHP of the pMOS transistor is -0.5V. In the conventional level converter circuit (2) of FIG.
Since the MOS transistor N4 is connected to the node 4 as a source follower circuit, the nMOS transistor N4 raises the potential of the node 4 at most (VDD1-VTHN) = 0.5
It can only be pulled up to V. On the other hand, in the level converter circuit (1) according to the embodiment of the present invention shown in FIG.
Since the drain of the transistor P4 is connected to the node 4, the node 4 is pulled up to the first power supply VDD1 = 1V, and reaches the potential (VDD2-VTHP) = 1V at which the pMOS transistor P2 is turned off. I can do it. Therefore, even if the power supplies VDD1 and VDD2 are reduced in voltage, an operation of accelerating the fall of the output terminal OUT1 can be performed.
【００４３】次に、ノード１がＬレベルからＨレベルに
変化する場合は、ノード３が時間ｔ３８でＨレベルに切
り替わり、ノード５が時間ｔ３９でＬレベルに切り替わ
るまでｐＭＯＳトランジスタＰ４は導通しないので、ｐ
ＭＯＳトランジスタＰ４は遷移にほとんど寄与せず動作
は図１の従来の場合と同様である。図１の説明で述べた
とおり、元々、ノード４の電位の立ち下がり（ノード３
の電位の立ち上がり）時の遅延は小さいので問題はな
い。Next, when the node 1 changes from L level to H level, the pMOS transistor P4 does not conduct until the node 3 switches to H level at time t38 and the node 5 switches to L level at time t39. p
MOS transistor P4 hardly contributes to the transition, and the operation is the same as that of the conventional case of FIG. As described in the description of FIG. 1, originally, the fall of the potential of the node 4 (the node 3
There is no problem because the delay at the time of the rise of the potential) is small.
【００４４】図９は、本発明の実施の形態のレベルコン
バータ回路（２）の回路図である。レベルコンバータ回
路（２）は、ノード４から２段のインバータＤ２、Ｄ１
を経てノード５の遅延信号を得るようにしたものであ
る。ノード３とノード４は相補信号なので、図９のノー
ド５には、図７のノード５の信号と同様の信号が得られ
る。FIG. 9 is a circuit diagram of the level converter circuit (2) according to the embodiment of the present invention. The level converter circuit (2) includes two-stage inverters D2 and D1 from the node 4.
Through which the delay signal of the node 5 is obtained. Since the nodes 3 and 4 are complementary signals, a signal similar to the signal of the node 5 of FIG. 7 is obtained at the node 5 of FIG.
【００４５】図１０は、本発明の実施の形態のレベルコ
ンバータ回路（３）の回路図である。図７のレベルコン
バータ回路（１）において、ノード２とノード４の間に
設けたｐＭＯＳトランジスタＰ４を、ノード１とノード
３の間に設けることで、ノード３の立ち上がりを速める
ことができる。即ち、ノード１をスイッチ手段のｐＭＯ
ＳトランジスタＰ４のソースに接続し、更にｐＭＯＳト
ランジスタＰ４のドレインをノード３に接続し、遅延回
路であるインバータＤ１の入力端子をノード４に接続す
ることで、入力信号の立ち上がり時の遅延時間を短縮す
る回路が構成できる。その場合、ｐＭＯＳトランジスタ
Ｐ４は、入力信号の立ち上がり遷移時に導通状態を維持
するため、ノード３の電位の立ち上げを速めることがで
きる。FIG. 10 is a circuit diagram of the level converter circuit (3) according to the embodiment of the present invention. In the level converter circuit (1) of FIG. 7, by providing the pMOS transistor P4 provided between the node 2 and the node 4 between the node 1 and the node 3, the rise of the node 3 can be accelerated. That is, the node 1 is connected to the pMO of the switch means.
By connecting the source of the S transistor P4, the drain of the pMOS transistor P4 to the node 3, and the input terminal of the inverter D1 as a delay circuit to the node 4, the delay time at the time of rising of the input signal is reduced. Circuit that performs In this case, since the pMOS transistor P4 maintains the conductive state at the time of the rising transition of the input signal, the rising of the potential of the node 3 can be accelerated.
【００４６】なお、インバータＤ１の入力端子をノード
４に接続せず、点線に示すようにインバータＤ１９を介
してノード３に接続してもよい。また、ｐＭＯＳトラン
ジスタＰ４をｎＭＯＳトランジスタに変更することも、
後述する図１２の如く遅延信号の極性を変更すれば可能
である。The input terminal of the inverter D1 may not be connected to the node 4, but may be connected to the node 3 via the inverter D19 as shown by a dotted line. Also, changing the pMOS transistor P4 to an nMOS transistor is also possible.
This can be achieved by changing the polarity of the delay signal as shown in FIG.
【００４７】図１１は、本発明の実施の形態のレベルコ
ンバータ回路（４）の回路図である。レベルコンバータ
回路（４）は、図７のレベルコンバータ回路（１）と同
様にノード４の電位の立ち上げを速める手段（ｐＭＯＳ
トランジスタＰ４（第１のスイッチ手段）、インバータ
Ｄ１）と、更に、上に述べたノード３側の電位の立ち上
げを速める手段（ｐＭＯＳトランジスタＰ５（第２のス
イッチ手段）、インバータＤ３）の両方を搭載した例で
ある。FIG. 11 is a circuit diagram of the level converter circuit (4) according to the embodiment of the present invention. The level converter circuit (4) is a means (pMOS) for accelerating the rise of the potential of the node 4 similarly to the level converter circuit (1) of FIG.
Both the transistor P4 (first switch means) and the inverter D1) and the above-mentioned means for increasing the potential rise on the node 3 side (pMOS transistor P5 (second switch means) and the inverter D3) This is an example of mounting.
【００４８】レベルコンバータ回路（４）において、ｐ
ＭＯＳトランジスタＰ１、Ｐ２、Ｐ３、Ｐ４、ｎＭＯＳ
トランジスタＮ１、Ｎ２、Ｎ３、インバータＤ１は、図
７の場合と同様である。レベルコンバータ回路（４）で
は、ｐＭＯＳトランジスタＰ５がノード１とノード３の
間に接続され、インバータＤ３がノード４とノード７の
間に接続される。また、反転信号出力端子（／ＯＵＴ）
がノード４に接続される。レベルコンバータ回路（４）
では、上述のように、インバータＤ１とｐＭＯＳトラン
ジスタＰ４によりノード４の電位の立ち上げを速め、イ
ンバータＤ３とｐＭＯＳトランジスタＰ５によりノード
３側の電位の立ち上げを速めることができる。In the level converter circuit (4), p
MOS transistors P1, P2, P3, P4, nMOS
The transistors N1, N2, N3 and the inverter D1 are the same as those in FIG. In level converter circuit (4), pMOS transistor P5 is connected between nodes 1 and 3, and inverter D3 is connected between nodes 4 and 7. Also, an inverted signal output terminal (/ OUT)
Is connected to the node 4. Level converter circuit (4)
As described above, the rise of the potential of the node 4 can be accelerated by the inverter D1 and the pMOS transistor P4, and the rise of the potential of the node 3 can be accelerated by the inverter D3 and the pMOS transistor P5.
【００４９】なお、点線に示すように、インバータＤ１
の入力端子をノード３に接続せずインバータＤ２１を介
してノード４に接続し、インバータＤ３の入力端子をノ
ード４に接続せずインバータＤ２０を介してノード３に
接続しても、図９で説明した通り同様の効果が得られ
る。As indicated by the dotted line, the inverter D1
9, the input terminal of the inverter D3 is connected to the node 4 via the inverter D21 without being connected to the node 3, and the input terminal of the inverter D3 is connected to the node 3 via the inverter D20 without being connected to the node 4. As described above, the same effect can be obtained.
【００５０】図１２は、本発明の実施の形態のレベルコ
ンバータ回路（５）の回路図であり、図１３はその電圧
波形図である。レベルコンバータ回路（５）は、図７に
おけるｐＭＯＳトランジスタＰ４をｎＭＯＳトランジス
タＮ４に換え、そのゲートに入るノード７の信号を、ノ
ード３から２段のインバータＤ４、Ｄ５を経た遅延信号
としたものである。ｎＭＯＳトランジスタＮ４の導通／
非導通は、図７の場合のｐＭＯＳトランジスタＰ４と同
様である。なお、インバータＤ４を削除し、点線に示す
ようにインバータＤ５の入力端子をノード４に接続して
も同様の効果が得られる。FIG. 12 is a circuit diagram of the level converter circuit (5) according to the embodiment of the present invention, and FIG. 13 is a voltage waveform diagram thereof. The level converter circuit (5) replaces the pMOS transistor P4 in FIG. 7 with the nMOS transistor N4, and converts the signal at the node 7 entering the gate into a delayed signal from the node 3 through the two-stage inverters D4 and D5. . Conduction of nMOS transistor N4 /
Non-conduction is the same as that of the pMOS transistor P4 in the case of FIG. Note that the same effect can be obtained by removing the inverter D4 and connecting the input terminal of the inverter D5 to the node 4 as shown by the dotted line.
【００５１】図１３に示すように、ｎＭＯＳトランジス
タＮ４がノード４の電位を引き上げる際、図４の従来の
レベルコンバータ回路（２）の場合と異なり、ｎＭＯＳ
トランジスタＮ４は、ノード４の電位をノード７のＨレ
ベルである第２の電源ＶＤＤ２からｎＭＯＳトランジス
タＮ４の閾値電圧ＶＴＨＮ分下がったレベル（ＶＤＤ２
−ＶＴＨＮ）、又はノード２のＨレベルの第１の電源Ｖ
ＤＤ１のうち低い方の電位までは引き上げることが出来
る。これは、図１２のｎＭＯＳトランジスタＮ４のゲー
トは、第２の電源ＶＤＤ２で駆動されるインバータ５の
出力に接続されており、第２の電源ＶＤＤ２の電位が印
加されるためである。As shown in FIG. 13, when the nMOS transistor N4 raises the potential of the node 4, unlike the conventional level converter circuit (2) of FIG.
The transistor N4 lowers the potential of the node 4 from the second power supply VDD2 which is the H level of the node 7 by the threshold voltage VTHN of the nMOS transistor N4 (VDD2).
-VTHN) or the first power supply V at the H level of the node 2
The potential can be raised to the lower potential of DD1. This is because the gate of the nMOS transistor N4 in FIG. 12 is connected to the output of the inverter 5 driven by the second power supply VDD2, and the potential of the second power supply VDD2 is applied.
【００５２】このレベルコンバータ回路（５）は、（Ｖ
ＤＤ２−ＶＴＨＮ）が、第１の電源ＶＤＤ１と略同等
か、第１の電源ＶＤＤ１より大きい場合に効果がある。
例えば、図３の場合と同様に、第１の電源ＶＤＤ１が１
Ｖ、第２の電源ＶＤＤ２が１．５Ｖで、ｎＭＯＳトラン
ジスタの閾値電圧ＶＴＨＮが０．５Ｖ、ｐＭＯＳトラン
ジスタの閾値電圧ＶＴＨＰが−０．５Ｖの場合を考え
る。このときｎＭＯＳトランジスタＮ４の導通時のドレ
イン（ノード２）の電位は第１の電源ＶＤＤ１＝１Ｖと
なり、ゲートの電位は第２の電源ＶＤＤ２＝１．５Ｖと
なるので、（ＶＤＤ２−ＶＴＨＮ）＝ＶＤＤ１＝１Ｖと
なる。従って、ｎＭＯＳトランジスタＮ４は、ノード４
を１Ｖ近辺まで引き上げることができ、十分にｐＭＯＳ
トランジスタＰ２を非導通にしてノード３の立ち下げを
高速化することができる。This level converter circuit (5)
DD2-VTHN) is effective when the first power supply VDD1 is substantially equal to or larger than the first power supply VDD1.
For example, similarly to the case of FIG.
V, the second power supply VDD2 is 1.5V, the threshold voltage VTHN of the nMOS transistor is 0.5V, and the threshold voltage VTHP of the pMOS transistor is -0.5V. At this time, the potential of the drain (node 2) at the time of conduction of the nMOS transistor N4 becomes the first power supply VDD1 = 1V, and the potential of the gate becomes the second power supply VDD2 = 1.5V, so that (VDD2-VTHN) = VDD1. = 1V. Therefore, the nMOS transistor N4 is connected to the node 4
Can be raised to around 1V, and pMOS
By making the transistor P2 non-conductive, the falling speed of the node 3 can be accelerated.
【００５３】以上の説明の図５から図１３においては、
ＧＮＤが共通で、低電圧の第１の電源ＶＤＤ１と高電圧
の第２の電源ＶＤＤ２とがある場合の例を示したが、基
準の電源ＶＤＤが共通で、それより低い方の電源とし
て、高電圧の第１の電源ＶＳＳ１と低電圧の第２の電源
ＶＳＳ２とがある場合（ＶＤＤ＞ＶＳＳ１＞ＶＳＳ２）
にも、インバータ以外のｐＭＯＳトランジスタ及びｎＭ
ＯＳトランジスタの種別を反転すれば、同様な回路が構
成できる。In FIGS. 5 to 13 described above, FIG.
An example in which the GND is common and the low-voltage first power supply VDD1 and the high-voltage second power supply VDD2 are provided has been described. However, the reference power supply VDD is common and the lower power supply is high. When there is a first power supply VSS1 of a voltage and a second power supply VSS2 of a low voltage (VDD>VSS1> VSS2)
PMOS transistors other than the inverter and nM
A similar circuit can be configured by inverting the type of the OS transistor.
【００５４】図１４は、上記の趣旨により図７の回路を
置き換えた本発明の実施の形態のレベルコンバータ回路
（６）の回路図である。レベルコンバータ回路（６）
は、第１の電源ＶＳＳ１と共通電源ＶＤＤとに接続され
るインバータ２０と、ソースが第２の電源ＶＳＳ２に接
続されてゲートとドレインがクロスカップル接続された
ｎＭＯＳトランジスタＮ５、Ｎ６と、ソースが共通電源
ＶＤＤに接続されたｐＭＯＳトランジスタＰ６、Ｐ７と
を有し、更に、第２の電源ＶＳＳ２と共通電源ＶＤＤと
に接続されるインバータＤ１と、インバータＤ１により
制御されるｎＭＯＳトランジスタＮ７とを有する。な
お、インバータＤ１の入力端子はノード３に接続せず、
点線に示すようにインバータ２２を介してノード４に接
続してもよい。FIG. 14 is a circuit diagram of a level converter circuit (6) according to an embodiment of the present invention in which the circuit of FIG. Level converter circuit (6)
The source is common to the inverter 20 connected to the first power supply VSS1 and the common power supply VDD, the nMOS transistors N5 and N6 whose sources are connected to the second power supply VSS2 and whose gates and drains are cross-coupled. It has pMOS transistors P6 and P7 connected to the power supply VDD, and further has an inverter D1 connected to the second power supply VSS2 and the common power supply VDD, and an nMOS transistor N7 controlled by the inverter D1. Note that the input terminal of the inverter D1 is not connected to the node 3,
It may be connected to the node 4 via the inverter 22 as shown by the dotted line.
【００５５】レベルコンバータ回路（６）のｎＭＯＳト
ランジスタＮ７は、インバータ２０の出力信号のノード
２の立ち下がり遷移時に導通するので、ノード４を立ち
下げてｎＭＯＳトランジスタＮ６が非導通となる時間を
短縮し、出力端子ＯＵＴの立ち上がりを高速化にするこ
とができる。Since the nMOS transistor N7 of the level converter circuit (6) becomes conductive at the time of the falling transition of the node 2 of the output signal of the inverter 20, the node 4 falls and the time when the nMOS transistor N6 becomes nonconductive is reduced. , The rising speed of the output terminal OUT can be increased.
【００５６】図９から図１２に示したレベルコンバータ
回路も同様にして、基準となる共通電源ＶＤＤと異なる
２つの電源ＶＳＳ１、ＶＳＳ２のアーキテクチャーに適
用することができる。さらに、図１４のスイッチ手段で
あるｎＭＯＳトランジスタＮ７は、遅延信号の極性を変
更すれば、ｐＭＯＳトランジスタで構成することも可能
である。Similarly, the level converter circuits shown in FIGS. 9 to 12 can be applied to the architecture of two power supplies VSS1 and VSS2 different from the reference common power supply VDD. Further, the nMOS transistor N7, which is the switch means of FIG. 14, can be configured by a pMOS transistor if the polarity of the delay signal is changed.
【００５７】[0057]
【発明の効果】以上説明した通り、本発明によれば、電
源電圧が低い集積回路においても、出力端子ＯＵＴの立
ち下がりの遅延時間ｔｐｄを短縮し、立ち下がりの過渡
時に大きな貫通電流が流れるのを防止するレベルコンバ
ータ回路を提供することができる。As described above, according to the present invention, even in an integrated circuit having a low power supply voltage, the fall delay time tpd of the output terminal OUT is reduced, and a large through current flows during the transition of the fall. Can be provided.
【図１】従来のレベルコンバータ回路（１）の回路図で
ある。FIG. 1 is a circuit diagram of a conventional level converter circuit (1).
【図２】従来のレベルコンバータ回路（１）の波形図で
ある。FIG. 2 is a waveform diagram of a conventional level converter circuit (1).
【図３】従来のレベルコンバータ回路（２）の回路図で
ある。FIG. 3 is a circuit diagram of a conventional level converter circuit (2).
【図４】従来のレベルコンバータ回路（２）の波形図で
ある。FIG. 4 is a waveform diagram of a conventional level converter circuit (2).
【図５】本発明のレベルコンバータ回路の原理説明図で
ある。FIG. 5 is a diagram illustrating the principle of a level converter circuit according to the present invention.
【図６】本発明のレベルコンバータ回路の原理を説明す
る波形図である。FIG. 6 is a waveform diagram illustrating the principle of the level converter circuit of the present invention.
【図７】本発明の実施の形態のレベルコンバータ回路
（１）の回路図である。FIG. 7 is a circuit diagram of a level converter circuit (1) according to the embodiment of the present invention.
【図８】本発明の実施の形態のレベルコンバータ回路
（１）の波形図である。FIG. 8 is a waveform diagram of the level converter circuit (1) according to the embodiment of the present invention.
【図９】本発明の実施の形態のレベルコンバータ回路
（２）の回路図である。FIG. 9 is a circuit diagram of a level converter circuit (2) according to the embodiment of the present invention.
【図１０】本発明の実施の形態のレベルコンバータ回路
（３）の回路図である。FIG. 10 is a circuit diagram of a level converter circuit (3) according to the embodiment of the present invention.
【図１１】本発明の実施の形態のレベルコンバータ回路
（４）の回路図である。FIG. 11 is a circuit diagram of a level converter circuit (4) according to the embodiment of the present invention.
【図１２】本発明の実施の形態のレベルコンバータ回路
（５）の回路図である。FIG. 12 is a circuit diagram of a level converter circuit (5) according to the embodiment of the present invention.
【図１３】本発明の実施の形態のレベルコンバータ回路
（５）の波形図である。FIG. 13 is a waveform chart of the level converter circuit (5) according to the embodiment of the present invention.
【図１４】本発明の実施の形態のレベルコンバータ回路
（６）の回路図である。FIG. 14 is a circuit diagram of a level converter circuit (6) according to the embodiment of the present invention.
ＶＤＤ１ 低電圧の電源 ＶＤＤ２ 高電圧の電源 ＧＮＤ 接地 Ｎ１、Ｎ２、Ｎ３、Ｎ４ ｎＭＯＳトランジスタ Ｐ１、Ｐ２、Ｐ３、Ｐ４、Ｐ５ ｐＭＯＳトランジスタ Ｄ１ 遅延手段またはインバータ Ｄ２、Ｄ３、Ｄ１０ インバータ Ｓ１ スイッチ手段 １、２、３、４、５、６、７、１０ ノード ＩＮ 入力端子 ＯＵＴ 出力端子 ／ＯＵＴ 相補出力端子 ＶＴＨＮ ｎＭＯＳトランジスタの閾値電圧 ＶＴＨＰ ｐＭＯＳトランジスタの閾値電圧 VDD1 Low-voltage power supply VDD2 High-voltage power supply GND Ground N1, N2, N3, N4 nMOS transistors P1, P2, P3, P4, P5 pMOS transistor D1 Delay means or inverter D2, D3, D10 Inverter S1 Switching means 1, 2, 3, 4, 5, 6, 7, 10 node IN input terminal OUT output terminal / OUT complementary output terminal VTHN threshold voltage of nMOS transistor VTHP threshold voltage of pMOS transistor
Claims (22)
位の第２の電源と、共通電源とを有し、前記第１の電源
と共通電源間の電位差に対応する第１の振幅の入力信号
を、前記第２の電源と共通電源間の電位差に対応する第
２の振幅の出力信号に変換するレベルコンバータ回路に
おいて、 前記第１の電源と前記共通電源とに接続され、前記入力
信号から前記第１の振幅の反転信号を生成するインバー
タと、 ソースが前記第２の電源に接続され、ゲートとドレイン
がクロスカップル接続された１対の第１導電型トランジ
スタと、 それぞれのドレインが一方又は他方のクロスカップル接
続点に接続され、それぞれのソースが前記共通電源に接
続され、それぞれのゲートに前記入力信号または前記反
転信号が入力される１対の第２導電型トランジスタと、 前記第２の電源と前記共通電源とに接続され、前記一方
又は他方のクロスカップル接続点の信号を遅延させ、前
記第２の振幅の第１の遅延信号を生成する第１の遅延手
段と、 前記第１の遅延信号により制御され、前記インバータの
出力端子と前記他方のクロスカップル接続点間に設けら
れた第１のスイッチ手段とを有することを特徴とするレ
ベルコンバータ回路。A first power supply; a second power supply having a different potential from the first power supply; and a common power supply, and a first power supply corresponding to a potential difference between the first power supply and the common power supply. A level converter circuit for converting an input signal having an amplitude into an output signal having a second amplitude corresponding to a potential difference between the second power supply and a common power supply, wherein the level converter circuit is connected to the first power supply and the common power supply; An inverter for generating an inverted signal of the first amplitude from an input signal; a pair of transistors of a first conductivity type having a source connected to the second power supply and a gate and a drain cross-coupled; Are connected to one or the other cross-coupled connection point, each source is connected to the common power supply, and each of the gates receives the input signal or the inverted signal. A first delay that is connected to the second power supply and the common power supply, delays a signal at the one or other cross-coupled connection point, and generates a first delay signal having the second amplitude. And a first switch controlled by the first delay signal and provided between an output terminal of the inverter and the other cross-coupled connection point.
源に対応する電位から前記第１の電源に対応する電位に
遷移する時に導通し、所定時間後に非導通となるように
制御されることを特徴とするレベルコンバータ回路。2. The device according to claim 1, wherein the first switch is turned on when the inverted signal transitions from a potential corresponding to the common power supply to a potential corresponding to the first power supply, and is turned off after a predetermined time. A level converter circuit controlled to be conductive.
記他方又は一方のクロスカップル接続点の信号を遅延さ
せ、前記第２の振幅の第２の遅延信号を生成する第２の
遅延手段と、 前記第２の遅延信号により制御され、前記インバータの
入力端子と前記一方のクロスカップル接続点間に設けら
れた第２のスイッチ手段とを有し、 前記第２のスイッチ手段は、前記入力信号が前記共通電
源に対応する電位から前記第１の電源に対応する電位に
遷移する時に導通し、所定時間後に非導通となるように
制御されることを特徴とするレベルコンバータ回路。3. The second power supply according to claim 2, further comprising a second power supply connected to said second power supply and said common power supply, for delaying a signal at said other or one cross-coupled connection point, and A second delay unit that generates a delay signal; and a second switch unit that is controlled by the second delay signal and that is provided between the input terminal of the inverter and the one cross-couple connection point. The second switch means is turned on when the input signal transitions from a potential corresponding to the common power supply to a potential corresponding to the first power supply, and is controlled to be turned off after a predetermined time. Characteristic level converter circuit.
り、前記第１の遅延信号は前記一方のクロスカップル接
続点の信号の反転信号であることを特徴とするレベルコ
ンバータ回路。4. The level according to claim 2, wherein said first switch means is a p-channel transistor, and said first delay signal is an inverted signal of a signal at said one cross couple connection point. Converter circuit.
り、前記第１の遅延信号は前記他方のクロスカップル接
続点の信号の非反転信号であることを特徴とするレベル
コンバータ回路。5. The device according to claim 2, wherein said first switch means is a p-channel transistor, and said first delay signal is a non-inverted signal of a signal at said other cross-coupled node. Level converter circuit.
クロスカップル接続点に接続されていることを特徴とす
るレベルコンバータ回路。6. The level converter circuit according to claim 4, wherein a drain of the p-channel transistor is connected to the other cross-coupled connection point.
り、前記第１の遅延信号は前記一方のクロスカップル接
続点の信号の非反転信号であることを特徴とするレベル
コンバータ回路。7. The device according to claim 2, wherein said first switch means is an n-channel transistor, and said first delay signal is a non-inverted signal of a signal at said one cross couple connection point. Level converter circuit.
り、前記第１の遅延信号は前記他方のクロスカップル接
続点の信号の反転信号であることを特徴とするレベルコ
ンバータ回路。8. The level according to claim 2, wherein said first switch means is an n-channel transistor, and said first delay signal is an inverted signal of a signal at said other cross-coupled connection point. Converter circuit.
ロスカップル接続点に接続されていることを特徴とする
レベルコンバータ回路。9. The level converter circuit according to claim 7, wherein a source of the n-channel transistor is connected to the other cross-coupled connection point.
電位の第２の電源と、共通電源とを有し、前記第１の電
源と共通電源間の電位差に対応する第１の振幅の入力信
号を、前記第２の電源と共通電源間の電位差に対応する
第２の振幅の出力信号に変換するレベルコンバータ回路
において、 前記第１の電源と前記共通電源とに接続され、前記入力
信号から前記第１の振幅の反転信号を生成するインバー
タと、 ソースが前記第２の電源に接続され、ゲートとドレイン
がクロスカップル接続された１対の第１導電型トランジ
スタと、 それぞれのドレインが一方又は他方のクロスカップル接
続点に接続され、それぞれのソースが前記共通電源に接
続され、それぞれのゲートに前記入力信号または前記反
転信号が入力される１対の第２導電型トランジスタと、 前記インバータの入力端子と前記一方のクロスカップル
接続点間に設けられたスイッチ手段と、 前記第２の電源と前記共通電源とに接続され、前記他方
又は一方のクロスカップル接続点の信号を遅延させ、前
記スイッチ手段を制御する前記第２の振幅の遅延信号を
生成する遅延手段とを有することを特徴とするレベルコ
ンバータ回路。10. A first power supply, a second power supply having a different potential from the first power supply, and a common power supply, and a first power supply corresponding to a potential difference between the first power supply and the common power supply. A level converter circuit for converting an input signal having an amplitude into an output signal having a second amplitude corresponding to a potential difference between the second power supply and a common power supply, wherein the level converter circuit is connected to the first power supply and the common power supply; An inverter for generating an inverted signal of the first amplitude from an input signal; a pair of transistors of a first conductivity type having a source connected to the second power supply and a gate and a drain cross-coupled; Are connected to one or the other cross-coupling connection point, each source is connected to the common power supply, and a pair of second conductivity type transistors whose respective gates receive the input signal or the inverted signal. A switching means provided between the input terminal of the inverter and the one cross-coupled connection point; a signal connected to the second power supply and the common power supply; And a delay means for generating a delay signal of the second amplitude for controlling the switch means.
応する電位から前記第１の電源に対応する電位に遷移す
る時に導通し、所定時間後に非導通となるように制御さ
れることを特徴とするレベルコンバータ回路。11. The switch according to claim 10, wherein the switch is turned on when the input signal transitions from a potential corresponding to the common power supply to a potential corresponding to the first power supply, and is turned off after a predetermined time. The level converter circuit characterized by being controlled as follows.
記遅延信号は前記他方のクロスカップル接続点の信号の
反転信号であることを特徴とするレベルコンバータ回
路。12. The level converter circuit according to claim 11, wherein said switch means is a p-channel transistor, and said delay signal is an inverted signal of a signal at said other cross-coupled connection point.
記遅延信号は前記一方のクロスカップル接続点の信号の
非反転信号であることを特徴とするレベルコンバータ回
路。13. The level converter circuit according to claim 11, wherein said switch means is a p-channel transistor, and said delay signal is a non-inverted signal of a signal at said one cross-coupled connection point.
クロスカップル接続点に接続されていることを特徴とす
るレベルコンバータ回路。14. The level converter circuit according to claim 12, wherein a drain of said p-channel transistor is connected to said one cross-couple connection point.
記遅延信号は前記他方のクロスカップル接続点の信号の
非反転信号であることを特徴とするレベルコンバータ回
路。15. The level converter circuit according to claim 11, wherein said switch means is an n-channel transistor, and said delay signal is a non-inverted signal of a signal at said other cross-coupled node.
記遅延信号は前記一方のクロスカップル接続点の信号の
反転信号であることを特徴とするレベルコンバータ回
路。16. The level converter circuit according to claim 11, wherein said switch means is an n-channel transistor, and said delay signal is an inverted signal of a signal at said one cross-coupled connection point.
ロスカップル接続点に接続されていることを特徴とする
レベルコンバータ回路。17. The level converter circuit according to claim 15, wherein a source of said n-channel transistor is connected to said one cross-couple connection point.
より低く、 前記第１導電型トランジスタはｐチャネルトランジスタ
であり、前記第２導電型トランジスタはｎチャネルトラ
ンジスタであることを特徴とするレベルコンバータ回
路。18. The semiconductor device according to claim 2, wherein the potential of the common power supply is lower than the potentials of the first and second power supplies, the first conductivity type transistor is a p-channel transistor, A level converter circuit, wherein the conductivity type transistor is an n-channel transistor.
より高く、 前記第１導電型トランジスタはｎチャネルトランジスタ
であり、前記第２導電型トランジスタはｐチャネルトラ
ンジスタであることを特徴とするレベルコンバータ回
路。19. The device according to claim 2, wherein a potential of said common power supply is higher than potentials of said first and second power supplies, said first conductivity type transistor is an n-channel transistor, and said second power supply is an n-channel transistor. A level converter circuit, wherein the conductivity type transistor is a p-channel transistor.
記第１の電源と共通電源間の電位差に対応する第１の振
幅の入力信号から反転信号を生成するインバータと、 ソースが前記第１の電源と異なる電位の第２の電源に接
続され、ゲートとドレインがクロスカップル接続された
１対の第１導電型トランジスタと、 それぞれのドレインが一方又は他方のクロスカップル接
続点に接続され、それぞれのソースが前記共通電源に接
続され、それぞれのゲートに前記入力信号または前記反
転信号が入力される１対の第２導電型トランジスタと、 前記インバータの出力端子と前記他方のクロスカップル
接続点間に設けられた第１のスイッチ手段とを有し、 前記入力信号を前記第２の電源と共通電源間の電位差に
対応する第２の振幅の出力信号に変換するレベルコンバ
ータ回路におけるレベルコンバート方法において、 前記第１のスイッチ手段を、前記第２の振幅の第１の制
御信号によって、前記反転信号が前記共通電源に対応す
る電位から前記第１の電源に対応する電位に遷移する時
に導通させ、所定時間後に非導通となるように制御する
ことを特徴とするレベルコンバート方法。20. An inverter, connected to a first power supply and a common power supply, for generating an inverted signal from an input signal having a first amplitude corresponding to a potential difference between the first power supply and the common power supply, and a source comprising: A pair of first conductivity type transistors connected to a second power supply having a different potential from the first power supply and having a gate and a drain cross-coupled; and a drain connected to one or the other cross-couple connection point A pair of second conductivity type transistors each having a source connected to the common power supply and receiving the input signal or the inverted signal at each gate; an output terminal of the inverter and the other cross-coupled connection point And a first switch means provided between the second power supply and the common power supply to convert the input signal into an output signal having a second amplitude corresponding to a potential difference between the second power supply and a common power supply. A level conversion method in a level converter circuit, wherein the first switch means is configured to switch the inverted signal from the potential corresponding to the common power supply to the first power supply by a first control signal having the second amplitude. A level conversion method comprising: conducting a transition when a potential is changed to a non-conducting state;
ップル接続点間に設けられた第２のスイッチ手段を有
し、 前記第２のスイッチ手段を、前記第２の振幅の第２の制
御信号によって、前記入力信号が前記共通電源に対応す
る電位から前記第１の電源に対応する電位に遷移する時
に導通させ、所定時間後に非導通となるように制御する
ことを特徴とするレベルコンバート方法。21. The apparatus according to claim 20, further comprising second switch means provided between an input terminal of said inverter and said one cross-couple connection point, wherein said second switch means is connected to said second switch means. A second control signal having an amplitude of the second control signal is turned on when the input signal transitions from a potential corresponding to the common power supply to a potential corresponding to the first power supply, and is controlled so as to be non-conductive after a predetermined time. A level conversion method characterized by the following.
記第１の電源と共通電源間の電位差に対応する第１の振
幅の入力信号から反転信号を生成するインバータと、 ソースが前記第１の電源と異なる電位の第２の電源に接
続され、ゲートとドレインがクロスカップル接続された
１対の第１導電型トランジスタと、 それぞれのドレインが一方又は他方のクロスカップル接
続点に接続され、それぞれのソースが前記共通電源に接
続され、それぞれのゲートに前記入力信号または前記反
転信号が入力される１対の第２導電型トランジスタと、 前記インバータの入力端子と前記一方のクロスカップル
接続点間に設けられたスイッチ手段とを有し、 前記入力信号を前記第２の電源と共通電源間の電位差に
対応する第２の振幅の出力信号に変換するレベルコンバ
ート回路におけるレベルコンバート方法において、 前記スイッチ手段を、前記第２の振幅の制御信号によっ
て、前記入力信号が前記共通電源に対応する電位から前
記第１の電源に対応する電位に遷移する時に導通させ、
所定時間後に非導通となるように制御することを特徴と
するレベルコンバート方法。22. An inverter connected to a first power supply and a common power supply, the inverter generating an inverted signal from an input signal having a first amplitude corresponding to a potential difference between the first power supply and the common power supply, and a source comprising: A pair of first conductivity type transistors connected to a second power supply having a different potential from the first power supply and having a gate and a drain cross-coupled; and a drain connected to one or the other cross-couple connection point A pair of second conductivity type transistors each having a source connected to the common power supply and a gate to which the input signal or the inverted signal is input, and an input terminal of the inverter and the one cross-coupled connection point A switch means provided between the second power supply and a common power supply for converting the input signal into an output signal having a second amplitude corresponding to a potential difference between the second power supply and a common power supply. In the level conversion method in the level conversion circuit, the switch means is turned on when the input signal changes from a potential corresponding to the common power supply to a potential corresponding to the first power supply by the control signal of the second amplitude. Let
A level conversion method comprising controlling to become non-conductive after a predetermined time.
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|---|---|---|---|
| JP10259765A JP2000091894A (en) | 1998-09-14 | 1998-09-14 | Level converter circuit |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10259765A JP2000091894A (en) | 1998-09-14 | 1998-09-14 | Level converter circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000091894A true JP2000091894A (en) | 2000-03-31 |
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ID=17338662
Family Applications (1)
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|---|---|---|---|
| JP10259765A Withdrawn JP2000091894A (en) | 1998-09-14 | 1998-09-14 | Level converter circuit |
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| JP (1) | JP2000091894A (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7148735B2 (en) | 2003-01-31 | 2006-12-12 | Matsushita Electric Industrial Co., Ltd. | Level shifter having automatic delay adjusting function |
| KR100678458B1 (en) | 2004-12-24 | 2007-02-02 | 삼성전자주식회사 | Level shifter circuit and operating method thereof |
| US7663403B2 (en) | 2006-12-05 | 2010-02-16 | Electronics And Telecommunications Research Institute | High-speed asynchronous digital signal level conversion circuit |
| CN101908880A (en) * | 2009-06-02 | 2010-12-08 | 台湾积体电路制造股份有限公司 | Level shifter |
-
1998
- 1998-09-14 JP JP10259765A patent/JP2000091894A/en not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7148735B2 (en) | 2003-01-31 | 2006-12-12 | Matsushita Electric Industrial Co., Ltd. | Level shifter having automatic delay adjusting function |
| CN1300945C (en) * | 2003-01-31 | 2007-02-14 | 松下电器产业株式会社 | Level inverter with automatic delay regulation function |
| KR100678458B1 (en) | 2004-12-24 | 2007-02-02 | 삼성전자주식회사 | Level shifter circuit and operating method thereof |
| US7663403B2 (en) | 2006-12-05 | 2010-02-16 | Electronics And Telecommunications Research Institute | High-speed asynchronous digital signal level conversion circuit |
| CN101908880A (en) * | 2009-06-02 | 2010-12-08 | 台湾积体电路制造股份有限公司 | Level shifter |
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