JP2000066952A - キャッシュメモリシステム及びその運用方法 - Google Patents
キャッシュメモリシステム及びその運用方法Info
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- JP2000066952A JP2000066952A JP11140697A JP14069799A JP2000066952A JP 2000066952 A JP2000066952 A JP 2000066952A JP 11140697 A JP11140697 A JP 11140697A JP 14069799 A JP14069799 A JP 14069799A JP 2000066952 A JP2000066952 A JP 2000066952A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
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Abstract
(57)【要約】 （修正有）
【課題】 キャッシュミスを低減し、かつメモリシステ
ムの高性能化を図る。 【解決手段】 中央制御部40が参照する下位メモリ素子
48に記憶された大量の情報から取り出される第１情報が
格納される第１補助記憶素子42、及び第１情報が含まれ
る第２情報が格納される第２補助記憶素子44を用意す
る。参照される情報が、第１補助記憶素子42または第２
補助記憶素子44に存在するか、あるいは、参照される情
報を含んでいない別の第１情報が第１補助記憶素子42に
存在するか否かによって、前記下位メモリ素子48から第
１情報または第２情報を選択的に取り出し、第１補助記
憶素子42と第２補助記憶素子44とに選択的に格納する。
ムの高性能化を図る。 【解決手段】 中央制御部40が参照する下位メモリ素子
48に記憶された大量の情報から取り出される第１情報が
格納される第１補助記憶素子42、及び第１情報が含まれ
る第２情報が格納される第２補助記憶素子44を用意す
る。参照される情報が、第１補助記憶素子42または第２
補助記憶素子44に存在するか、あるいは、参照される情
報を含んでいない別の第１情報が第１補助記憶素子42に
存在するか否かによって、前記下位メモリ素子48から第
１情報または第２情報を選択的に取り出し、第１補助記
憶素子42と第２補助記憶素子44とに選択的に格納する。
Description
【０００１】
【発明の属する技術分野】本発明は、キャッシュメモリ
システム及びその運用方法に係り、特にキャッシュメモ
リ内でのキャッシュミスを減らして、システムの性能の
向上をはかったキャッシュメモリシステム及びその運用
方法に関する。
システム及びその運用方法に係り、特にキャッシュメモ
リ内でのキャッシュミスを減らして、システムの性能の
向上をはかったキャッシュメモリシステム及びその運用
方法に関する。
【０００２】
【従来の技術】一般に、プロセッサとメモリとの性能の
差が一層著ぢるしくなるにつれて、図７に示すように、
メモリは、プロセッサ内で使用されるレジスタ10と、キ
ャッシュ11と、主記憶装置であるメモリ12と、補助記憶
装置である磁気ディスク13とバックアップ装置で使用さ
れる磁気テープ14とで構成される階層的な構造となりつ
つある。このような階層的な構造で使用される各々の装
置は、レジスタ10などの上位階層にあるほど動作速度は
高速であるが、情報が格納されるメモリサイズは小さく
なる。これに対し、補助記憶装置である磁気テープ14な
どの下位階層にあるほど動作速度は低速であるがメモリ
サイズは大きくなる。
差が一層著ぢるしくなるにつれて、図７に示すように、
メモリは、プロセッサ内で使用されるレジスタ10と、キ
ャッシュ11と、主記憶装置であるメモリ12と、補助記憶
装置である磁気ディスク13とバックアップ装置で使用さ
れる磁気テープ14とで構成される階層的な構造となりつ
つある。このような階層的な構造で使用される各々の装
置は、レジスタ10などの上位階層にあるほど動作速度は
高速であるが、情報が格納されるメモリサイズは小さく
なる。これに対し、補助記憶装置である磁気テープ14な
どの下位階層にあるほど動作速度は低速であるがメモリ
サイズは大きくなる。
【０００３】そこで、ほとんどの高性能システムにおい
ては、階層的な構造のメモリ構造で使用される上位階層
に属するレジスタ10やキャッシュ11などの大きさ、構
成、動作方式を適宜設定して、システムの性能の向上を
はかっている。キャッシュ11を使用する階層的なメモリ
システムでは、中央処理装置（ＣＰＵ）によって参照さ
れる情報の地域性に基づいてキャッシュ11を使用するこ
とにより、優れた性能を得ることが可能である。参照さ
れる情報の地域性は、空間的な地域性（Spatial locali
ty）と時間的な地域性（Temporal locality)とに大別で
きる。空間的な地域性とは、特定のメモリ要素である情
報が参照された場合、この参照された情報に隣接したア
ドレスに位置づけられた別の情報が、近い将来に参照さ
れる可能性が高い傾向を意味する。また、時間的な地域
性とは、参照された情報が近い将来に参照される可能性
が高い傾向を意味する。
ては、階層的な構造のメモリ構造で使用される上位階層
に属するレジスタ10やキャッシュ11などの大きさ、構
成、動作方式を適宜設定して、システムの性能の向上を
はかっている。キャッシュ11を使用する階層的なメモリ
システムでは、中央処理装置（ＣＰＵ）によって参照さ
れる情報の地域性に基づいてキャッシュ11を使用するこ
とにより、優れた性能を得ることが可能である。参照さ
れる情報の地域性は、空間的な地域性（Spatial locali
ty）と時間的な地域性（Temporal locality)とに大別で
きる。空間的な地域性とは、特定のメモリ要素である情
報が参照された場合、この参照された情報に隣接したア
ドレスに位置づけられた別の情報が、近い将来に参照さ
れる可能性が高い傾向を意味する。また、時間的な地域
性とは、参照された情報が近い将来に参照される可能性
が高い傾向を意味する。
【０００４】かかる空間的な地域性及び時間的な地域性
を反映させるために、キャッシュメモリシステムを複数
個の情報を含む情報のブロックで構成し、キャッシュミ
スが生じると、キャッシュミスの生じた情報と共にこの
キャッシュミスの生じた情報に隣接した情報を下位メモ
リ素子から取り出して格納することにより空間的な地域
性を反映し、かつ最近参照された情報を含む情報のブロ
ックをキャッシュメモリに格納することにより時間的な
地域性を反映している。この２種類の地域性は、キャッ
シュの設計時に、情報ブロックのサイズを決める上で重
要である。つまり、空間的な地域性をさらに十分に反映
させるには、情報ブロックのサイズをより大きくしてキ
ャッシュを構成することが好適ではあるが、全体のキャ
ッシュサイズが一定の場合、情報ブロックのサイズの増
大はキャッシュ内に存在する情報ブロックの数を減らす
ことになるため、時間的な地域性の反映が困難となる。
を反映させるために、キャッシュメモリシステムを複数
個の情報を含む情報のブロックで構成し、キャッシュミ
スが生じると、キャッシュミスの生じた情報と共にこの
キャッシュミスの生じた情報に隣接した情報を下位メモ
リ素子から取り出して格納することにより空間的な地域
性を反映し、かつ最近参照された情報を含む情報のブロ
ックをキャッシュメモリに格納することにより時間的な
地域性を反映している。この２種類の地域性は、キャッ
シュの設計時に、情報ブロックのサイズを決める上で重
要である。つまり、空間的な地域性をさらに十分に反映
させるには、情報ブロックのサイズをより大きくしてキ
ャッシュを構成することが好適ではあるが、全体のキャ
ッシュサイズが一定の場合、情報ブロックのサイズの増
大はキャッシュ内に存在する情報ブロックの数を減らす
ことになるため、時間的な地域性の反映が困難となる。
【０００５】図８は、キャッシュの空間的及び時間的な
地域性の性質を概念的に示したものである。図８におい
て、Ｘ軸はメモリ参照が生じたアドレス、Ｙ軸は参照の
確率を表わしている。図８は、メモリ領域における各情
報への参照確率と、参照される情報のブロックサイズと
の関係を示すものである。図から明らかなように、Ａ番
地の情報への情報参照が生じると、空間的な地域性の傾
向に従いＡ番地と隣接した領域の情報はプロセッサによ
って参照される確率が高く、Ａ番地から遠ざかるほど、
プロセッサによって参照される確率は低い。したがっ
て、この性質によってＡ番地を頂点とする特性曲線を表
わすことが出来る。図８に示すように、大きいブロック
22を持たせてキャッシュを構成する場合と、小さいブロ
ック20を持たせてキャッシュを構成する場合とで、前述
した２種類の地域性の反映は次のようになる。大きいブ
ロック22を有するようキャッシュメモリが構成される
と、情報への参照に対しキャッシュミスが生じた場合、
大きいブロック22によってより大量の情報を一度に取り
出すことは、小さいブロック20に従う小さい量だけの情
報を取り出すことに比して、空間的な地域性は十分に反
映されるものの、ブロック内に存在する情報の平均的な
参照確率は低下し、一定のキャッシュメモリサイズを有
するキャッシュメモリシステムの場合は、時間的な地域
性の反映度が低下する。
地域性の性質を概念的に示したものである。図８におい
て、Ｘ軸はメモリ参照が生じたアドレス、Ｙ軸は参照の
確率を表わしている。図８は、メモリ領域における各情
報への参照確率と、参照される情報のブロックサイズと
の関係を示すものである。図から明らかなように、Ａ番
地の情報への情報参照が生じると、空間的な地域性の傾
向に従いＡ番地と隣接した領域の情報はプロセッサによ
って参照される確率が高く、Ａ番地から遠ざかるほど、
プロセッサによって参照される確率は低い。したがっ
て、この性質によってＡ番地を頂点とする特性曲線を表
わすことが出来る。図８に示すように、大きいブロック
22を持たせてキャッシュを構成する場合と、小さいブロ
ック20を持たせてキャッシュを構成する場合とで、前述
した２種類の地域性の反映は次のようになる。大きいブ
ロック22を有するようキャッシュメモリが構成される
と、情報への参照に対しキャッシュミスが生じた場合、
大きいブロック22によってより大量の情報を一度に取り
出すことは、小さいブロック20に従う小さい量だけの情
報を取り出すことに比して、空間的な地域性は十分に反
映されるものの、ブロック内に存在する情報の平均的な
参照確率は低下し、一定のキャッシュメモリサイズを有
するキャッシュメモリシステムの場合は、時間的な地域
性の反映度が低下する。
【０００６】さらに、小さいブロック20を有するようキ
ャッシュメモリが構成されると、大きいブロック22から
なる場合に比して、キャッシュミスの生じた情報により
近接した小さい量の情報のみ取り出すので、小さいブロ
ック20内に存在する情報の平均的な参照確率は高まり、
時間的な地域性は十分に反映されるものの、空間的な地
域性の反映度が低下する。このように、空間的な地域性
と時間的な地域性とは、キャッシュブロックのサイズを
決める上で、互いに相反する要素として作用する。従っ
て、前述した２種類の地域性を考慮して、最適のブロッ
クサイズを決める研究がなされており、この研究の結果
に基づいて適宜なサイズの、単一のブロックサイズを有
するようキャッシュメモリを構成してきた。
ャッシュメモリが構成されると、大きいブロック22から
なる場合に比して、キャッシュミスの生じた情報により
近接した小さい量の情報のみ取り出すので、小さいブロ
ック20内に存在する情報の平均的な参照確率は高まり、
時間的な地域性は十分に反映されるものの、空間的な地
域性の反映度が低下する。このように、空間的な地域性
と時間的な地域性とは、キャッシュブロックのサイズを
決める上で、互いに相反する要素として作用する。従っ
て、前述した２種類の地域性を考慮して、最適のブロッ
クサイズを決める研究がなされており、この研究の結果
に基づいて適宜なサイズの、単一のブロックサイズを有
するようキャッシュメモリを構成してきた。
【０００７】ところが、上述のように単一のキャッシュ
ブロックサイズを有するよう構成されたキャッシュメモ
リシステムでは、空間的な地域性及び時間的な地域性を
反映させるにあたって、システムの性能が低下するとい
う欠点がある。この欠点を解決するために、空間的な地
域性及び時間的な地域性を各々反映させる空間的キャッ
シュと時間的キャッシュとを別途に備えるデュアルデー
タキャッシュに対する研究がなされてきた。このデュア
ルキャッシュを利用する研究は、如何なる参照が空間的
な地域性を有し、時間的な地域性を有するかを区分する
ことにより、当該地域性が反映されるキャッシュに該当
する情報を格納する方法を採っている。
ブロックサイズを有するよう構成されたキャッシュメモ
リシステムでは、空間的な地域性及び時間的な地域性を
反映させるにあたって、システムの性能が低下するとい
う欠点がある。この欠点を解決するために、空間的な地
域性及び時間的な地域性を各々反映させる空間的キャッ
シュと時間的キャッシュとを別途に備えるデュアルデー
タキャッシュに対する研究がなされてきた。このデュア
ルキャッシュを利用する研究は、如何なる参照が空間的
な地域性を有し、時間的な地域性を有するかを区分する
ことにより、当該地域性が反映されるキャッシュに該当
する情報を格納する方法を採っている。
【０００８】図９は、従来のキャッシュメモリシステム
の構成を示すブロック図である。従来のキャッシュメモ
リシステム（ＩＣＳ；International Conference on Su
percomputing '95, Pages 338-347 参照）は、中央処理
装置33と、情報を記憶している記憶装置34と、中央処理
装置33の参照する情報が格納される空間的キャッシュ30
及び時間的キャッシュ31と、キャッシュミス時に以前に
参照された情報を用いて記憶装置34からの情報を空間的
キャッシュ30と時間的キャッシュ31のうち、いずれの方
に書き込むかを決める予想処理部32と、中央処理装置33
が情報を参照するよう空間的キャッシュ30と時間的キャ
ッシュ31とを選択するマルチプレクサ35と、予想処理部
32の制御によって記憶装置34からの情報を空間的キャッ
シュ30及び時間的キャッシュ31に提供するよう選択する
デマルチプレクサ36とで構成される。
の構成を示すブロック図である。従来のキャッシュメモ
リシステム（ＩＣＳ；International Conference on Su
percomputing '95, Pages 338-347 参照）は、中央処理
装置33と、情報を記憶している記憶装置34と、中央処理
装置33の参照する情報が格納される空間的キャッシュ30
及び時間的キャッシュ31と、キャッシュミス時に以前に
参照された情報を用いて記憶装置34からの情報を空間的
キャッシュ30と時間的キャッシュ31のうち、いずれの方
に書き込むかを決める予想処理部32と、中央処理装置33
が情報を参照するよう空間的キャッシュ30と時間的キャ
ッシュ31とを選択するマルチプレクサ35と、予想処理部
32の制御によって記憶装置34からの情報を空間的キャッ
シュ30及び時間的キャッシュ31に提供するよう選択する
デマルチプレクサ36とで構成される。
【０００９】このように構成される従来のシステムは、
予想処理部32に格納された情報に基づいて、記憶装置34
から中央処理装置33が提供する情報を空間的キャッシュ
30と時間的キャッシュ31のいずれに格納するかを判断
し、空間的キャッシュ30と時間的キャッシュ31とに選択
的に書き込むことにより、性能を向上するように構成さ
れている。予想処理部32で情報を書き込む各エントリ
は、命令アドレス、最終アドレス、変位（Stride）、長
さ、状態及び予想値などの項目で構成される。予想処理
部32は、同じ命令アドレスで発生されたデータ参照同士
のアドレスの差を利用することにより変位を求め、この
変位により得られた情報を空間的キャッシュ30と時間的
キャッシュ31のいずれに書き込むかを判断する根拠とし
て提供する。
予想処理部32に格納された情報に基づいて、記憶装置34
から中央処理装置33が提供する情報を空間的キャッシュ
30と時間的キャッシュ31のいずれに格納するかを判断
し、空間的キャッシュ30と時間的キャッシュ31とに選択
的に書き込むことにより、性能を向上するように構成さ
れている。予想処理部32で情報を書き込む各エントリ
は、命令アドレス、最終アドレス、変位（Stride）、長
さ、状態及び予想値などの項目で構成される。予想処理
部32は、同じ命令アドレスで発生されたデータ参照同士
のアドレスの差を利用することにより変位を求め、この
変位により得られた情報を空間的キャッシュ30と時間的
キャッシュ31のいずれに書き込むかを判断する根拠とし
て提供する。
【００１０】例えば、Ａ番地の命令語によってＢ番地の
情報が参照され、Ａ番地の命令語が以降に遂行される時
にＢ＋αが参照され、それ以降に、Ａ番地の命令語が遂
行される時、Ｂ＋２α番地の情報が参照されれば、Ａ番
地の命令語が参照する情報のアドレスは、Ｂ番地からα
を変数とする一定の変位を有すると予想処理部32は判断
する。そうすると、αによって一定の変位を有すると判
断される情報は、変位の値に応じて空間的キャッシュ3
0、または時間的キャッシュ31に区分されて格納され
る。つまり、予想処理部32エントリは、中央処理装置33
で発生された命令アドレスによって検索され、この命令
アドレスによって参照される情報のアドレスは、予想処
理部32に具備される最終アドレスの項目に格納される。
従って、予想処理部32の変位項目には、特定のアドレス
の命令語によって現在参照された情報のアドレスと直前
に参照された情報のアドレスとの差が格納される。
情報が参照され、Ａ番地の命令語が以降に遂行される時
にＢ＋αが参照され、それ以降に、Ａ番地の命令語が遂
行される時、Ｂ＋２α番地の情報が参照されれば、Ａ番
地の命令語が参照する情報のアドレスは、Ｂ番地からα
を変数とする一定の変位を有すると予想処理部32は判断
する。そうすると、αによって一定の変位を有すると判
断される情報は、変位の値に応じて空間的キャッシュ3
0、または時間的キャッシュ31に区分されて格納され
る。つまり、予想処理部32エントリは、中央処理装置33
で発生された命令アドレスによって検索され、この命令
アドレスによって参照される情報のアドレスは、予想処
理部32に具備される最終アドレスの項目に格納される。
従って、予想処理部32の変位項目には、特定のアドレス
の命令語によって現在参照された情報のアドレスと直前
に参照された情報のアドレスとの差が格納される。
【００１１】例えば、この変位によるＢ、Ｂ＋α、Ｂ＋
２αなどの一定の変位によって連続的に参照される３回
の参照が一定の段階を有する場合にのみ、情報参照が空
間的または時間的な地域性のうち如何なる地域性を有す
るかに対する予測が可能となり、これにより、情報を空
間的キャッシュ30と時間的キャッシュ31のいずれに書き
込むかに対する判断がなされる。上述のように、一定の
変位によって決まった地域性の性質に応じて、該当情報
が空間的キャッシュ30または時間的キャッシュ31に格納
されることにより、性能の向上が期待できる。
２αなどの一定の変位によって連続的に参照される３回
の参照が一定の段階を有する場合にのみ、情報参照が空
間的または時間的な地域性のうち如何なる地域性を有す
るかに対する予測が可能となり、これにより、情報を空
間的キャッシュ30と時間的キャッシュ31のいずれに書き
込むかに対する判断がなされる。上述のように、一定の
変位によって決まった地域性の性質に応じて、該当情報
が空間的キャッシュ30または時間的キャッシュ31に格納
されることにより、性能の向上が期待できる。
【００１２】
【発明が解決しようとする課題】ところが、上記のよう
に構成される従来のキャッシュメモリシステムは、全体
の情報参照のうちに一定の変位を有しない参照が発生す
ることが多く、同じ命令語で参照される情報アドレスの
変位が変化することがあるため、一定の変位を有する情
報参照に対して処理を行う構造では、一定でない変位に
起因して発生される情報参照によって好適な性能の向上
が得られないという問題がある。そこで、本発明の目的
は、キャッシュメモリの運用にあたって、空間的な地域
性及び時間的な地域性を合わせて反映させるために、キ
ャッシュ内に存在する情報の状態に応じて、キャッシュ
ミス時に取り出される情報の量を選択的に決め、かつ取
り出された情報のうち、参照確率の高い情報が参照確率
の低い情報よりもキャッシュ内に長く留まるよう選択的
に書き込むことによりキャッシュミスを低減させ、しか
もメモリトラフィックの効率を高めるキャッシュメモリ
の運用方法及びそのシステムを提供するにある。
に構成される従来のキャッシュメモリシステムは、全体
の情報参照のうちに一定の変位を有しない参照が発生す
ることが多く、同じ命令語で参照される情報アドレスの
変位が変化することがあるため、一定の変位を有する情
報参照に対して処理を行う構造では、一定でない変位に
起因して発生される情報参照によって好適な性能の向上
が得られないという問題がある。そこで、本発明の目的
は、キャッシュメモリの運用にあたって、空間的な地域
性及び時間的な地域性を合わせて反映させるために、キ
ャッシュ内に存在する情報の状態に応じて、キャッシュ
ミス時に取り出される情報の量を選択的に決め、かつ取
り出された情報のうち、参照確率の高い情報が参照確率
の低い情報よりもキャッシュ内に長く留まるよう選択的
に書き込むことによりキャッシュミスを低減させ、しか
もメモリトラフィックの効率を高めるキャッシュメモリ
の運用方法及びそのシステムを提供するにある。
【００１３】
【発明を解決するための手段】前記技術的課題を達成す
るために、本発明は、（ａ）中央制御部が参照するよう
大量の情報を下位メモリ素子に格納する段階と、（ｂ）
前記下位メモリ素子に格納された大量の情報から取り出
される第１情報が格納される第１補助記憶素子、及び前
記第１情報が含まれる第２情報が格納される第２補助記
憶素子を用意する段階と、（ｃ）前記中央制御部によっ
て参照される情報が、前記第１補助記憶素子または第２
補助記憶素子に存在するか、あるいは前記中央制御部に
よって参照される情報を含む第１情報を含む第２情報内
に、前記参照される情報を含んでいない別の第１情報が
前記第１補助記憶素子に存在するか否かによって、前記
下位メモリ素子から第１情報または第２情報を選択的に
取り出し、前記第１情報または第２情報を前記第１補助
記憶素子と第２補助記憶素子に選択的に格納する段階と
を含み、前記中央制御部によって参照される情報を条件
に応じて前記下位メモリ素子から別々に取り出してか
ら、前記第１補助記憶素子と第２補助記憶素子とに選択
的に格納することを特徴とする。
るために、本発明は、（ａ）中央制御部が参照するよう
大量の情報を下位メモリ素子に格納する段階と、（ｂ）
前記下位メモリ素子に格納された大量の情報から取り出
される第１情報が格納される第１補助記憶素子、及び前
記第１情報が含まれる第２情報が格納される第２補助記
憶素子を用意する段階と、（ｃ）前記中央制御部によっ
て参照される情報が、前記第１補助記憶素子または第２
補助記憶素子に存在するか、あるいは前記中央制御部に
よって参照される情報を含む第１情報を含む第２情報内
に、前記参照される情報を含んでいない別の第１情報が
前記第１補助記憶素子に存在するか否かによって、前記
下位メモリ素子から第１情報または第２情報を選択的に
取り出し、前記第１情報または第２情報を前記第１補助
記憶素子と第２補助記憶素子に選択的に格納する段階と
を含み、前記中央制御部によって参照される情報を条件
に応じて前記下位メモリ素子から別々に取り出してか
ら、前記第１補助記憶素子と第２補助記憶素子とに選択
的に格納することを特徴とする。
【００１４】前記（ｃ）段階は、(c11）特定の第２情報
に含まれ、前記第１補助記憶素子に格納された第１情報
の数を表わす状態情報を有する状態記憶素子を用意する
段階と、(c12）前記第１補助記憶素子または前記第２補
助記憶素子に、前記中央制御部によって参照される情報
が存在するか否かを判断する段階と、(c13）前記第１補
助記憶素子に、前記中央制御部によって参照される情報
が存在すれば、前記中央制御部が前記第１補助記憶素子
から前記情報を参照する段階と、(c14）前記中央制御部
によって参照される情報が前記第１補助記憶素子に存在
せず、前記第２補助記憶素子に存在すれば、前記第２補
助記憶素子の情報のうち、前記中央制御部が参照する情
報を含む第２情報内の第１情報は前記第１補助記憶素子
に移し、前記中央制御部が前記第１情報または前記第２
情報から情報を参照し、前記状態情報を更新する段階
と、(c15）前記第１補助記憶素子と前記第２補助記憶素
子とに、前記中央制御部によって参照される情報が存在
しなければ、前記状態情報に基づいて前記中央制御部に
よって参照される情報を含む第１情報を含む第２情報内
に、前記参照される情報を含んでいない第１情報が前記
第１補助記憶素子に存在するか否かを判断する段階と、
(c16）前記中央制御部によって参照される情報を含む前
記第１情報を含む前記第２情報内に、前記参照される情
報を含んでいない第１情報が前記状態情報によって前記
第１補助記憶素子に存在すると判断される場合、前記中
央制御部によって参照される情報を含む第１情報を前記
下位メモリ素子から取り出して前記第１補助記憶素子に
書込み、前記中央制御部が取り出された前記第１情報か
ら情報を参照し、前記状態情報を更新する段階と、(c1
7）前記中央制御部によって参照される情報を含む第１
情報を含む第２情報内に、前記参照される情報を含んで
いない第１情報が前記状態情報によって前記第１補助記
憶素子に存在しないと判断される場合、前記中央制御部
によって参照される情報を含む第２情報を前記下位メモ
リ素子から取り出して前記第２補助記憶素子に書込み、
前記第２補助記憶素子に書き込まれる前記第２情報のう
ち、前記中央制御部によって参照される情報を含む前記
第１情報は前記第１補助記憶素子に移し、前記中央制御
部が取り出された前記第１情報または前記第２情報から
情報を参照し、前記状態情報を更新する段階とを含むこ
とを特徴とする。
に含まれ、前記第１補助記憶素子に格納された第１情報
の数を表わす状態情報を有する状態記憶素子を用意する
段階と、(c12）前記第１補助記憶素子または前記第２補
助記憶素子に、前記中央制御部によって参照される情報
が存在するか否かを判断する段階と、(c13）前記第１補
助記憶素子に、前記中央制御部によって参照される情報
が存在すれば、前記中央制御部が前記第１補助記憶素子
から前記情報を参照する段階と、(c14）前記中央制御部
によって参照される情報が前記第１補助記憶素子に存在
せず、前記第２補助記憶素子に存在すれば、前記第２補
助記憶素子の情報のうち、前記中央制御部が参照する情
報を含む第２情報内の第１情報は前記第１補助記憶素子
に移し、前記中央制御部が前記第１情報または前記第２
情報から情報を参照し、前記状態情報を更新する段階
と、(c15）前記第１補助記憶素子と前記第２補助記憶素
子とに、前記中央制御部によって参照される情報が存在
しなければ、前記状態情報に基づいて前記中央制御部に
よって参照される情報を含む第１情報を含む第２情報内
に、前記参照される情報を含んでいない第１情報が前記
第１補助記憶素子に存在するか否かを判断する段階と、
(c16）前記中央制御部によって参照される情報を含む前
記第１情報を含む前記第２情報内に、前記参照される情
報を含んでいない第１情報が前記状態情報によって前記
第１補助記憶素子に存在すると判断される場合、前記中
央制御部によって参照される情報を含む第１情報を前記
下位メモリ素子から取り出して前記第１補助記憶素子に
書込み、前記中央制御部が取り出された前記第１情報か
ら情報を参照し、前記状態情報を更新する段階と、(c1
7）前記中央制御部によって参照される情報を含む第１
情報を含む第２情報内に、前記参照される情報を含んで
いない第１情報が前記状態情報によって前記第１補助記
憶素子に存在しないと判断される場合、前記中央制御部
によって参照される情報を含む第２情報を前記下位メモ
リ素子から取り出して前記第２補助記憶素子に書込み、
前記第２補助記憶素子に書き込まれる前記第２情報のう
ち、前記中央制御部によって参照される情報を含む前記
第１情報は前記第１補助記憶素子に移し、前記中央制御
部が取り出された前記第１情報または前記第２情報から
情報を参照し、前記状態情報を更新する段階とを含むこ
とを特徴とする。
【００１５】また前記（ｃ）段階は、(c21）前記第１補
助記憶素子または前記第２補助記憶素子に、前記中央制
御部によって参照される情報が存在するか否かを判断す
る段階と、(c22）前記第１補助記憶素子に、前記中央制
御部によって参照される情報が存在すれば、前記中央制
御部が前記第１補助記憶素子から前記情報を参照する段
階と、(c23）前記中央制御部によって参照される情報が
前記第１補助記憶素子に存在せず、前記第２補助記憶素
子に存在する場合、第２補助記憶素子の情報のうち、前
記中央制御部が参照する情報を含む第２情報内の第１情
報は前記第１補助記憶素子に移し、前記中央制御部が前
記第１情報または前記第２情報から情報を参照する段階
と、(c24）前記第１補助記憶素子及び前記第２補助記憶
素子に、前記中央制御部によって参照される情報が存在
しなければ、前記中央制御部によって参照される情報を
含む第２情報が下位メモリ素子に存在するか否かを判断
する段階と、(c25）前記中央制御部によって参照される
情報を含む第２情報が前記下位メモリ素子に存在すれ
ば、前記中央制御部によって参照される情報を含む前記
第１情報を前記下位メモリ素子から取り出して前記第１
補助記憶素子に書込み、前記中央制御部が取り出された
前記第１情報から情報を参照する段階と、(c26）前記中
央制御部によって参照される情報を含む第２情報が前記
下位メモリ素子に存在しなければ、前記中央制御部によ
って参照される情報を含む前記第２情報を前記下位メモ
リ素子よりも下位である別の下位メモリ素子から取り出
して前記下位メモリ素子及び第２補助記憶素子に書込
み、前記第２補助記憶素子に書き込まれる前記第２情報
のうち、前記中央制御部によって参照される情報を含む
前記第１情報は前記第１補助記憶素子に移し、前記中央
制御部が取り出された前記第１情報または前記第２情報
から情報を参照する段階とを含むことを特徴とする。
助記憶素子または前記第２補助記憶素子に、前記中央制
御部によって参照される情報が存在するか否かを判断す
る段階と、(c22）前記第１補助記憶素子に、前記中央制
御部によって参照される情報が存在すれば、前記中央制
御部が前記第１補助記憶素子から前記情報を参照する段
階と、(c23）前記中央制御部によって参照される情報が
前記第１補助記憶素子に存在せず、前記第２補助記憶素
子に存在する場合、第２補助記憶素子の情報のうち、前
記中央制御部が参照する情報を含む第２情報内の第１情
報は前記第１補助記憶素子に移し、前記中央制御部が前
記第１情報または前記第２情報から情報を参照する段階
と、(c24）前記第１補助記憶素子及び前記第２補助記憶
素子に、前記中央制御部によって参照される情報が存在
しなければ、前記中央制御部によって参照される情報を
含む第２情報が下位メモリ素子に存在するか否かを判断
する段階と、(c25）前記中央制御部によって参照される
情報を含む第２情報が前記下位メモリ素子に存在すれ
ば、前記中央制御部によって参照される情報を含む前記
第１情報を前記下位メモリ素子から取り出して前記第１
補助記憶素子に書込み、前記中央制御部が取り出された
前記第１情報から情報を参照する段階と、(c26）前記中
央制御部によって参照される情報を含む第２情報が前記
下位メモリ素子に存在しなければ、前記中央制御部によ
って参照される情報を含む前記第２情報を前記下位メモ
リ素子よりも下位である別の下位メモリ素子から取り出
して前記下位メモリ素子及び第２補助記憶素子に書込
み、前記第２補助記憶素子に書き込まれる前記第２情報
のうち、前記中央制御部によって参照される情報を含む
前記第１情報は前記第１補助記憶素子に移し、前記中央
制御部が取り出された前記第１情報または前記第２情報
から情報を参照する段階とを含むことを特徴とする。
【００１６】なお、前記（ｃ）段階は、(c31）特定の第
２情報に含まれ、前記第１補助記憶素子に格納された第
１情報の数を表わす状態情報を有する状態記憶素子を用
意する段階と、(c32）前記第１補助記憶素子または前記
第２補助記憶素子に、前記中央制御部によって参照され
る情報が存在するか否かを判断する段階と、(c33）前記
第１補助記憶素子に、前記中央制御部によって参照され
る情報が存在する場合、前記中央制御部が前記第１補助
記憶素子から前記情報を参照する段階と、(c34）前記中
央制御部によって参照される情報が前記第１補助記憶素
子に存在せず、前記第２補助記憶素子に存在する場合、
前記第２補助記憶素子の情報のうち、前記中央制御部が
参照する情報を含む第２情報内の第１情報を前記第１補
助記憶素子に移し、前記中央制御部が前記第１情報また
は前記第２情報から情報を参照し、前記状態情報を更新
する段階と、(c35）前記第１補助記憶素子及び前記第２
補助記憶素子に、前記中央制御部によって参照される情
報が存在しなければ、前記状態情報に基づいて、前記中
央制御部によって参照される情報を含む第１情報を含む
第２情報内に、前記参照される情報を含んでいない第１
情報が前記第１補助記憶素子に幾つ存在するかを判断す
る段階と、(c36）前記中央制御部によって参照される情
報を含む前記第１情報を含む前記第２情報内に、前記参
照される情報を含んでいない第１情報が前記状態情報に
よって前記第１補助記憶素子に特定の上限値以上の数が
存在すると判断されれば、前記中央制御部によって参照
される情報を含む第１情報を前記下位メモリ素子から取
り出して前記第１補助記憶素子に書込み、前記中央制御
部が取り出された前記第１情報から情報を参照し、前記
状態情報を更新する段階と、(c37）前記中央制御部によ
って参照される情報を含む第１情報を含む第２情報内
に、前記参照される情報を含んでいない第１情報が前記
状態情報によって前記第１補助記憶素子に特定の上限値
未満の数が存在すると判断されれば、前記中央制御部に
よって参照される情報を含む第２情報を前記下位メモリ
素子から取り出して前記第２補助記憶素子に書き込み、
前記第２補助記憶素子に書き込まれる前記第２情報のう
ち、前記中央制御部によって参照される情報を含む前記
第１情報は前記第１補助記憶素子に移し、前記中央制御
部が取り出された前記第１情報または前記第２情報から
情報を参照し、前記状態情報を更新する段階とを含むこ
とを特徴とする。
２情報に含まれ、前記第１補助記憶素子に格納された第
１情報の数を表わす状態情報を有する状態記憶素子を用
意する段階と、(c32）前記第１補助記憶素子または前記
第２補助記憶素子に、前記中央制御部によって参照され
る情報が存在するか否かを判断する段階と、(c33）前記
第１補助記憶素子に、前記中央制御部によって参照され
る情報が存在する場合、前記中央制御部が前記第１補助
記憶素子から前記情報を参照する段階と、(c34）前記中
央制御部によって参照される情報が前記第１補助記憶素
子に存在せず、前記第２補助記憶素子に存在する場合、
前記第２補助記憶素子の情報のうち、前記中央制御部が
参照する情報を含む第２情報内の第１情報を前記第１補
助記憶素子に移し、前記中央制御部が前記第１情報また
は前記第２情報から情報を参照し、前記状態情報を更新
する段階と、(c35）前記第１補助記憶素子及び前記第２
補助記憶素子に、前記中央制御部によって参照される情
報が存在しなければ、前記状態情報に基づいて、前記中
央制御部によって参照される情報を含む第１情報を含む
第２情報内に、前記参照される情報を含んでいない第１
情報が前記第１補助記憶素子に幾つ存在するかを判断す
る段階と、(c36）前記中央制御部によって参照される情
報を含む前記第１情報を含む前記第２情報内に、前記参
照される情報を含んでいない第１情報が前記状態情報に
よって前記第１補助記憶素子に特定の上限値以上の数が
存在すると判断されれば、前記中央制御部によって参照
される情報を含む第１情報を前記下位メモリ素子から取
り出して前記第１補助記憶素子に書込み、前記中央制御
部が取り出された前記第１情報から情報を参照し、前記
状態情報を更新する段階と、(c37）前記中央制御部によ
って参照される情報を含む第１情報を含む第２情報内
に、前記参照される情報を含んでいない第１情報が前記
状態情報によって前記第１補助記憶素子に特定の上限値
未満の数が存在すると判断されれば、前記中央制御部に
よって参照される情報を含む第２情報を前記下位メモリ
素子から取り出して前記第２補助記憶素子に書き込み、
前記第２補助記憶素子に書き込まれる前記第２情報のう
ち、前記中央制御部によって参照される情報を含む前記
第１情報は前記第１補助記憶素子に移し、前記中央制御
部が取り出された前記第１情報または前記第２情報から
情報を参照し、前記状態情報を更新する段階とを含むこ
とを特徴とする。
【００１７】前記別の目的を達成するために、本発明
は、下位メモリ素子に格納された大量の情報から、コン
ピュータシステムの中央制御部が参照する一部の情報を
格納するキャッシュメモリシステムであって、前記中央
制御部が参照する情報を含む第２情報が前記下位メモリ
素子から取り出されて格納される第２補助記憶素子と、
前記第２補助記憶素子に格納された情報から、または前
記下位メモリ素子に格納された情報から、前記中央制御
部が参照する情報を含む第１情報が取り出されて格納さ
れる第１補助記憶素子と、前記中央制御部によって参照
される情報が前記第１補助記憶素子または第２補助記憶
素子に存在するか、あるいは前記中央制御部によって参
照される情報を含む第１情報を含む第２情報内に、前記
参照される情報を含んでいない第１情報が前記第１補助
記憶素子に存在するか否かに基づいて、前記下位メモリ
素子から前記第１情報または第２情報を選択的に取り出
し、前記第１情報または第２情報を前記第１補助記憶素
子及び第２補助記憶素子に選択的に書き込むよう制御す
る制御手段とを備えることを特徴とする。
は、下位メモリ素子に格納された大量の情報から、コン
ピュータシステムの中央制御部が参照する一部の情報を
格納するキャッシュメモリシステムであって、前記中央
制御部が参照する情報を含む第２情報が前記下位メモリ
素子から取り出されて格納される第２補助記憶素子と、
前記第２補助記憶素子に格納された情報から、または前
記下位メモリ素子に格納された情報から、前記中央制御
部が参照する情報を含む第１情報が取り出されて格納さ
れる第１補助記憶素子と、前記中央制御部によって参照
される情報が前記第１補助記憶素子または第２補助記憶
素子に存在するか、あるいは前記中央制御部によって参
照される情報を含む第１情報を含む第２情報内に、前記
参照される情報を含んでいない第１情報が前記第１補助
記憶素子に存在するか否かに基づいて、前記下位メモリ
素子から前記第１情報または第２情報を選択的に取り出
し、前記第１情報または第２情報を前記第１補助記憶素
子及び第２補助記憶素子に選択的に書き込むよう制御す
る制御手段とを備えることを特徴とする。
【００１８】前記制御手段は、特定の第２情報に含ま
れ、前記第１補助記憶素子に格納された第１情報の数を
表わす状態情報を有する状態記憶素子と、前記状態記憶
素子の状態情報に基づいて、前記第１情報または第２情
報を前記第１補助記憶素子及び第２補助記憶素子に書き
込むよう選択するデマルチプレクサとを含むことを特徴
とする。
れ、前記第１補助記憶素子に格納された第１情報の数を
表わす状態情報を有する状態記憶素子と、前記状態記憶
素子の状態情報に基づいて、前記第１情報または第２情
報を前記第１補助記憶素子及び第２補助記憶素子に書き
込むよう選択するデマルチプレクサとを含むことを特徴
とする。
【００１９】前記さらに別の目的を達成するために、本
発明は、（ａ）中央制御部が参照するよう大量の情報を
下位メモリ素子に格納する段階と、（ｂ）前記下位メモ
リ素子に格納された大量の情報から取り出される第１情
報が書き込まれる第１補助記憶素子、及び前記第１情報
が含まれる第２情報が書き込まれる第２補助記憶素子を
用意する段階と、（ｃ）前記第１補助記憶素子または前
記第２補助記憶素子に、前記中央制御部によって参照さ
れる情報が存在するか否かを判断する段階と、（ｄ）前
記第１補助記憶素子に、前記中央制御部によって参照さ
れる情報が存在すれば、前記中央制御部が前記第１補助
記憶素子から前記情報を参照する段階と、（ｅ）前記中
央制御部によって参照される情報が前記第１補助記憶素
子に存在せず、前記第２補助記憶素子に存在すれば、前
記第２補助記憶素子の情報のうち、前記中央制御部が参
照する情報を含む第２情報内の第１情報は前記第１補助
記憶素子に移し、前記中央制御部が前記第１情報または
前記第２情報から情報を参照する段階と、（ｆ）前記第
１補助記憶素子及び前記第２補助記憶素子に、前記中央
制御部によって参照される情報が存在しなければ、前記
中央制御部によって参照される情報を含む第２情報を前
記下位メモリ素子から取り出して前記第２補助記憶素子
に書込み、前記第２補助記憶素子に書き込まれる前記第
２情報のうち、前記中央制御部によって参照される情報
を含む前記第１情報は前記第１補助記憶素子に移し、前
記中央制御部が取り出された前記第１情報または前記第
２情報から情報を参照する段階と、（ｇ）前記（ｅ）ま
たは（ｆ）段階において、前記第２補助記憶素子または
前記下位メモリから新たに取り出された第１情報または
第２情報に応じて、前記第１補助記憶素子または前記第
２補助記憶素子に既存する第１情報または第２情報が書
き換えられる時、前記書き換えられる第１情報を含む第
２情報が第２補助記憶素子に格納されており、前記書き
換えられる第１情報が前記第１補助記憶素子で更新され
て、前記第２補助記憶素子に格納された前記第２情報に
含まれた第１情報とは別の情報となった場合にのみ、第
２補助記憶素子に格納された前記第２情報に含まれる第
１情報を、前記書換えられる第１情報に更新する段階と
を含むことを特徴とする。
発明は、（ａ）中央制御部が参照するよう大量の情報を
下位メモリ素子に格納する段階と、（ｂ）前記下位メモ
リ素子に格納された大量の情報から取り出される第１情
報が書き込まれる第１補助記憶素子、及び前記第１情報
が含まれる第２情報が書き込まれる第２補助記憶素子を
用意する段階と、（ｃ）前記第１補助記憶素子または前
記第２補助記憶素子に、前記中央制御部によって参照さ
れる情報が存在するか否かを判断する段階と、（ｄ）前
記第１補助記憶素子に、前記中央制御部によって参照さ
れる情報が存在すれば、前記中央制御部が前記第１補助
記憶素子から前記情報を参照する段階と、（ｅ）前記中
央制御部によって参照される情報が前記第１補助記憶素
子に存在せず、前記第２補助記憶素子に存在すれば、前
記第２補助記憶素子の情報のうち、前記中央制御部が参
照する情報を含む第２情報内の第１情報は前記第１補助
記憶素子に移し、前記中央制御部が前記第１情報または
前記第２情報から情報を参照する段階と、（ｆ）前記第
１補助記憶素子及び前記第２補助記憶素子に、前記中央
制御部によって参照される情報が存在しなければ、前記
中央制御部によって参照される情報を含む第２情報を前
記下位メモリ素子から取り出して前記第２補助記憶素子
に書込み、前記第２補助記憶素子に書き込まれる前記第
２情報のうち、前記中央制御部によって参照される情報
を含む前記第１情報は前記第１補助記憶素子に移し、前
記中央制御部が取り出された前記第１情報または前記第
２情報から情報を参照する段階と、（ｇ）前記（ｅ）ま
たは（ｆ）段階において、前記第２補助記憶素子または
前記下位メモリから新たに取り出された第１情報または
第２情報に応じて、前記第１補助記憶素子または前記第
２補助記憶素子に既存する第１情報または第２情報が書
き換えられる時、前記書き換えられる第１情報を含む第
２情報が第２補助記憶素子に格納されており、前記書き
換えられる第１情報が前記第１補助記憶素子で更新され
て、前記第２補助記憶素子に格納された前記第２情報に
含まれた第１情報とは別の情報となった場合にのみ、第
２補助記憶素子に格納された前記第２情報に含まれる第
１情報を、前記書換えられる第１情報に更新する段階と
を含むことを特徴とする。
【００２０】
【発明の実施の形態】以下、添付された図面に基づいて
本発明の好適な実施の形態をさらに詳細に説明する。図
１（Ａ）は、本発明に係るキャッシュメモリシステムの
ブロック図で、図１（Ｂ）は、本発明で用いる第１情報
と第２情報との関係を示すものである。また図２は、図
１（Ａ）のキャッシュメモリシステムのブロック図に従
う流れ図である。図１（Ａ）及び（Ｂ）を参照すれば、
本発明は、中央制御部40、下位メモリ素子48、第１補助
記憶素子42、第２補助記憶素子44及び制御手段46で構成
される。下位メモリ素子48には、中央制御部40が参照す
るよう大量の情報が格納される。
本発明の好適な実施の形態をさらに詳細に説明する。図
１（Ａ）は、本発明に係るキャッシュメモリシステムの
ブロック図で、図１（Ｂ）は、本発明で用いる第１情報
と第２情報との関係を示すものである。また図２は、図
１（Ａ）のキャッシュメモリシステムのブロック図に従
う流れ図である。図１（Ａ）及び（Ｂ）を参照すれば、
本発明は、中央制御部40、下位メモリ素子48、第１補助
記憶素子42、第２補助記憶素子44及び制御手段46で構成
される。下位メモリ素子48には、中央制御部40が参照す
るよう大量の情報が格納される。
【００２１】第２補助記憶素子44には、中央制御部40で
参照される情報を含む所定量の情報が下位メモリ素子48
から第２情報402 として取り出されて格納される。第１
補助記憶素子42には、中央制御部40で参照される情報を
含む第２補助記憶素子44に格納された第２情報402 か
ら、または下位メモリ素子48から取り出される第１情報
401 が格納される。制御手段46は、状態記憶素子46ａと
デマルチプレクサ46ｂとで構成されるが、状態記憶素子
46ａは、特定の第２情報402 に含まれ第１補助記憶素子
42に格納された前記第１情報401 の数を表わす状態情報
を有する。デマルチプレクサ46ｂは、状態記憶素子46ａ
の状態情報に基づいて、第１情報401 または第２情報40
2 を第１補助記憶素子42及び第２補助記憶素子44に選択
的に格納するよう制御を行う制御手段46によって制御さ
れる。このように構成される本発明の実施の形態を図１
（Ｂ）に基づいて説明する。
参照される情報を含む所定量の情報が下位メモリ素子48
から第２情報402 として取り出されて格納される。第１
補助記憶素子42には、中央制御部40で参照される情報を
含む第２補助記憶素子44に格納された第２情報402 か
ら、または下位メモリ素子48から取り出される第１情報
401 が格納される。制御手段46は、状態記憶素子46ａと
デマルチプレクサ46ｂとで構成されるが、状態記憶素子
46ａは、特定の第２情報402 に含まれ第１補助記憶素子
42に格納された前記第１情報401 の数を表わす状態情報
を有する。デマルチプレクサ46ｂは、状態記憶素子46ａ
の状態情報に基づいて、第１情報401 または第２情報40
2 を第１補助記憶素子42及び第２補助記憶素子44に選択
的に格納するよう制御を行う制御手段46によって制御さ
れる。このように構成される本発明の実施の形態を図１
（Ｂ）に基づいて説明する。
【００２２】まず、図１（Ｂ）で示すように、第２情報
402 は、複数個の第１情報401 で構成され、かつ中央制
御部40が情報を参照するとき、複数個の第１情報401 の
うちいずれか一つの第１情報401 の一部に含まれる情報
が参照される。従って、中央制御部40が参照する情報は
第１情報401 に含まれ、かつ第１情報401 は第２情報40
2 に含まれる。また、中央制御部40によって参照される
情報を含む一つの第１情報401 は、下位メモリ素子48か
ら、または第２補助記憶素子44に格納される第２情報40
2 から取り出されて、第１補助記憶素子42に格納され
る。中央制御部40によって参照される情報を含む第１情
報401 と、他の第１情報401 とによって構成される第２
情報402 は、下位メモリ素子48から取り出されて、第２
補助記憶素子44に格納される。
402 は、複数個の第１情報401 で構成され、かつ中央制
御部40が情報を参照するとき、複数個の第１情報401 の
うちいずれか一つの第１情報401 の一部に含まれる情報
が参照される。従って、中央制御部40が参照する情報は
第１情報401 に含まれ、かつ第１情報401 は第２情報40
2 に含まれる。また、中央制御部40によって参照される
情報を含む一つの第１情報401 は、下位メモリ素子48か
ら、または第２補助記憶素子44に格納される第２情報40
2 から取り出されて、第１補助記憶素子42に格納され
る。中央制御部40によって参照される情報を含む第１情
報401 と、他の第１情報401 とによって構成される第２
情報402 は、下位メモリ素子48から取り出されて、第２
補助記憶素子44に格納される。
【００２３】このように、中央制御部40によって下位メ
モリ素子48から情報を取り出して第２補助記憶素子44に
書き込む場合、下位メモリ素子48から取り出されて第２
補助記憶素子44に書き込まれた第２情報402 のうち、中
央制御部40によって参照される情報を含む一つの第１情
報401 は、第２補助記憶素子44から第１補助記憶素子42
に移されて、格納される。このように、第１補助記憶素
子42は第１情報401 を記憶する記憶素子であり、第２補
助記憶素子44は第２情報402 を記憶する記憶素子であ
る。
モリ素子48から情報を取り出して第２補助記憶素子44に
書き込む場合、下位メモリ素子48から取り出されて第２
補助記憶素子44に書き込まれた第２情報402 のうち、中
央制御部40によって参照される情報を含む一つの第１情
報401 は、第２補助記憶素子44から第１補助記憶素子42
に移されて、格納される。このように、第１補助記憶素
子42は第１情報401 を記憶する記憶素子であり、第２補
助記憶素子44は第２情報402 を記憶する記憶素子であ
る。
【００２４】以上のような第１情報401 と第２情報402
との関係に基づき、本発明を図２を参照しながら説明す
る。階層的なメモリ構造上において、図示しない外部装
置（Ｉ／Ｏ Device)によって大量のデータである情報が
主メモリまたはキャッシュメモリとしての下位メモリ素
子48に格納され（ステップ100 ）、下位メモリ素子48に
格納された情報はＣＰＵまたはプロセッサである中央制
御部40によって読み出されて参照される。下位メモリ素
子48に格納された大量の情報から取り出される第１情報
401 が書き込まれる第１補助記憶素子42、及び第１情報
401 が含まれる第２情報402 が書き込まれる第２補助記
憶素子44が用意される（ステップ200 ）。
との関係に基づき、本発明を図２を参照しながら説明す
る。階層的なメモリ構造上において、図示しない外部装
置（Ｉ／Ｏ Device)によって大量のデータである情報が
主メモリまたはキャッシュメモリとしての下位メモリ素
子48に格納され（ステップ100 ）、下位メモリ素子48に
格納された情報はＣＰＵまたはプロセッサである中央制
御部40によって読み出されて参照される。下位メモリ素
子48に格納された大量の情報から取り出される第１情報
401 が書き込まれる第１補助記憶素子42、及び第１情報
401 が含まれる第２情報402 が書き込まれる第２補助記
憶素子44が用意される（ステップ200 ）。
【００２５】中央制御部40によって参照される情報が第
１補助記憶素子42または第２補助記憶素子44に存在する
か、あるいは中央制御部40によって参照される情報を含
む第１情報401 を含む第２情報402 内において、参照さ
れる情報を含んでいない第１情報401 が第１補助記憶素
子42に存在するか否かによって、下位メモリ素子48から
第１情報401 、または第２情報402 を選択的に取り出
し、第１情報401 または第２情報402 を第１補助記憶素
子42及び第２補助記憶素子44に選択的に格納する（ステ
ップ400 ）。第１補助記憶素子42は時間的な地域性を主
に反映させるために構成されたＴＯＣ（Temporal Orien
ted Cache)メモリであり、一方第２補助記憶素子44は空
間的な地域性を主に反映させるために構成されたＳＯＣ
（Spatial Oriented Cache）メモリである。
１補助記憶素子42または第２補助記憶素子44に存在する
か、あるいは中央制御部40によって参照される情報を含
む第１情報401 を含む第２情報402 内において、参照さ
れる情報を含んでいない第１情報401 が第１補助記憶素
子42に存在するか否かによって、下位メモリ素子48から
第１情報401 、または第２情報402 を選択的に取り出
し、第１情報401 または第２情報402 を第１補助記憶素
子42及び第２補助記憶素子44に選択的に格納する（ステ
ップ400 ）。第１補助記憶素子42は時間的な地域性を主
に反映させるために構成されたＴＯＣ（Temporal Orien
ted Cache)メモリであり、一方第２補助記憶素子44は空
間的な地域性を主に反映させるために構成されたＳＯＣ
（Spatial Oriented Cache）メモリである。
【００２６】中央制御部40によって、ＴＯＣメモリであ
る第１補助記憶素子42とＳＯＣメモリである第２補助記
憶素子44とに格納された情報が参照されるが、第１補助
記憶素子42または第２補助記憶素子44に、中央制御部40
が参照しようとする情報が存在しなければ、中央制御部
40による参照がキャッシュメモリから参照され得ないキ
ャッシュミスとして、下位メモリ素子48から中央制御部
40が参照しようとする情報を取り出す。状態記憶素子46
ａを含んでなる制御素子46は、中央制御部40によって参
照されるために下位メモリ素子48から取り出される第１
情報401 または第２情報402 を、第１補助記憶素子42ま
たは第２補助記憶素子44のいずれに格納するかを制御す
るデマルチプレクサ46ｂを含む。好ましくは、第１補助
記憶素子42に格納される第１情報401 は16−64バイトの
範囲で設定され、一方第２補助記憶素子44に格納される
第２情報402 は64−512バイトの範囲で設定されるが、
第２補助記憶素子44に格納される第２情報402 のサイズ
は第１情報401 のサイズの２の倍数となる。
る第１補助記憶素子42とＳＯＣメモリである第２補助記
憶素子44とに格納された情報が参照されるが、第１補助
記憶素子42または第２補助記憶素子44に、中央制御部40
が参照しようとする情報が存在しなければ、中央制御部
40による参照がキャッシュメモリから参照され得ないキ
ャッシュミスとして、下位メモリ素子48から中央制御部
40が参照しようとする情報を取り出す。状態記憶素子46
ａを含んでなる制御素子46は、中央制御部40によって参
照されるために下位メモリ素子48から取り出される第１
情報401 または第２情報402 を、第１補助記憶素子42ま
たは第２補助記憶素子44のいずれに格納するかを制御す
るデマルチプレクサ46ｂを含む。好ましくは、第１補助
記憶素子42に格納される第１情報401 は16−64バイトの
範囲で設定され、一方第２補助記憶素子44に格納される
第２情報402 は64−512バイトの範囲で設定されるが、
第２補助記憶素子44に格納される第２情報402 のサイズ
は第１情報401 のサイズの２の倍数となる。
【００２７】例えば、第１補助記憶素子42に格納される
第１情報401 のサイズが16バイトであり、この16バイト
を一つの第１情報401 ブロックとするとき、第２補助記
憶素子44に格納される第２情報402 のサイズは64バイト
となり、第１補助記憶素子42に格納される第１情報401
ブロックの４倍のブロックとなる。下位メモリ素子48か
ら第１情報401 及び第２情報402 が取り出される場合、
各情報のブロックは、第１補助記憶素子42及び第２補助
記憶素子44に格納される情報ブロックの基本単位とな
る。
第１情報401 のサイズが16バイトであり、この16バイト
を一つの第１情報401 ブロックとするとき、第２補助記
憶素子44に格納される第２情報402 のサイズは64バイト
となり、第１補助記憶素子42に格納される第１情報401
ブロックの４倍のブロックとなる。下位メモリ素子48か
ら第１情報401 及び第２情報402 が取り出される場合、
各情報のブロックは、第１補助記憶素子42及び第２補助
記憶素子44に格納される情報ブロックの基本単位とな
る。
【００２８】好適な実施の形態として、以下では、下位
メモリ素子48から読み取られて格納される情報ブロック
の基本単位が、第１補助記憶素子42では32バイトサイズ
が一つの情報の基本単位となる情報ブロックとして、ま
た第２補助記憶素子44では第１補助記憶素子42のサイズ
の４倍に当る128 バイトサイズが一つの情報の基本単位
となる情報ブロックとして説明される。さらに、情報ブ
ロックを構成する基本単位が第１補助記憶素子42の４倍
となるように設定された第２補助記憶素子44に書き込ま
れる第２情報402 はＳＯＣブロックで、かつ第１補助記
憶素子42に書き込まれる第１情報401 はＴＯＣブロック
である。なお、ＳＯＣ及びＴＯＣブロックである第２情
報402 と第１情報401 の大きさは、好適な実施の形態と
して、第１情報401 が16−64バイト、第２情報402 は64
−512 バイトである場合を仮定したが、各情報の大きさ
はプロセッサに存在するキャッシュメモリの容量に応じ
て変わりうる。
メモリ素子48から読み取られて格納される情報ブロック
の基本単位が、第１補助記憶素子42では32バイトサイズ
が一つの情報の基本単位となる情報ブロックとして、ま
た第２補助記憶素子44では第１補助記憶素子42のサイズ
の４倍に当る128 バイトサイズが一つの情報の基本単位
となる情報ブロックとして説明される。さらに、情報ブ
ロックを構成する基本単位が第１補助記憶素子42の４倍
となるように設定された第２補助記憶素子44に書き込ま
れる第２情報402 はＳＯＣブロックで、かつ第１補助記
憶素子42に書き込まれる第１情報401 はＴＯＣブロック
である。なお、ＳＯＣ及びＴＯＣブロックである第２情
報402 と第１情報401 の大きさは、好適な実施の形態と
して、第１情報401 が16−64バイト、第２情報402 は64
−512 バイトである場合を仮定したが、各情報の大きさ
はプロセッサに存在するキャッシュメモリの容量に応じ
て変わりうる。
【００２９】ＳＯＣブロックである第２情報402 の大き
さは、ＴＯＣブロックである第１情報401 より大で、か
つ第２補助記憶素子44が格納しうる第２情報402 の数
は、第１補助記憶素子42が格納しうる第１情報401 の数
と、第２補助記憶素子44の連関度及び第１補助記憶素子
42の連関度の比が互いに乗算された結果値より小さく構
成される。例えば、第１補助記憶素子が格納しうる第１
情報の数が512 個で、第２補助記憶素子の連関度が８
で、かつ第１補助記憶素子の連関度が１である場合、第
２補助記憶素子が格納しうる第２情報の数は 512×８に
よって計算された 4,096個より少なく構成される。
さは、ＴＯＣブロックである第１情報401 より大で、か
つ第２補助記憶素子44が格納しうる第２情報402 の数
は、第１補助記憶素子42が格納しうる第１情報401 の数
と、第２補助記憶素子44の連関度及び第１補助記憶素子
42の連関度の比が互いに乗算された結果値より小さく構
成される。例えば、第１補助記憶素子が格納しうる第１
情報の数が512 個で、第２補助記憶素子の連関度が８
で、かつ第１補助記憶素子の連関度が１である場合、第
２補助記憶素子が格納しうる第２情報の数は 512×８に
よって計算された 4,096個より少なく構成される。
【００３０】一方、第２補助記憶素子44に存在するＳＯ
Ｃブロックの数が小さければ、一つのキャッシュブロッ
クに転送されるメモリブロックの数が上がり、多くのキ
ャッシュ衝突ミス（conflict miss)が発生可能である。
このキャッシュ衝突ミスに起因するキャッシュメモリシ
ステムの性能の低下を防ぐために、第２補助記憶素子44
の連関度を第１補助記憶素子42の連関度より高く構成す
る。
Ｃブロックの数が小さければ、一つのキャッシュブロッ
クに転送されるメモリブロックの数が上がり、多くのキ
ャッシュ衝突ミス（conflict miss)が発生可能である。
このキャッシュ衝突ミスに起因するキャッシュメモリシ
ステムの性能の低下を防ぐために、第２補助記憶素子44
の連関度を第１補助記憶素子42の連関度より高く構成す
る。
【００３１】図３は、本発明に係る状態記憶素子及びキ
ャッシュミスアドレスを示す図である。図３に示すよう
に、状態記憶素子46ａはＮ個のエントリを有し、直接写
像キャッシュの構造となる場合を実施の形態として説明
する。特定の第２情報402 に含まれ、第１補助記憶素子
42に格納された第１情報401の数をエントリとして記憶
する状態記憶素子46ａは、この特定の第２情報402 アド
レスにより中央制御部40からアクセスされる。これによ
り、キャッシュミスアドレス600 の最下位ビットからlo
g2 BSOC (BSOC ：第２補助記憶素子のブロックサイズ）
のビット数だけをオフセット部65にし、その上位ビット
からlog2N （Ｎは状態記憶素子のエントリ数である）の
ビット数だけのインデックス部64を利用して、Ｎ個の状
態記憶素子46ａのエントリのうち一つのエントリを選択
し、その上位の残りビットをタグアドレス部63にして、
状態記憶素子46ａのタグ部60に書き込む。
ャッシュミスアドレスを示す図である。図３に示すよう
に、状態記憶素子46ａはＮ個のエントリを有し、直接写
像キャッシュの構造となる場合を実施の形態として説明
する。特定の第２情報402 に含まれ、第１補助記憶素子
42に格納された第１情報401の数をエントリとして記憶
する状態記憶素子46ａは、この特定の第２情報402 アド
レスにより中央制御部40からアクセスされる。これによ
り、キャッシュミスアドレス600 の最下位ビットからlo
g2 BSOC (BSOC ：第２補助記憶素子のブロックサイズ）
のビット数だけをオフセット部65にし、その上位ビット
からlog2N （Ｎは状態記憶素子のエントリ数である）の
ビット数だけのインデックス部64を利用して、Ｎ個の状
態記憶素子46ａのエントリのうち一つのエントリを選択
し、その上位の残りビットをタグアドレス部63にして、
状態記憶素子46ａのタグ部60に書き込む。
【００３２】中央制御部40によって状態記憶素子46ａが
アクセスされる場合、キャッシュミスアドレス600 によ
るタグアドレス部63と、インデックス部64によって選ば
れた状態記憶素子46ａのエントリに格納されたタグ部60
とを比較することにより、選ばれたエントリが特定の第
２情報402 に該当するエントリであるか否かを判断す
る。タグアドレス部63によって指定される状態記憶素子
46ａの各エントリは、エントリが格納している情報が如
何なる第２情報402 に関するものであるかを示すタグ部
60と、如何なる第２情報402 に含まれ、第１補助記憶素
子42に格納された第１情報401 の数を示すカウント部61
と、エントリが有効であるか否かを示す有無効部62とで
構成される。
アクセスされる場合、キャッシュミスアドレス600 によ
るタグアドレス部63と、インデックス部64によって選ば
れた状態記憶素子46ａのエントリに格納されたタグ部60
とを比較することにより、選ばれたエントリが特定の第
２情報402 に該当するエントリであるか否かを判断す
る。タグアドレス部63によって指定される状態記憶素子
46ａの各エントリは、エントリが格納している情報が如
何なる第２情報402 に関するものであるかを示すタグ部
60と、如何なる第２情報402 に含まれ、第１補助記憶素
子42に格納された第１情報401 の数を示すカウント部61
と、エントリが有効であるか否かを示す有無効部62とで
構成される。
【００３３】カウント部61に格納されるカウント値は、
カウント部61のカウント値が“０”であれば、第１補助
記憶素子42に特定の第２情報402 に含まれる第１情報40
1 、つまり、ＴＯＣブロックが存在しないことを表わ
し、カウント部61の値が“０”でなくて、“１”以上で
あれば、第１補助記憶素子42に特定の第２情報402 に含
まれる第１情報401 が前記値によるブロックの数だけ存
在していることを表わす。好ましくは、状態記憶素子46
ａのエントリは最大Ｎ個まで構成可能であるが、このＮ
は、第１補助記憶素子42に格納されうる第１情報401 の
数である。
カウント部61のカウント値が“０”であれば、第１補助
記憶素子42に特定の第２情報402 に含まれる第１情報40
1 、つまり、ＴＯＣブロックが存在しないことを表わ
し、カウント部61の値が“０”でなくて、“１”以上で
あれば、第１補助記憶素子42に特定の第２情報402 に含
まれる第１情報401 が前記値によるブロックの数だけ存
在していることを表わす。好ましくは、状態記憶素子46
ａのエントリは最大Ｎ個まで構成可能であるが、このＮ
は、第１補助記憶素子42に格納されうる第１情報401 の
数である。
【００３４】図４は、本発明に係る選択的な格納方法を
示す流れ図である。図２で説明したステップ400 は、図
４に示すように、状態記憶素子を用意する段階（470)、
参照される情報が存在するか否かを判断する段階（46
0)、第１情報を参照する段階（410)、第２情報を参照す
る段階（420)、カウント値が少なくとも１以上であるか
どうかを判断する段階（430)、下位メモリ素子から第１
情報を取り出す段階（440)、及び下位メモリ素子から第
２情報を取り出す段階（450)で構成される。
示す流れ図である。図２で説明したステップ400 は、図
４に示すように、状態記憶素子を用意する段階（470)、
参照される情報が存在するか否かを判断する段階（46
0)、第１情報を参照する段階（410)、第２情報を参照す
る段階（420)、カウント値が少なくとも１以上であるか
どうかを判断する段階（430)、下位メモリ素子から第１
情報を取り出す段階（440)、及び下位メモリ素子から第
２情報を取り出す段階（450)で構成される。
【００３５】まず、制御手段46の状態記憶素子46ａは、
特定の第２情報402 に含まれ、第１補助記憶素子42に格
納された第１情報401 の数を表わす状態情報を有する
（ステップ470 ）。中央制御部40が参照する情報を第１
補助記憶素子42または第２補助記憶素子44に書き込む場
合、選択テーブルである制御手段46内の状態記憶素子46
ａに格納された状態情報を参照し、これによって第１補
助記憶素子42または第２補助記憶素子44のうちいずれに
中央制御部40によって参照される情報を書き込むかを、
また下位メモリ素子48から第１情報401 または第２情報
402 のうちいずれの情報を取り出すかを選択する。
特定の第２情報402 に含まれ、第１補助記憶素子42に格
納された第１情報401 の数を表わす状態情報を有する
（ステップ470 ）。中央制御部40が参照する情報を第１
補助記憶素子42または第２補助記憶素子44に書き込む場
合、選択テーブルである制御手段46内の状態記憶素子46
ａに格納された状態情報を参照し、これによって第１補
助記憶素子42または第２補助記憶素子44のうちいずれに
中央制御部40によって参照される情報を書き込むかを、
また下位メモリ素子48から第１情報401 または第２情報
402 のうちいずれの情報を取り出すかを選択する。
【００３６】一方、第１補助記憶素子42または第２補助
記憶素子44に、中央制御部40によって参照される情報が
存在するか否かを判断する（ステップ460 ）。第１補助
記憶素子42に、中央制御部40によって参照される情報を
含む第１情報401 が存在する場合、中央制御部40が第１
補助記憶素子42の第１情報401 から前記情報を参照する
（ステップ410 ）。中央制御部40によって参照される情
報が第１補助記憶素子42に存在せず、第２補助記憶素子
44に存在する場合、参照される第２補助記憶素子44の情
報のうち、中央制御部40が参照する情報を含む第１情報
401 は第１補助記憶素子42に移し、中央制御部40が第１
情報401 または第２情報402 から情報を参照する（ステ
ップ420 ）。これにより、第１補助記憶素子42に第１情
報401 が加わったことを表わすために、第１情報401 を
含む第２情報402 に関する情報を有する状態記憶素子46
ａのエントリのカウント部61に格納されたカウント値を
＋１だけ上げることにより、状態情報を更新する。
記憶素子44に、中央制御部40によって参照される情報が
存在するか否かを判断する（ステップ460 ）。第１補助
記憶素子42に、中央制御部40によって参照される情報を
含む第１情報401 が存在する場合、中央制御部40が第１
補助記憶素子42の第１情報401 から前記情報を参照する
（ステップ410 ）。中央制御部40によって参照される情
報が第１補助記憶素子42に存在せず、第２補助記憶素子
44に存在する場合、参照される第２補助記憶素子44の情
報のうち、中央制御部40が参照する情報を含む第１情報
401 は第１補助記憶素子42に移し、中央制御部40が第１
情報401 または第２情報402 から情報を参照する（ステ
ップ420 ）。これにより、第１補助記憶素子42に第１情
報401 が加わったことを表わすために、第１情報401 を
含む第２情報402 に関する情報を有する状態記憶素子46
ａのエントリのカウント部61に格納されたカウント値を
＋１だけ上げることにより、状態情報を更新する。
【００３７】状態記憶素子46ａに、特定の第２情報402
に含まれ、第１補助記憶素子42に存在する第１情報401
の数を表わすカウント部61を有するエントリが存在しな
ければ、新たなエントリを割り当て、カウント部61のカ
ウント値を１に初期化する。状態記憶素子46ａへのアク
セスは、中央制御部40によって情報を参照する時キャッ
シュでキャッシュミスが生じた場合、参照しようとする
情報のアドレスであるキャッシュミスアドレス600 によ
って行われる。第１補助記憶素子42及び第２補助記憶素
子44に、中央制御部40によって参照される情報が存在し
ない場合、状態情報を参照するために参照される情報の
アドレスであるキャッシュミスアドレスによって状態記
憶素子46ａのカウント部61のカウント値を判断する（ス
テップ430 ）。
に含まれ、第１補助記憶素子42に存在する第１情報401
の数を表わすカウント部61を有するエントリが存在しな
ければ、新たなエントリを割り当て、カウント部61のカ
ウント値を１に初期化する。状態記憶素子46ａへのアク
セスは、中央制御部40によって情報を参照する時キャッ
シュでキャッシュミスが生じた場合、参照しようとする
情報のアドレスであるキャッシュミスアドレス600 によ
って行われる。第１補助記憶素子42及び第２補助記憶素
子44に、中央制御部40によって参照される情報が存在し
ない場合、状態情報を参照するために参照される情報の
アドレスであるキャッシュミスアドレスによって状態記
憶素子46ａのカウント部61のカウント値を判断する（ス
テップ430 ）。
【００３８】この状態情報に基づいて、中央制御部40に
よって参照される情報を含む第１情報401 を含む第２情
報402 内で、参照される情報を含んでいない第１情報40
1 が第１補助記憶素子42に存在するか否かを判断するこ
とができる。つまり、第１補助記憶素子42内で、中央制
御部によって参照される情報を含む第２情報402 に含ま
れる第１情報401 の数を表わす状態記憶素子46ａのカウ
ント部61のカウント値を検査する。中央制御部によって
参照される情報を含む第２情報402 に関する状態記憶素
子のエントリが存在しないか、あるいは前記カウント値
が“０”であれば、第１補助記憶素子42内に中央制御部
40によって参照される情報を含む第２情報402 に含まれ
る第１情報401 がないことを、また少なくとも“１”以
上であれば、中央制御部40によって参照される情報を含
む第２情報402 に含まれる第１情報401 が少なくても一
つ存在することを表わす。中央制御部40によって参照さ
れる情報を含む第１情報401 を含む第２情報402内に、
参照される情報を含んでいない第１情報401 が状態情報
に基づいて第１補助記憶素子42に存在すると判断されれ
ば、中央制御部40によって参照される情報を含む前記第
１情報401 を下位メモリ素子48から取り出して、第１補
助記憶素子42に格納する（ステップ440 ）。
よって参照される情報を含む第１情報401 を含む第２情
報402 内で、参照される情報を含んでいない第１情報40
1 が第１補助記憶素子42に存在するか否かを判断するこ
とができる。つまり、第１補助記憶素子42内で、中央制
御部によって参照される情報を含む第２情報402 に含ま
れる第１情報401 の数を表わす状態記憶素子46ａのカウ
ント部61のカウント値を検査する。中央制御部によって
参照される情報を含む第２情報402 に関する状態記憶素
子のエントリが存在しないか、あるいは前記カウント値
が“０”であれば、第１補助記憶素子42内に中央制御部
40によって参照される情報を含む第２情報402 に含まれ
る第１情報401 がないことを、また少なくとも“１”以
上であれば、中央制御部40によって参照される情報を含
む第２情報402 に含まれる第１情報401 が少なくても一
つ存在することを表わす。中央制御部40によって参照さ
れる情報を含む第１情報401 を含む第２情報402内に、
参照される情報を含んでいない第１情報401 が状態情報
に基づいて第１補助記憶素子42に存在すると判断されれ
ば、中央制御部40によって参照される情報を含む前記第
１情報401 を下位メモリ素子48から取り出して、第１補
助記憶素子42に格納する（ステップ440 ）。
【００３９】なお、中央制御部40が下位メモリ素子48か
ら取り出された第１情報401 から情報を参照し、第１補
助記憶素子42に第１情報401 が移されて加わったことを
表わすために、第１情報401 を含む第２情報402 に関す
る情報を有する状態記憶素子46ａエントリのカウント部
61に格納されたカウント値を＋１だけ上げることによ
り、状態情報を更新する。中央制御部40によって参照さ
れる情報を含む第１情報401 を含む第２情報402内に、
参照される情報を含んでいない第１情報401 が状態情報
に基づいて、第１補助記憶素子に存在しないと判断され
れば、中央制御部40によって参照される情報を含む第２
情報402 を下位メモリ素子48から取り出して、第２補助
記憶素子44に格納する（ステップ450 ）。これにより、
第２補助記憶素子44に格納された第２情報402 のうち、
中央制御部40によって参照される情報を含む第１情報40
1 は第１補助記憶素子42に移されて格納される。
ら取り出された第１情報401 から情報を参照し、第１補
助記憶素子42に第１情報401 が移されて加わったことを
表わすために、第１情報401 を含む第２情報402 に関す
る情報を有する状態記憶素子46ａエントリのカウント部
61に格納されたカウント値を＋１だけ上げることによ
り、状態情報を更新する。中央制御部40によって参照さ
れる情報を含む第１情報401 を含む第２情報402内に、
参照される情報を含んでいない第１情報401 が状態情報
に基づいて、第１補助記憶素子に存在しないと判断され
れば、中央制御部40によって参照される情報を含む第２
情報402 を下位メモリ素子48から取り出して、第２補助
記憶素子44に格納する（ステップ450 ）。これにより、
第２補助記憶素子44に格納された第２情報402 のうち、
中央制御部40によって参照される情報を含む第１情報40
1 は第１補助記憶素子42に移されて格納される。
【００４０】また、中央制御部40が取り出された第１情
報401 または第２情報402 から情報を参照し、第１補助
記憶素子42に第１情報401 が移されて加わったことを表
わすために、第１情報401 を含む第２情報402 に関する
情報を有する状態記憶素子46ａのエントリのカウント部
61に格納されたカウント値を＋１だけ上げることによ
り、状態情報を更新する。カウント部61のカウント値
は、第１補助記憶素子42に格納される第１情報401が中
央制御部40によって別の第１情報401 に書換えられる
時、書換えられる第１情報401 を含む第２情報402 に関
する情報を有する状態記憶素子46ａのエントリのカウン
ト部61のカウント値を１だけ下げることにより、特定の
第２情報402 に含まれる第１情報401 が第１補助記憶素
子42に幾つ存在するかに関する状態情報が保たれる。
報401 または第２情報402 から情報を参照し、第１補助
記憶素子42に第１情報401 が移されて加わったことを表
わすために、第１情報401 を含む第２情報402 に関する
情報を有する状態記憶素子46ａのエントリのカウント部
61に格納されたカウント値を＋１だけ上げることによ
り、状態情報を更新する。カウント部61のカウント値
は、第１補助記憶素子42に格納される第１情報401が中
央制御部40によって別の第１情報401 に書換えられる
時、書換えられる第１情報401 を含む第２情報402 に関
する情報を有する状態記憶素子46ａのエントリのカウン
ト部61のカウント値を１だけ下げることにより、特定の
第２情報402 に含まれる第１情報401 が第１補助記憶素
子42に幾つ存在するかに関する状態情報が保たれる。
【００４１】一方、カウント部61を用いた判断の基準と
なるカウント値は、好適な実施の形態として、特定の第
２情報402 に含まれる第１情報401 が第１補助記憶素子
42に存在するか否かを表わす“０”によって判断される
と設定したが、特定の第２情報402 のうち、第１情報40
1 が第１補助記憶素子42に幾つ格納されているかに応じ
て“０”以外の“１”、そして“２”などの自然数とな
る値を判断の基準として設定することにより、前記第２
情報402 と第１情報401 のうちいずれの情報を下位メモ
リ素子48から取り出して格納するかを決めることができ
る。
なるカウント値は、好適な実施の形態として、特定の第
２情報402 に含まれる第１情報401 が第１補助記憶素子
42に存在するか否かを表わす“０”によって判断される
と設定したが、特定の第２情報402 のうち、第１情報40
1 が第１補助記憶素子42に幾つ格納されているかに応じ
て“０”以外の“１”、そして“２”などの自然数とな
る値を判断の基準として設定することにより、前記第２
情報402 と第１情報401 のうちいずれの情報を下位メモ
リ素子48から取り出して格納するかを決めることができ
る。
【００４２】従って、前記判断のための上限として設定
される値は、１から第２情報402 のブロックサイズを第
１情報401 のブロックサイズにて除算した分に該当する
数までの値より選択でき、好適な実施の形態として、本
発明では、前記設定される値が第２情報402 のブロック
サイズが第１情報401 のブロックサイズにて除算した分
に該当する４とする。
される値は、１から第２情報402 のブロックサイズを第
１情報401 のブロックサイズにて除算した分に該当する
数までの値より選択でき、好適な実施の形態として、本
発明では、前記設定される値が第２情報402 のブロック
サイズが第１情報401 のブロックサイズにて除算した分
に該当する４とする。
【００４３】特に、前記上限値を設定して利用する場
合、中央制御部40が補助記憶素子で情報を参照し得ない
ためキャッシュミスが生じると、前記実施の形態で中央
制御部40は、状態記憶素子46ａの情報を下位メモリ素子
48から取り出される情報のサイズを決めるための判断の
基準とした。しかしながら、第２情報402 のブロックサ
イズを第１情報401 のブロックサイズで除算した分に該
当する数によって前記上限値を設定した場合は、常に第
２情報402 を下位メモリ素子から取り出すことになるの
で、状態記憶素子46ａを備えなくて済む。従って、中央
制御部40が補助記憶素子で情報を参照し得ないためキャ
ッシュミスが生じると、中央制御部40によって参照され
る情報を含む第２情報402 を下位メモリ素子48から取り
出して第２補助記憶素子44に書込み、第２補助記憶素子
44に格納される第２情報402 のうち中央制御部40によっ
て参照される情報を含む第１情報401 は第１補助記憶素
子42に移し、中央制御部40は取り出された第１情報401
または第２情報402 から情報を参照する。
合、中央制御部40が補助記憶素子で情報を参照し得ない
ためキャッシュミスが生じると、前記実施の形態で中央
制御部40は、状態記憶素子46ａの情報を下位メモリ素子
48から取り出される情報のサイズを決めるための判断の
基準とした。しかしながら、第２情報402 のブロックサ
イズを第１情報401 のブロックサイズで除算した分に該
当する数によって前記上限値を設定した場合は、常に第
２情報402 を下位メモリ素子から取り出すことになるの
で、状態記憶素子46ａを備えなくて済む。従って、中央
制御部40が補助記憶素子で情報を参照し得ないためキャ
ッシュミスが生じると、中央制御部40によって参照され
る情報を含む第２情報402 を下位メモリ素子48から取り
出して第２補助記憶素子44に書込み、第２補助記憶素子
44に格納される第２情報402 のうち中央制御部40によっ
て参照される情報を含む第１情報401 は第１補助記憶素
子42に移し、中央制御部40は取り出された第１情報401
または第２情報402 から情報を参照する。
【００４４】このように、第２補助記憶素子44または下
位メモリ素子48から新たに取り出された第１情報401 ま
たは第２情報402 によって第１補助記憶素子42または第
２補助記憶素子44に既存する第１情報401 または第２情
報402 が書換えられる時、書換えられる第１情報401 を
含む第２情報402 が第２補助記憶素子44に格納されてお
り、かつ書換えられる第１情報401 が第１補助記憶素子
42で更新されて第２補助記憶素子44に格納された第２情
報402 に含まれた第１情報とは別の情報となった場合に
のみ、第２補助記憶素子44に格納された第２情報402 に
含まれる第１情報401 を書換えられる第１情報に更新す
る。一方、階層的なメモリ構造において、中央制御部40
が補助記憶素子で情報を参照し得ないためキャッシュミ
スが生じる場合、前述した好適な実施の形態で、中央制
御部40は状態記憶素子46ａの情報を下位メモリ素子から
取り出される情報のサイズを決めるための判断の基準と
したが、状態記憶素子46ａの情報に代えて、下位メモリ
素子に中央制御部40が参照しようとする情報を含む第１
情報401 及び第２情報402 が存在するか否かが判断の基
準となるよう、その判断の基準が変わることもある。好
ましくは、下位階層メモリ情報の基本単位を構成するブ
ロックまたはページ等よりなる情報ブロックのサイズが
ＳＯＣ情報ブロックである第２情報402 より大きいか同
一であるのが良い。一方、本発明は好適な実施の形態で
は、第１補助記憶素子42と第２補助記憶素子44とを分け
て構成したが、別の実施の形態として、第１補助記憶素
子42と第２補助記憶素子44を分けずに、一つの補助記憶
素子として備えても良い。
位メモリ素子48から新たに取り出された第１情報401 ま
たは第２情報402 によって第１補助記憶素子42または第
２補助記憶素子44に既存する第１情報401 または第２情
報402 が書換えられる時、書換えられる第１情報401 を
含む第２情報402 が第２補助記憶素子44に格納されてお
り、かつ書換えられる第１情報401 が第１補助記憶素子
42で更新されて第２補助記憶素子44に格納された第２情
報402 に含まれた第１情報とは別の情報となった場合に
のみ、第２補助記憶素子44に格納された第２情報402 に
含まれる第１情報401 を書換えられる第１情報に更新す
る。一方、階層的なメモリ構造において、中央制御部40
が補助記憶素子で情報を参照し得ないためキャッシュミ
スが生じる場合、前述した好適な実施の形態で、中央制
御部40は状態記憶素子46ａの情報を下位メモリ素子から
取り出される情報のサイズを決めるための判断の基準と
したが、状態記憶素子46ａの情報に代えて、下位メモリ
素子に中央制御部40が参照しようとする情報を含む第１
情報401 及び第２情報402 が存在するか否かが判断の基
準となるよう、その判断の基準が変わることもある。好
ましくは、下位階層メモリ情報の基本単位を構成するブ
ロックまたはページ等よりなる情報ブロックのサイズが
ＳＯＣ情報ブロックである第２情報402 より大きいか同
一であるのが良い。一方、本発明は好適な実施の形態で
は、第１補助記憶素子42と第２補助記憶素子44とを分け
て構成したが、別の実施の形態として、第１補助記憶素
子42と第２補助記憶素子44を分けずに、一つの補助記憶
素子として備えても良い。
【００４５】このような実施の形態では、中央制御部40
によって参照される情報が補助記憶素子にないためキャ
ッシュミスが生じた場合、中央制御部40が参照しようと
する情報を含む第２情報402 内に、参照される情報を含
んでいない第１情報401 が単一の補助記憶素子に存在す
るか否かに応じて、下位メモリ素子48から第１情報401
または第２情報402 を選択的に取り出し、第１情報401
または第２情報402 を単一の補助記憶素子に選択的に格
納する。中央制御部40が参照しようとする情報が補助記
憶素子にないためキャッシュアクセスミスが生じて、中
央制御部40が参照しようとする情報を含む第２情報402
を取り出す場合、中央制御部40が参照しようとする情報
を含む第１情報401 と別の第１情報401 とは補助記憶素
子の連関度に応じて互いに別々の書換状態を有するよう
格納される。つまり、補助記憶素子の連関度が２以上で
あれば、中央制御部40が参照しようとする情報を含む第
１情報401 は同じ連関集まりで最も遅く書換えられるよ
うな書換情報を有し、残り第１情報401 は該当連関集ま
りで早く書換えられる書換情報を有するよう格納され
る。
によって参照される情報が補助記憶素子にないためキャ
ッシュミスが生じた場合、中央制御部40が参照しようと
する情報を含む第２情報402 内に、参照される情報を含
んでいない第１情報401 が単一の補助記憶素子に存在す
るか否かに応じて、下位メモリ素子48から第１情報401
または第２情報402 を選択的に取り出し、第１情報401
または第２情報402 を単一の補助記憶素子に選択的に格
納する。中央制御部40が参照しようとする情報が補助記
憶素子にないためキャッシュアクセスミスが生じて、中
央制御部40が参照しようとする情報を含む第２情報402
を取り出す場合、中央制御部40が参照しようとする情報
を含む第１情報401 と別の第１情報401 とは補助記憶素
子の連関度に応じて互いに別々の書換状態を有するよう
格納される。つまり、補助記憶素子の連関度が２以上で
あれば、中央制御部40が参照しようとする情報を含む第
１情報401 は同じ連関集まりで最も遅く書換えられるよ
うな書換情報を有し、残り第１情報401 は該当連関集ま
りで早く書換えられる書換情報を有するよう格納され
る。
【００４６】図５は、本発明で使用された各変数を示す
もので、図６は、キャッシュメモリの性能比較を示すも
のである。図５及び図６に示すように、本発明のキャッ
シュメモリシステムと別のキャッシュメモリシステムと
の性能を比較するために、下記の式で表わしたＭＣＰＩ
（Memory Cycles Per Instruction)を使い、図５に示す
ように、キャッシュのサイズ及び構成を変えながら、性
能評価を行った。図６には、Tomcatv(Type:CFP95, Tota
l data reference:50, 139, 075)ベンチマークによる性
能評価の結果が示してある。図６において、縦軸はＭＣ
ＰＩを表わし、横軸はキャッシュサイズを表わす。各キ
ャッシュメモリのサイズに該当するグラフにおいて、最
左側の棒グラフは32バイトサイズのブロックを有する既
存のキャッシュシステムのＭＣＰＩを表わし、残り４つ
の棒グラフはＴＯＣブロックサイズを32バイトに設定
し、ＳＯＣブロックサイズを64、128 、256 、512 バイ
トに設定した場合のＭＣＰＩを示している。ＳＯＣ及び
ＴＯＣブロックのサイズは、全キャッシュメモリサイズ
の１／２に設定し、ＴＯＣは直接写像（Direct-mapped)
キャッシュに設定し、かつＳＯＣブロックの連関度は８
にした。 ＭＣＰＩ＝（データ参照によって遅延されたサイクルの総数）／（データ参 照の総数） ＝（ミスの数＊ミスペナルティ）／（データ参照の総数） ＝ミス率＊（遅延時間＋ブロックサイズ／転送率）
もので、図６は、キャッシュメモリの性能比較を示すも
のである。図５及び図６に示すように、本発明のキャッ
シュメモリシステムと別のキャッシュメモリシステムと
の性能を比較するために、下記の式で表わしたＭＣＰＩ
（Memory Cycles Per Instruction)を使い、図５に示す
ように、キャッシュのサイズ及び構成を変えながら、性
能評価を行った。図６には、Tomcatv(Type:CFP95, Tota
l data reference:50, 139, 075)ベンチマークによる性
能評価の結果が示してある。図６において、縦軸はＭＣ
ＰＩを表わし、横軸はキャッシュサイズを表わす。各キ
ャッシュメモリのサイズに該当するグラフにおいて、最
左側の棒グラフは32バイトサイズのブロックを有する既
存のキャッシュシステムのＭＣＰＩを表わし、残り４つ
の棒グラフはＴＯＣブロックサイズを32バイトに設定
し、ＳＯＣブロックサイズを64、128 、256 、512 バイ
トに設定した場合のＭＣＰＩを示している。ＳＯＣ及び
ＴＯＣブロックのサイズは、全キャッシュメモリサイズ
の１／２に設定し、ＴＯＣは直接写像（Direct-mapped)
キャッシュに設定し、かつＳＯＣブロックの連関度は８
にした。 ＭＣＰＩ＝（データ参照によって遅延されたサイクルの総数）／（データ参 照の総数） ＝（ミスの数＊ミスペナルティ）／（データ参照の総数） ＝ミス率＊（遅延時間＋ブロックサイズ／転送率）
【００４７】
【発明の効果】以上述べたように、本発明によれば、キ
ャッシュ内に存在する情報の状態に基づいて、キャッシ
ュミス時に取り出される情報の量を選択的に決め、かつ
取り出された情報のうち参照確率が高い情報が参照確率
が低い情報よりキャッシュ内に長く留まるよう選択的に
格納することにより、空間的な地域性及び時間的な地域
性を併せて反映させるので、キャッシュミスが低減で
き、これにより、メモリトラフィックの効率を高めてメ
モリシステムの性能を向上させる効果がある。
ャッシュ内に存在する情報の状態に基づいて、キャッシ
ュミス時に取り出される情報の量を選択的に決め、かつ
取り出された情報のうち参照確率が高い情報が参照確率
が低い情報よりキャッシュ内に長く留まるよう選択的に
格納することにより、空間的な地域性及び時間的な地域
性を併せて反映させるので、キャッシュミスが低減で
き、これにより、メモリトラフィックの効率を高めてメ
モリシステムの性能を向上させる効果がある。
【図１】（Ａ）は本発明に係るキャッシュメモリシステ
ムのブロック図、（Ｂ）は本発明に係る第１情報と第２
情報との関係を示す図。
ムのブロック図、（Ｂ）は本発明に係る第１情報と第２
情報との関係を示す図。
【図２】図１のキャッシュメモリシステムの流れ図。
【図３】本発明に係る状態記憶素子及びキャッシュミス
アドレスを示す図。
アドレスを示す図。
【図４】本発明に係る選択的な格納方法を示す流れ図。
【図５】本発明で使用された各変数を示す図表。
【図６】キャッシュメモリの性能比較を示す図。
【図７】階層的なメモリ構造を示す図。
【図８】キャッシュの空間的及び時間的な地域性を説明
する図。
する図。
【図９】従来のキャッシュメモリシステムのブロック
図。
図。
４０：中央制御部 ４２：第１補助記憶素子 ４４：第２補助記憶素子 ４６：制御手段 ４８：下位メモリ素子
フロントページの続き (71)出願人 599069541 金 新 徳 大韓民国京畿道高陽市徳陽区花井１洞870 番地 ウンビッマウル三星アパート532棟 904号 (71)出願人 599069552 朴 基 豪 大韓民国ソウル特別市城北区安岩洞４街23 −14番地102号 (72)発明者 韓 鐸 敦 大韓民国京畿道高陽市一山区注葉２洞128 番地 大願アパート1803棟802号 (72)発明者 金 新 徳 大韓民国京畿道高陽市徳陽区花井１洞870 番地 ウンビッマウル三星アパート532棟 904号 (72)発明者 朴 基 豪 大韓民国ソウル特別市城北区安岩洞４街23 −14番地102号
Claims (21)
- 【請求項１】 （ａ）中央制御部が参照するよう大量の
情報を下位メモリ素子に格納する段階と、 （ｂ）前記下位メモリ素子に格納された大量の情報から
取り出される第１情報が格納される第１補助記憶素子、
及び前記第１情報が含まれる第２情報が格納される第２
補助記憶素子を用意する段階と、 （ｃ）前記中央制御部によって参照される情報が、前記
第１補助記憶素子または第２補助記憶素子に存在する
か、あるいは前記中央制御部によって参照される情報を
含む第１情報を含む第２情報内に、前記参照される情報
を含んでいない別の第１情報が前記第１補助記憶素子に
存在するか否かによって、前記下位メモリ素子から第１
情報または第２情報を選択的に取り出し、前記第１情報
または第２情報を前記第１補助記憶素子と第２補助記憶
素子に選択的に格納する段階とを含み、 前記中央制御部によって参照される情報を条件に応じて
前記下位メモリ素子から別々に取り出してから、前記第
１補助記憶素子と第２補助記憶素子とに選択的に格納す
ることを特徴とするキャッシュメモリの運用方法。 - 【請求項２】 前記（ｃ）段階は、 (c11）特定の第２情報に含まれ、前記第１補助記憶素子
に格納された第１情報の数を表わす状態情報を有する状
態記憶素子を用意する段階と、 (c12）前記第１補助記憶素子または前記第２補助記憶素
子に、前記中央制御部によって参照される情報が存在す
るか否かを判断する段階と、 (c13）前記第１補助記憶素子に、前記中央制御部によっ
て参照される情報が存在すれば、前記中央制御部が前記
第１補助記憶素子から前記情報を参照する段階と、 (c14）前記中央制御部によって参照される情報が前記第
１補助記憶素子に存在せず、前記第２補助記憶素子に存
在すれば、前記第２補助記憶素子の情報のうち、前記中
央制御部が参照する情報を含む第２情報内の第１情報は
前記第１補助記憶素子に移し、前記中央制御部が前記第
１情報または前記第２情報から情報を参照し、前記状態
情報を更新する段階と、 (c15）前記第１補助記憶素子と前記第２補助記憶素子と
に、前記中央制御部によって参照される情報が存在しな
ければ、前記状態情報に基づいて前記中央制御部によっ
て参照される情報を含む第１情報を含む第２情報内に、
前記参照される情報を含んでいない第１情報が前記第１
補助記憶素子に存在するか否かを判断する段階と、 (c16）前記中央制御部によって参照される情報を含む前
記第１情報を含む前記第２情報内に、前記参照される情
報を含んでいない第１情報が前記状態情報によって前記
第１補助記憶素子に存在すると判断される場合、前記中
央制御部によって参照される情報を含む第１情報を前記
下位メモリ素子から取り出して前記第１補助記憶素子に
書込み、前記中央制御部が取り出された前記第１情報か
ら情報を参照し、前記状態情報を更新する段階と、 (c17）前記中央制御部によって参照される情報を含む第
１情報を含む第２情報内に、前記参照される情報を含ん
でいない第１情報が前記状態情報によって前記第１補助
記憶素子に存在しないと判断される場合、前記中央制御
部によって参照される情報を含む第２情報を前記下位メ
モリ素子から取り出して前記第２補助記憶素子に書込
み、前記第２補助記憶素子に書き込まれる前記第２情報
のうち、前記中央制御部によって参照される情報を含む
前記第１情報は前記第１補助記憶素子に移し、前記中央
制御部が取り出された前記第１情報または前記第２情報
から情報を参照し、前記状態情報を更新する段階とを含
むことを特徴とする請求項１に記載のキャッシュメモリ
の運用方法。 - 【請求項３】 前記第１補助記憶素子及び前記第２補助
記憶素子は、キャッシュであることを特徴とする請求項
１に記載のキャッシュメモリの運用方法。 - 【請求項４】 前記状態記憶素子は複数個のエントリを
備え、 前記各エントリは、 前記各エントリが格納している情報が如何なる第２情報
に関するものであるかを示すタグ部と、 前記第２情報に含まれ、前記第１補助記憶素子に格納さ
れた第１情報の数を表わすカウント部と、 前記エントリが有効であるか否かを表わす有無効部とを
含むことを特徴とする請求項２に記載のキャッシュメモ
リの運用方法。 - 【請求項５】 前記第２情報は、前記第１情報よりその
大きさが２の倍数であるキャッシュブロックに相当する
情報よりなることを特徴とする請求項１に記載のキャッ
シュメモリの運用方法。 - 【請求項６】 前記下位メモリ素子は、磁気ディスク装
置、テープ装置、メモリ装置及びキャッシュメモリ装置
のグループから選ばれるいずれかの装置であることを特
徴とする請求項１に記載のキャッシュメモリの運用方
法。 - 【請求項７】 前記第１補助記憶素子及び前記第２補助
記憶素子は、 前記第２補助記憶素子に存在するブロックの数が、前記
第１補助記憶素子に存在するブロックの数と、前記第２
補助記憶素子の連関度及び第１補助記憶素子の連関度の
比が互いに乗算された結果値より小さく構成され、前記
第２補助記憶素子の連関度が前記第１補助記憶素子の連
関度以上となるよう構成することを特徴とする請求項１
に記載のキャッシュメモリの運用方法。 - 【請求項８】 前記（ｃ）段階は、 (c21）前記第１補助記憶素子または前記第２補助記憶素
子に、前記中央制御部によって参照される情報が存在す
るか否かを判断する段階と、 (c22）前記第１補助記憶素子に、前記中央制御部によっ
て参照される情報が存在すれば、前記中央制御部が前記
第１補助記憶素子から前記情報を参照する段階と、 (c23）前記中央制御部によって参照される情報が前記第
１補助記憶素子に存在せず、前記第２補助記憶素子に存
在する場合、第２補助記憶素子の情報のうち、前記中央
制御部が参照する情報を含む第２情報内の第１情報は前
記第１補助記憶素子に移し、前記中央制御部が前記第１
情報または前記第２情報から情報を参照する段階と、 (c24）前記第１補助記憶素子及び前記第２補助記憶素子
に、前記中央制御部によって参照される情報が存在しな
ければ、前記中央制御部によって参照される情報を含む
第２情報が下位メモリ素子に存在するか否かを判断する
段階と、 (c25）前記中央制御部によって参照される情報を含む第
２情報が前記下位メモリ素子に存在すれば、前記中央制
御部によって参照される情報を含む前記第１情報を前記
下位メモリ素子から取り出して前記第１補助記憶素子に
書込み、前記中央制御部が取り出された前記第１情報か
ら情報を参照する段階と、 (c26）前記中央制御部によって参照される情報を含む第
２情報が前記下位メモリ素子に存在しなければ、前記中
央制御部によって参照される情報を含む前記第２情報を
前記下位メモリ素子よりも下位である別の下位メモリ素
子から取り出して前記下位メモリ素子及び第２補助記憶
素子に書込み、前記第２補助記憶素子に書き込まれる前
記第２情報のうち、前記中央制御部によって参照される
情報を含む前記第１情報は前記第１補助記憶素子に移
し、前記中央制御部が取り出された前記第１情報または
前記第２情報から情報を参照する段階とを含むことを特
徴とする請求項１に記載のキャッシュメモリの運用方
法。 - 【請求項９】 前記（ｃ）段階は、 (c31）特定の第２情報に含まれ、前記第１補助記憶素子
に格納された第１情報の数を表わす状態情報を有する状
態記憶素子を用意する段階と、 (c32）前記第１補助記憶素子または前記第２補助記憶素
子に、前記中央制御部によって参照される情報が存在す
るか否かを判断する段階と、 (c33）前記第１補助記憶素子に、前記中央制御部によっ
て参照される情報が存在する場合、前記中央制御部が前
記第１補助記憶素子から前記情報を参照する段階と、 (c34）前記中央制御部によって参照される情報が前記第
１補助記憶素子に存在せず、前記第２補助記憶素子に存
在する場合、前記第２補助記憶素子の情報のうち、前記
中央制御部が参照する情報を含む第２情報内の第１情報
を前記第１補助記憶素子に移し、前記中央制御部が前記
第１情報または前記第２情報から情報を参照し、前記状
態情報を更新する段階と、 (c35）前記第１補助記憶素子及び前記第２補助記憶素子
に、前記中央制御部によって参照される情報が存在しな
ければ、前記状態情報に基づいて、前記中央制御部によ
って参照される情報を含む第１情報を含む第２情報内
に、前記参照される情報を含んでいない第１情報が前記
第１補助記憶素子に幾つ存在するかを判断する段階と、 (c36）前記中央制御部によって参照される情報を含む前
記第１情報を含む前記第２情報内に、前記参照される情
報を含んでいない第１情報が前記状態情報によって前記
第１補助記憶素子に特定の上限値以上の数が存在すると
判断されれば、前記中央制御部によって参照される情報
を含む第１情報を前記下位メモリ素子から取り出して前
記第１補助記憶素子に書込み、前記中央制御部が取り出
された前記第１情報から情報を参照し、前記状態情報を
更新する段階と、 (c37）前記中央制御部によって参照される情報を含む第
１情報を含む第２情報内に、前記参照される情報を含ん
でいない第１情報が前記状態情報によって前記第１補助
記憶素子に特定の上限値未満の数が存在すると判断され
れば、前記中央制御部によって参照される情報を含む第
２情報を前記下位メモリ素子から取り出して前記第２補
助記憶素子に書き込み、前記第２補助記憶素子に書き込
まれる前記第２情報のうち、前記中央制御部によって参
照される情報を含む前記第１情報は前記第１補助記憶素
子に移し、前記中央制御部が取り出された前記第１情報
または前記第２情報から情報を参照し、前記状態情報を
更新する段階とを含むことを特徴とする請求項１に記載
のキャッシュメモリの運用方法。 - 【請求項１０】 前記判断のための上限値は、 １から、第２情報のブロックサイズを第１情報のブロッ
クサイズで除算した分に該当する自然数までの値より選
ばれることを特徴とする請求項９に記載のキャッシュメ
モリの運用方法。 - 【請求項１１】 下位メモリ素子に格納された大量の情
報から、コンピュータシステムの中央制御部が参照する
一部の情報を格納するキャッシュメモリシステムにおい
て、 前記中央制御部が参照する情報を含む第２情報が前記下
位メモリ素子から取り出されて格納される第２補助記憶
素子と、 前記第２補助記憶素子に格納された情報から、または前
記下位メモリ素子に格納された情報から、前記中央制御
部が参照する情報を含む第１情報が取り出されて格納さ
れる第１補助記憶素子と、 前記中央制御部によって参照される情報が前記第１補助
記憶素子または第２補助記憶素子に存在するか、あるい
は前記中央制御部によって参照される情報を含む第１情
報を含む第２情報内に、前記参照される情報を含んでい
ない第１情報が前記第１補助記憶素子に存在するか否か
に基づいて、前記下位メモリ素子から前記第１情報また
は第２情報を選択的に取り出し、前記第１情報または第
２情報を前記第１補助記憶素子及び第２補助記憶素子に
選択的に書き込むよう制御する制御手段とを備えること
を特徴とするキャッシュメモリシステム。 - 【請求項１２】 前記制御手段は、 特定の第２情報に含まれ、前記第１補助記憶素子に格納
された第１情報の数を表わす状態情報を有する状態記憶
素子と、 前記状態記憶素子の状態情報に基づいて、前記第１情報
または第２情報を前記第１補助記憶素子及び第２補助記
憶素子に書き込むよう選択するデマルチプレクサとを含
むことを特徴とする請求項１１に記載のキャッシュメモ
リシステム。 - 【請求項１３】 前記下位メモリ素子は、磁気ディスク
装置、テープ装置、メモリ装置及びキャッシュメモリ装
置のグループから選ばれるいずれかの装置であることを
特徴とする請求項１１に記載のキャッシュメモリシステ
ム。 - 【請求項１４】 前記第１補助記憶素子及び第２補助記
憶素子は、キャッシュであることを特徴とする請求項１
１に記載のキャッシュメモリシステム。 - 【請求項１５】 前記第２情報は、前記第１情報よりそ
の大きさが２の倍数であるキャッシュブロックに相当す
る情報よりなることを特徴とする請求項１１に記載のキ
ャッシュメモリシステム。 - 【請求項１６】 前記第１補助記憶素子及び前記第２補
助記憶素子は、 前記第２補助記憶素子に存在するブロックの数が、前記
第１補助記憶素子に存在するブロックの数と、前記第２
補助記憶素子の連関度及び第１補助記憶素子の連関度の
比が互いに乗算された結果値よりも小さく構成され、前
記第２補助記憶素子の連関度が前記第１補助記憶素子の
連関度以上となるよう構成することを特徴とする請求項
１１に記載のキャッシュメモリシステム。 - 【請求項１７】 （ａ）中央制御部が参照するよう大量
の情報を下位メモリ素子に格納する段階と、 （ｂ）前記下位メモリ素子に格納された大量の情報から
取り出される第１情報が書き込まれる第１補助記憶素
子、及び前記第１情報が含まれる第２情報が書き込まれ
る第２補助記憶素子を用意する段階と、 （ｃ）前記第１補助記憶素子または前記第２補助記憶素
子に、前記中央制御部によって参照される情報が存在す
るか否かを判断する段階と、 （ｄ）前記第１補助記憶素子に、前記中央制御部によっ
て参照される情報が存在すれば、前記中央制御部が前記
第１補助記憶素子から前記情報を参照する段階と、 （ｅ）前記中央制御部によって参照される情報が前記第
１補助記憶素子に存在せず、前記第２補助記憶素子に存
在すれば、前記第２補助記憶素子の情報のうち、前記中
央制御部が参照する情報を含む第２情報内の第１情報は
前記第１補助記憶素子に移し、前記中央制御部が前記第
１情報または前記第２情報から情報を参照する段階と、 （ｆ）前記第１補助記憶素子及び前記第２補助記憶素子
に、前記中央制御部によって参照される情報が存在しな
ければ、前記中央制御部によって参照される情報を含む
第２情報を前記下位メモリ素子から取り出して前記第２
補助記憶素子に書込み、前記第２補助記憶素子に書き込
まれる前記第２情報のうち、前記中央制御部によって参
照される情報を含む前記第１情報は前記第１補助記憶素
子に移し、前記中央制御部が取り出された前記第１情報
または前記第２情報から情報を参照する段階と、 （ｇ）前記（ｅ）または（ｆ）段階において、前記第２
補助記憶素子または前記下位メモリから新たに取り出さ
れた第１情報または第２情報に応じて、前記第１補助記
憶素子または前記第２補助記憶素子に既存する第１情報
または第２情報が書き換えられる時、 前記書き換えられる第１情報を含む第２情報が第２補助
記憶素子に格納されており、前記書き換えられる第１情
報が前記第１補助記憶素子で更新されて、前記第２補助
記憶素子に格納された前記第２情報に含まれた第１情報
とは別の情報となった場合にのみ、第２補助記憶素子に
格納された前記第２情報に含まれる第１情報を、前記書
換えられる第１情報に更新する段階とを含むことを特徴
とするキャッシュメモリの運用方法。 - 【請求項１８】 前記第１補助記憶素子及び第２補助記
憶素子は、キャッシュであることを特徴とする請求項１
７に記載のキャッシュメモリ運用方法。 - 【請求項１９】 前記第２情報は、 前記第１情報よりその大きさが２の倍数であるキャッシ
ュブロックに該当する情報よりなることを特徴とする請
求項１７に記載のキャッシュメモリの運用方法。 - 【請求項２０】 前記下位メモリ素子は、 磁気ディスク装置、テープ装置、メモリ装置及びキャッ
シュメモリ装置のグループから選ばれたいずれかの装置
であることを特徴とする請求項１７に記載のキャッシュ
メモリの運用方法。 - 【請求項２１】 前記第１補助記憶素子及び前記第２補
助記憶素子は、 前記第２補助記憶素子に存在するブロックの数が、前記
第１補助記憶素子に存在するブロックの数と、前記第２
補助記憶素子の連関度及び第１補助記憶素子の連関度の
比が互いに乗算された結果値より小さく構成され、前記
第２補助記憶素子の連関度が前記第１補助記憶素子の連
関度以上となるよう構成することを特徴とする請求項１
７に記載のキャッシュメモリの運営方法。
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