JP2000058513A - Semiconductor device and its manufacture - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体装置および
その製造技術に関し、特に、下地との選択性が要求され
るエッチングの工程に適用して有効な技術に関するもの
である。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a manufacturing technique thereof, and more particularly to a technique which is effective when applied to an etching step requiring selectivity with a base.
【０００２】[0002]
【従来の技術】ＬＳＩ（Large Scaled Integration cir
cuit）等の集積化された半導体装置の製造工程において
は、配線層間のスルーホールあるいは配線と半導体基板
との間のコンタクトホール（接続孔）の加工、ゲート電
極の側壁に形成されるサイドウォールスペーサの加工等
にドライエッチング法が用いられることは周知である。
特に、近年の半導体装置の高集積化を反映して、半導体
素子の専有面積を出来得る限り少なくできる手段の一つ
として自己整合的な加工方法が多用される。2. Description of the Related Art LSI (Large Scaled Integration Circuit)
In the manufacturing process of an integrated semiconductor device such as a cuit), a through hole between wiring layers or a contact hole (connection hole) between a wiring and a semiconductor substrate is processed, and a sidewall spacer formed on a side wall of a gate electrode. It is well known that a dry etching method is used for the processing of, for example.
In particular, a self-aligned processing method is frequently used as one of means for reducing the occupied area of a semiconductor element as much as possible, reflecting the recent high integration of semiconductor devices.
【０００３】このような自己整合的な加工方法では、被
加工部材とその下地を構成する部材とのエッチング選択
性が重要となる。たとえば、ＤＲＡＭ（Dynamic Random
Access Memory）のメモリセル選択用ＭＩＳＦＥＴのゲ
ート電極として機能するワード線間領域の層間絶縁膜に
自己整合的に接続孔を形成する場合には、ワード線の上
面および側壁を覆う絶縁膜が層間絶縁膜のエッチングス
トッパとして機能するように材料を選択している。すな
わち層間絶縁膜としてシリコン酸化膜を採用し、ワード
線を覆う絶縁膜にシリコン窒化膜を採用する。そして、
層間絶縁膜への接続孔の加工の際にはシリコン窒化膜が
シリコン酸化膜に対してエッチング選択比を有するエッ
チング方法を採用する。In such a self-aligned processing method, etching selectivity between a member to be processed and a member constituting a base thereof is important. For example, DRAM (Dynamic Random
When a connection hole is formed in a self-aligned manner in an interlayer insulating film in a region between word lines that functions as a gate electrode of a memory cell selection MISFET of an access memory, an insulating film covering the upper surface and side walls of the word line is an interlayer insulating film. The material is selected so as to function as a film etching stopper. That is, a silicon oxide film is used as the interlayer insulating film, and a silicon nitride film is used as the insulating film covering the word lines. And
When the connection hole is formed in the interlayer insulating film, an etching method in which the silicon nitride film has an etching selectivity with respect to the silicon oxide film is employed.
【０００４】また、半導体基板上の層間絶縁膜への接続
孔の加工の際には、そのエッチングの終端を半導体基板
の表面とすることが理想であるが、一般にはオーバーエ
ッチングを行って半導体基板の表面の完全な露出を確保
している。このとき半導体基板がエッチングされること
は好ましくないため、エッチング条件として半導体基板
がエッチングされ難く、シリコン酸化膜がエッチングさ
れやすい条件を選択する。ワード線等多結晶シリコン膜
からなる配線の側面にサイドウォールスペーサを形成す
る場合にも同様に、サイドウォールスペーサを構成する
絶縁膜、たとえばシリコン窒化膜のエッチング速度が下
地基板であるシリコンよりも大きくなるような条件でエ
ッチングが行われる。In processing a connection hole in an interlayer insulating film on a semiconductor substrate, it is ideal that the end of the etching be the surface of the semiconductor substrate. Ensure full exposure of the surface. At this time, since it is not preferable that the semiconductor substrate is etched, a condition in which the semiconductor substrate is hardly etched and a silicon oxide film is easily etched is selected as an etching condition. Similarly, when a sidewall spacer is formed on a side surface of a wiring made of a polycrystalline silicon film such as a word line, an etching rate of an insulating film constituting the sidewall spacer, for example, a silicon nitride film is higher than that of silicon as a base substrate. Etching is performed under such conditions.
【０００５】さらに、金属配線を覆う層間絶縁膜、たと
えばシリコン酸化膜に接続孔（スルーホール）を形成す
る場合にも、シリコン酸化膜のエッチング速度が下地を
構成するアルミニウム等の金属膜よりも大きくなるよう
な条件でエッチングが行われる。Further, even when a connection hole (through hole) is formed in an interlayer insulating film covering a metal wiring, for example, a silicon oxide film, the etching rate of the silicon oxide film is higher than that of a metal film such as aluminum which forms a base. Etching is performed under such conditions.
【０００６】これらエッチングの選択比は、最適なエッ
チングガスおよび処理条件を被エッチング材料ごとに選
択して確保されるのが一般的である。[0006] In general, the etching selectivity is ensured by selecting the optimum etching gas and processing conditions for each material to be etched.
【０００７】現在、シリコン酸化膜、シリコン窒化膜お
よび多結晶シリコン膜等の半導体装置を構成する一般的
な材料のエッチングガスとしてはフルオロカーボン系の
ガスと適当な添加ガスを用いることが一般的である。こ
のようなハロゲン系ガスでは、ハロゲンとシリコンとの
化合により揮発性のハロゲン化シリコン分子が生成さ
れ、被加工物である前記被膜のエッチングを行うことが
可能となる。また、エッチングと同時に被加工面の表面
にカーボン系の重合膜が形成され、この重合膜の膜質あ
るいは膜量を制御することによりエッチング反応を制御
し、エッチングの選択比を得ることが可能となる。At present, it is common to use a fluorocarbon-based gas and an appropriate additive gas as an etching gas for a general material constituting a semiconductor device such as a silicon oxide film, a silicon nitride film, and a polycrystalline silicon film. . In such a halogen-based gas, volatile silicon halide molecules are generated by the combination of halogen and silicon, and the film as a workpiece can be etched. In addition, a carbon-based polymer film is formed on the surface of the surface to be processed at the same time as the etching, and by controlling the film quality or the film amount of the polymer film, the etching reaction can be controlled and the etching selectivity can be obtained. .
【０００８】なお、半導体装置の製造工程で用いられる
エッチングおよびその工程で用いられるエッチングガス
については、たとえば、１９８３年７月２５日、株式会
社工業調査会発行、「最新ＬＳＩプロセス技術」、ｐ２
８３〜ｐ２９０に記載されている。The etching used in the manufacturing process of the semiconductor device and the etching gas used in the process are described in, for example, “Latest LSI Process Technology”, published by the Industrial Research Institute on July 25, 1983, p.
83-p290.
【０００９】[0009]
【発明が解決しようとする課題】しかし、従来技術にお
いては以下の問題がある。すなわち、半導体装置の高集
積化を反映して、シリコン酸化膜、シリコン窒化膜、シ
リコン膜あるいは金属膜の他の材料に対する更なるエッ
チング選択比の向上が求められている。However, the prior art has the following problems. That is, there is a demand for further improvement in the etching selectivity of silicon oxide film, silicon nitride film, silicon film or metal film with respect to other materials, reflecting the high integration of semiconductor devices.
【００１０】半導体装置の製造工程においては、シリコ
ン酸化膜をシリコン窒化膜、シリコン膜あるいは金属膜
に対して選択性よく加工する技術が重要であるが、前記
したとおりフルオロカーボン系のエッチングガスを用い
てシリコン酸化膜のエッチングを行うため、フッ素系ラ
ジカル（ＣＦ、ＣＦ2 、ＣＦ3 等）によるシリコン窒化
膜、シリコン膜あるいは金属膜への反応も発生し、原理
的にシリコン窒化膜等のエッチングを完全に防止するこ
とは困難である。このため、ワード線の側面へのサイド
ウォールスペーサの形成の際、あるいは半導体基板上の
層間絶縁膜への接続孔の開口に際、さらに配線間の層間
絶縁膜への接続孔開口の際には、半導体基板あるいは金
属配線を過剰にエッチングする場合がある。このような
過剰なエッチングがシリコン基板に発生した場合には、
シリコン基板での接合リークが発生し、不純物半導体領
域の浅接合化が困難になる等の問題を生じる。また、配
線に過剰エッチングが発生した場合には、配線の信頼性
が低下し、半導体装置の信頼性を低下することとなる。In the process of manufacturing a semiconductor device, a technique of processing a silicon oxide film with high selectivity to a silicon nitride film, a silicon film or a metal film is important. As described above, a fluorocarbon etching gas is used. Since the silicon oxide film is etched, a reaction to the silicon nitride film, the silicon film or the metal film due to fluorine-based radicals (CF, CF 2 , CF 3, etc.) also occurs, and in principle, the etching of the silicon nitride film or the like is completely completed. Is difficult to prevent. Therefore, when forming a sidewall spacer on the side surface of the word line, when opening a connection hole to an interlayer insulating film on a semiconductor substrate, and when opening a connection hole to an interlayer insulating film between wirings, In some cases, the semiconductor substrate or metal wiring is excessively etched. If such excessive etching occurs on the silicon substrate,
Junction leakage occurs in the silicon substrate, which causes problems such as difficulty in making the impurity semiconductor region shallow. Further, when the wiring is over-etched, the reliability of the wiring is reduced and the reliability of the semiconductor device is reduced.
【００１１】一方、シリコン窒化膜等に対してシリコン
酸化膜のエッチング選択比をさらに高めることを目的と
して、フルオロカーボンのフッ素に対する炭素の割合を
増加する方策が採られる場合がある。しかし、フルオロ
カーボンの炭素割合を増加することによりエッチング選
択比は増加するものの、多量に重合膜が生成して重合膜
が過多になり、本来必要なエッチング反応が停止してし
まうという問題がある。すなわちこのような方策により
エッチング選択比の向上を図るには本質的に限界があ
る。On the other hand, in order to further increase the etching selectivity of the silicon oxide film with respect to the silicon nitride film or the like, a measure for increasing the ratio of carbon to fluorine of the fluorocarbon may be adopted. However, although the etching selectivity is increased by increasing the carbon ratio of the fluorocarbon, a large amount of the polymer film is formed and the amount of the polymer film becomes excessive, thereby causing a problem that the originally required etching reaction is stopped. That is, there is an inherent limit in improving the etching selectivity by such a measure.
【００１２】また、多量の重合膜は、被加工部の炭素等
による汚染を増加する問題も生じる。すなわち、接続孔
底部に炭素汚染が発生する場合には、接続抵抗の上昇を
来たし、半導体装置の性能を低下させるという問題があ
る。また、被加工部がシリコン表面のシリサイド層が形
成される領域に該当する場合には、炭素の汚染により均
一なシリサイド層の形成が阻害され、半導体装置の性能
を低下させる問題がある。接続孔底部等の炭素汚染にた
いしては、洗浄により除去することも可能であるが、洗
浄工程が増加し、半導体装置のコスト競争力を低下す
る。In addition, a large amount of the polymer film causes a problem of increasing the contamination of the portion to be processed by carbon or the like. That is, when carbon contamination occurs at the bottom of the connection hole, there is a problem that the connection resistance increases and the performance of the semiconductor device is reduced. Further, when the processed portion corresponds to a region where a silicide layer is formed on the silicon surface, there is a problem that the formation of a uniform silicide layer is hindered by carbon contamination, and the performance of the semiconductor device is reduced. Although carbon contamination at the bottom of the connection hole and the like can be removed by cleaning, the number of cleaning steps increases, and the cost competitiveness of the semiconductor device decreases.
【００１３】さらに、半導体装置の高集積化を反映し
て、半導体装置を構成する導電部材間の距離が狭くなっ
ている。このため、配線等の線間容量が増加し、半導体
装置の高速応答性能等を低下させる可能性がある。導電
部材間の容量を低減するためには、絶縁膜等の絶縁材料
に低誘電率の材料を用いることが対策の一つとして考え
得る。しかし、前記したシリコン酸化膜への高選択加工
の必要性から、シリコン酸化膜に対して高いエッチング
選択比を実現できる材料としてシリコン窒化膜を用いざ
るを得ない場合がある。このような場合には、シリコン
窒化膜の誘電率が高いため、絶縁材料の誘電率を低減し
たいという要求と相容れない状態になる。Further, reflecting the high integration of the semiconductor device, the distance between the conductive members constituting the semiconductor device has been reduced. For this reason, the capacitance between wirings and the like may increase, and the high-speed response performance and the like of the semiconductor device may be reduced. In order to reduce the capacitance between the conductive members, one of the measures may be to use a material having a low dielectric constant for an insulating material such as an insulating film. However, there is a case where a silicon nitride film must be used as a material capable of realizing a high etching selectivity with respect to the silicon oxide film due to the necessity of the high selective processing for the silicon oxide film. In such a case, the dielectric constant of the silicon nitride film is high, which is incompatible with the demand for reducing the dielectric constant of the insulating material.
【００１４】また、エッチングガスに反応性のフルオロ
カーボンを使用するため、エッチング装置の反応室内が
炭素等により汚染され、定期的あるいは不定期に洗浄作
業を実施しなければならないという問題もある。Further, since a reactive fluorocarbon is used as an etching gas, the reaction chamber of the etching apparatus is contaminated with carbon or the like, so that there is a problem that cleaning work must be performed regularly or irregularly.
【００１５】また、フルオロカーボン系のガスを使用す
れば、排ガスにフルオロカーボンが含まれ、地球温暖化
防止の観点から好ましくない。If a fluorocarbon gas is used, the exhaust gas contains fluorocarbon, which is not preferable from the viewpoint of preventing global warming.
【００１６】本発明の目的は、シリコン酸化膜、シリコ
ン窒化膜、シリコン膜あるいは金属膜等の被加工部材の
他の材料に対するエッチング選択比を向上することにあ
る。An object of the present invention is to improve the etching selectivity of a member to be processed such as a silicon oxide film, a silicon nitride film, a silicon film or a metal film with respect to other materials.
【００１７】本発明の他の目的は、前記被加工部材の加
工の際の下地となる材料への汚染を低減することにあ
る。Another object of the present invention is to reduce contamination of a base material when processing the workpiece.
【００１８】本発明のさらに他の目的は、前記被加工部
材を加工する際の自己整合加工を容易にすることにあ
る。Still another object of the present invention is to facilitate self-alignment processing when processing the workpiece.
【００１９】本発明のさらに他の目的は、前記被加工部
材の自己整合加工、あるいは２段階加工の際の下地とな
る材料として低誘電率な材料を用いることが可能な技術
を提供することにある。Still another object of the present invention is to provide a technique capable of using a material having a low dielectric constant as a base material in the self-alignment processing or the two-step processing of the workpiece. is there.
【００２０】本発明のさらに他の目的は、エッチング装
置のメンテナンス性に優れたエッチング工程を提供する
ことにある。It is still another object of the present invention to provide an etching process which is excellent in maintenance of an etching apparatus.
【００２１】本発明のさらに他の目的は、地球温暖化の
原因となるガスの排気を抑制することにある。Still another object of the present invention is to suppress the emission of gas that causes global warming.
【００２２】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。The above and other objects and novel features of the present invention will become apparent from the description of the present specification and the accompanying drawings.
【００２３】[0023]
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。SUMMARY OF THE INVENTION Among the inventions disclosed in the present application, the outline of a representative one will be briefly described.
It is as follows.
【００２４】（１）本発明の半導体装置は、基板上の何
れかの部材層に被膜を堆積し、被膜をエッチングするこ
とにより加工された絶縁部材または導電性部材を含む半
導体装置であって、絶縁部材または導電性部材にはハロ
ゲン化カーボン系の側鎖が含まれ、絶縁部材または導電
性部材の下地を構成する材料にはハロゲン化カーボン系
の側鎖が含まれていないものである。(1) A semiconductor device according to the present invention is a semiconductor device including an insulating member or a conductive member processed by depositing a coating on any member layer on a substrate and etching the coating. The insulating member or the conductive member contains a halogenated carbon-based side chain, and the material forming the base of the insulating member or the conductive member does not include the halogenated carbon-based side chain.
【００２５】このような半導体装置によれば、被加工部
材である絶縁部材または導電性部材にハロゲン化カーボ
ン系の側鎖が含まれているため、加工用のガスにフルオ
ロカーボン等のハロゲン化カーボン系のガスを含めるこ
となく、化学的には不活性なガスのみによるプラズマ処
理により被加工部材を加工することができる。これによ
り、被加工部材の下地材料をエッチングすることなく、
また、下地部材にダメージあるいは炭素等による汚染を
与えることなく被加工部材をエッチングすることが可能
となる。According to such a semiconductor device, since the insulating member or the conductive member, which is the member to be processed, contains a carbon halide side chain, the processing gas is a halogenated carbon material such as fluorocarbon. The member to be processed can be processed by plasma processing using only a chemically inert gas without including the above gas. Thereby, without etching the underlying material of the workpiece,
In addition, the workpiece can be etched without damaging the underlying member or contaminating it with carbon or the like.
【００２６】なお、ハロゲン化カーボン系の側鎖として
は、−Ｃn Ｆ2n+1（ただしｎは１以上の整数）、また
は、−Ｃn Ｘn Ｆn+1 （ただしｎは１以上の整数、Ｘは
Ｈ、Ｃｌ、Ｂｒ、Ｉから選択される何れかの元素）、の
化学式で表されるものを例示できる。[0026] Note that the side chain halogenated carbon-based, -C n F 2n + 1 (where n is an integer of 1 or more), or, -C n X n F n + 1 (where n is 1 or more Integer, X is any element selected from H, Cl, Br, and I).
【００２７】また、前記絶縁部材としては、シリコン酸
化物またはシリコン窒化物を主成分とするものを例示で
き、たとえば基板の主面上のゲート電極の側壁に形成さ
れたサイドウォールスペーサ、あるいは、基板上の層間
絶縁膜を例示できる。また、導電性部材としては、シリ
コンまたはアルミニウムを主成分とするものを例示で
き、基板の主面上のゲート電極、あるいは、基板上の何
れかの配線層に形成された金属配線を例示できる。The insulating member can be exemplified by a material containing silicon oxide or silicon nitride as a main component. For example, a sidewall spacer formed on the side wall of the gate electrode on the main surface of the substrate, The upper interlayer insulating film can be exemplified. Examples of the conductive member include those containing silicon or aluminum as a main component, such as a gate electrode on the main surface of the substrate or a metal wiring formed on any wiring layer on the substrate.
【００２８】（２）本発明の半導体装置の製造方法は、
基板上の何れかの部材層に被膜を堆積し、被膜をエッチ
ングすることにより絶縁部材または導電性部材を加工す
る半導体装置の製造方法であって、被膜にはハロゲン化
カーボン系の側鎖が含まれ、被膜のエッチングには不活
性ガスのイオンが用いられるものである。(2) The method of manufacturing a semiconductor device according to the present invention
A method of manufacturing a semiconductor device in which a film is deposited on any member layer on a substrate and an insulating member or a conductive member is processed by etching the film, wherein the film includes a halogenated carbon-based side chain. In addition, inert gas ions are used for etching the coating.
【００２９】このような半導体装置の製造方法によれ
ば、前記被膜にハロゲン化カーボン系の側鎖が含まれて
いるため、その被膜を加工するエッチングガスにフルオ
ロカーボン等のハロゲン化カーボン系のガスを含める必
要がない。このため、被加工物である被膜は不活性ガス
のプラズマ等化学的には不活性であるが運動エネルギを
有した不活性ガスイオンによりエッチングされ、下地材
料は不活性ガスイオンではエッチングされない。このた
め、被加工部材の下地材料は原理的にエッチングされ
ず、また、下地部材にダメージあるいは炭素等の汚染を
与えることなく被加工部材である被膜をエッチングする
ことが可能となる。According to such a method of manufacturing a semiconductor device, since the coating contains a halogenated carbon-based side chain, a halogenated carbon-based gas such as fluorocarbon is used as an etching gas for processing the coating. No need to include. For this reason, the film to be processed is etched by inert gas ions which are chemically inert such as plasma of an inert gas but have kinetic energy, and the underlying material is not etched by the inert gas ions. For this reason, the underlying material of the workpiece is not etched in principle, and it is possible to etch the film as the workpiece without damaging the underlying member or causing contamination such as carbon.
【００３０】なお、ハロゲン化カーボン系の側鎖は、−
Ｃn Ｆ2n+1（ただしｎは１以上の整数）、または、−Ｃ
n Ｘn Ｆn+1 （ただしｎは１以上の整数、ＸはＨ、Ｃ
ｌ、Ｂｒ、Ｉから選択される何れかの元素）、の化学式
で表されるものとすることができる。The side chain of the halogenated carbon is represented by-
C n F 2n + 1 (where n is an integer of 1 or more) or -C
n X n F n + 1 (where n is an integer of 1 or more, X is H, C
1, any element selected from Br, I).
【００３１】また、前記製造方法は、基板の主面上にゲ
ート電極を形成し、ゲート電極を覆うようにハロゲン化
カーボン系の側鎖を含むシリコン酸化膜またはシリコン
窒化膜を堆積し、シリコン酸化膜またはシリコン窒化膜
を不活性ガスのイオンを用いて異方性エッチングするこ
とによりゲート電極の側壁にサイドウォールスペーサを
形成する第１の方法、基板上の何れかの絶縁層にハロゲ
ン化カーボン系の側鎖を含まない第１絶縁膜とハロゲン
化カーボン系の側鎖を含む第２絶縁膜とを堆積し、不活
性ガスのイオンを用いたエッチングにより第２絶縁膜を
加工し、さらに反応性のエッチングガスを用いたエッチ
ングにより第１絶縁膜を加工して第１および第２絶縁膜
に接続孔または配線溝を形成する第２の方法、または、
基板上の何れかの配線層にハロゲン化カーボン系の側鎖
を含む多結晶シリコン膜または金属膜を堆積し、不活性
ガスのイオンを用いたエッチングにより多結晶シリコン
膜または金属膜を加工してゲート電極または配線を形成
する第３の方法に適用できる。Further, in the manufacturing method, a gate electrode is formed on a main surface of a substrate, and a silicon oxide film or a silicon nitride film containing a carbon halide side chain is deposited so as to cover the gate electrode. A first method of forming a sidewall spacer on a side wall of a gate electrode by anisotropically etching a film or a silicon nitride film using ions of an inert gas; A first insulating film containing no side chains of the above and a second insulating film containing a side chain of a halogenated carbon are deposited, and the second insulating film is processed by etching using ions of an inert gas, and further reactive. A second method of forming a connection hole or a wiring groove in the first and second insulating films by processing the first insulating film by etching using an etching gas of
A polycrystalline silicon film or a metal film containing a side chain of a halogenated carbon is deposited on any wiring layer on the substrate, and the polycrystalline silicon film or the metal film is processed by etching using inert gas ions. The third method for forming a gate electrode or a wiring can be applied.
【００３２】また、前記第２の工程における第１および
第２絶縁膜は、シリコン酸化物を主成分とすることがで
きる。これにより、従来２段階のエッチングにより精密
な加工を行う際にストッパ膜として必要であったシリコ
ン窒化膜を、シリコン酸化膜に置き換えることができ
る。すなわち、ハロゲン化カーボン系の側鎖を含むシリ
コン酸化膜の加工の際のストッパ膜としてハロゲン化カ
ーボン系の側鎖を含まないシリコン酸化膜を用いること
ができる。これにより誘電率の高いシリコン窒化膜を用
いることなく誘電率の低いシリコン酸化膜のみで配線間
等の絶縁膜を構成することが可能となる。この結果、配
線間の容量を低減して半導体装置の性能を向上できる。The first and second insulating films in the second step may contain silicon oxide as a main component. This makes it possible to replace a silicon nitride film, which was conventionally required as a stopper film when performing precise processing by two-stage etching, with a silicon oxide film. That is, a silicon oxide film not containing a halogenated carbon-based side chain can be used as a stopper film when processing a silicon oxide film containing a halogenated carbon-based side chain. This makes it possible to form an insulating film between wirings or the like using only a silicon oxide film having a low dielectric constant without using a silicon nitride film having a high dielectric constant. As a result, the capacity between the wirings can be reduced and the performance of the semiconductor device can be improved.
【００３３】なお、前記製造方法の不活性ガスイオンを
用いたエッチングまたは異方性エッチングにおいては、
プラズマ化された不活性ガスのイオンがハロゲン化カー
ボン系の側鎖を含む被膜に入射し、その入射エネルギに
よって分解された側鎖のハロゲン化カーボン分子と被膜
を構成する材料との化学的な反応によりエッチングが進
行するものである。また、このイオンの入射エネルギ
は、バイアス電圧が１００Ｖ以上とすることができる。
この１００Ｖ以上の数値は、側鎖を分解するに十分な活
性化エネルギの例示である。In the etching using an inert gas ion or the anisotropic etching in the above manufacturing method,
The ions of the inert gas in the form of plasma are incident on the coating containing the side chain of the halogenated carbon, and the chemical reaction between the side chain halogenated carbon molecules decomposed by the incident energy and the material constituting the coating. Etching proceeds. Further, the incident energy of the ions can be set to a bias voltage of 100 V or more.
This value of 100 V or more is an example of an activation energy sufficient to decompose a side chain.
【００３４】[0034]
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の機能を有する部材には同
一の符号を付し、その繰り返しの説明は省略する。Embodiments of the present invention will be described below in detail with reference to the drawings. In all the drawings for describing the embodiments, members having the same functions are denoted by the same reference numerals, and the repeated description thereof will be omitted.
【００３５】（実施の形態１）図１は、本発明の一実施
の形態である半導体装置に適用される絶縁膜の一構造例
を示した模式図である。(Embodiment 1) FIG. 1 is a schematic diagram showing one structural example of an insulating film applied to a semiconductor device according to an embodiment of the present invention.
【００３６】本実施の形態の半導体装置に適用される絶
縁膜は、シロキサン結合（−Ｓｉ−Ｏ−Ｓｉ−）を主と
するアモルファス状態のシリコン酸化膜であり、フルオ
ロカーボン系の側鎖を含む。フルオロカーボン系の側鎖
としては、図１に示すように三フッ化炭素（ＣＦ3 −）
が例示できる。このように、本実施の形態では、シリコ
ン酸化膜にフルオロカーボン系の側鎖が含まれるため、
不活性ガスたとえばアルゴン（Ａｒ）のみを原料とした
プラズマ処理により、シリコン酸化膜をエッチングする
ことが可能である。The insulating film applied to the semiconductor device of this embodiment is an amorphous silicon oxide film mainly composed of siloxane bonds (—Si—O—Si—), and includes a fluorocarbon-based side chain. As shown in FIG. 1, the side chain of the fluorocarbon type is carbon trifluoride (CF 3 −).
Can be exemplified. Thus, in the present embodiment, since the silicon oxide film contains the fluorocarbon-based side chain,
The silicon oxide film can be etched by plasma processing using only an inert gas such as argon (Ar) as a raw material.
【００３７】通常のシリコン酸化膜（フルオロカーボン
系の側鎖が含まれないシリコン酸化膜）をアルゴンプラ
ズマにより処理しても、その表面には物理的な衝撃作用
（ボンバードメント）が生じるのみであり、化学的にエ
ッチングされることがない。従って、通常のシリコン酸
化膜のエッチングには、エッチングガスに反応性ガスた
とえばＣＦ4 、ＣＨＦ3 等のフッ化炭素ガスを含め、フ
ッ素とシリコンとの化学的な作用を用いてエッチングを
進行させることは周知である。Even if a normal silicon oxide film (a silicon oxide film containing no fluorocarbon-based side chain) is treated with argon plasma, only a physical impact action (bombardment) occurs on its surface. It is not chemically etched. Therefore, in the etching of a normal silicon oxide film, the etching is performed by using a chemical action of fluorine and silicon, including a reactive gas such as CF 4 and CHF 3 in the etching gas. Is well known.
【００３８】これに対し、本実施の形態のフルオロカー
ボン系の側鎖を含むシリコン酸化膜では、エッチングガ
スにＣＦ4 、ＣＨＦ3 等の反応性ガスを含める必要がな
い。図２は、フルオロカーボン系の側鎖を含むシリコン
酸化膜のエッチング機構を説明する概念図である。図２
に示すように、本実施の形態のシリコン酸化膜では、ア
ルゴンプラズマで生成したアルゴンイオンの作用、特に
表面へのアルゴンイオンのボンバードメントにより、原
子の組み替え反応が進行する。この原子の組み替え反応
では、シリコンと酸素との結合を切断するとともに、近
傍に存在するフルオロカーボン系側鎖のフッ素がシリコ
ンに結合し、フッ素が結合していた炭素に酸素が結合し
て酸化炭素（ＣＯまたはＣＯ2 ）が生成する。フッ化シ
リコン（ＳｉＦ4 ）および酸化炭素はともに常温で蒸気
圧を有するため、これらの分子が気体となって表面から
離脱し、シリコン酸化膜のエッチングが進行することと
なる。一方、このようなシリコン酸化膜の下地であるシ
リコン窒化膜やシリコン膜にフルオロカーボン系の側鎖
を含まなければ、フルオロカーボン系の側鎖を含むシリ
コン酸化膜がエッチングされた後に露出するシリコン窒
化膜等には化学的に不活性なアルゴンイオンが作用する
のみであり、下地のシリコン窒化膜等はエッチングされ
ることがない。On the other hand, in the silicon oxide film containing a fluorocarbon-based side chain of this embodiment, it is not necessary to include a reactive gas such as CF 4 or CHF 3 in the etching gas. FIG. 2 is a conceptual diagram illustrating an etching mechanism of a silicon oxide film containing a fluorocarbon-based side chain. FIG.
As shown in (1), in the silicon oxide film of the present embodiment, the recombination reaction of atoms proceeds by the action of argon ions generated by argon plasma, particularly by bombardment of argon ions on the surface. In this rearrangement of atoms, the bond between silicon and oxygen is cut, and fluorine in a fluorocarbon-based side chain present in the vicinity is bonded to silicon, and oxygen is bonded to carbon to which fluorine has been bonded, so that carbon oxide ( CO or CO 2 ) is produced. Since both silicon fluoride (SiF 4 ) and carbon oxide have a vapor pressure at room temperature, these molecules turn into a gas and are separated from the surface, and the etching of the silicon oxide film proceeds. On the other hand, if the silicon nitride film that is the base of such a silicon oxide film or the silicon film does not contain a fluorocarbon side chain, the silicon nitride film that is exposed after the silicon oxide film containing the fluorocarbon side chain is etched , Only chemically inert argon ions act, and the underlying silicon nitride film and the like are not etched.
【００３９】すなわち、本実施の形態のフルオロカーボ
ン系の側鎖を含むシリコン酸化膜を用いれば、高選択な
シリコン酸化膜のエッチングが可能となる。That is, the use of the silicon oxide film containing a fluorocarbon-based side chain according to the present embodiment enables highly selective etching of the silicon oxide film.
【００４０】また、化学的に不活性なイオン・ラジカル
が入射するのみであるから、カーボン系の重合膜を生成
することがない。このため、下地が炭素等で汚染される
ことがなく、半導体基板等に炭素が打ち込まれることも
ない。この結果、接続抵抗の上昇を抑制し、シリサイド
膜が形成される場合にはその均一性を確保することがで
きる。Further, since only chemically inert ions and radicals are incident, no carbon-based polymer film is formed. Therefore, the base is not contaminated with carbon or the like, and carbon is not implanted into the semiconductor substrate or the like. As a result, an increase in connection resistance can be suppressed, and when a silicide film is formed, its uniformity can be ensured.
【００４１】さらに、エッチングガスとしてフルオロカ
ーボン系のガスを用いる必要がないためエッチング装置
を常に清浄に保つことができる。つまり、本実施の形態
のシリコン酸化膜をエッチングする場合にはエッチング
ガスは不活性なアルゴンガスのみであり、エッチング装
置の反応室内は常に清浄に保たれる。これにより、エッ
チング装置のメンテナンス（保守）間隔を長くして装置
稼働率を向上できるとともに、反応室内の汚染に影響さ
れない安定したプロセスを長期間にわたって維持でき
る。Further, since it is not necessary to use a fluorocarbon-based gas as an etching gas, the etching apparatus can always be kept clean. That is, when etching the silicon oxide film of this embodiment, the etching gas is only inert argon gas, and the reaction chamber of the etching apparatus is always kept clean. As a result, the maintenance (maintenance) interval of the etching apparatus can be extended to improve the operation rate of the apparatus, and a stable process unaffected by contamination in the reaction chamber can be maintained for a long period of time.
【００４２】また、エッチングガスにフルオロカーボン
系のガスを含まないため、地球温暖化に悪影響を及ぼす
フルオロカーボン系のガスの排出量を低減できる。また
エッチングにより生成されるフルオロカーボン系の反応
生成物も最低限に抑えることができ、その排出量を必要
最低限に抑えることができる。これにより、地球温暖化
の防止に寄与できる。Since the etching gas does not contain a fluorocarbon-based gas, the emission amount of the fluorocarbon-based gas which has a bad influence on global warming can be reduced. Also, fluorocarbon-based reaction products generated by etching can be suppressed to a minimum, and the discharge amount can be suppressed to a minimum. This can contribute to prevention of global warming.
【００４３】なお、アルゴンイオンのエネルギとして
は、原子の組み替え反応が発生するエネルギが与えられ
れば十分であり、シリコン酸化膜をボンバードメントに
よりスパッタリングするほどのエネルギは必要でない。
この原子の組み替え反応が発生するエネルギは一般にシ
ロキサン結合の結合エネルギ以上と考えられ、数十ｅＶ
程度で十分である。ただし、アルゴンイオンの非弾性衝
突によりシロキサン結合部にエネルギがトランスファさ
れると考えられるが、その衝突断面積にはある程度の確
率が存在するためアルゴンイオンの必要エネルギは一概
には算出できない。しかしながら、アルゴンプラズマを
用いた場合には、アルゴンイオンの衝撃エネルギと基板
に印加するバイアス電圧とにある程度の相関があり、実
験的には原子の組み替え反応が発生するバイアス電圧と
しては１００Ｖ以上を例示できる。It should be noted that the energy of the argon ion is sufficient if the energy for generating the recombination reaction of atoms is given, and the energy required to sputter the silicon oxide film by bombardment is not required.
The energy at which this recombination reaction of atoms occurs is generally considered to be higher than the bonding energy of the siloxane bond, and several tens eV
A degree is enough. However, although it is considered that energy is transferred to the siloxane bond due to inelastic collision of argon ions, the required energy of argon ions cannot be calculated unconditionally because the collision cross section has some probability. However, when argon plasma is used, there is a certain correlation between the impact energy of argon ions and the bias voltage applied to the substrate. Experimentally, a bias voltage at which the recombination reaction of atoms occurs is 100 V or more. it can.
【００４４】また、シリコン酸化膜に含まれるフルオロ
カーボンの比率は、ＳｉＯ2 が１に対して炭素原子が
１、フッ素原子が４となる比率が好ましい。The ratio of the fluorocarbon contained in the silicon oxide film is preferably such that the ratio of SiO 2 to 1 is 1 carbon atom and 4 fluorine atoms.
【００４５】このように、本実施の形態のシリコン酸化
膜では、不活性ガスであるアルゴンのみのプラズマ処理
によりエッチングを行うことが可能であり、下地材料が
このエッチング工程によりエッチングされたり汚染され
たりすることがない。また、たとえば下地材料としてフ
ルオロカーボン系の側鎖を含まないシリコン酸化膜を用
いれば、同様に酸化シリコンを主成分とする被膜であり
ながら、フルオロカーボン系側鎖を含まないシリコン酸
化膜をフルオロカーボン系側鎖を含む本実施の形態のシ
リコン酸化膜のエッチングストッパとして用いることが
可能となる。As described above, in the silicon oxide film of this embodiment, etching can be performed by plasma processing using only argon, which is an inert gas, and the underlying material is etched or contaminated by this etching process. Never do. Further, for example, if a silicon oxide film containing no fluorocarbon-based side chain is used as a base material, a silicon oxide film not containing a fluorocarbon-based side chain can be formed on a fluorocarbon-based side chain while being a film containing silicon oxide as a main component. Can be used as an etching stopper for the silicon oxide film of the present embodiment.
【００４６】なお、ここでは、アルゴンイオンの発生源
としてアルゴンプラズマを例示したが、イオン注入装置
等で用いられるイオン源を用いることも可能である。ま
た、アルゴンイオンのボンバードメントエネルギは、プ
ラズマに対するバイアス電圧により付与される例を示し
たが、電極面積比の非対称性に起因する自己バイアスを
用いてもよい。さらに、アルゴンに限られず、ネオン、
クリプトン等の他の希ガスを用いることもできる。Here, an argon plasma is exemplified as a source of argon ions, but an ion source used in an ion implanter or the like can also be used. Although the example in which the bombardment energy of argon ions is given by a bias voltage with respect to plasma has been described, a self-bias due to asymmetry of the electrode area ratio may be used. Furthermore, it is not limited to argon, but neon,
Other noble gases such as krypton can also be used.
【００４７】次に、図３〜図７を用いて、前記シリコン
酸化膜が適用された半導体装置の製造方法の一例を説明
する。図３〜図７は、実施の形態１の半導体装置の製造
方法の一例を工程順に示した断面図である。Next, an example of a method for manufacturing a semiconductor device to which the silicon oxide film is applied will be described with reference to FIGS. 3 to 7 are cross-sectional views illustrating an example of the method for manufacturing the semiconductor device of the first embodiment in the order of steps.
【００４８】まず、たとえばｐ型の不純物が導入された
半導体基板１を用意し、この半導体基板の主面にフォト
レジスト膜（図示せず）をマスクとして浅溝２を形成す
る。その後、半導体基板１の全面に、たとえばＴＥＯＳ
（テトラエトキシシラン）を用いたＣＶＤ（Chemical V
apor Deposition ）法によりシリコン酸化膜（以下ＴＥ
ＯＳ酸化膜という）（図示せず）を堆積する。このＴＥ
ＯＳ酸化膜をたとえばＣＭＰ（Chemical Mechanical Po
lishing ）法により研磨し、浅溝２の内部にのみＴＥＯ
Ｓ酸化膜を残存させて、シリコン酸化膜からなる分離領
域３を形成する（図３）。First, a semiconductor substrate 1 into which, for example, a p-type impurity is introduced is prepared, and a shallow groove 2 is formed on the main surface of the semiconductor substrate using a photoresist film (not shown) as a mask. After that, for example, TEOS
(Chemical V) using (tetraethoxysilane)
Silicon oxide film (hereinafter TE) by the apor deposition method
An OS oxide film (not shown) is deposited. This TE
The OS oxide film is formed, for example, by CMP (Chemical Mechanical Po
Polishing by the lishing method, and TEO only inside the shallow groove 2
With the S oxide film remaining, an isolation region 3 made of a silicon oxide film is formed (FIG. 3).
【００４９】次に、ゲート絶縁膜４を形成し、さらに多
結晶シリコン膜５を堆積する（図４）。ゲート絶縁膜４
は、たとえば熱ＣＶＤ法により形成する。また、多結晶
シリコン膜５は、たとえばＣＶＤ法により堆積し、たと
えばｎ型の不純物を導入する。Next, a gate insulating film 4 is formed, and a polycrystalline silicon film 5 is further deposited (FIG. 4). Gate insulating film 4
Is formed by, for example, a thermal CVD method. Further, polycrystalline silicon film 5 is deposited by, for example, a CVD method and, for example, an n-type impurity is introduced.
【００５０】次に、フォトレジスト膜（図示せず）をマ
スクとして多結晶シリコン膜５およびゲート絶縁膜４を
エッチングし、ゲート電極６を形成する。さらに、フォ
トレジスト膜（図示せず）およびゲート電極６をマスク
として、たとえばｎ型の不純物をイオン注入し、ｎ型の
半導体領域７を形成する（図５）。半導体領域７はＭＩ
ＳＦＥＴ（Metal Insulator Semiconductor Field Effe
ct Transistor ）のソース・ドレイン領域として機能す
る。Next, the gate electrode 6 is formed by etching the polycrystalline silicon film 5 and the gate insulating film 4 using a photoresist film (not shown) as a mask. Further, using a photoresist film (not shown) and the gate electrode 6 as a mask, for example, an n-type impurity is ion-implanted to form an n-type semiconductor region 7 (FIG. 5). The semiconductor region 7 is MI
SFET (Metal Insulator Semiconductor Field Effe
ct Transistor) functions as the source / drain region.
【００５１】次に、フルオロカーボン系の側鎖を含むシ
リコン酸化膜８を堆積する（図６）。シリコン酸化膜８
は、あらかじめフルオロカーボン系の側鎖を含んだシラ
ノールオリゴマー液を回転塗布し、これを４５０℃程度
の温度で熱処理することにより得ることができる。Next, a silicon oxide film 8 containing a fluorocarbon-based side chain is deposited (FIG. 6). Silicon oxide film 8
Can be obtained by spin-coating in advance a silanol oligomer solution containing a fluorocarbon-based side chain and subjecting it to a heat treatment at a temperature of about 450 ° C.
【００５２】次に、半導体基板１にアルゴンプラズマ処
理を施して、シリコン酸化膜８を異方性エッチングす
る。これにより、ゲート電極６の側壁にサイドウォール
スペーサ９を形成する（図７）。ここでは、前記した通
り、アルゴンに反応性ガスを添加する必要はない。アル
ゴンプラズマによる異方性は、半導体基板１をプラズマ
処理装置内の陰極側電極に保持し、この陰極の電位を負
電位にバイアスすることにより得られる。バイアス電圧
としては、−１００Ｖ以上、たとえば−５００Ｖを例示
できる。このように半導体基板１を保持した側の電極を
負電位にバイアスすることにより、アルゴンプラズマ中
のアルゴンイオンＡｒ+ がシースおよび負電位により加
速され、基板側への方向性を有するようになる。この方
向性により異方性が実現できる。また、アルゴンイオン
がシースおよびバイアスによる電界により加速され、運
動エネルギを有するようになり、この運動エネルギがイ
オンのシリコン酸化膜８表面への衝突の際のボンバード
メントエネルギとなり、シリコン酸化膜８内の原子の入
れ替え反応が生じる。これによりアルゴンのみによって
エッチングが実現できる。Next, the semiconductor substrate 1 is subjected to an argon plasma treatment to etch the silicon oxide film 8 anisotropically. As a result, a sidewall spacer 9 is formed on the side wall of the gate electrode 6 (FIG. 7). Here, as described above, it is not necessary to add a reactive gas to argon. The anisotropy due to the argon plasma is obtained by holding the semiconductor substrate 1 on the cathode side electrode in the plasma processing apparatus and biasing the potential of the cathode to a negative potential. As the bias voltage, -100 V or more, for example, -500 V can be exemplified. By biasing the electrode on the side holding the semiconductor substrate 1 to a negative potential in this manner, the argon ions Ar + in the argon plasma are accelerated by the sheath and the negative potential, and have directionality toward the substrate. Anisotropy can be realized by this directionality. Further, the argon ions are accelerated by the electric field generated by the sheath and the bias, and have kinetic energy. The kinetic energy becomes bombardment energy when the ions collide with the surface of the silicon oxide film 8. An exchange reaction of atoms occurs. Thereby, etching can be realized only by argon.
【００５３】このように本実施の形態では、アルゴンプ
ラズマに反応性のガスが含まれていないため、シリコン
酸化膜８のエッチングの際にその下地である半導体基板
１、ゲート電極６の表面、あるいは分離領域３がエッチ
ングされることがない。この結果、ＭＩＳＦＥＴの接合
リークを抑制することができる。また、ゲート電極６の
信頼性を向上できる。As described above, in this embodiment, since the reactive gas is not contained in the argon plasma, the surface of the semiconductor substrate 1 or the surface of the gate electrode 6 which is the base when the silicon oxide film 8 is etched, or The isolation region 3 is not etched. As a result, junction leakage of the MISFET can be suppressed. Further, the reliability of the gate electrode 6 can be improved.
【００５４】また、半導体基板１の表面およびゲート電
極６の表面部に炭素等が打ち込まれて汚染されることが
ない。この結果、半導体基板１との接続抵抗を低減し、
あるいは半導体基板１上あるいはゲート電極６上にシリ
サイド層が形成される場合には、シリサイド層の均一性
を向上できる。Further, carbon and the like are not implanted into the surface of the semiconductor substrate 1 and the surface of the gate electrode 6 to be contaminated. As a result, the connection resistance with the semiconductor substrate 1 is reduced,
Alternatively, when a silicide layer is formed on the semiconductor substrate 1 or the gate electrode 6, the uniformity of the silicide layer can be improved.
【００５５】図８は、フルオロカーボン系の側鎖を含ま
ないシリコン酸化膜に対して異方性エッチングを行った
場合の断面図である。この場合、シリコン酸化膜のエッ
チングには反応性のガス、たとえばＣＦ4 、ＣＨＦ3 等
を含める必要があり、半導体基板１あるいはゲート電極
６の表面に汚染層１０が形成される。また、分離領域３
の表面に過剰エッチング１１が形成される。FIG. 8 is a cross-sectional view when anisotropic etching is performed on a silicon oxide film not containing a fluorocarbon-based side chain. In this case, a reactive gas, for example, CF 4 , CHF 3 or the like must be included in the etching of the silicon oxide film, and a contamination layer 10 is formed on the surface of the semiconductor substrate 1 or the gate electrode 6. Also, the separation region 3
Is formed on the surface of the substrate.
【００５６】しかし、本実施の形態ではそのような汚染
層１０あるいは過剰エッチング１１は発生せず、半導体
装置の性能を向上できる。However, in this embodiment, such a contaminated layer 10 or excessive etching 11 does not occur, and the performance of the semiconductor device can be improved.
【００５７】なお、この後、さらに高濃度のｎ型不純物
を有する半導体領域の形成、層間絶縁膜の堆積および接
続孔の開口と接続部材の形成、さらに適当な配線層の形
成をして、半導体装置を完成することができるが、これ
らの工程には公知の製造方法を適用することが可能であ
り、詳細な説明は省略する。After that, a semiconductor region having a higher concentration of n-type impurity is formed, an interlayer insulating film is deposited, a connection hole is opened and a connection member is formed, and an appropriate wiring layer is formed. Although the apparatus can be completed, a known manufacturing method can be applied to these steps, and a detailed description thereof will be omitted.
【００５８】（実施の形態２）図９〜図１５は、本発明
の他の実施の形態である半導体装置の製造方法の一例を
工程順に示した断面図である。(Embodiment 2) FIGS. 9 to 15 are sectional views showing an example of a method of manufacturing a semiconductor device according to another embodiment of the present invention in the order of steps.
【００５９】まず、実施の形態１と同様に、半導体基板
１の主面の浅溝２内に分離領域３を形成し、半導体基板
１の主面上にゲート絶縁膜４およびゲート電極６を形成
した後半導体領域７を形成する。ただし、ゲート電極６
の上部にはキャップ絶縁膜１２を形成する。キャップ絶
縁膜１２は、ゲート電極６をエッチング加工する工程で
加工することができ、たとえばシリコン酸化膜またはシ
リコン窒化膜からなる。さらに、シリコン酸化膜を全面
に堆積してこれを異方性エッチングし、ゲート電極６お
よびキャップ絶縁膜１２の側壁にサイドウォールスペー
サ１３を形成する（図９）。このサイドウォールスペー
サ１３は、実施の形態１のサイドウォールスペーサ９と
同様にフルオロカーボン系の側鎖が含まれるものであっ
てもよく、また、含まれないものであってもよい。First, as in the first embodiment, an isolation region 3 is formed in the shallow groove 2 on the main surface of the semiconductor substrate 1, and a gate insulating film 4 and a gate electrode 6 are formed on the main surface of the semiconductor substrate 1. After that, the semiconductor region 7 is formed. However, the gate electrode 6
The cap insulating film 12 is formed on the upper surface. The cap insulating film 12 can be processed in a step of etching the gate electrode 6, and is made of, for example, a silicon oxide film or a silicon nitride film. Further, a silicon oxide film is deposited on the entire surface and is anisotropically etched to form sidewall spacers 13 on the side walls of the gate electrode 6 and the cap insulating film 12 (FIG. 9). The side wall spacer 13 may or may not include a fluorocarbon-based side chain, similarly to the side wall spacer 9 of the first embodiment.
【００６０】次に、半導体基板１の全面に、フルオロカ
ーボン系の側鎖を含まないシリコン酸化膜１４を形成す
る（図１０）。シリコン酸化膜１４はたとえばＴＥＯＳ
酸化膜とすることができる。なお、シリコン酸化膜１４
に代えて、ＣＶＤ法により形成されたシリコン窒化膜を
形成することもできる。Next, a silicon oxide film 14 containing no fluorocarbon side chains is formed on the entire surface of the semiconductor substrate 1 (FIG. 10). The silicon oxide film 14 is, for example, TEOS
It can be an oxide film. The silicon oxide film 14
Alternatively, a silicon nitride film formed by a CVD method can be formed.
【００６１】次に、シリコン酸化膜１４上にフルオロカ
ーボン系の側鎖を含むシリコン酸化膜１５を形成する
（図１１）。シリコン酸化膜１５は、実施の形態１のシ
リコン酸化膜８と同様にして形成できる。Next, a silicon oxide film 15 containing a fluorocarbon-based side chain is formed on the silicon oxide film 14 (FIG. 11). Silicon oxide film 15 can be formed in the same manner as silicon oxide film 8 of the first embodiment.
【００６２】次に、シリコン酸化膜１５上にフォトレジ
スト膜１６をパターニングし、フォトレジスト膜１６を
マスクとしてシリコン酸化膜１５をエッチングし、接続
孔１７の第１段階のエッチングを施す（図１２）。な
お、このシリコン酸化膜１５のエッチングは、反応性の
フルオロカーボン系のガスを含まないアルゴンのみのプ
ラズマ処理で行う。フルオロカーボン系の側鎖を含むシ
リコン酸化膜１５をアルゴンのみのプラズマ処理でエッ
チングする場合にはカーボン系の重合膜を生成しないた
め、アスペクト比の高い深くて微細な接続孔１７であっ
ても確実に加工できる。また、シリコン酸化膜１４には
フルオロカーボン系の側鎖を含まないため、シリコン酸
化膜１５のエッチングストッパとして機能させることが
できる。このため、第１段階としてシリコン酸化膜１５
を確実にエッチングし、第２段階として薄いシリコン酸
化膜１４を反応性のガスを用いてエッチングすることが
可能となる。Next, a photoresist film 16 is patterned on the silicon oxide film 15, the silicon oxide film 15 is etched using the photoresist film 16 as a mask, and a first step of etching the connection hole 17 is performed (FIG. 12). . The etching of the silicon oxide film 15 is performed by a plasma process using only argon which does not contain a reactive fluorocarbon-based gas. When the silicon oxide film 15 containing a fluorocarbon-based side chain is etched by plasma processing using only argon, a carbon-based polymer film is not formed, so that even the deep and fine connection holes 17 having a high aspect ratio can be surely formed. Can be processed. Further, since the silicon oxide film 14 does not include a fluorocarbon-based side chain, the silicon oxide film 14 can function as an etching stopper for the silicon oxide film 15. Therefore, as a first step, the silicon oxide film 15
Can be surely etched, and as a second step, the thin silicon oxide film 14 can be etched using a reactive gas.
【００６３】次に、接続孔１７の第２段階のエッチング
を施し、シリコン酸化膜１４をエッチングして接続孔１
７を開口する（図１３）。なお、この第２段階のエッチ
ングは、反応性のガスを含む原料ガスを用いて行う。こ
のように２段階でエッチングすることにより、半導体基
板１、ゲート電極６のサイドウォールスペーサ１３およ
びキャップ絶縁膜１２の過剰なエッチングを防止でき
る。すなわち、第２段階のエッチングでは、半導体基板
１、ゲート電極６のサイドウォールスペーサ１３および
キャップ絶縁膜１２をもエッチングし得る反応性ガスに
よるエッチングを施すが、ここでは薄いシリコン酸化膜
１４をエッチングすれば足りる工程であるため、仮にシ
リコン酸化膜１４のエッチングにオーバーエッチングを
施しても、そのオーバーエッチング量はシリコン酸化膜
１４の膜厚の２分の１程度であり、非常に少なくて済
む。この結果、半導体基板１、サイドウォールスペーサ
１３およびキャップ絶縁膜１２が過剰にエッチングされ
ることなく、確実に接続孔１７を開口することができ
る。Next, the connection hole 17 is etched in the second stage, and the silicon oxide film 14 is etched to form the connection hole 1.
7 is opened (FIG. 13). Note that this second-stage etching is performed using a source gas containing a reactive gas. By performing etching in two stages in this manner, excessive etching of the semiconductor substrate 1, the sidewall spacers 13 of the gate electrode 6, and the cap insulating film 12 can be prevented. That is, in the second-stage etching, etching is performed with a reactive gas that can also etch the semiconductor substrate 1, the sidewall spacers 13 of the gate electrode 6, and the cap insulating film 12, but here, the thin silicon oxide film 14 is etched. Since this is a sufficient process, even if the silicon oxide film 14 is over-etched, the amount of over-etching is about one half of the thickness of the silicon oxide film 14, which is very small. As a result, the connection hole 17 can be reliably opened without excessively etching the semiconductor substrate 1, the sidewall spacers 13, and the cap insulating film 12.
【００６４】次に、フォトレジスト膜１６を除去し、半
導体基板１の全面にたとえば接続孔１７を埋め込む多結
晶シリコン膜を堆積する。多結晶シリコン膜はＣＶＤ法
により形成できる。さらに、シリコン酸化膜１５上の多
結晶シリコン膜をエッチバック法またはＣＭＰ法による
研磨を用いて除去し、接続孔１７内にプラグ１８を形成
する（図１４）。なお、接続孔１７が前記の通りサイド
ウォールスペーサ１３およびキャップ絶縁膜１２が過剰
にエッチングされることなく、つまりゲート電極６を露
出することなく加工されているため、プラグ１８とゲー
ト電極６とがリークすることなく形成される。この結
果、微細な加工においても半導体装置の不良を低減し、
信頼性を向上できる。Next, the photoresist film 16 is removed, and a polycrystalline silicon film filling the connection hole 17 is deposited on the entire surface of the semiconductor substrate 1. The polycrystalline silicon film can be formed by a CVD method. Furthermore, the polycrystalline silicon film on the silicon oxide film 15 is removed by polishing by an etch-back method or a CMP method, and a plug 18 is formed in the connection hole 17 (FIG. 14). Since the connection hole 17 is processed without excessively etching the side wall spacer 13 and the cap insulating film 12 as described above, that is, without exposing the gate electrode 6, the plug 18 and the gate electrode 6 are separated. It is formed without leakage. As a result, even in fine processing, defects of the semiconductor device are reduced,
Reliability can be improved.
【００６５】最後に、絶縁膜１９を形成し、プラグ１８
に接続する接続孔２０を開口した後、たとえばビット線
となる配線２１を形成して本実施の形態の半導体装置を
形成する。絶縁膜はたとえばシリコン酸化膜とし、配線
２１はたとえばタングステン膜とすることができる。Finally, an insulating film 19 is formed, and the plug 18
After opening a connection hole 20 connected to the semiconductor device, a wiring 21 serving as a bit line, for example, is formed to form the semiconductor device of the present embodiment. The insulating film may be, for example, a silicon oxide film, and the wiring 21 may be, for example, a tungsten film.
【００６６】なお、絶縁膜１９は、フルオロカーボン系
の側鎖を含むシリコン酸化膜で構成することができる。
この場合、接続孔２０の加工と、周辺回路部の接続孔の
加工とを同時にできる。このとき周辺回路部にはプラグ
１８が形成されていないため、周辺回路部の接続孔の深
さと接続孔２０の深さが相違することとなる。しかし、
シリコン酸化膜１５および絶縁膜１９が、フルオロカー
ボン系の側鎖を含むシリコン酸化膜で構成されるため、
接続孔２０の加工が終了された後においても、シリコン
酸化膜１５はプラグ１８あるいはシリコン酸化膜１４に
対して高いエッチング選択比を有するため、周辺回路部
の接続孔のエッチングが終了するまでプラズマ処理を続
行できる。この結果、１つのマスクおよび工程で深さの
相違する接続孔を加工でき、工程を簡略化することがで
きる。The insulating film 19 can be formed of a silicon oxide film containing a fluorocarbon-based side chain.
In this case, the processing of the connection hole 20 and the processing of the connection hole in the peripheral circuit portion can be performed at the same time. At this time, since the plug 18 is not formed in the peripheral circuit portion, the depth of the connection hole and the depth of the connection hole 20 in the peripheral circuit portion are different. But,
Since the silicon oxide film 15 and the insulating film 19 are composed of a silicon oxide film containing a fluorocarbon-based side chain,
Even after the processing of the connection hole 20 is completed, since the silicon oxide film 15 has a high etching selectivity with respect to the plug 18 or the silicon oxide film 14, the plasma processing is performed until the etching of the connection hole in the peripheral circuit portion is completed. Can continue. As a result, connection holes having different depths can be processed with one mask and one process, and the process can be simplified.
【００６７】図１６は、層間絶縁膜２２にフルオロカー
ボン系の側鎖を含まないシリコン酸化膜を用い、接続孔
２３の加工に反応性のガスを用いた場合を示した断面図
である。仮にゲート電極６のキャップ絶縁膜１２および
サイドウォールスペーサ１３を覆う絶縁膜２４として層
間絶縁膜２２に対してエッチング選択比を有する材料、
たとえばシリコン窒化膜を用いた場合であっても、第１
段階での層間絶縁膜２２においてある程度の絶縁膜２４
のエッチングが進行するため、第２段階での絶縁膜２４
のエッチングによって、キャップ絶縁膜１２およびサイ
ドウォールスペーサ１３がエッチングされてしまい、ゲ
ート電極６と接続孔２３に形成されるプラグとの間にリ
ーク電流２５が発生する恐れがある。しかし、本実施の
形態の場合は、前記のとおりこのような不具合は発生し
ない。FIG. 16 is a cross-sectional view showing a case where a silicon oxide film containing no fluorocarbon-based side chain is used for the interlayer insulating film 22 and a reactive gas is used for processing the connection holes 23. A material having an etching selectivity to the interlayer insulating film 22 as an insulating film 24 covering the cap insulating film 12 and the sidewall spacer 13 of the gate electrode 6,
For example, even when a silicon nitride film is used, the first
A certain amount of insulating film 24 in interlayer insulating film 22 in the stage
Of the insulating film 24 in the second stage
By etching, the cap insulating film 12 and the side wall spacers 13 are etched, and a leak current 25 may be generated between the gate electrode 6 and the plug formed in the connection hole 23. However, in the case of the present embodiment, such a problem does not occur as described above.
【００６８】（実施の形態３）図１７〜図２５は、本発
明のさらに他の実施の形態である半導体装置の製造方法
の一例を工程順に示した断面図である。(Embodiment 3) FIGS. 17 to 25 are sectional views showing an example of a method of manufacturing a semiconductor device according to still another embodiment of the present invention in the order of steps.
【００６９】まず、実施の形態１と同様に、半導体基板
１の主面の浅溝２内に分離領域３を形成し、半導体基板
１の主面上にゲート絶縁膜４およびゲート電極６を形成
した後半導体領域７を形成する。さらに、シリコン酸化
膜を全面に堆積してこれを異方性エッチングし、ゲート
電極６の側壁にサイドウォールスペーサ１３を形成す
る。このサイドウォールスペーサ１３は、実施の形態１
のサイドウォールスペーサ９と同様にフルオロカーボン
系の側鎖が含まれるものであってもよく、また、含まれ
ないものであってもよい。First, as in the first embodiment, an isolation region 3 is formed in the shallow groove 2 on the main surface of the semiconductor substrate 1, and a gate insulating film 4 and a gate electrode 6 are formed on the main surface of the semiconductor substrate 1. After that, the semiconductor region 7 is formed. Further, a silicon oxide film is deposited on the entire surface and is anisotropically etched to form a sidewall spacer 13 on the side wall of the gate electrode 6. This side wall spacer 13 is used in the first embodiment.
Similarly to the side wall spacers 9 of the above, a fluorocarbon-based side chain may be included or may not be included.
【００７０】次に、層間絶縁膜２６を半導体基板１の全
面に形成する。層間絶縁膜２６は、実施の形態２のシリ
コン酸化膜１５と同様にフルオロカーボン系の側鎖を含
むものであってもよく、また、含まないものであっても
よい。さらに、フォトレジスト膜をマスクとして半導体
領域７上の層間絶縁膜２６に接続孔２７を開口し、接続
孔２７内にプラグ２８を形成する（図１７）。接続孔２
７の形成は、層間絶縁膜２６がフルオロカーボン系の側
鎖を含むシリコン酸化膜の場合にはアルゴンを原料ガス
とするプラズマ処理により、フルオロカーボン系の側鎖
を含まないシリコン酸化膜の場合には反応性ガスを含む
原料ガスのプラズマ処理により行うことができる。ま
た、プラグ２８の形成は、実施の形態２のプラグ１８と
同様に行える。Next, an interlayer insulating film 26 is formed on the entire surface of the semiconductor substrate 1. The interlayer insulating film 26 may or may not include a fluorocarbon-based side chain, similarly to the silicon oxide film 15 of the second embodiment. Further, a connection hole 27 is opened in the interlayer insulating film 26 on the semiconductor region 7 using the photoresist film as a mask, and a plug 28 is formed in the connection hole 27 (FIG. 17). Connection hole 2
7 is formed by plasma treatment using argon as a source gas when the interlayer insulating film 26 is a silicon oxide film containing a fluorocarbon-based side chain, and reacting when the interlayer insulating film 26 is a silicon oxide film containing no fluorocarbon-based side chain. It can be performed by plasma treatment of a source gas containing a reactive gas. The plug 28 can be formed in the same manner as the plug 18 of the second embodiment.
【００７１】次に、層間絶縁膜２６およびプラグ２８上
に、フルオロカーボン系の側鎖を含まないシリコン酸化
膜２９を形成し、シリコン酸化膜２９上にフルオロカー
ボン系の側鎖を含むシリコン酸化膜３０を形成する（図
１８）。シリコン酸化膜２９はたとえばＴＥＯＳ酸化膜
とすることができる。なお、シリコン酸化膜２９に代え
て、ＣＶＤ法により形成されたシリコン窒化膜を形成す
ることもできる。シリコン酸化膜３０は、実施の形態１
のシリコン酸化膜８と同様にして形成できる。Next, a silicon oxide film 29 containing no fluorocarbon-based side chains is formed on the interlayer insulating film 26 and the plug 28, and a silicon oxide film 30 containing fluorocarbon-based side chains is formed on the silicon oxide film 29. (FIG. 18). Silicon oxide film 29 can be, for example, a TEOS oxide film. Note that, instead of the silicon oxide film 29, a silicon nitride film formed by a CVD method can be formed. The silicon oxide film 30 is formed according to the first embodiment.
In the same manner as the silicon oxide film 8 of FIG.
【００７２】次に、シリコン酸化膜３０上にフォトレジ
スト膜３１をパターニングし、フォトレジスト膜３１を
マスクとしてシリコン酸化膜３０をエッチングし、配線
溝３２の第１段階のエッチングを施す（図１９）。な
お、このシリコン酸化膜３０のエッチングは、反応性の
フルオロカーボン系のガスを含まないアルゴンのみのプ
ラズマ処理で行う。フルオロカーボン系の側鎖を含むシ
リコン酸化膜３０をアルゴンのみのプラズマ処理でエッ
チングする場合にはカーボン系の重合膜を生成しないた
め、アスペクト比の高い深くて微細な配線溝３２であっ
ても確実に加工できる。また、シリコン酸化膜２９には
フルオロカーボン系の側鎖を含まないため、シリコン酸
化膜３０のエッチングストッパとして機能させることが
できる。このため、第１段階としてシリコン酸化膜３０
を確実にエッチングし、第２段階として薄いシリコン酸
化膜２９を反応性のガスを用いてエッチングすることが
可能となる。Next, the photoresist film 31 is patterned on the silicon oxide film 30, the silicon oxide film 30 is etched using the photoresist film 31 as a mask, and the first stage etching of the wiring groove 32 is performed (FIG. 19). . The etching of the silicon oxide film 30 is performed by a plasma process using only argon which does not contain a reactive fluorocarbon-based gas. When the silicon oxide film 30 containing the fluorocarbon-based side chain is etched by plasma treatment using only argon, a carbon-based polymerized film is not formed, so that even the deep and fine wiring groove 32 having a high aspect ratio can be surely formed. Can be processed. Further, since the silicon oxide film 29 does not include a fluorocarbon-based side chain, it can function as an etching stopper for the silicon oxide film 30. Therefore, as a first step, the silicon oxide film 30
Can be surely etched, and as a second step, the thin silicon oxide film 29 can be etched using a reactive gas.
【００７３】次に、配線溝３２の第２段階のエッチング
を施し、シリコン酸化膜２９をエッチングして配線溝３
２を形成する（図２０）。なお、この第２段階のエッチ
ングは、反応性のガスを含む原料ガスを用いて行う。こ
のように２段階でエッチングすることにより、層間絶縁
膜２６の過剰なエッチングを防止できる。すなわち、第
２段階のエッチングでは、層間絶縁膜２６をもエッチン
グし得る反応性ガスによるエッチングを施すが、ここで
は薄いシリコン酸化膜２９をエッチングすれば足りる工
程であるため、仮にシリコン酸化膜２９のエッチングに
オーバーエッチングを施しても、そのオーバーエッチン
グ量はシリコン酸化膜２９の膜厚の２分の１程度であ
り、非常に少なくて済む。この結果、層間絶縁膜２６が
過剰にエッチングされることなく、過剰エッチングのな
い配線溝３２を形成することができる。仮に過剰エッチ
ングが配線溝３２に存在する場合には、その過剰エッチ
ング部にボイド等の空隙を生じ、この空隙に起因して次
に説明する配線３３の信頼性が低下する可能性がある
が、本実施の形態の場合にはこのような空隙部は生じ
ず、配線の信頼性の低下は生じない。Next, the wiring groove 32 is etched in the second stage, and the silicon oxide film 29 is etched to form the wiring groove 3.
2 (FIG. 20). Note that this second-stage etching is performed using a source gas containing a reactive gas. By performing etching in two stages in this manner, excessive etching of the interlayer insulating film 26 can be prevented. That is, in the etching of the second stage, etching is performed with a reactive gas that can also etch the interlayer insulating film 26, but here, it is sufficient to etch the thin silicon oxide film 29. Even if over-etching is performed, the amount of over-etching is about one half of the thickness of the silicon oxide film 29, which is extremely small. As a result, the wiring groove 32 without excessive etching can be formed without the interlayer insulating film 26 being excessively etched. If the over-etching exists in the wiring groove 32, a void such as a void is generated in the over-etched portion, and the reliability of the wiring 33 described below may be reduced due to this void. In the case of the present embodiment, such a void does not occur, and the reliability of the wiring does not decrease.
【００７４】また、シリコン酸化膜３０のエッチングス
トッパとして用いるシリコン酸化膜２９に、誘電率の高
いシリコン窒化膜を用いる必要がない。このため、次に
説明する配線３３間の線間容量を低減でき、半導体装置
の高速応答性を向上して半導体装置の性能を向上でき
る。Further, it is not necessary to use a silicon nitride film having a high dielectric constant as the silicon oxide film 29 used as an etching stopper for the silicon oxide film 30. For this reason, the line capacitance between the wirings 33 described below can be reduced, the high-speed response of the semiconductor device can be improved, and the performance of the semiconductor device can be improved.
【００７５】次に、配線溝３２内に配線３３を形成する
（図２１）。配線３３は、ダマシン法により形成する。
すなわち、たとえば窒化チタン膜等のブロッキング層を
配線溝３２の内部を含む半導体基板１の全面に堆積した
後、銅等の金属膜をブロッキング層上に形成する。ブロ
ッキング層は、たとえばスパッタ法により形成できる。
また、金属膜は、たとえばスパッタ法、メッキ法等を用
いて形成できる。メッキ法は、電解メッキ、無電解メッ
キの何れの方法でもよい。その後、金属膜およびブロッ
キング層をＣＭＰ法を用いて研磨し、配線溝３２の内部
以外のシリコン酸化膜３０上の金属膜およびブロッキン
グ層を除去する。このようにして配線溝３２の内部にブ
ロッキング層および金属膜からなる配線３３を形成す
る。Next, a wiring 33 is formed in the wiring groove 32 (FIG. 21). The wiring 33 is formed by a damascene method.
That is, after a blocking layer such as a titanium nitride film is deposited on the entire surface of the semiconductor substrate 1 including the inside of the wiring groove 32, a metal film such as copper is formed on the blocking layer. The blocking layer can be formed by, for example, a sputtering method.
The metal film can be formed by using, for example, a sputtering method, a plating method, or the like. The plating method may be any of electrolytic plating and electroless plating. Thereafter, the metal film and the blocking layer are polished by the CMP method, and the metal film and the blocking layer on the silicon oxide film 30 other than the inside of the wiring groove 32 are removed. Thus, the wiring 33 formed of the blocking layer and the metal film is formed inside the wiring groove 32.
【００７６】次に、シリコン酸化膜２９と同様なシリコ
ン酸化膜３４およびシリコン酸化膜３０と同様なシリコ
ン酸化膜３５を形成する（図２２）。シリコン酸化膜３
４にはフルオロカーボン系の側鎖が含まれず、シリコン
酸化膜３５にはフルオロカーボン系の側鎖が含まれる。Next, a silicon oxide film 34 similar to the silicon oxide film 29 and a silicon oxide film 35 similar to the silicon oxide film 30 are formed (FIG. 22). Silicon oxide film 3
4 does not include a fluorocarbon-based side chain, and the silicon oxide film 35 includes a fluorocarbon-based side chain.
【００７７】次に、前記シリコン酸化膜２９、３０の場
合の配線溝３２の形成の場合と同様に、シリコン酸化膜
３５に第１段階のエッチングを施して接続孔３６を加工
し（図２３）、さらに、シリコン酸化膜３４に第２段階
のエッチングを施して接続孔３６の加工を完了する（図
２４）。このように、接続孔３６の加工に２段階のエッ
チングを用いることにより、配線３３およびシリコン酸
化膜３０の過剰エッチングを防止して接続孔３６におけ
る配線と次に説明するプラグ３７との接続信頼性を向上
できる。Next, as in the case of forming the wiring groove 32 in the case of the silicon oxide films 29 and 30, the silicon oxide film 35 is subjected to the first stage etching to process the connection holes 36 (FIG. 23). Then, the second-stage etching is performed on the silicon oxide film 34 to complete the processing of the connection hole 36 (FIG. 24). As described above, by using the two-stage etching for processing the connection hole 36, the wiring 33 and the silicon oxide film 30 are prevented from being excessively etched, and the connection reliability between the wiring in the connection hole 36 and the plug 37 which will be described next. Can be improved.
【００７８】次に、接続孔３６の内部に、プラグ２８と
同様にプラグ３７を形成し、シリコン酸化膜２９、３０
と同様に、フルオロカーボン系の側鎖を含まないシリコ
ン酸化膜３８およびフルオロカーボン系の側鎖を含むシ
リコン酸化膜３９を形成する。さらに、配線３３の場合
と同様に配線溝４０を形成し、配線溝４０の内部に第２
層の配線４１を形成する。この後、さらに第３層、第４
層等の上層配線を同様に形成できるが、説明を省略す
る。Next, a plug 37 is formed inside the connection hole 36 in the same manner as the plug 28, and the silicon oxide films 29 and 30 are formed.
Similarly, a silicon oxide film 38 containing no fluorocarbon-based side chains and a silicon oxide film 39 containing fluorocarbon-based side chains are formed. Further, a wiring groove 40 is formed in the same manner as in the case of the wiring 33, and the second groove is formed inside the wiring groove 40.
A layer wiring 41 is formed. Thereafter, the third layer, the fourth layer
Upper layers such as layers can be formed in the same manner, but the description is omitted.
【００７９】本実施の形態によれば、配線溝３２、４０
の形成がその下地である層間絶縁膜２６、シリコン酸化
膜３５を過剰にエッチングすることなく形成でき、ま
た、接続孔３６の形成がその下地である配線３３および
シリコン酸化膜３０を過剰にエッチングすることなく形
成できる。このため、配線および接続孔の信頼性を向上
して半導体装置の信頼性を向上できる。また、２段階エ
ッチングのストッパ膜として誘電率の低いシリコン酸化
膜を用いることができる。この結果、配線間の線間容量
を低減して半導体装置の高速応答等の性能を向上でき
る。According to the present embodiment, the wiring grooves 32, 40
Can be formed without excessively etching the underlying interlayer insulating film 26 and the silicon oxide film 35, and the formation of the connection hole 36 excessively etches the underlying wiring 33 and the silicon oxide film 30. It can be formed without. Therefore, the reliability of the wiring and the connection hole can be improved, and the reliability of the semiconductor device can be improved. Further, a silicon oxide film having a low dielectric constant can be used as a stopper film for the two-step etching. As a result, the capacity of the semiconductor device such as high-speed response can be improved by reducing the line-to-line capacitance between the wirings.
【００８０】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることは言うまでも
ない。Although the invention made by the inventor has been specifically described based on the embodiments of the present invention, the present invention is not limited to the above embodiments, and various modifications may be made without departing from the gist of the invention. Needless to say, it can be changed.
【００８１】たとえば、前記実施の形態１〜３では、フ
ルオロカーボン系の側鎖として、−ＣＦ3 を例示してい
るが、−Ｃn Ｆ2n+1（ただしｎは１以上の整数）、また
は、−Ｃn Ｘn Ｆn+1 （ただしｎは１以上の整数、Ｘは
Ｈ、Ｃｌ、Ｂｒ、Ｉから選択される何れかの元素）、の
化学式で表されるものを用いてもよい。For example, in the first to third embodiments, -CF 3 is exemplified as a fluorocarbon-based side chain, but -C n F 2n + 1 (where n is an integer of 1 or more), or -C n X n F n + 1 (where n is an integer of 1 or more, X is H, Cl, Br, or element selected from I) may be used those represented by, the formula.
【００８２】また、前記実施の形態１〜３では、フルオ
ロカーボン系の側鎖を含む被膜のエッチングの用いる化
学的に不活性なガスとしてアルゴンを例示しているが、
ヘリウム、ネオン、クリプトン、キセノン等の他の希ガ
スを用いてもよい。In the first to third embodiments, argon is exemplified as a chemically inert gas used for etching a film containing a fluorocarbon-based side chain.
Other rare gases such as helium, neon, krypton, and xenon may be used.
【００８３】さらに、前記実施の形態１〜３では、フル
オロカーボン系の側鎖の組み替え反応に必要なエネルギ
の供給にプラズマ処理を例示しているが、イオン源等に
よりエネルギを供給してもよい。Further, in the first to third embodiments, the plasma treatment is exemplified for supplying the energy necessary for the rearrangement reaction of the fluorocarbon-based side chain. However, the energy may be supplied from an ion source or the like.
【００８４】また、上記実施の形態１〜３では、フルオ
ロカーボン系の側鎖を含む被膜としてシリコン酸化膜の
場合を説明したが、シリコン膜等の半導体膜、シリコン
窒化膜等他の絶縁膜、アルミニウム膜等の金属膜にフル
オロカーボン系の側鎖が含まれてもよい。In the first to third embodiments, a silicon oxide film has been described as a coating containing a fluorocarbon-based side chain. However, a semiconductor film such as a silicon film, another insulating film such as a silicon nitride film, aluminum A metal film such as a film may contain a fluorocarbon-based side chain.
【００８５】この場合、シリコン窒化膜の反応は、Ｓｉ
3 Ｎ4 −Ｃn Ｆ2n+1（ｎ＝１，２・・）→ＳｉＦ4 ＋Ｃ
Ｎ＋ＮＦ3 、となり、ＳｉＦ4 、ＣＮ、ＮＦ3 は気化し
て排気される。In this case, the reaction of the silicon nitride film is
3 N 4 -C n F 2n + 1 (n = 1,2 ··) → SiF 4 + C
N + NF 3 , and SiF 4 , CN, and NF 3 are vaporized and exhausted.
【００８６】また、シリコン膜の反応は、Ｓｉ−Ｃn Ｆ
2n+1（ｎ＝１，２・・）＋Ｏ→ＳｉＦ4 ＋ＣＯ、とな
り、ＳｉＦ4 、ＣＯは気化して排気される。The reaction of the silicon film is based on Si—C n F
2n + 1 (n = 1,2...) + O → SiF 4 + CO, and the SiF 4 and CO are vaporized and exhausted.
【００８７】また、アルミニウム膜の反応は、Ａｌ−Ｃ
n Ｃｌ2n+1（ｎ＝１，２・・）＋Ｏ→Ａｌ2 Ｃｌ3 ＋Ｃ
Ｏ、となり、Ａｌ2 Ｃｌ3 、ＣＯは気化して排気され
る。Further, the reaction of the aluminum film is made of Al—C
n Cl 2n + 1 (n = 1,2...) + O → Al 2 Cl 3 + C
O, and Al 2 Cl 3 and CO are vaporized and exhausted.
【００８８】このようにシリコン膜およびアルミニウム
膜の場合には、酸素ガスを必要と擂るものの、アルゴン
等の化学的に不活性なガスのプラズマ処理でエッチング
することが可能である。なお、原料ガスに酸素が含まれ
ていても、酸素により下地を構成する絶縁膜等がエッチ
ングされることはなく、上記実施の形態の効果を損なう
ことはない。As described above, in the case of a silicon film and an aluminum film, although oxygen gas is required, etching can be performed by plasma treatment with a chemically inert gas such as argon. Note that even when oxygen is contained in the source gas, the insulating film or the like which forms the base is not etched by oxygen, and the effect of the above embodiment is not impaired.
【００８９】また、前記実施の形態１〜３では、ハロゲ
ン元素としてフッ素を例示したが、塩素（Ｃｌ）、臭素
（Ｂｒ）、ヨウ素（Ｉ）等他のハロゲン元素の炭化物を
用いても良い。In the first to third embodiments, fluorine is exemplified as the halogen element. However, carbide of another halogen element such as chlorine (Cl), bromine (Br), iodine (I) may be used.
【００９０】[0090]
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば以
下のとおりである。The effects obtained by typical ones of the inventions disclosed in the present application will be briefly described as follows.
【００９１】（１）シリコン酸化膜、シリコン窒化膜、
シリコン膜あるいは金属膜等の被加工部材の他の材料に
対するエッチング選択比を向上できる。(1) Silicon oxide film, silicon nitride film,
The etching selectivity with respect to another material such as a silicon film or a metal film can be improved.
【００９２】（２）被加工部材の加工の際の下地となる
材料への汚染を低減できる。(2) It is possible to reduce contamination of a base material when processing a member to be processed.
【００９３】（３）被加工部材を加工する際の自己整合
加工を容易にすることができる。(3) Self-alignment processing when processing a workpiece can be facilitated.
【００９４】（４）被加工部材の自己整合加工、あるい
は２段階加工の際の下地となる材料として低誘電率な材
料を用いることができる。(4) A material having a low dielectric constant can be used as a base material in the self-alignment processing or the two-step processing of the member to be processed.
【００９５】（５）エッチング装置のメンテナンス性に
優れたエッチング工程を提供できる。(5) It is possible to provide an etching process which is excellent in maintenance of the etching apparatus.
【００９６】（６）地球温暖化の原因となるガスの排気
を抑制できる。(6) Emission of gas that causes global warming can be suppressed.
【００９７】（７）半導体装置の性能を向上し、また、
信頼性または歩留まりを向上するとともに、生産コスト
を低減することができる。(7) To improve the performance of the semiconductor device,
The reliability or yield can be improved, and the production cost can be reduced.
【図１】本発明の一実施の形態である半導体装置に適用
される絶縁膜の一構造例を示した模式図である。FIG. 1 is a schematic diagram illustrating a structural example of an insulating film applied to a semiconductor device according to an embodiment of the present invention;
【図２】フルオロカーボン系の側鎖を含むシリコン酸化
膜のエッチング機構を説明する概念図である。FIG. 2 is a conceptual diagram illustrating an etching mechanism of a silicon oxide film containing a fluorocarbon-based side chain.
【図３】実施の形態１の半導体装置の製造方法の一例を
工程順に示した断面図である。FIG. 3 is a sectional view illustrating an example of a method for manufacturing the semiconductor device of the first embodiment in the order of steps.
【図４】実施の形態１の半導体装置の製造方法の一例を
工程順に示した断面図である。FIG. 4 is a cross-sectional view showing an example of the method for manufacturing the semiconductor device of the first embodiment in the order of steps;
【図５】実施の形態１の半導体装置の製造方法の一例を
工程順に示した断面図である。FIG. 5 is a sectional view illustrating an example of a method for manufacturing the semiconductor device of the first embodiment in the order of steps.
【図６】実施の形態１の半導体装置の製造方法の一例を
工程順に示した断面図である。FIG. 6 is a cross-sectional view showing an example of a method for manufacturing the semiconductor device of the first embodiment in the order of steps.
【図７】実施の形態１の半導体装置の製造方法の一例を
工程順に示した断面図である。FIG. 7 is a cross-sectional view showing one example of the method of manufacturing the semiconductor device of the first embodiment in the order of steps;
【図８】フルオロカーボン系の側鎖を含まないシリコン
酸化膜に対して異方性エッチングを行った場合の断面図
である。FIG. 8 is a cross-sectional view when anisotropic etching is performed on a silicon oxide film that does not include a fluorocarbon-based side chain.
【図９】実施の形態２の半導体装置の製造方法の一例を
工程順に示した断面図である。FIG. 9 is a sectional view illustrating an example of a method for manufacturing a semiconductor device of the second embodiment in the order of steps.
【図１０】実施の形態２の半導体装置の製造方法の一例
を工程順に示した断面図である。FIG. 10 is a sectional view illustrating an example of a method for manufacturing a semiconductor device of the second embodiment in the order of steps.
【図１１】実施の形態２の半導体装置の製造方法の一例
を工程順に示した断面図である。FIG. 11 is a sectional view illustrating an example of a method for manufacturing a semiconductor device of the second embodiment in the order of steps.
【図１２】実施の形態２の半導体装置の製造方法の一例
を工程順に示した断面図である。FIG. 12 is a cross-sectional view showing an example of the method for manufacturing the semiconductor device of the second embodiment in the order of steps;
【図１３】実施の形態２の半導体装置の製造方法の一例
を工程順に示した断面図である。FIG. 13 is a sectional view illustrating an example of a method for manufacturing a semiconductor device of the second embodiment in the order of steps.
【図１４】実施の形態２の半導体装置の製造方法の一例
を工程順に示した断面図である。FIG. 14 is a sectional view illustrating an example of a method for manufacturing a semiconductor device of the second embodiment in the order of steps.
【図１５】実施の形態２の半導体装置の製造方法の一例
を工程順に示した断面図である。FIG. 15 is a cross-sectional view showing an example of a method for manufacturing a semiconductor device of the second embodiment in the order of steps.
【図１６】層間絶縁膜にフルオロカーボン系の側鎖を含
まないシリコン酸化膜を用い、接続孔の加工に反応性の
ガスを用いた場合を示した断面図である。FIG. 16 is a cross-sectional view showing a case where a silicon oxide film containing no fluorocarbon-based side chain is used for an interlayer insulating film and a reactive gas is used for processing a connection hole.
【図１７】実施の形態３の半導体装置の製造方法の一例
を工程順に示した断面図である。FIG. 17 is a cross-sectional view illustrating an example of a manufacturing method of the semiconductor device of the third embodiment in the order of steps;
【図１８】実施の形態３の半導体装置の製造方法の一例
を工程順に示した断面図である。FIG. 18 is a cross-sectional view showing one example of the method for manufacturing the semiconductor device of the third embodiment in the order of steps;
【図１９】実施の形態３の半導体装置の製造方法の一例
を工程順に示した断面図である。FIG. 19 is a cross-sectional view showing one example of the method for manufacturing the semiconductor device of the third embodiment in the order of steps;
【図２０】実施の形態３の半導体装置の製造方法の一例
を工程順に示した断面図である。FIG. 20 is a cross-sectional view showing one example of the method for manufacturing the semiconductor device of the third embodiment in the order of steps;
【図２１】実施の形態３の半導体装置の製造方法の一例
を工程順に示した断面図である。FIG. 21 is a cross-sectional view showing one example of the method for manufacturing the semiconductor device of the third embodiment in the order of steps;
【図２２】実施の形態３の半導体装置の製造方法の一例
を工程順に示した断面図である。FIG. 22 is a cross-sectional view showing one example of the method for manufacturing the semiconductor device of the third embodiment in the order of steps;
【図２３】実施の形態３の半導体装置の製造方法の一例
を工程順に示した断面図である。FIG. 23 is a cross-sectional view showing one example of the method of manufacturing the semiconductor device of the third embodiment in the order of steps;
【図２４】実施の形態３の半導体装置の製造方法の一例
を工程順に示した断面図である。FIG. 24 is a cross-sectional view showing one example of the method for manufacturing the semiconductor device of the third embodiment in the order of steps;
【図２５】実施の形態３の半導体装置の製造方法の一例
を工程順に示した断面図である。FIG. 25 is a cross-sectional view showing one example of the method for manufacturing the semiconductor device of the third embodiment in the order of steps;
１ 半導体基板 ２ 浅溝 ３ 分離領域 ４ ゲート絶縁膜 ５ 多結晶シリコン膜 ６ ゲート電極 ７ 半導体領域 ８ シリコン酸化膜 ９ サイドウォールスペーサ １０ 汚染層 １１ 過剰エッチング １２ キャップ絶縁膜 １３ サイドウォールスペーサ １４ シリコン酸化膜 １５ シリコン酸化膜 １６ フォトレジスト膜 １７ 接続孔 １８ プラグ １９ 絶縁膜 ２０ 接続孔 ２１ 配線 ２２ 層間絶縁膜 ２３ 接続孔 ２４ 絶縁膜 ２５ リーク電流 ２６ 層間絶縁膜 ２７ 接続孔 ２８ プラグ ２９ シリコン酸化膜 ３０ シリコン酸化膜 ３１ フォトレジスト膜 ３２ 配線溝 ３３ 配線 ３４ シリコン酸化膜 ３５ シリコン酸化膜 ３６ 接続孔 ３７ プラグ ３８ シリコン酸化膜 ３９ シリコン酸化膜 ４０ 配線溝 ４１ 配線 DESCRIPTION OF SYMBOLS 1 Semiconductor substrate 2 Shallow groove 3 Isolation region 4 Gate insulating film 5 Polycrystalline silicon film 6 Gate electrode 7 Semiconductor region 8 Silicon oxide film 9 Side wall spacer 10 Contamination layer 11 Excessive etching 12 Cap insulating film 13 Side wall spacer 14 Silicon oxide film Reference Signs List 15 silicon oxide film 16 photoresist film 17 connection hole 18 plug 19 insulating film 20 connection hole 21 wiring 22 interlayer insulation film 23 connection hole 24 insulation film 25 leak current 26 interlayer insulation film 27 connection hole 28 plug 29 silicon oxide film 30 silicon oxide Film 31 photoresist film 32 wiring groove 33 wiring 34 silicon oxide film 35 silicon oxide film 36 connection hole 37 plug 38 silicon oxide film 39 silicon oxide film 40 wiring groove 41 wiring
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F004 AA03 AA13 AA16 CA01 CA06 DA00 DA23 DB00 DB03 EA12 EA23 EA27 EA28 EA33 EB01 EB03 5F058 BA20 BC02 BC04 BC08 BC10 BF46 BJ02 BJ07 ──────────────────────────────────────────────────続 き Continued on the front page F term (reference) 5F004 AA03 AA13 AA16 CA01 CA06 DA00 DA23 DB00 DB03 EA12 EA23 EA27 EA28 EA33 EB01 EB03 5F058 BA20 BC02 BC04 BC08 BC10 BF46 BJ02 BJ07
Claims (10)
し、前記被膜をエッチングすることにより加工された絶
縁部材または導電性部材を含む半導体装置であって、 前記絶縁部材または導電性部材にはハロゲン化カーボン
系の側鎖が含まれ、前記絶縁部材または導電性部材の下
地を構成する材料にはハロゲン化カーボン系の側鎖が含
まれていないことを特徴とする半導体装置。1. A semiconductor device including an insulating member or a conductive member processed by depositing a film on any member layer on a substrate and etching the film, wherein the insulating member or the conductive member is provided. Includes a halogenated carbon-based side chain, and a material forming a base of the insulating member or the conductive member does not include a halogenated carbon-based side chain.
Ｃｌ、Ｂｒ、Ｉから選択される何れかの元素）、 の化学式で表されることを特徴とする半導体装置。2. A semiconductor device according to claim 1, wherein the side chain of the halogenated carbon system, -C n F 2n + 1 (where n is an integer of 1 or more), or, -C n X n F n + 1 (where n is an integer of 1 or more, X is H,
A semiconductor device represented by the following chemical formula: (any element selected from Cl, Br, and I).
って、 前記絶縁部材はシリコン酸化物またはシリコン窒化物を
主成分とするものであり、前記導電性部材はシリコンま
たはアルミニウムを主成分とするものであることを特徴
とする半導体装置。3. The semiconductor device according to claim 1, wherein the insulating member has silicon oxide or silicon nitride as a main component, and the conductive member has silicon or aluminum as a main component. A semiconductor device characterized in that:
に形成されたサイドウォールスペーサである第１の構
成、前記絶縁部材は、前記基板上の何れかの層間絶縁層
に含まれる絶縁膜である第２の構成、前記導電性部材
は、前記基板の主面にゲート絶縁膜を介して形成された
ゲート電極である第３の構成、または、前記導電性部材
は、前記基板上の何れかの配線層の金属配線である第４
の構成、の何れかの構成を有することを特徴とする半導
体装置。4. The semiconductor device according to claim 3, wherein said insulating member is a first structure which is a side wall spacer formed on a side wall of a gate electrode on a main surface of said substrate. A second configuration, which is an insulating film included in any of the interlayer insulating layers on the substrate, wherein the conductive member is a gate electrode formed on a main surface of the substrate via a gate insulating film; Or the conductive member is a metal wiring of any wiring layer on the substrate.
A semiconductor device having any one of the above configurations.
し、前記被膜をエッチングすることにより絶縁部材また
は導電性部材を加工する半導体装置の製造方法であっ
て、 前記被膜にはハロゲン化カーボン系の側鎖が含まれ、前
記被膜のエッチングには不活性ガスのイオンが用いられ
ることを特徴とする半導体装置の製造方法。5. A method for manufacturing a semiconductor device, comprising: depositing a film on any member layer on a substrate and processing an insulating member or a conductive member by etching the film; A method for manufacturing a semiconductor device, comprising a carbon-based side chain, wherein ions of an inert gas are used for etching the film.
あって、 前記ハロゲン化カーボン系の側鎖は、 −Ｃn Ｆ2n+1 （ただしｎは１以上の整数）、または、 −Ｃn Ｘn Ｆn+1 （ただしｎは１以上の整数、ＸはＨ、
Ｃｌ、Ｂｒ、Ｉから選択される何れかの元素）、 の化学式で表されることを特徴とする半導体装置の製造
方法。6. The method for manufacturing a semiconductor device according to claim 5, wherein the side chain of the halogenated carbon is -C n F 2n + 1 (where n is an integer of 1 or more) or -C. n X n F n + 1 (where n is an integer of 1 or more, X is H,
A method of manufacturing a semiconductor device, wherein the method is represented by the following chemical formula:
造方法であって、 前記基板の主面上にゲート電極を形成し、前記ゲート電
極を覆うようにハロゲン化カーボン系の側鎖を含むシリ
コン酸化膜またはシリコン窒化膜を堆積し、前記シリコ
ン酸化膜またはシリコン窒化膜を不活性ガスのイオンを
用いて異方性エッチングすることにより前記ゲート電極
の側壁にサイドウォールスペーサを形成する第１の方
法、 前記基板上の何れかの絶縁層に、ハロゲン化カーボン系
の側鎖を含まない第１絶縁膜とハロゲン化カーボン系の
側鎖を含む第２絶縁膜とを堆積し、不活性ガスのイオン
を用いたエッチングにより前記第２絶縁膜を加工し、さ
らに反応性のエッチングガスを用いたエッチングにより
前記第１絶縁膜を加工して、前記第１および第２絶縁膜
に接続孔または配線溝を形成する第２の方法、 前記基板上の何れかの配線層に、ハロゲン化カーボン系
の側鎖を含む多結晶シリコン膜または金属膜を堆積し、
不活性ガスのイオンを用いたエッチングにより前記多結
晶シリコン膜または金属膜を加工してゲート電極または
配線を形成する第３の方法、 の何れかの方法を含むことを特徴とする半導体装置の製
造方法。7. The method for manufacturing a semiconductor device according to claim 5, wherein a gate electrode is formed on a main surface of the substrate, and a side chain of a halogenated carbon is included so as to cover the gate electrode. A first step of forming a sidewall spacer on the side wall of the gate electrode by depositing a silicon oxide film or a silicon nitride film and anisotropically etching the silicon oxide film or the silicon nitride film using ions of an inert gas; A method comprising: depositing a first insulating film not including a halogenated carbon-based side chain and a second insulating film including a halogenated carbon-based side chain on any of the insulating layers on the substrate; The second insulating film is processed by etching using ions, and the first insulating film is processed by etching using a reactive etching gas. A second method of forming a connection hole or a wiring groove in, in any of the wiring layer on the substrate, depositing a polycrystalline silicon film or a metal film comprising a side chain halogenated carbon-based,
A third method of forming the gate electrode or the wiring by processing the polycrystalline silicon film or the metal film by etching using ions of an inert gas, and manufacturing the semiconductor device. Method.
あって、 前記第２の方法における前記第１および第２絶縁膜は、
シリコン酸化物を主成分とすることを特徴とする半導体
装置の製造方法。8. The method of manufacturing a semiconductor device according to claim 7, wherein said first and second insulating films in said second method are:
A method for manufacturing a semiconductor device, comprising a silicon oxide as a main component.
体装置の製造方法であって、 前記不活性ガスのイオンを用いたエッチングまたは異方
性エッチングにおいて、前記不活性ガスのイオンがハロ
ゲン化カーボン系の側鎖を含む前記被膜に入射し、その
入射エネルギによって分解された前記側鎖のハロゲン化
カーボン分子と前記被膜を構成する材料との化学的な反
応によりエッチングが進行することを特徴とする半導体
装置の製造方法。9. The method of manufacturing a semiconductor device according to claim 5, wherein in the etching using the ions of the inert gas or the anisotropic etching, the ions of the inert gas are used. Is incident on the coating containing a halogenated carbon-based side chain, and the etching proceeds due to a chemical reaction between the halogenated carbon molecules of the side chain decomposed by the incident energy and the material constituting the coating. A method for manufacturing a semiconductor device, comprising:
であって、 前記イオンの入射エネルギは、そのバイアス電圧が１０
０Ｖ以上であることを特徴とする半導体装置の製造方
法。10. The method for manufacturing a semiconductor device according to claim 9, wherein the incident energy of the ions has a bias voltage of 10
A method for manufacturing a semiconductor device, wherein the voltage is 0 V or more.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10219378A JP2000058513A (en) | 1998-08-03 | 1998-08-03 | Semiconductor device and its manufacture |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10219378A JP2000058513A (en) | 1998-08-03 | 1998-08-03 | Semiconductor device and its manufacture |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000058513A true JP2000058513A (en) | 2000-02-25 |
Family
ID=16734490
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10219378A Pending JP2000058513A (en) | 1998-08-03 | 1998-08-03 | Semiconductor device and its manufacture |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000058513A (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7144819B2 (en) | 2003-10-03 | 2006-12-05 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing a semiconductor device |
| JP2010098146A (en) * | 2008-10-17 | 2010-04-30 | Shindengen Electric Mfg Co Ltd | Method of manufacturing silicon carbide semiconductor device |
| CN108002837A (en) * | 2017-11-22 | 2018-05-08 | 永安市鼎丰碳素科技有限公司 | A kind of preparation method of cheap boracic carbon brick |
| US11205577B2 (en) * | 2015-02-24 | 2021-12-21 | Tokyo Electron Limited | Method of selectively etching silicon oxide film on substrate |
-
1998
- 1998-08-03 JP JP10219378A patent/JP2000058513A/en active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7144819B2 (en) | 2003-10-03 | 2006-12-05 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing a semiconductor device |
| US7579270B2 (en) | 2003-10-03 | 2009-08-25 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing a semiconductor device |
| JP2010098146A (en) * | 2008-10-17 | 2010-04-30 | Shindengen Electric Mfg Co Ltd | Method of manufacturing silicon carbide semiconductor device |
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| CN108002837A (en) * | 2017-11-22 | 2018-05-08 | 永安市鼎丰碳素科技有限公司 | A kind of preparation method of cheap boracic carbon brick |
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