JP2000056679A

JP2000056679A - Ｄｅｓの鍵スケジュール装置

Info

Publication number: JP2000056679A
Application number: JP10227405A
Authority: JP
Inventors: Soichi Okada; 壮一岡田; Takayuki Hasebe; 高行長谷部
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1998-08-11
Filing date: 1998-08-11
Publication date: 2000-02-25

Abstract

(57)【要約】【課題】ＤＥＳにおけるｆ関数処理を多段化して行う
場合に、小さい回路規模にて高速で各段に拡大鍵を供給
する鍵スケジュール装置を提供する。【解決手段】各段でのｆ関数処理に使用する拡大鍵を
生成する前に、拡大鍵の生成に必要な鍵データをラッチ
するフリップフロップ３を有し、このフリップフロップ
３でラッチした鍵データに基づいて各段の拡大鍵を生成
する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＤＥＳ（Data Enc
ryption Standard）で利用される鍵スケジュール装置に
関する。

【０００２】

【従来の技術】近年におけるコンピュータネットワーク
の発達により、データベースを検索する機会、電子メー
ル，電子ニュース等の電子化された情報をネットワーク
を経由して送受する機会が急速に増加してきている。し
かしながら、それに伴って、ネットワーク上の電子化さ
れた情報を盗聴する、改竄する、他人になりすましてサ
ービスを無償で受ける等の問題も指摘されている。特
に、無線を利用したネットワークにおいては、傍受が容
易なためにこれらの問題を解決する対策が望まれてい
る。

【０００３】このような問題を解決するための有効な手
法として、人類の過去の歴史上主として軍事，外交面で
用いられてきた暗号技術が注目されている。暗号とは、
情報の意味が当事者以外には理解できないように情報を
交換することである。暗号において、誰でも理解できる
元の文（平文）を第三者には意味がわからない文（暗号
文）に変換することが暗号化であり、また、暗号文を平
文に戻すことが復号であり、暗号化の過程及び復号の過
程には、それぞれ暗号化鍵及び復号鍵と呼ばれる秘密の
情報が用いられる。復号時には秘密の復号鍵が必要であ
るので、この復号鍵を知っている者のみが暗号文を復号
でき、暗号化によって情報の秘密性が維持され得る。

【０００４】暗号化方式は、大別すると、暗号化鍵と復
号鍵とが同一である対称暗号系（共通鍵暗号系）と、暗
号化鍵と復号鍵とが異なる公開鍵暗号系との二つに分類
できる。この対称暗号系の中の代表的なものとして、米
国商務省標準局が定めたＤＥＳがある。以下、このＤＥ
Ｓについて、「暗号理論入門」，岡本栄司著，共立出版
を参考にして簡単に説明する。

【０００５】図６は、ＤＥＳの暗号化における構成図で
ある。ＤＥＳは、64ビット入力を64ビット出力に変える
ブロック暗号であり、暗号化処理では、64ビットの平文
を64ビットの暗号文に変換する。また、鍵データも64ビ
ットであるが、そのうちの８ビットはパリティに使用さ
れるので、実質56ビットである。

【０００６】図６に示すように、ＤＥＳでは、64ビット
の平文入力に対して、一定の初期転置ＩＰを施した後、
左右32ビットずつに分けて、同一構造の変換（図６の破
線部）を16段施す。第ｎ段目のｆ関数処理部（破線部）
のデータ系列入力を（Ｌ_n-1，Ｒ_n-1）、鍵系列入力
（拡大鍵）をＫ_nとした場合に、その出力（Ｌ_n，
Ｒ_n）は、下記式（１），（２）で与えられる。

【０００７】

【数１】

【０００８】16段の変換の後、左右32ビットを入れ替え
て、初期転置の逆変換ＩＰ^-1を施して64ビットの暗号文
を得る。

【０００９】次に、鍵の流れを説明する。鍵データ入力
64ビットに対して、縮約型転置ＰＣ１でパリティ８ビッ
トを除去してビット入替えを行った後、左右28ビットず
つのブロック（Ｃ₀，Ｄ₀）に分ける。この縮約型転置
ＰＣ１を表１に示す。

【００１０】

【表１】

【００１１】この縮約型転置ＰＣ１に従って、例えば、
入力の第57番目のビットが第１番目に出力され、入力の
第49番目のビットが第２番目に出力される。表１の上４
行がＣ₀になり、下４行がＤ₀になる。８の倍数番目
は、パリティなので使われない。これらのブロックは各
々左巡回シフト（ＬＳ）を16回受ける。この左巡回シフ
トのシフト量を表２に示す。

【００１２】

【表２】

【００１３】この左巡回シフトでは、第１，第２段目は
各１ビットのシフト、第３段目は２ビットのシフト、
…、第16段目は１ビットのシフトとなっており、各シフ
ト後に、両ブロックを合わせた56ビット（Ｃ_n，Ｄ_n）
から、縮約型転置ＰＣ２により48ビットが選ばれ、しか
もビット入替えを受けて、前記関数ｆの入力の１つであ
る拡大鍵Ｋ_nになる。このようなことが16段繰り返され
る。16回の左巡回シフトの合計シフト量は28となるよう
に決められており、（Ｃ₁₆，Ｄ₁₆）は最初の（Ｃ ₀，Ｄ
₀）に等しい。この縮約型転置ＰＣ２を表３に示す。

【００１４】

【表３】

【００１５】図７は、ＤＥＳの復号における構成図であ
る。図７の構成は暗号化の図６の構成とほとんど同じで
あるが、鍵系列が暗号化とは逆の順に拡大鍵Ｋ₁₆からＫ
₁まで使用される点が異なっている。64ビットの暗号文
が入力されると64ビットの元の平文に復号される。

【００１６】暗号化過程の最後のＩＰ^-1と復号過程の最
初のＩＰとは互いに逆変換の関係にある。従って、暗号
文を復号過程に入力すると、初めの初期転置ＩＰの後の
データは（Ｒ₁₆，Ｌ₁₆）となる。ここで上記式（１），
（２）から、下記式（３），（４）が成立するので、第
１段目のｆ関数処理部（破線部）の変換出力は（Ｒ₁₅，
Ｌ₁₅）となる。

【００１７】

【数２】

【００１８】以下同様にして、最終の第16段目のｆ関数
処理部（破線部）の変換出力は（Ｒ ₀，Ｌ₀）となる。
そして、その左右を交換すると、暗号化過程の初期転置
ＩＰ直後のデータ（Ｌ₀，Ｒ₀）と等しくなるので、逆
変換ＩＰ^-1を施せば元の平文になる。

【００１９】次に、鍵の流れを説明する。復号過程にお
いて、縮約型転置ＰＣ１後の出力（Ｃ₁₆，Ｄ₁₆）は（Ｃ
₀，Ｄ₀）に等しいので、暗号化過程のときのシフト量
の逆の順である右巡回シフト（ＲＳ）を16回行えば良
い。この右巡回シフトのシフト量を表４に示す。この結
果、拡大鍵もＫ₁₆，Ｋ₁₅，…，Ｋ₁の順に生成できる。

【００２０】

【表４】

【００２１】このようなＤＥＳ処理にあっては、１段の
ｆ関数処理を16回ループして行うと、ループ損が大きく
なり、処理速度が低下する。そこで、ＤＥＳ処理の高速
化を図る手法として、ｆ関数処理を多段化して、ループ
損の削減を行うことが試みられている。この多段化の段
数としては、16の約数である２段，４段，８段が考えら
れるが、処理速度と回路規模とを考慮して４段を１組と
する構成が一般的である。この多段化の手法では、各ｆ
関数処理部（図６，図７の破線部）で使用される拡大鍵
を必要な段数分だけ生成して供給する鍵スケジュールを
行う鍵スケジュール装置が必要である。

【００２２】図８は、このような鍵スケジュール装置の
基本構成を示すブロック図である。この基本構成の鍵ス
ケジュール装置（以下、基本例という）は、64ビットの
鍵データを56ビットに変換する前述したようなＰＣ１縮
約型転置を行うＰＣ１転置器41と、初期入力の鍵データ
と前段の鍵データとの何れかを選択するセレクタ42と、
各段に応じた前述したような左巡回シフトまたは右巡回
シフトを行う直列に配されたシフタ43，44，45，46と、
各シフタ43，44，45，46の56ビットの出力を48ビットの
拡大鍵に変換する前述したようなＰＣ２縮約型転置を行
うＰＣ２転置器47，48，49，50と、シフタ46の出力をラ
ッチするフリップフロップ51とを備える。

【００２３】このような構成により、基本例では、４段
を１単位として各段の拡大鍵を生成してｆ関数処理装置
へ供給していく。最初のサイクルにおいて、ＰＣ１転置
器41にて表１に従ったＰＣ１縮約型転置が行われた鍵デ
ータがセレクタ42で選択され、各シフタ43，44，45，46
で表２または表４に従って０，1 または２ビットのシフ
ト処理が行われ、更に各ＰＣ２転置器47，48，49，50に
て表３に従ったＰＣ２縮約型転置が行われ、第１〜第４
段目の拡大鍵１〜４が生成される。次のサイクルでは、
前回の最終段からフィードバックされた鍵データがセレ
クタ42で選択され、同様に第５〜第８段目の拡大鍵１〜
４が生成される。以下、このような動作を繰り返し、４
サイクルで16段分の拡大鍵が生成される。なお、この基
本例では、拡大鍵１においてセレクタ42とシフタ43との
遅延パスがあり、更に、拡大鍵２，３，４と順次シフタ
１個分ずつの遅延が加算される。

【００２４】ＤＥＳ処理を高速化するためには、拡大鍵
のスケジュール処理も高速にする必要があり、拡大鍵の
スケジュール処理の高速化を図る鍵スケジュール装置と
して図９に示す構成のものが公知である（USP 5,381,48
0)。図９において、図８と同一の構成部材には同一番号
を付している。この従来の鍵スケジュール装置（以下、
従来例という）は、基本例の構成に加えて、上位３段の
ＰＣ２転置器47，48，49の出力をラッチするフリップフ
ロップ52，53，54を更に備えている。

【００２５】このような構成により、従来例では、基本
例と同様に、４段を１単位として各段の拡大鍵を生成し
てｆ関数処理装置に供給していくが、各段の拡大鍵をフ
リップフロップ52，53，54でラッチするようにして、鍵
スケジュールの高速化を図っている。なお、この従来例
では、ＰＣ２転置器47，48，49の出力をフリップフロッ
プ52，53，54でラッチしているので、すべての拡大鍵１
〜４において遅延が生じない。

【００２６】

【発明が解決しようとする課題】上記従来例では、確か
に各段の拡大鍵をフリップフロップでラッチすることに
より各段での拡大鍵の遅延をなくして、高速な鍵スケジ
ュールを実現できている。しかしながら、ＤＥＳ処理の
速度は、この鍵スケジュールの処理時間だけでなく、ｆ
関数処理での遅延パスにも依存し、しかも、ｆ関数処理
での遅延の方が鍵スケジュールの遅延よりも大きいの
で、１段目の拡大鍵の遅延パスを短縮する必要性はある
が、２段目以降の拡大鍵についてはそのスケジュールに
それほどの高速性は必要としない。また、図９に示す構
成の従来例では図８に示す構成の基本例と比べて、48ビ
ットのフリップフロップが３個増設されており、144 ビ
ット分のフリップフロップだけ回路規模が大きくなると
いう問題がある。

【００２７】本発明は斯かる事情に鑑みてなされたもの
であり、従来例より小さい回路規模（基本例と同程度の
回路規模）にて、従来例と同程度のＤＥＳ処理の高速化
を実現できるＤＥＳの鍵スケジュール装置を提供するこ
とを目的とする。

【００２８】

【課題を解決するための手段】請求項１に係るＤＥＳの
鍵スケジュール装置は、ＤＥＳにおけるｆ関数処理が多
段化して関数処理部で行われる場合に、入力された鍵デ
ータに基づいて各段のｆ関数処理に使用する拡大鍵を生
成して前記関数処理部へ供給する鍵スケジュール装置に
おいて、各段に供給すべき拡大鍵を生成する前に前記鍵
データを保持するラッチ回路を備え、該ラッチ回路で保
持した鍵データで各段の拡大鍵を生成するようにしたこ
とを特徴とする。

【００２９】請求項２に係るＤＥＳの鍵スケジュール装
置は、請求項１において、初段目のｆ関数処理に使用す
る拡大鍵に必要な初段鍵データを、前記ラッチ回路での
ラッチ処理の前に、入力された前記鍵データに基づいて
生成する初段鍵処理回路を更に備えることを特徴とす
る。

【００３０】請求項３に係るＤＥＳの鍵スケジュール装
置は、請求項２において、前記初段鍵処理回路が、暗号
化処理の場合に、入力された前記鍵データを１ビット左
シフトして前記初段鍵データを生成するようにしたこと
を特徴とする。

【００３１】請求項４に係るＤＥＳの鍵スケジュール装
置は、請求項２において、前記初段鍵処理回路が、復号
処理の場合に、入力された前記鍵データをシフト処理し
ないで前記初段鍵データを生成するようにしたことを特
徴とする。

【００３２】図１は、本発明の鍵スケジュール装置（以
下、本発明例という）の構成を示すブロック図である。
本発明例は、64ビットの鍵データを56ビットに変換する
前述したようなＰＣ１縮約型転置を行うＰＣ１転置器１
と、初期入力の鍵（ＰＣ１転置器１の出力）と前段の鍵
データ（シフタ７の出力）との何れかを選択するセレク
タ２と、セレクタ２の出力をラッチするフリップフロッ
プ３と、各段に応じた前述したような左巡回シフトまた
は右巡回シフトを行う直列に配されたシフタ４，５，
６，７と、フリップフロップ３，各シフタ４，５，６の
56ビットの出力を48ビットの拡大鍵に変換する前述した
ようなＰＣ２縮約型転置を行うＰＣ２転置器８，９，1
0，11とを備える。

【００３３】このような構成により、本発明例では、基
本例，従来例と同様に、４段を１単位として各段の拡大
鍵を生成してｆ関数処理装置に供給していく。最初のサ
イクルにおいて、ＰＣ１転置器１にて表１に従ったＰＣ
１縮約型転置が行われた鍵データがセレクタ２で選択さ
れ、フリップフロップ３でラッチされた後ＰＣ２転置器
８にて表３に従ったＰＣ２縮約型転置が行われて、第１
段目の拡大鍵１が生成される。フリップフロップ３の出
力は、各シフタ４，５，６で表２または表４に従って
０，1 または２ビットのシフト処理が行われ、更に各Ｐ
Ｃ２転置器９，10，11にて表４に従ったＰＣ２縮約型転
置が行われ、第２，第３，第４段目の拡大鍵２，３，４
が生成される。次のサイクルでは、前回の最終段からフ
ィードバックされた鍵データがセレクタ２で選択され、
同様に第５〜第８段目の拡大鍵１〜４が生成される。以
下、このような動作を繰り返し、４サイクルで16段分の
拡大鍵が生成される。

【００３４】本発明例では、各サイクルの最上段の拡大
鍵１は、従来例と同じタイミングで生成し、それ以外の
各段の拡大鍵２，３，４は、シフタ１個分ずつ遅延した
タイミングで生成する。

【００３５】本発明例における拡大鍵１〜４のスケジュ
ールのタイミングチャートを図２に示す。なお、図２に
は、前述した基本例，従来例における拡大鍵１〜４のス
ケジュールのタイミングチャートも併せて示す。

【００３６】基本例では、拡大鍵１においてセレクタ及
びシフタによる遅延があり、拡大鍵２，３，４と順次シ
フタによる遅延が加算される。従来例では、全ての拡大
鍵１〜４にあって遅延が生じておらず、この結果、高速
な鍵スケジュールを実現できている。

【００３７】確かに、各サイクルの最上段のｆ関数処理
における拡大鍵１を高速に生成することはＤＥＳの処理
速度の高速化に寄与するが、各サイクルの４段のｆ関数
処理における２，３，４段目の遅延パスは、鍵スケジュ
ールの遅延パスより大きいので、拡大鍵２，３，４のス
ケジュールにあっては、拡大鍵１から多少の遅延が生じ
てもＤＥＳの処理速度には影響を与えない。よって、従
来例のように拡大鍵２，３，４も遅延が生じないように
構成する必要はない。

【００３８】そこで、本発明例では、セレクタ２の出力
である鍵データをフリップフロップ３でラッチして拡大
鍵１を生成するが、残りの拡大鍵２，３，４はフリップ
フロップでラッチしない構成にしている。つまり、各サ
イクルの最上段のｆ関数処理における拡大鍵１は従来例
と同様に遅延なく生成するが、他の拡大鍵２，３，４は
シフタ１個分ずつ遅延したタイミングで生成する。

【００３９】このようにしても、シフタによる遅延パス
よりもｆ関数処理における遅延パスが大きいので、従来
例と同様に、高速な鍵スケジュールを実現できる。本発
明例では、従来例のように多数のフリップフロップを設
ける必要がなく、従来例と比べて回路規模を大幅に削減
できる。以上のように、本発明例では、基本例と同程度
の小さな回路規模にて、従来例と同程度の鍵スケジュー
ルの高速化を達成できる。

【００４０】

【発明の実施の形態】以下、本発明をその実施の形態を
示す図面を参照して具体的に説明する。図３は、本発明
例の一実施の形態の構成を示すブロック図である。図３
において、図１と同一部分には同一番号を付してそれら
の説明は省略する。ＰＣ１転置器１とセレクタ２との間
には、第１段目の拡大鍵を生成するために必要な先行処
理を行う初段鍵処理器12が設けられている。

【００４１】この初段鍵処理器12及び各シフタ４，５，
６，７には、暗号化過程であるか復号過程であるかを示
す暗号化／復号信号が入力される。また、セレクタ２に
は同期信号が入力される。更に、各シフタ４，５，６，
７には、鍵データのシフト量（１ビットか２ビットか）
を示すシフト信号が入力される。

【００４２】図４は、各シフタ４，５，６，７の回路構
成図である。各シフタ４，５，６，７は、入力データを
左に１ビットだけシフトする第１シフタ21と、入力デー
タを左に２ビットだけシフトする第２シフタ22と、入力
データを右に１ビットだけシフトする第３シフタ23と、
入力データを右に２ビットだけシフトする第４シフタ24
と、シフト信号に基づいて第１シフタ21及び第２シフタ
22の何れかの出力を選択する第１セレクタ25と、シフト
信号に基づいて第３シフタ23及び第４シフタ24の何れか
の出力を選択する第２セレクタ26と、暗号化／復号信号
に基づいて第１セレクタ25及び第２セレクタ26の何れか
の出力を選択する第３セレクタ27とを有する。

【００４３】このような構成の各シフタ４，５，６，７
では、それぞれセレクタ２段分の遅延がある。なお、各
ＰＣ２転置器８，９，10，11は、ビットの転置処理を行
うものであって、結線だけで機能を実現できるので遅延
の要素にはならない。

【００４４】また、図５は、初段鍵処理器12の回路構成
図である。初段鍵処理器12は、入力データを左に１ビッ
トだけシフトするシフタ31と、暗号化／復号信号に基づ
いてシフタ31の出力または入力データそのものの何れか
を選択するセレクタ32とを有する。

【００４５】次に、動作について説明する。まず、最初
のサイクルにおいて、64ビットの鍵データがＰＣ１転置
器１に入力され、表１に従ったＰＣ１縮約型転置が行わ
れて56ビットの鍵データに変換されて初段鍵処理器12へ
出力される。初段鍵処理器12において、暗号化過程では
表２の１段目の左シフト量（１ビット）に従い、復号過
程では表４の１段目の右シフト量（０ビット）に従っ
て、先行シフト処理が行われる。即ち、ＰＣ１転置後の
56ビットの鍵データの左28ビット、右28ビットのそれぞ
れに対して、暗号化過程では左に１ビットだけシフトさ
せ、復号過程ではシフトせずそのまま、初段鍵処理器12
からセレクタ２へ出力する。具体的には、初段鍵処理器
12において、暗号化時には、暗号化過程であることを示
す暗号化／復号信号の入力に応じてセレクタ32がシフタ
31の出力を選択して出力し、復号時には、復号過程であ
ることを示す暗号化／復号信号の入力に応じてセレクタ
32がスルーされたデータを選択して出力する。

【００４６】セレクタ２は、この初段鍵処理器12からの
入力を選択してフリップフロップ３へ出力し、フリップ
フロップ３は入力された鍵データをラッチした後ＰＣ２
転置器８及びシフタ４へ出力する。ＰＣ２転置器８では
表３に従ったＰＣ２縮約型転置が行われて第１段目の48
ビットの拡大鍵１が生成される。この際、セレクタ２の
次にフリップフロップ３でラッチするので、従来例と同
様に拡大鍵１の生成に遅延は生じない（図２参照）。

【００４７】シフタ４において、暗号化過程では表２の
２段目の左シフト量（１ビット）に従った左に１ビット
だけシフトさせるシフト処理が、復号過程では表４の２
段目の右シフト量（１ビット）に従った右に１ビットだ
けシフトさせるシフト処理が行われる。具体的には、暗
号化時には、シフト量が１ビットであることを示すシフ
ト信号及び暗号化過程であることを示す暗号化／復号信
号の入力に応じて第１セレクタ25及び第３セレクタ27が
第１シフタ21の出力を選択して出力し、復号時には、シ
フト量が１ビットであることを示すシフト信号及び復号
過程であることを示す暗号化／復号信号の入力に応じて
第２セレクタ26及び第３セレクタ27が第３シフタ23の出
力を選択して出力する。シフタ４でのシフト処理後の鍵
データはＰＣ２転置器９及びシフタ５に入力される。

【００４８】ＰＣ２転置器９では表３に従ったＰＣ２縮
約型転置が行われて第２段目の48ビットの拡大鍵２が生
成される。この際、拡大鍵２の生成は従来例と比べてシ
フタ１個分だけ遅延するが（図２参照）、この遅延量は
ｆ関数処理での遅延に比べて小さいのでＤＥＳ全体の処
理速度には影響しない。

【００４９】シフタ５において、暗号化過程では表２の
３段目の左シフト量（２ビット）に従った左に２ビット
だけシフトさせるシフト処理が、復号過程では表４の３
段目の右シフト量（２ビット）に従った右に２ビットだ
けシフトさせるシフト処理が行われる。具体的には、暗
号化時には、シフト量が２ビットであることを示すシフ
ト信号及び暗号化過程であることを示す暗号化／復号信
号の入力に応じて第１セレクタ25及び第３セレクタ27が
第２シフタ22の出力を選択して出力し、復号時には、シ
フト量が２ビットであることを示すシフト信号及び復号
過程であることを示す暗号化／復号信号の入力に応じて
第２セレクタ26及び第３セレクタ27が第４シフタ24の出
力を選択して出力する。シフタ５でのシフト処理後の鍵
データはＰＣ２転置器10及びシフタ６に入力される。

【００５０】ＰＣ２転置器10では表３に従ったＰＣ２縮
約型転置が行われて第３段目の48ビットの拡大鍵３が、
シフタ２個分だけ遅延して生成される（図２参照）。

【００５１】シフタ６において、シフタ５と同様のシフ
ト処理（暗号化時には表２の４段目に従った左への２ビ
ットのシフト、復号時には表４の４段目に従った右への
２ビットのシフト）が行われて、そのシフト処理後の鍵
データはＰＣ２転置器11及びシフタ７に入力される。そ
して、ＰＣ２転置器11では表４に従ったＰＣ２縮約型転
置が行われて第４段目の48ビットの拡大鍵４が、シフタ
３個分だけ遅延して生成される（図２参照）。

【００５２】シフタ７において、シフタ５と同様のシフ
ト処理（暗号化時には表２の５段目に従った左への２ビ
ットのシフト、復号時には表４の５段目に従った右への
２ビットのシフト）が行われて、そのシフト処理後の鍵
データはセレクタ２に入力される。

【００５３】第２回目のサイクルにおいて、セレクタ２
は、シフタ７からの入力を選択してフリップフロップ３
へ出力し、フリップフロップ３は入力された鍵データを
ラッチした後ＰＣ２転置器８及びシフタ４へ出力する。
そして、ＰＣ２転置器８で、第５段目の48ビットの拡大
鍵１が遅延なく生成される（図２参照）。

【００５４】その後、第２〜第４段目と同様に、第６〜
第８段目の拡大鍵２〜４が生成される。以下、同様に、
第３回目，第４回目のサイクルが実施されて、４サイク
ルで16段分の拡大鍵が生成される。

【００５５】

【発明の効果】以上のように本発明では、48ビットの拡
大鍵を生成する前に56ビットの鍵データを保持するラッ
チ回路（フリップフロップ）を設け、16段のうちの最初
の１段目の拡大鍵を先行処理するようにしたので、小さ
な回路規模であっても鍵スケジュールの高速化を図るこ
とができる。

【図面の簡単な説明】

【図１】本発明の鍵スケジュール装置（本発明例）の構
成を示すブロック図である。

【図２】鍵スケジュールのタイミングチャートである。

【図３】本発明の鍵スケジュール装置の一実施の形態の
構成を示すブロック図である。

【図４】シフタの回路構成図である。

【図５】初段鍵処理器の回路構成図である。

【図６】ＤＥＳの暗号化における構成図である。

【図７】ＤＥＳの復号における構成図である。

【図８】鍵スケジュール装置（基本例）の構成を示すブ
ロック図である。

【図９】従来の鍵スケジュール装置（従来例）の構成を
示すブロック図である。

【符号の説明】

１ＰＣ１転置器２セレクタ３フリップフロップ４，５，６，７シフタ８，９，10，11 ＰＣ２転置器 12 初段鍵処理器

Claims

【特許請求の範囲】

【請求項１】ＤＥＳにおけるｆ関数処理が多段化して
関数処理部で行われる場合に、入力された鍵データに基
づいて各段のｆ関数処理に使用する拡大鍵を生成して前
記関数処理部へ供給する鍵スケジュール装置において、
各段に供給すべき拡大鍵を生成する前に前記鍵データを
保持するラッチ回路を備え、該ラッチ回路で保持した鍵
データで各段の拡大鍵を生成するようにしたことを特徴
とするＤＥＳの鍵スケジュール装置。
【請求項２】初段目のｆ関数処理に使用する拡大鍵に
必要な初段鍵データを、前記ラッチ回路でのラッチ処理
の前に、入力された前記鍵データに基づいて生成する初
段鍵処理回路を更に備える請求項１記載のＤＥＳの鍵ス
ケジュール装置。
【請求項３】前記初段鍵処理回路は、暗号化処理の場
合に、入力された前記鍵データを１ビット左シフトして
前記初段鍵データを生成するようにした請求項２記載の
ＤＥＳの鍵スケジュール装置。
【請求項４】前記初段鍵処理回路は、復号処理の場合
に、入力された前記鍵データをシフト処理しないで前記
初段鍵データを生成するようにした請求項２記載のＤＥ
Ｓの鍵スケジュール装置。