【書類名】 明細書
【発明の名称】 チップスケールパッケージのテスト方法及び半導体装置の製造方法
【特許請求の範囲】
【請求項１】 フレーム基板上にＩＣチップが載置されたチップスケールパッケージのテスト方法において、多数のＩＣチップが載置された状態でランドにコンタクトピンをコンタクトすることによりテストを行ない、その後半田ボール付けを行ない最終形状に切断することを特徴とするチップスケールパッケージのテスト方法。
【請求項２】 フレーム基板上にＩＣチップが載置されたチップスケールパッケージのテスト方法において、上記フレーム基板を外形寸法一定に切断した状態でランドにコンタクトピンをコンタクトすることによりテストを行ない、その後半田ボール付けを行ない最終形状に切断することを特徴とするチップスケールパッケージのテスト方法。
【請求項３】 ＩＣテストソケットの位置決めピンと嵌合する位置決め用穴をフレーム基板に設けたことを特徴とする請求項１又は請求項２記載のチップスケールパッケージのテスト方法。
【請求項４】 上記テストを行う行程において、上記ランドが金メッキされており、金メッキされたランドに上記コンタクトピンをコンタクトすることを特徴とする請求項１から請求項３のいずれか１項に記載のチップスケールパッケージのテスト方法。
【請求項５】 フレーム基板の上面に複数のＩＣチップを搭載する工程と、上記複数のＩＣチップを搭載する行程の後に、上記フレーム基板の下面に複数の半田ボールを付ける工程と、上記複数の半田ボールに、ソケットのコンタクトピンを接触させる工程と、上記コンタクトピンを接触させる工程の後に、上記フレーム基板を切断して、複数の半導体装置に分離する工程とを有することを特徴とする半導体装置の製造方法。
【請求項６】 上記複数の半田ボールに、上記コンタクトピンを接触させた状態で、上記複数の半導体装置の電気的特性試験を行うことを特徴とする請求項５記載の半導体装置の製造方法。
【請求項７】 上記フレーム基板が、複数の位置決め用穴を有しており、上記コンタクトピンを接触させる工程において、上記複数の位置決め用穴を用いて、上記ソケットと上記フレーム基板とを位置決めすることを特徴とする請求項５又は請求項６記載の半導体装置の製造方法。
【請求項８】 上記ソケットと上記フレーム基板との位置決めは、上記ソケットに固定された複数の位置決めピンを、上記複数の位置決め用穴に嵌合させることにより行うことを特徴とする請求項７記載の半導体装置の製造方法。
【請求項９】 下面に複数のランドを有するフレーム基板の上面に複数のＩＣチップを搭載する工程と、上記複数のランドに、ソケットのコンタクトピンを接触させる工程と、上記コンタクトピンを接触させる工程の後に、上記ランド上にそれぞれ半田ボールを付ける工程と、上記半田ボールを付ける工程の後に、上記フレーム基板を切断して、複数の半導体装置に分離する工程とを有することを特徴とする半導体装置の製造方法。
【請求項１０】 上記複数のランドに、上記コンタクトピンを接触させた状態で、上記複数の半導体装置の電気的特性試験を行うことを特徴とする請求項９記載の半導体装置の製造方法。
【請求項１１】 上記フレーム基板が、複数の位置決め用穴を有しており、上記コンタクトピンを接触させる工程において、上記複数の位置決め用穴を用いて、上記ソケットと上記フレーム基板とを位置決めすることを特徴とする請求項９または請求項１０記載のハンド得たい装置の製造方法。
【請求項１２】 上記ソケットと上記フレーム基板との位置決めは、上記ソケットに固定された複数の位置決めピンを、上記複数の位置決め用穴に嵌合させることにより行うことを特徴とする請求項１１記載の半導体装置の製造方法。
【請求項１３】 上記複数のランドは、その表面に金メッキが施されており、上記コンタクトピンを接触させる工程において、上記金メッキされたランドに、上記コンタクトピンを接触させることを特徴とする請求項９から請求項１２のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、ＣＳＰ（ＦＢＧＡ）の製造工程におけるテスト方法及び半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
図７（ａ）は従来のＣＳＰ（チップスケールパッケージ）のアセンブリ及びテスト方法におけるボール付後のフレーム状態を示す平面図、図７（ｂ）は同じく側面図、図７（ｃ）はフレーム状態から切断した状態を示す側面図である。図において、１１はフレーム基板、１２はＩＣチップ、１３は半田ボール、１４は最終形状ＩＣである。先ずアセンブリ工程においては、フレーム基板１１にＩＣチップ１２を載せモールド封止を行ない、半田ボール１３を付けた後最終形状ＩＣ１４に切断し、その後テスト工程に移行する。
【０００３】
次にテスト工程において搬送、ハンドリングする方法を図８において説明する。図において、１５はＩＣハンドリングアーム、１６はＩＣトレイ、１７はＩＣ位置決めブロック、１８はＩＣテストソケットである。
【０００４】
【発明が解決しようとする課題】
従来のＣＳＰのテスト方法は以上のようになされているので、フレーム状態から最終形状に切断した後にテスト工程において搬送、ハンドリングする方法を採用するため、ＣＳＰはチップスケールパッケージのため小型であり、テスト工程内におけるハンドリングが難しいという問題点があった。また外形寸法が標準化されないため、外形寸法を基準として位置決め保持する治工具、例えばＩＣトレイ、ＩＣ位置決めブロック、ＩＣテストソケット等の種類が増大し、治工具のコスト増大を招くという問題点も有していた。
【０００５】
また、最終形状に切断する際の加工精度のばらつきにより、位置決めを行なうための外形寸法と、テストする際に接触させる半田ボールの相対的な位置精度が悪く、電気的特性試験を行なう際のコンタクトの位置ずれによるコンタクト不良が発生し、また半田ボールの変形及び半田ボールの半田がソケットの接触子に転位し接触子の寿命を低下させるといった問題点もあった。
【０００６】
この発明は上記のような問題点を解消するためになされたものであり、ハンドリングを易しくできるようにすると共に、半田のコンタクトピンへの転位によるヒゲ発生、酸化膜による絶縁不良、半田ボール変形といったトラブルを削減できるテスト方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】
この発明の請求項１に係るチップスケールパッケージのテスト方法は、フレーム基板上にＩＣチップが載置されたチップスケールパッケージのテスト方法であって、多数のＩＣチップが載置された状態でランドにコンタクトピンをコンタクトすることによりテストを行ない、その後半田ボール付けを行ない最終形状に切断するものである。
【０００８】
この発明の請求項２に係るチップスケールパッケージのテスト方法は、フレーム基板上にＩＣチップが載置されたチップスケールパッケージのテスト方法であって、フレーム基板を外形寸法一定に切断した状態でランドにコンタクトピンをコンタクトすることによりテストを行ない、その後半田ボール付けを行ない最終形状に切断するものである。
【０００９】
この発明の請求項３に係るチップスケールパッケージのテスト方法は、ＩＣテストソケットの位置決めピンと嵌合する位置決め用穴をフレーム基板に設けたものである。
【００１０】
この発明の請求項４に係るチップスケールパッケージのテスト方法は、テストを行う工程において、ランドが金メッキされており、金メッキされたランドにコンタクトピンをコンタクトするものである。
【００１１】
この発明の請求項５に係る半導体装置の製造方法は、フレーム基板の上面に複数のＩＣチップを搭載する工程と、複数のＩＣチップを搭載する行程の後に、フレーム基板の下面に複数の半田ボールを付ける工程と、複数の半田ボールに、ソケットのコンタクトピンを接触させる工程と、コンタクトピンを接触させる工程の後に、フレーム基板を切断して、複数の半導体装置に分離する工程とを有するものである。
【００１２】
この発明の請求項６に係る半導体装置の製造方法は、複数の半田ボールに、コンタクトピンを接触させた状態で、複数の半導体装置の電気的特性試験を行うものである。
【００１３】
この発明の請求項７に係る半導体装置の製造方法は、フレーム基板が、複数の位置決め用穴を有しており、コンタクトピンを接触させる工程において、複数の位置決め用穴を用いて、ソケットとフレーム基板とを位置決めするものである。
【００１４】
この発明の請求項８に係る半導体装置の製造方法は、ソケットとフレーム基板との位置決めは、ソケットに固定された複数の位置決めピンを、複数の位置決め用穴に嵌合させることにより行うものである。
【００１５】
この発明の請求項９に係る半導体装置の製造方法は、下面に複数のランドを有するフレーム基板の上面に複数のＩＣチップを搭載する工程と、複数のランドに、ソケットのコンタクトピンを接触させる工程と、コンタクトピンを接触させる工程の後に、ランド上にそれぞれ半田ボールを付ける工程と、半田ボールを付ける工程の後に、フレーム基板を切断して、複数の半導体装置に分離する工程とを有するものである。
【００１６】
この発明の請求項１０に係る半導体装置の製造方法は、複数のランドに、コンタクトピンを接触させた状態で、複数の半導体装置の電気的特性試験を行うものである。
【００１７】
この発明の請求項１１に係る半導体装置の製造方法は、フレーム基板が、複数の位置決め用穴を有しており、コンタクトピンを接触させる工程において、複数の位置決め用穴を用いて、ソケットとフレーム基板とを位置決めするものである。
【００１８】
この発明の請求項１２に係る半導体装置の製造方法は、ソケットとフレーム基板との位置決めは、ソケットに固定された複数の位置決めピンを、複数の位置決め用穴に嵌合させることにより行うものである。
【００１９】
この発明の請求項１３に係る半導体装置の製造方法は、複数のランドは、その表面に金メッキが施されており、コンタクトピンを接触させる工程において、金メッキされたランドに、コンタクトピンを接触させるものである。
【００２０】
【発明の実施の形態】
実施の形態１．
以下、この発明の一実施形態を図について説明する。図１（ａ），（ｂ）において、１はフレーム基板、２はＩＣチップ、３は半田ボール、４ａは最終形状ＩＣである。図に示すように、アセンブリ工程において、フレーム基板１にＩＣチップ２を載せ、モールドを行ない半田ボール３を付ける。ＣＳＰの製造工程において用いられるＩＣチップ２が複数個連結されたフレーム状態で、アセンブリ工程における半田ボール３付けまで完了した製品を最終形状に切断する前にテスト工程が実施されるのである。そして複数の工程を経るように装置内をハンドリング並びに工程間搬送が行なわれ、テスト工程完了後に最終形状に切断される。
【００２１】
以上のように、フレーム状態というある一定の外形サイズに限定され、共通化されたものをハンドリングするため、装置内の段取替部品が共通化され、コスト削減が可能となる。
またハンドリングの対象物が大きいため、ハンドリングが容易となり、トラブルが低減されると共に装置の機構が簡単となり、コスト削減を実現させることができる。
【００２２】
上記説明においては、最終形状に切断する前にテスト工程を行なう場合について説明したが、アセンブリ工程において半田ボール３付けまで完了したフレーム状態の製品をＩＣチップ２のサイズに関わりなく、ＩＣチップ２の外周を一定寸法に切断した単体デバイスの状態でテスト工程を行なってもよい。即ち、図２（ａ），（ｂ）に示すように、アセンブリ工程において、フレーム基板１にＩＣチップ２を載せ、モールド封止を行ない、単に半田ボール３を付ける。そして図２（ｃ）に示すように、外形寸法一定（Ａ×Ｂ）に切断して単体デバイス４ｂの状態を形成してテスト工程を実行し、複数の工程を経るように装置内をハンドリング並びに工程間搬送が行なわれ、テスト工程完了後に図２（ｄ）に示すように、最終形状に再度切断するのである。
【００２３】
以上のようにして、一定寸法のＩＣをハンドリングするため、装置内の段取替部品装置間の搬送に用いる治工具等の共通化を図ることができ、コスト削減が可能となる。
またハンドリングの対象物が最終形状のＩＣよりも大きくなるためハンドリングが容易となる。
【００２４】
上記動作を実施する際、フレーム基板１の製造工程において、ＩＣチップ２の周辺に図３（ａ），（ｂ）に示すように位置決め用穴５を加工することにより、半田ボール３の位置に対して位置精度を良くすることができる。即ち、テスト工程において、半田ボール３とコンタクトし電気的特性を試験するＩＣテストソケット６等のデバイスの位置決め精度を要する部位に位置決め用穴５を設ける。これにより位置決め用穴５と位置決めピン６ａとを嵌合させることにより、半田ボール３の精度の高い位置決めが可能となる。
【００２５】
以上のように、最終形状でテスト工程を行なわないため、製造工程における装置内での位置決め用穴５を特別に設けることが可能なり、この位置決め用穴５を用いて処理することによって、精度の良い位置決めが可能となり、コンタクト不良等のトラブルを回避することができる。
【００２６】
更に別の変形例として、半田ボール３を付ける前の状態でテスト工程を処理することもできる。即ち、図４（ａ），（ｂ）に示すように、ボール付け用穴７を加工すると共に、半田ボール３を付ける前に金メッキされたランド７ａにコンタクトピン６ｂをコンタクトさせる。テスト完了後、半田ボール３付けを行ない、最終形状に切断する。これにより、酸化されにくく、又半田のコンタクトピン６ｂへの転位によるコンタクト不良が発生しなくなる。
【００２７】
以上の動作をフレーム状態でテストする場合と単体デバイスの状態でテストする場合とに分けて説明する。フレーム状態でテストする場合には、図５（ａ），（ｂ）に示すようにアセンブリ工程によって、フレーム基板１にＩＣチップ２を載せモールド封止し、この状態でテスト工程を実施する。その後、図５（ｃ）に示すように半田ボール３を付け、最後に図５（ｄ）に示すように最終形状に切断する。
【００２８】
次に単体デバイスの状態でテストする場合には、図６（ａ），（ｂ）に示すようにアセンブリ工程によって、フレーム基板１にＩＣチップ２を載せモールド封止し、図６（ｃ）に示すように外形寸法一定に切断し、この状態でテスト工程を実施する。その後、図６（ｄ）に示すように半田ボール３を付け、最後に図６（ｅ）に示すように最終形状に切断する。
【００２９】
以上のように、テスト工程におけるコンタクトを金メッキされたランド部７ａで行なうことにより、従来多く発生していた半田のコンタクトピン６ｂへの転位によるヒゲ発生、酸化膜による絶縁不良、半田ボール３の変形といったトラブルの発生を削減することができる。
【００３０】
【発明の効果】
この発明の請求項１、請求項２又は請求項４に係るチップスケールパッケージのテスト方法によれば、テスト工程におけるコンタクトを金メッキ等されたランド部で行なうようにしたので、従来多く発生していた半田のコンタクトピンへの転位によるヒゲ発生、酸化膜による絶縁不良、半田ボールの変形といったトラブルの発生を削減することができる。
【００３１】
この発明の請求項３に係るチップスケールパッケージのテスト方法によれば、フレーム基板に設けられた位置決め用穴にＩＣテストソケットの位置決めピンを嵌合するので、精度の良い位置決めが可能となり、コンタクト不良等のトラブルを回避することができる。
【００３２】
この発明の請求項５に係る半導体装置の製造方法によれば、フレーム基板の上面に複数のＩＣチップを搭載する工程と、複数のＩＣチップを搭載する行程の後に、フレーム基板の下面に複数の半田ボールを付ける工程と、複数の半田ボールに、ソケットのコンタクトピンを接触させる工程と、コンタクトピンを接触させる工程の後に、フレーム基板を切断して、複数の半導体装置に分離する工程とを有するので、装置内の部品が共通化され、コスト削減が可能になるとともに、ハンドリングが容易となる。
【００３３】
この発明の請求項６に係る半導体装置の製造方法によれば、複数の半田ボールに、コンタクトピンを接触させた状態で、複数の半導体装置の電気的特性試験を行うようにしたので、装置内の部品が共通化され、コスト削減が可能になる。
【００３４】
この発明の請求項７に係る半導体装置の製造方法によれば、フレーム基板が、複数の位置決め用穴を有しており、コンタクトピンを接触させる工程において、複数の位置決め用穴を用いて、ソケットとフレーム基板とを位置決めするようにしたので、精度のよい位置決めが可能となり、コンタクト不良等のトラブルを回避できる。
【００３５】
この発明の請求項８に係る半導体装置の製造方法によれば、ソケットとフレーム基板との位置決めは、ソケットに固定された複数の位置決めピンを、複数の位置決め用穴に嵌合させることにより行うようにしたので、精度のよい位置決めが可能となり、コンタクト不良等のトラブルを回避できる。
【００３６】
この発明の請求項９に係る半導体装置の製造方法によれば、下面に複数のランドを有するフレーム基板の上面に複数のＩＣチップを搭載する工程と、複数のランドに、ソケットのコンタクトピンを接触させる工程と、コンタクトピンを接触させる工程の後に、ランド上にそれぞれ半田ボールを付ける工程と、半田ボールを付ける工程の後に、フレーム基板を切断して、複数の半導体装置に分離する工程とを有するので、酸化されにくくなるとともに、コンタクト不良が発生しなくなる。
【００３７】
この発明の請求項１０に係る半導体装置の製造方法によれば、複数のランドに、コンタクトピンを接触させた状態で、複数の半導体装置の電気的特性試験を行うようにしたので、酸化されにくくなるとともに、コンタクト不良が発生しなくなる。
【００３８】
この発明の請求項１１に係る半導体装置の製造方法によれば、フレーム基板が、複数の位置決め用穴を有しており、コンタクトピンを接触させる工程において、複数の位置決め用穴を用いて、ソケットとフレーム基板とを位置決めするようにしたので、精度のよい位置決めが可能となり、コンタクト不良等のトラブルを回避できる。
【００３９】
この発明の請求項１２に係る半導体装置の製造方法によれば、ソケットとフレーム基板との位置決めは、ソケットに固定された複数の位置決めピンを、複数の位置決め用穴に嵌合させることにより行うようにしたので、精度のよい位置決めが可能となり、コンタクト不良等のトラブルを回避できる。
【００４０】
この発明の請求項１３に係る半導体装置の製造方法によれば、複数のランドは、その表面に金メッキが施されており、コンタクトピンを接触させる工程において、金メッキされたランドに、コンタクトピンを接触させるようにしたので、酸化されにくくなるとともに、コンタクト不良が発生しなくなる。
【図面の簡単な説明】
【図１】 この発明の実施形態によるＣＳＰのテスト方法を示す平面図（ａ）及び側面図（ｂ）である。
【図２】 この発明の実施形態によるＣＳＰのテスト方法を示す平面図（ａ），（ｃ）及び側面図（ｂ），（ｄ）である。
【図３】 この発明の実施形態によるＣＳＰのテスト方法を示す平面図（ａ）及び側面図（ｂ）である。
【図４】 この発明の実施形態によるＣＳＰのテスト方法を示す平面図（ａ）及び側面図（ｂ）である。
【図５】 この発明の実施形態によるＣＳＰのテスト方法を示す平面図（ａ），（ｃ）及び側面図（ｂ），（ｄ）である。
【図６】 この発明の実施形態によるＣＳＰのテスト方法を示す平面図（ａ），（ｃ）及び側面図（ｂ），（ｄ）である。
【図７】 従来のＣＳＰのテスト方法を示す平面図（ａ）及び側面図（ｂ），（ｃ）である。
【図８】 従来のＣＳＰテスト工程内の装置のハンドリング状態を示す構成図である。
【符号の説明】
１ フレーム基板、２ ＩＣチップ、３ 半田ボール、５ 位置決め用穴、
６ ＩＣテストソケット、６ａ 位置決めピン、６ｂ コンタクトピン、７ａ ランド。
[Document name] Statement
[Title of Invention] A method for testing a chip scale packageAnd semiconductor device manufacturing method
[Claims]
1. In a method for testing a chip scale package in which IC chips are mounted on a frame substrate, a large number of IC chips are mounted.Land in stateA chip scale package test method characterized in that a test is performed by contacting a contact pin with a contact pin, and then solder balls are attached and the product is cut into a final shape.
2. In a method for testing a chip scale package in which an IC chip is placed on a frame substrate, the frame substrate is cut to a constant external dimension.Land in stateA chip scale package test method characterized in that a test is performed by contacting a contact pin with a contact pin, and then solder balls are attached and the product is cut into a final shape.
3. The method for testing a chip scale package according to claim 1 or 2, wherein a positioning hole for fitting with a positioning pin of an IC test socket is provided on a frame substrate.
4. The chip scale package according to any one of claims 1 to 3, wherein in the process of performing the test, the land is gold-plated and the contact pin is contacted with the gold-plated land. Test method.
5. A step of mounting a plurality of IC chips on the upper surface of the frame substrate, a step of attaching a plurality of solder balls to the lower surface of the frame substrate after the process of mounting the plurality of IC chips, and a socket on the plurality of solder balls. A method for manufacturing a semiconductor device, which comprises a step of contacting the contact pins of the above, a step of contacting the contact pins, and then a step of cutting the frame substrate and separating the frame substrates into a plurality of semiconductor devices.
6. The method for manufacturing a semiconductor device according to claim 5, wherein the electrical characteristics test of the plurality of semiconductor devices is performed in a state where the contact pins are in contact with the plurality of solder balls.
7. The frame substrate has a plurality of positioning holes, and in the step of bringing the contact pins into contact with each other, the socket and the frame substrate are positioned by using the plurality of positioning holes. The method for manufacturing a semiconductor device according to claim 5 or 6.
8. The manufacture of the semiconductor device according to claim 7, wherein the positioning of the socket and the frame substrate is performed by fitting a plurality of positioning pins fixed to the socket into the plurality of positioning holes. Method.
9. After the steps of mounting a plurality of IC chips on the upper surface of a frame substrate having a plurality of lands on the lower surface, contacting the contact pins of the socket with the plurality of lands, and contacting the contact pins, the lands A method for manufacturing a semiconductor device, which comprises a step of attaching a solder ball on the top, a step of attaching the solder ball, and then a step of cutting the frame substrate and separating the frame substrate into a plurality of semiconductor devices.
10. The method for manufacturing a semiconductor device according to claim 9, wherein the electrical characteristics test of the plurality of semiconductor devices is performed in a state where the contact pins are in contact with the plurality of lands.
11. The frame substrate has a plurality of positioning holes, and in the step of bringing the contact pins into contact with each other, the socket and the frame substrate are positioned by using the plurality of positioning holes. The method for manufacturing an apparatus according to claim 9 or 10.
12. The manufacture of the semiconductor device according to claim 11, wherein the positioning of the socket and the frame substrate is performed by fitting a plurality of positioning pins fixed to the socket into the plurality of positioning holes. Method.
13. The surface of the plurality of lands is gold-plated, and claims 9 to 12 are characterized in that the contact pins are brought into contact with the gold-plated lands in the step of contacting the contact pins. The method for manufacturing a semiconductor device according to any one of the above items.
Description: TECHNICAL FIELD [Detailed description of the invention]
[0001]
[Technical field to which the invention belongs]
The present invention is a test method in the manufacturing process of CSP (FBGA).And semiconductor device manufacturing methodIt is about.
0002.
[Conventional technology]
7 (a) is a plan view showing the frame state after the ball is attached in the conventional CSP (chip scale package) assembly and test method, FIG. 7 (b) is the same side view, and FIG. 7 (c) is from the frame state. It is a side view which shows the cut state. In the figure, 11 is a frame substrate, 12 is an IC chip, 13 is a solder ball, and 14 is a final shape IC. First, in the assembly process, the IC chip 12 is placed on the frame substrate 11, the mold is sealed, the solder balls 13 are attached, and then the IC chips 12 are cut into the final shape IC 14, and then the test process is started.
0003
Next, a method of transporting and handling in the test step will be described with reference to FIG. In the figure, 15 is an IC handling arm, 16 is an IC tray, 17 is an IC positioning block, and 18 is an IC test socket.
0004
[Problems to be Solved by the Invention]
Since the conventional CSP test method is as described above, the CSP is small because of the chip scale package and is tested because it adopts the method of transporting and handling in the test process after cutting from the frame state to the final shape. There was a problem that handling in the process was difficult. In addition, since the external dimensions are not standardized, there is a problem that the types of jigs and tools that position and hold based on the external dimensions, such as IC trays, IC positioning blocks, and IC test sockets, increase, leading to an increase in the cost of jigs and tools. Was there.
0005
In addition, due to variations in processing accuracy when cutting into the final shape, the external dimensions for positioning and the relative position accuracy of the solder balls to be contacted during testing are poor, and contact when performing electrical characteristic tests. There are also problems that contact failure occurs due to misalignment of the solder ball, deformation of the solder ball, and dislocation of the solder of the solder ball to the contactor of the socket, which shortens the life of the contactor.
0006
The present invention has been made to solve the above-mentioned problems, and makes handling easy, and also causes whiskers due to dislocation of solder to contact pins, poor insulation due to an oxide film, deformation of solder balls, and the like. The purpose is to provide a test method that can reduce troubles.
0007
[Means for solving problems]
The chip scale package test method according to claim 1 of the present invention is a chip scale package test method in which IC chips are mounted on a frame substrate, and a large number of IC chips are mounted.Land in stateThe test is performed by contacting the contact pin with a contact pin, and then solder balls are attached to cut the product into the final shape.
0008
The method for testing a chip scale package according to claim 2 of the present invention is a method for testing a chip scale package in which an IC chip is placed on a frame substrate, and the frame substrate is cut to a constant external dimension.Land in stateThe test is performed by contacting the contact pin with a contact pin, and then solder balls are attached to cut the product into the final shape.
0009
The method for testing a chip scale package according to claim 3 of the present invention is to provide a positioning hole in the frame substrate to be fitted with a positioning pin of an IC test socket.
0010
In the method for testing a chip scale package according to claim 4 of the present invention, the land is gold-plated in the step of performing the test, and the contact pin is contacted with the gold-plated land.
0011
The method for manufacturing a semiconductor device according to claim 5 of the present invention includes a step of mounting a plurality of IC chips on the upper surface of the frame substrate and a process of mounting the plurality of IC chips, followed by a plurality of solder balls on the lower surface of the frame substrate. It has a step of contacting the contact pins of the socket with a plurality of solder balls, a step of contacting the contact pins, and then a step of cutting the frame substrate and separating it into a plurality of semiconductor devices. is there.
0012
The method for manufacturing a semiconductor device according to claim 6 of the present invention is to perform an electrical characteristic test of a plurality of semiconductor devices in a state where contact pins are in contact with a plurality of solder balls.
0013
In the method for manufacturing a semiconductor device according to claim 7 of the present invention, the frame substrate has a plurality of positioning holes, and in the step of bringing the contact pins into contact with each other, the socket and the frame are used by using the plurality of positioning holes. It positions the board.
0014.
The method for manufacturing a semiconductor device according to claim 8 of the present invention is to position the socket and the frame substrate by fitting a plurality of positioning pins fixed to the socket into a plurality of positioning holes. ..
0015.
The method for manufacturing a semiconductor device according to claim 9 of the present invention includes a step of mounting a plurality of IC chips on the upper surface of a frame substrate having a plurality of lands on the lower surface, and a step of contacting the contact pins of the socket with the plurality of lands. After the step of contacting the contact pins, there is a step of attaching solder balls on the lands, and after the step of attaching the solder balls, there is a step of cutting the frame substrate and separating it into a plurality of semiconductor devices. is there.
0016.
The method for manufacturing a semiconductor device according to claim 10 of the present invention is to perform an electrical characteristic test of a plurality of semiconductor devices in a state where contact pins are in contact with the plurality of lands.
[0017]
In the method for manufacturing a semiconductor device according to claim 11 of the present invention, the frame substrate has a plurality of positioning holes, and in the step of bringing the contact pins into contact with each other, the socket and the frame are used by using the plurality of positioning holes. It positions the board.
0018
The method for manufacturing a semiconductor device according to claim 12 of the present invention is to position the socket and the frame substrate by fitting a plurality of positioning pins fixed to the socket into a plurality of positioning holes. ..
0019
In the method for manufacturing a semiconductor device according to claim 13 of the present invention, a plurality of lands are gold-plated on their surfaces, and in the step of contacting the contact pins, the contact pins are brought into contact with the gold-plated lands. Is.
0020
BEST MODE FOR CARRYING OUT THE INVENTION
Embodiment 1.
Hereinafter, an embodiment of the present invention will be described with reference to the drawings. In FIGS. 1A and 1B, 1 is a frame substrate, 2 is an IC chip, 3 is a solder ball, and 4a is a final shape IC. As shown in the figure, in the assembly process, the IC chip 2 is placed on the frame substrate 1, molded, and the solder balls 3 are attached. In a frame state in which a plurality of IC chips 2 used in the CSP manufacturing process are connected, a test process is performed before cutting the product completed up to the solder ball 3 attachment in the assembly process into the final shape. Then, handling and inter-process transfer are performed in the apparatus so as to go through a plurality of processes, and the product is cut into the final shape after the test process is completed.
0021.
As described above, since the frame state is limited to a certain external size and the common one is handled, the setup replacement parts in the device are standardized, and the cost can be reduced.
Further, since the object to be handled is large, handling is easy, troubles are reduced, the mechanism of the device is simplified, and cost reduction can be realized.
0022.
In the above description, the case where the test process is performed before cutting into the final shape has been described, but the product in the frame state in which the solder balls 3 are attached in the assembly process is the IC chip 2 regardless of the size of the IC chip 2. The test process may be performed in the state of a single device whose outer circumference is cut to a certain size. That is, as shown in FIGS. 2A and 2B, in the assembly process, the IC chip 2 is placed on the frame substrate 1, the mold is sealed, and the solder balls 3 are simply attached. Then, as shown in FIG. 2C, the device is cut to a constant external dimension (A × B) to form the state of the single device 4b, the test process is executed, and the inside of the device is handled so as to go through a plurality of processes. Inter-process transfer is performed, and after the test process is completed, the product is cut again into the final shape as shown in FIG. 2 (d).
[0023]
As described above, since the IC having a certain size is handled, it is possible to standardize the jigs and tools used for transporting the setup change parts device in the device, and it is possible to reduce the cost.
Further, since the object to be handled is larger than the IC of the final shape, handling becomes easy.
0024
When performing the above operation, in the manufacturing process of the frame substrate 1, the positioning holes 5 are machined around the IC chip 2 as shown in FIGS. 3 (a) and 3 (b) so that the solder balls 3 are positioned. On the other hand, the position accuracy can be improved. That is, in the test step, a positioning hole 5 is provided at a portion requiring positioning accuracy of the device such as the IC test socket 6 that contacts the solder ball 3 and tests the electrical characteristics. As a result, the solder ball 3 can be positioned with high accuracy by fitting the positioning hole 5 and the positioning pin 6a.
0025
As described above, since the test process is not performed on the final shape, it is possible to specially provide the positioning hole 5 in the apparatus in the manufacturing process. Good positioning is possible, and troubles such as poor contact can be avoided.
0026
As yet another modification, the test process can be processed in a state before the solder balls 3 are attached. That is, as shown in FIGS. 4A and 4B, the ball attachment hole 7 is machined, and the contact pin 6b is brought into contact with the gold-plated land 7a before attaching the solder ball 3. After the test is completed, the solder balls 3 are attached and cut into the final shape. As a result, it is difficult to be oxidized, and contact defects due to dislocation of solder to the contact pin 6b do not occur.
[0027]
The above operation will be described separately for the case of testing in the frame state and the case of testing in the state of a single device. When testing in the frame state, as shown in FIGS. 5A and 5B, the IC chip 2 is placed on the frame substrate 1 and molded and sealed by the assembly step, and the test step is carried out in this state. After that, the solder balls 3 are attached as shown in FIG. 5 (c), and finally the solder balls 3 are cut into the final shape as shown in FIG. 5 (d).
[0028]
Next, when testing in the state of a single device, the IC chip 2 is placed on the frame substrate 1 and molded and sealed by the assembly process as shown in FIGS. 6 (a) and 6 (b), and the result is shown in FIG. 6 (c). As shown, it is cut to a constant external dimension, and the test process is carried out in this state. After that, the solder balls 3 are attached as shown in FIG. 6 (d), and finally the solder balls 3 are cut into the final shape as shown in FIG. 6 (e).
[0029]
As described above, by performing the contact in the gold-plated land portion 7a in the test process, whiskers are generated due to the dislocation of the solder to the contact pin 6b, which has been frequently generated in the past, insulation failure due to the oxide film, and deformation of the solder ball 3. It is possible to reduce the occurrence of such troubles.
[0030]
【Effect of the invention】
Of this inventionClaim 1, claim 2 or claim 4According to the chip scale package test method according to the above, the contacts in the test process are gold-plated.etcSince it is performed in the land portion where the solder is formed, it is possible to reduce the occurrence of troubles such as whiskers due to dislocation of solder to contact pins, insulation failure due to an oxide film, and deformation of solder balls, which have been frequently generated in the past.
0031
According to the chip scale package test method according to claim 3 of the present invention, since the positioning pin of the IC test socket is fitted into the positioning hole provided in the frame substrate, accurate positioning becomes possible and contact failure occurs. It is possible to avoid troubles such as.
[0032]
According to the method for manufacturing a semiconductor device according to claim 5 of the present invention, after the step of mounting a plurality of IC chips on the upper surface of the frame substrate and the process of mounting the plurality of IC chips, a plurality of IC chips are mounted on the lower surface of the frame substrate. It has a step of attaching a solder ball, a step of bringing the contact pins of the socket into contact with a plurality of solder balls, and a step of cutting the frame substrate and separating it into a plurality of semiconductor devices after the step of contacting the contact pins. Therefore, the parts in the device are standardized, the cost can be reduced, and the handling becomes easy.
0033
According to the method for manufacturing a semiconductor device according to claim 6 of the present invention, the electrical characteristics of a plurality of semiconductor devices are tested in a state where the contact pins are in contact with the plurality of solder balls. Parts will be standardized, and cost reduction will be possible.
0034
According to the method for manufacturing a semiconductor device according to claim 7 of the present invention, the frame substrate has a plurality of positioning holes, and in the step of bringing the contact pins into contact, the plurality of positioning holes are used to make a socket. Since the frame substrate is positioned with the frame substrate, accurate positioning is possible, and troubles such as contact failure can be avoided.
0035.
According to the method for manufacturing a semiconductor device according to claim 8 of the present invention, positioning of a socket and a frame substrate is performed by fitting a plurality of positioning pins fixed to the socket into a plurality of positioning holes. Therefore, accurate positioning is possible, and troubles such as poor contact can be avoided.
0036
According to the method for manufacturing a semiconductor device according to claim 9 of the present invention, a step of mounting a plurality of IC chips on the upper surface of a frame substrate having a plurality of lands on the lower surface, and contacting the contact pins of the socket with the plurality of lands. After the step of bringing the contact pins into contact with each other, there is a step of attaching solder balls on the land, and after the step of attaching the solder balls, there is a step of cutting the frame substrate and separating it into a plurality of semiconductor devices. Therefore, it is less likely to be oxidized and contact failure does not occur.
0037
According to the method for manufacturing a semiconductor device according to claim 10 of the present invention, since the electrical property test of a plurality of semiconductor devices is performed in a state where the contact pins are in contact with the plurality of lands, it is difficult to be oxidized. At the same time, contact failure does not occur.
[0038]
According to the method for manufacturing a semiconductor device according to claim 11 of the present invention, the frame substrate has a plurality of positioning holes, and in the step of bringing the contact pins into contact, the plurality of positioning holes are used to make a socket. Since the frame substrate is positioned with the frame substrate, accurate positioning is possible, and troubles such as contact failure can be avoided.
[0039]
According to the method for manufacturing a semiconductor device according to claim 12 of the present invention, positioning of a socket and a frame substrate is performed by fitting a plurality of positioning pins fixed to the socket into a plurality of positioning holes. Therefore, accurate positioning is possible, and troubles such as poor contact can be avoided.
0040
According to the method for manufacturing a semiconductor device according to claim 13 of the present invention, the surfaces of the plurality of lands are gold-plated, and in the step of contacting the contact pins, the contact pins are brought into contact with the gold-plated lands. Therefore, it is less likely to be oxidized and contact failure does not occur.
[Simple explanation of drawings]
FIG. 1 is a plan view (a) and a side view (b) showing a CSP test method according to an embodiment of the present invention.
FIG. 2 is a plan view (a), (c) and side views (b), (d) showing a CSP test method according to an embodiment of the present invention.
FIG. 3 is a plan view (a) and a side view (b) showing a CSP test method according to an embodiment of the present invention.
FIG. 4 is a plan view (a) and a side view (b) showing a CSP test method according to an embodiment of the present invention.
5A and 5B are plan views (a) and (c) and side views (b) and (d) showing a CSP test method according to an embodiment of the present invention.
FIG. 6 is a plan view (a), (c) and side views (b), (d) showing a CSP test method according to an embodiment of the present invention.
FIG. 7 is a plan view (a) and side views (b) and (c) showing a conventional CSP test method.
FIG. 8 is a configuration diagram showing a handling state of an apparatus in a conventional CSP test process.
[Explanation of symbols]
1 frame board, 2 IC chips, 3 solder balls, 5 positioning holes,
6 IC test socket, 6a positioning pin, 6b contact pin, 7a land.