JP2000040359A - Read and write circuit for memory cell - Google Patents
Read and write circuit for memory cellInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、例えば、ランダム
アクセスが可能なメモリーセルにおいて、リフレッシュ
を効率良く実行するメモリーセルの読出・書込回路に関
する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a memory cell read / write circuit for efficiently executing a refresh operation in, for example, a randomly accessible memory cell.
【０００２】[0002]
【従来の技術】従来の半導体メモリーセル、例えば、ｎ
チャネルＭＯＳトランジスタで構成される３トランジス
タ型メモリ−セルの構成について、図８（ａ）を参照し
て説明する。この図に示されるように、メモリーセル
は、主に、書き込みを制御するトランジスタ１、ゲート
部分に電荷を蓄積する容量Ｃを有するトランジスタ２、
および、読み出しを制御するトランジスタ３から構成さ
れる。ここで、トランジスタ１のゲートは、書込ワード
線ＷＷｒｄに接続され、そのドレインは、書き込むべき
データに対応するレベルとなる書込ビット線ＷＢｉｔに
接続され、さらに、そのソースは、トランジスタ２のゲ
ートに接続される。また、トランジスタ２のソースは接
地され、そのドレインは、トランジスタ３のソースに接
続される。そして、トランジスタ３のゲートは、読出ワ
ード線ＲＷｒｄに接続され、そのドレインは、読み出し
に用いる読出ビット線ＲＢｉｔに接続される。2. Description of the Related Art Conventional semiconductor memory cells, for example, n
The configuration of a three-transistor type memory cell including channel MOS transistors will be described with reference to FIG. As shown in this figure, a memory cell mainly includes a transistor 1 for controlling writing, a transistor 2 having a capacitor C for storing charge in a gate portion,
And a transistor 3 for controlling reading. Here, the gate of transistor 1 is connected to write word line WWrd, its drain is connected to write bit line WBit at a level corresponding to data to be written, and its source is the gate of transistor 2 Connected to. Further, the source of the transistor 2 is grounded, and the drain is connected to the source of the transistor 3. The gate of the transistor 3 is connected to a read word line RWrd, and the drain is connected to a read bit line RBit used for reading.
【０００３】次に、このメモリーセルの動作について説
明すると、書込時には、書込ワード線ＷＷｒｄが「Ｈ」
レベルとなる。このため、トランジスタ１がオンとなる
結果、トランジスタ２のゲートには、書込ビット線ＷＢ
ｉｔのレベルに応じた電荷が蓄積される。すなわち、ゲ
ートには、書込ビット線ＷＢｉｔが「Ｈ」レベルであれ
ば電荷が蓄積される一方、「Ｌ」レベルであれば電荷が
蓄積されない。また、読出時には、読出ビット線ＲＢｉ
ｔがプリチャージ（「Ｈ」レベルにすることを言う）さ
れた後、読出ワード線ＲＷｒｄが「Ｈ」レベルとなる。
この際、メモリーセルのゲートに電荷が蓄積されていれ
ば、トランジスタ２および３がオンとなる結果、読出ビ
ット線ＲＢｉｔは、プリチャージによる「Ｈ」レベルか
ら接地レベルたる「Ｌ」レベルへと遷移することにな
る。一方、メモリーセルのゲートに電荷が蓄積されてい
なければ、トランジスタ２はオフのままであるから、読
出ビット線ＲＢｉｔは、プリチャージによる「Ｈ」レベ
ルを維持することとなる。Next, the operation of this memory cell will be described. At the time of writing, the write word line WWrd is set to "H".
Level. As a result, the transistor 1 is turned on, and the gate of the transistor 2 is connected to the write bit line WB.
The charge corresponding to the level of it is accumulated. That is, charges are stored in the gate when the write bit line WBit is at the “H” level, but not when the write bit line WBit is at the “L” level. At the time of reading, read bit line RBi
After t is precharged (which means that it is set to “H” level), the read word line RWrd goes to “H” level.
At this time, if charge is stored in the gate of the memory cell, transistors 2 and 3 are turned on, and as a result, read bit line RBit transitions from “H” level due to precharge to “L” level, which is the ground level. Will do. On the other hand, if no charge is stored in the gate of the memory cell, the transistor 2 remains off, so that the read bit line RBit maintains the “H” level due to the precharge.
【０００４】したがって、ゲートに蓄積された電荷に応
じて、読出ビット線ＲＢｉｔのレベルが「Ｌ」レベルに
遷移し、あるいは、「Ｈ」レベルに維持されることとな
り、これにより、メモリーセルにおけるデータの記憶が
実現される。なお、以降では、説明の便宜上、ゲートに
電荷を蓄積させる場合を、メモリーセルにデータ「０」
を書き込む場合とする。このため、読出ビット線ＲＢｉ
ｔが「Ｌ」レベルに遷移する場合が、メモリーセルから
データ「０」を読み出す場合となる。Therefore, the level of the read bit line RBit changes to "L" level or is maintained at "H" level in accordance with the charge stored in the gate, and thereby the data in the memory cell is changed. Is realized. Hereinafter, for the sake of convenience of explanation, the case where charge is accumulated in the gate is referred to as data “0” in the memory cell.
Is written. Therefore, the read bit line RBi
When t transitions to the “L” level, data “0” is read from the memory cell.
【０００５】次に、メモリ−セルの別構成を図８（ｂ）
に示す。この図に示されるメモリーセルは、同図（ａ）
に示されたメモリーセルにおいて、書込ビット線ＷＢｉ
ｔおよび読出ビット線ＲＢｉｔをビット線Ｂｉｔとして
共用したものである。このため、同図（ａ）のメモリー
セルと比較すると、集積化した場合の基板（チップ）面
積を小さくできるという利点がある。Next, another configuration of the memory cell is shown in FIG.
Shown in The memory cell shown in FIG.
In the memory cell shown in FIG.
t and the read bit line RBit are shared as a bit line Bit. For this reason, there is an advantage that the substrate (chip) area when integrated can be reduced as compared with the memory cell of FIG.
【０００６】[0006]
【発明が解決しようとする課題】さて、ゲートに蓄積さ
れた電荷（データ）は、時間が経過するにつれてリーク
する。このため、電荷を継続的に保持するには、一定時
間毎に電荷を注入し直す動作が必要となる。なお、この
動作は、一般にリフレッシュと呼ばれる。ここで、従来
のリフレッシュについて説明すると、第１に、読出ビッ
ト線ＲＢｉｔあるいはビット線Ｂｉｔをプリチャージし
た後、第２に、読出ワード線ＲＷｒｄを「Ｈ」レベルに
して、読出ビット線ＲＢｉｔあるいはビット線Ｂｉｔに
おけるレベルの遷移を判定し、第３に、書込ワード線Ｗ
Ｗｒｄを「Ｈ」レベルにして、遷移後のレベルを反転し
たレベルの信号を、書込ビット線ＷＢｉｔあるいはビッ
ト線Ｂｉｔに供給する。例えば、図８（ａ）に示される
メモリーセルにあっては、図９に示されるように、読出
ビット線ＲＢｉｔのレベルをインバータ４で反転して書
込ビット線ＷＢｉｔに供給する構成とする。これによ
り、同じメモリーセルに電荷が再び書き込まれることに
なる。The charge (data) stored in the gate leaks as time passes. For this reason, an operation of re-injecting the charge at regular time intervals is required to continuously maintain the charge. This operation is generally called refresh. Here, the conventional refresh will be described. First, after the read bit line RBit or bit line Bit is precharged, and secondly, the read word line RWrd is set to the “H” level to read the read bit line RBit or bit. Third, the level transition on the line Bit is determined, and thirdly, the write word line W
Wrd is set to the “H” level, and a signal having a level inverted from the level after the transition is supplied to the write bit line WBit or the bit line Bit. For example, in the memory cell shown in FIG. 8A, as shown in FIG. 9, the level of the read bit line RBit is inverted by the inverter 4 and supplied to the write bit line WBit. As a result, the electric charge is written again in the same memory cell.
【０００７】このように、メモリーセルのデータをリフ
レッシュするには、読出ビット線のプリチャージと、デ
ータの読出と、データの再書込との少なくとも３段階が
必要である。ここで、読出ビット線のプリチャージは、
データの読出と同時に実行できないため、プリチャージ
するための特別な期間を設ける必要があり、メモリーセ
ルを効率使用するにあたって障害となっていた。特に、
この問題は、図８（ｂ）に示されるように、ビット線を
共用するメモリーセルにおいて顕著となる。As described above, refreshing the data in the memory cell requires at least three steps of precharging the read bit line, reading the data, and rewriting the data. Here, the precharge of the read bit line is
Since it cannot be performed simultaneously with data reading, it is necessary to provide a special period for precharging, which has been an obstacle to efficient use of memory cells. In particular,
This problem is remarkable in a memory cell sharing a bit line, as shown in FIG.
【０００８】本発明は、上記問題に鑑みてなされたもの
で、その目的とするところは、ランダムアクセスが可能
なメモリーセルにおいて、プリチャージするための特別
な期間をなくして、データの読出・書込（リフレッシ
ュ）を効率良く実行可能なメモリーセルの読出・書込回
路を提供することにある。SUMMARY OF THE INVENTION The present invention has been made in view of the above problems, and has as its object to eliminate the need for a special period for precharging a memory cell that can be randomly accessed, thereby enabling data reading / writing. It is an object of the present invention to provide a memory cell read / write circuit capable of efficiently executing a refresh (refresh).
【０００９】[0009]
【課題を解決するための手段】上記目的を達成するた
め、第１の発明にあっては、書き込み時には、ビット線
のレベルに対応して電荷を蓄積する一方、読み出し時に
は、蓄積した電荷に応じて前記ビット線のレベルを遷移
させるメモリーセルと、読み出し時に、前記ビット線
を、所定の電位である電位線に接続する接続手段と、読
み出し時に、前記ビット線のレベルが前記所定の電位か
ら遷移するか否かにより、前記メモリーセルに書き込ま
れたデータを読み出す読出手段と、書き込み時に、前記
ビット線のレベルを、前記読出手段によって読み出され
たデータ、あるいは、新たに書き込むべきデータに対応
するレベルに遷移させる書込手段とを具備することを特
徴としている。In order to achieve the above object, according to a first aspect of the present invention, at the time of writing, charges are stored in accordance with the level of a bit line, while at the time of reading, charges are stored in accordance with the stored charges. A memory cell for changing the level of the bit line, a connecting means for connecting the bit line to a potential line which is a predetermined potential at the time of reading, and a level of the bit line changing from the predetermined potential at the time of reading. Reading means for reading data written in the memory cell, and setting the level of the bit line at the time of writing to correspond to data read by the reading means or data to be newly written. Writing means for shifting to a level.
【００１０】また、第２の発明にあっては、書き込み時
には、書込ビット線のレベルに対応して電荷を蓄積する
一方、読み出し時には、蓄積した電荷に応じて読出ビッ
ト線のレベルを遷移させるメモリーセルと、読み出し時
に、前記読出ビット線を、所定の電位である電位線に接
続する接続手段と、読み出し時に、前記読出ビット線の
レベルが前記所定の電位から遷移するか否かにより、前
記メモリーセルに書き込まれたデータを読み出す読出手
段と、書き込み時に、前記書込ビット線のレベルを、前
記読出手段によって読み出されたデータ、あるいは、新
たに書き込むべきデータに対応するレベルに遷移させる
書込手段とを具備することを特徴としている。According to the second aspect of the present invention, at the time of writing, charges are stored in accordance with the level of the write bit line, while at the time of reading, the level of the read bit line is changed according to the stored charges. A memory cell, connection means for connecting the read bit line to a potential line which is a predetermined potential at the time of reading, and whether or not the level of the read bit line transitions from the predetermined potential at the time of reading. Reading means for reading data written in the memory cell; and writing means for changing the level of the write bit line to a level corresponding to data read by the reading means or data to be newly written at the time of writing. And a loading means.
【００１１】さらに、第３の発明にあっては、書き込み
時には、書込ビット線のレベルに対応して電荷を蓄積す
る一方、読み出し時には、蓄積した電荷に応じて読出ビ
ット線のレベルを遷移させるメモリーセルと、読み出し
時に、前記読出ビット線のレベルがそれ以前のレベルか
ら遷移するか否かにより、前記メモリーセルに書き込ま
れたデータを読み出す読出手段と、書き込み時に、前記
書込ビット線のレベルを、前記読出手段によって読み出
されたデータ、あるいは、新たに書き込むべきデータに
対応するレベルに遷移させる書込手段と、読み出し時
に、前記書込ビット線のレベルを、前記書込手段によっ
て遷移する以前のレベルにセットする書込準備手段、あ
るいは、書き込み時に、前記読出ビット線のレベルを、
前記メモリーセルによって遷移する以前のレベルにセッ
トする読出準備手段のうちの少なくとも一方の準備手段
とを具備することを特徴としている。Further, according to the third invention, at the time of writing, charges are stored in accordance with the level of the write bit line, while at the time of reading, the level of the read bit line is changed according to the stored charges. A memory cell; reading means for reading data written in the memory cell depending on whether or not the level of the read bit line transitions from an earlier level at the time of reading; and a level of the write bit line at the time of writing. Means for making a transition to a level corresponding to data read by the reading means or data to be newly written, and a level of the write bit line being changed by the writing means at the time of reading. Write preparation means for setting to the previous level, or the level of the read bit line during writing,
At least one of read-out preparation means for setting to a level before transition by the memory cell.
【００１２】くわえて、第４の本発明にあっては、書き
込み時には、書込ビット線のレベルに対応して電荷を蓄
積する一方、読み出し時には、蓄積した電荷に応じて読
出ビット線のレベルを遷移させるメモリーセルと、読み
出し時に、前記メモリーセルに書き込まれたデータを読
み出す読出手段と、書き込み時に、前記書込ビット線の
レベルを、前記読出手段によって読み出されたデータ、
あるいは、新たに書き込むべきデータに対応するレベル
に遷移させる書込手段と、書き込み以外の時に、前記書
込ビット線のレベルを、前記書込手段によって遷移する
以前のレベルにセットする書込準備手段とを具備するこ
とを特徴としている。In addition, according to the fourth aspect of the present invention, at the time of writing, the charge is stored in accordance with the level of the write bit line, while at the time of reading, the level of the read bit line is changed according to the stored charge. A memory cell to be transitioned, reading means for reading data written in the memory cell at the time of reading, and data read by the reading means at the time of writing, the level of the write bit line;
Alternatively, writing means for making a transition to a level corresponding to data to be newly written, and writing preparation means for setting the level of the write bit line to a level before the writing means makes a transition other than writing. Are provided.
【００１３】[0013]
【発明の実施の形態】以下、本発明による実施の形態に
ついて図面を参照する。Embodiments of the present invention will be described below with reference to the drawings.
【００１４】＜第１実施形態＞まず、本発明の第１実施
形態に係るメモリーセルのセンス・アンプ（書込・読出
回路）について説明する。図１は、その構成を示す回路
図である。この図に示すように、メモリーセルは、書込
時に用いるビット線と読出時に用いるビット線とをビッ
ト線Ｂｉｔとして共用したものである。また、このメモ
リーセルは、マトリックス状に多数配列されてセルアレ
イを形成し、同一列に位置するメモリーセルは同一のビ
ット線Ｂｉｔを共用し、また、同一行に位置するメモリ
ーセルは同一の読出ワード線ＲＷｒｄおよび書込ワード
線ＷＷｒｄをそれぞれ共用している。このようなマトリ
ックス状の配列において、ｉ行ｊ列に位置するメモリー
セルを一般的に(ｉ、ｊ)と表記するとともに、各ビット
線および各ワード線について特定する場合には、その末
尾に括弧を付与し、その中に対応する列あるいは行を記
すことにする。例えば、読出ワード線ＲＷｒｄ（ｉ）お
よび書込ワード線ＷＷｒｄ（ｉ）は、ｉ行に位置するメ
モリーセルによってそれぞれ共用されるものである。First Embodiment First, a sense amplifier (write / read circuit) of a memory cell according to a first embodiment of the present invention will be described. FIG. 1 is a circuit diagram showing the configuration. As shown in this figure, a memory cell shares a bit line used for writing and a bit line used for reading as a bit line Bit. A large number of the memory cells are arranged in a matrix to form a cell array. Memory cells located in the same column share the same bit line Bit, and memory cells located in the same row have the same read word. The line RWrd and the write word line WWrd are shared. In such a matrix arrangement, the memory cell located at the i-th row and the j-th column is generally expressed as (i, j), and when specifying each bit line and each word line, a parenthesis is added at the end. , And the corresponding column or row is described therein. For example, the read word line RWrd (i) and the write word line WWrd (i) are shared by the memory cells located in the i-th row.
【００１５】次に、センス・アンプ１０はセルアレイの
列毎に設けられ、それぞれ、列の中でアクティブとなっ
たいずれか一つのメモリーセルに対しデータを読み出
し、および、書き込みを行うものである。ここで、セン
ス・アンプ１０の構成について、ｊ列に対応するセンス
・アンプ１０ｊを例にとって説明する。まず、ｎチャネ
ルＭＯＳ型のトランジスタ１１は、そのソースがビット
線Ｂｉｔ（ｊ）に接続され、また、そのドレインが電源
電圧Ｖｄｄに接続されて、そのゲートには読出クロック
ＲＣＫが供給されている。したがって、トランジスタ１
１は、読出クロックＲＣＫにしたがってオンオフするよ
うになっている。ここで、トランジスタ１１におけるソ
ース−ドレイン間のオン抵抗は、メモリーセルのトラン
ジスタ２あるいは３のそれよりも２倍以上としてある。Next, the sense amplifier 10 is provided for each column of the cell array, and reads and writes data from or to any one of the memory cells activated in the column. Here, the configuration of the sense amplifier 10 will be described using the sense amplifier 10j corresponding to the j-th column as an example. First, the n-channel MOS transistor 11 has a source connected to the bit line Bit (j), a drain connected to the power supply voltage Vdd, and a gate supplied with the read clock RCK. Therefore, transistor 1
1 is turned on / off according to the read clock RCK. Here, the on-resistance between the source and the drain of the transistor 11 is twice or more that of the transistor 2 or 3 of the memory cell.
【００１６】インバータ１２は、ビット線Ｂｉｔ（ｊ）
のレベルを判定して、その反転結果を読出クロックＲＣ
Ｋにしたがって出力する。ここで、インバータ１２にお
ける反転のしきい値は、例えば、「Ｈ」レベルと「Ｌ」
レベルとの中間値たるＶｄｄ／２に設定される。また、
説明の便宜上、電源電圧Ｖｄｄの供給点をとし、イン
バータ１２の入力点をとする。そして、インバータ１
３1は、インバータ１２の反転結果を再度反転するもの
であり、この反転結果を読出データＤｏｕｔとして出力
する。一方、インバータ１３2は、読出クロックＲＣＫ
の反転クロックにしたがって、インバータ１３1の出
力、すなわち、読出データＤｏｕｔを反転するものであ
る。ここで、インバータ１３1および１３2は一方の出力
を他方の入力とする関係にあるため、両者によって、ラ
ッチ回路１３が形成され、これにより、インバータ１２
の出力を読出クロックＲＣＫの反転クロックにしたがっ
てラッチすることとなる。The inverter 12 is connected to the bit line Bit (j)
And the inverted result is read clock RC
Output according to K. Here, the inversion threshold value of the inverter 12 is, for example, “H” level and “L” level.
It is set to Vdd / 2, which is an intermediate value with the level. Also,
For convenience of explanation, a supply point of the power supply voltage Vdd is set as an input point of the inverter 12. And inverter 1
3 1 is to invert the inverted result of the inverter 12 again, and outputs the inverted result as read data Dout. On the other hand, the inverter 13 2 is read clock RCK
According inverted clock, the output of the inverter 13 1, i.e., is to reverse the read data Dout. Here, since the inverters 13 1 and 13 2 have a relationship that one output is used as the other input, a latch circuit 13 is formed by the two.
Is latched according to the inverted clock of the read clock RCK.
【００１７】セレクタ１４は、アンドゲート１４1、１
４2およびノアゲート１４3から構成され、このうち、ア
ンドゲート１４1は、ラッチ回路１３によりラッチされ
たインバータ１２の出力とライト・イネーブル信号ＷＥ
の反転信号との論理積を求め、また、アンドゲート１４
2は、新たな書込データＤｉｎの反転結果とライト・イ
ネーブル信号ＷＥとの論理積を求め、そして、ノアゲー
ト１４3は、アンドゲート１４1および１４2による両論
理積の反転論理和を求める。したがって、セレクタ１４
は、ライト・イネーブル信号ＷＥがアクティブとなって
書き込みが指示されている場合には、新たな書込データ
Ｄｉｎを出力する一方、ライト・イネーブル信号ＷＥが
非アクティブとなって書き込みが指示されていない場合
には、読出データＤｏｕｔを出力することとなる。そし
て、インバータ１５は、書込クロックＷＣＫにしたがっ
てセレクタ１４の出力を反転して、ビット線Ｂｉｔ
（ｊ）に供給するものである。The selector 14 comprises AND gates 14 1 , 1
4 is composed of 2 and NOR gate 14 3, of which the AND gate 14 1 is output and write enable signal WE of inverter 12 is latched by the latch circuit 13
Of the AND gate of the AND gate 14
2 obtains a logical product of the inverted result and write enable signal WE of new write data Din, and, NOR gate 14 3, by AND gates 14 1 and 14 2 obtains the inverted logical sum of both logical products. Therefore, selector 14
Outputs the new write data Din when the write enable signal WE becomes active and the writing is instructed, while the writing is not instructed because the write enable signal WE becomes inactive. In this case, the read data Dout is output. Then, the inverter 15 inverts the output of the selector 14 according to the write clock WCK, and
(J).
【００１８】次に、本実施形態に係るメモリーセルのセ
ンス・アンプの動作について、図２を参照して説明す
る。この図に示すように、読出サイクルＴRと書込サイ
クルＴWとが交互に実行される。なお、ここでは、ｉ行
に位置するメモリーセルが選択されたとして、まず、ｊ
列に位置するメモリーセル（ｉ、ｊ）の動作について説
明する。はじめに、読出サイクルＴRの開始時間Ｔ11に
おいては、読出クロックＲＣＫが立ち上がり、読出ワー
ド線ＲＷｒｄ（ｉ）が「Ｈ」レベルとなる。この際、読
出クロックＲＣＫが「Ｈ」レベルとなるので、トランジ
スタ１１がオンとなって、ビット線Ｂｉｔ（ｊ）は電源
電圧Ｖｄｄにプルアップされることとなる。Next, the operation of the sense amplifier of the memory cell according to this embodiment will be described with reference to FIG. As shown in this figure, a read cycle T R and a write cycle T W are executed alternately. Here, assuming that the memory cell located in the i-th row is selected, first, j
The operation of the memory cell (i, j) located in the column will be described. First, at the start time T 11 of the read cycle T R rises the read clock RCK, read word lines RWrd (i) becomes "H" level. At this time, since the read clock RCK is at the “H” level, the transistor 11 is turned on, and the bit line Bit (j) is pulled up to the power supply voltage Vdd.
【００１９】ここで、メモリーセル（ｉ、ｊ）のゲート
に電荷が蓄積されている場合、そのトランジスタ２およ
び３がオンとなるため、ビット線Ｂｉｔ（ｊ）は接地レ
ベルに引き込まれる。したがって、インバータ１２の入
力点のレベルは、点から点までの（トランジスタ
１１の抵抗を含む）抵抗と、点からビット線Ｂｉｔ
（ｊ）を経由してメモリーセル（ｉ、ｊ）の接地点ま
での（トランジスタ２および３の抵抗を含む）抵抗との
抵抗比によって定まるレベルまで下降する。トランジス
タ１１におけるソース−ドレイン間のオン抵抗は、メモ
リーセルのトランジスタ２あるいは３のそれよりも２倍
以上であるから、点におけるレベルは、Ｖｄｄ／２以
下となって、インバータ１２の反転しきい値を下回る。
よって、この場合、インバータ１２は、読出クロックＲ
ＣＫの立ち上がり時間Ｔ11において「Ｈ」レベル信号を
出力することになる。Here, when charges are stored in the gate of the memory cell (i, j), the transistors 2 and 3 are turned on, and the bit line Bit (j) is pulled to the ground level. Therefore, the level of the input point of the inverter 12 includes the resistance from point to point (including the resistance of the transistor 11) and the bit line Bit from the point.
The level falls to a level determined by a resistance ratio with the resistance (including the resistances of the transistors 2 and 3) to the ground point of the memory cell (i, j) via (j). Since the on-resistance between the source and the drain of the transistor 11 is more than twice that of the transistor 2 or 3 of the memory cell, the level at the point becomes Vdd / 2 or less, Below.
Therefore, in this case, the inverter 12 outputs the read clock R
Thereby outputting "H" level signal at the rising time T 11 of the CK.
【００２０】一方、メモリーセル（ｉ、ｊ）に電荷が蓄
積されていない場合、ビット線Ｂｉｔ（ｊ）は、接地レ
ベルに引き込まれず、プルアップ・レベルたる「Ｈ」レ
ベルを維持する。よって、この場合、インバータ１２
は、読出クロックＲＣＫの立ち上がり時間Ｔ11におい
て、「Ｌ」レベル信号を出力することになる。On the other hand, when no charge is stored in the memory cell (i, j), the bit line Bit (j) is not pulled to the ground level, and maintains the "H" level which is a pull-up level. Therefore, in this case, the inverter 12
Is the rising time T 11 of the read clock RCK, so that the output "L" level signal.
【００２１】いすれにしても、インバータ１２の反転結
果は、メモリーセルに蓄積された電荷に応じたものとな
る。ここで、電荷が蓄積された状態を「Ｌ」レベルとす
べく、インバータ１２の反転結果が、インバータ１３で
再度反転されて、読出データＤｏｕｔとして出力され
る。In any case, the inversion result of the inverter 12 depends on the electric charge stored in the memory cell. Here, the inverted result of the inverter 12 is again inverted by the inverter 13 to output the read data Dout in order to set the state in which the charges are accumulated to the “L” level.
【００２２】次に、書込サイクルＴWの開始時間Ｔ12に
おいては、書込クロックＷＣＫが立ち上がり、書込ワー
ド線ＷＷｒｄ（ｉ）が「Ｈ」レベルとなる。この際、読
出クロックＲＣＫが「Ｌ」レベルとなるので、トランジ
スタ１１がオフとなって、ビット線Ｂｉｔ（ｊ）は電源
電圧Ｖｄｄから解放される。このため、ビット線Ｂｉｔ
（ｊ）のレベルは、インバータ１５によって、その時点
におけるセレクタ１４の選択結果を反転したレベルにさ
れる。Next, the start time T 12 of the write cycle T W is rising write clock WCK, the write word line WWrd (i) becomes "H" level. At this time, since the read clock RCK is at the “L” level, the transistor 11 is turned off, and the bit line Bit (j) is released from the power supply voltage Vdd. Therefore, the bit line Bit
The level of (j) is set by the inverter 15 to a level obtained by inverting the selection result of the selector 14 at that time.
【００２３】この際、ライト・イネーブル信号ＷＥによ
って書き込みが指示されていれば、新たな書込データＤ
ｉｎがセレクタ１４によって選択出力されるので、ビッ
ト線Ｂｉｔ（ｊ）のレベルは、書込データＤｉｎを反転
したレベルとなる。したがって、書込データＤｉｎのレ
ベルが「Ｌ」であれば、メモリーセル（ｉ、ｊ）には電
荷が蓄積される一方、書込データＤｉｎのレベルが
「Ｈ」であれば、電荷が蓄積されない。よって、書込デ
ータＤｉｎのレベルに応じた電荷をメモリーセル（ｉ、
ｊ）に蓄積されることとなる。At this time, if writing is instructed by the write enable signal WE, new write data D
Since “in” is selected and output by the selector 14, the level of the bit line Bit (j) is a level obtained by inverting the write data Din. Therefore, when the level of the write data Din is “L”, charges are accumulated in the memory cell (i, j), whereas when the level of the write data Din is “H”, no charges are accumulated. . Therefore, charges corresponding to the level of the write data Din are transferred to the memory cells (i, i,
j).
【００２４】一方、ライト・イネーブル信号ＷＥによっ
て書き込みが指示されていなければ、読出データＤｏｕ
ｔがセレクタ１４によって選択出力されるので、ビット
線Ｂｉｔ（ｊ）のレベルは、読出データＤｏｕｔを反転
したレベルとなる。したがって、読出データＤｏｕｔの
レベルが「Ｌ」であれば、メモリーセル（ｉ、ｊ）には
電荷が蓄積される一方、読出データＤｏｕｔのレベルが
「Ｈ」であれば、電荷が蓄積されない。よって、メモリ
ーセル（ｉ、ｊ）には、読み出し前と同様な電荷が再蓄
積されることとなって、リフレッシュが完了することと
なる。On the other hand, if writing is not instructed by the write enable signal WE, the read data Dou
Since t is selectively output by the selector 14, the level of the bit line Bit (j) is a level obtained by inverting the read data Dout. Therefore, when the level of the read data Dout is “L”, charges are accumulated in the memory cell (i, j), whereas when the level of the read data Dout is “H”, no charges are accumulated. Therefore, the same charge as before the reading is re-stored in the memory cell (i, j), and the refresh is completed.
【００２５】さて、ｉ行に位置するメモリーセルのうち
ｊ列以外に位置するメモリーセル、例えばメモリーセル
（ｉ、ｊ＋１）についても、読出ワード線ＲＷｒｄ
（ｉ）および書込ワード線ＷＷｒｄ（ｉ）をそれぞれ共
用するため、時間Ｔ12およびＴ12において、メモリーセ
ル（ｉ、ｊ）と同じ動作が行われる。すなわち、読出→
ラッチ→再書込という一連の動作は、同一行に位置する
メモリーセルのすべてにおいて実行されることとなる。Now, among the memory cells located in the i-th row, the memory cells located in other than the j-th column, for example, the memory cell (i, j + 1) also have the read word line RWrd.
(I) and for sharing write word line WWrd a (i), respectively, at time T 12 and T 12, the memory cell (i, j) and the same operation is carried out. That is, read →
A series of operations from latch to rewrite is executed in all the memory cells located on the same row.
【００２６】したがって、第１実施形態によれば、ビッ
ト線Ｂｉｔのレベルが、プルアップ・レベルから抵抗比
で定まるレベルへと遷移するか否かにより、メモリーセ
ルに書き込まれたデータを読み出すので、読み出し前に
ビット線Ｂｉｔをプリチャージする必要がないし、さら
に、読出サイクルＴRと書込サイクルＴWとを、間髪を入
れずに交互にすることも可能となる。Therefore, according to the first embodiment, the data written in the memory cell is read depending on whether or not the level of the bit line Bit changes from the pull-up level to a level determined by the resistance ratio. It is not necessary to precharge the bit line Bit before reading, and the reading cycle T R and the writing cycle T W can be alternated without a break.
【００２７】なお、上記第１実施形態にあっては、トラ
ンジスタ１１におけるソース−ドレイン間のオン抵抗
は、メモリーセルのトランジスタ２あるいは３のそれよ
りも２倍以上とし、かつ、インバータ１２のしきい値を
Ｖｄｄ／２として、メモリーセルに蓄積された電荷量に
応じてインバータ１２の出力を取り出していたが、本発
明はこれに限られない。例えば、トランジスタ１１にお
けるソース−ドレイン間のオン抵抗に応じてインバータ
１２のしきい値を設定したり、電源電圧Ｖｄｄの供給点
から入力点までの間にポリシリコン等により適切な
抵抗分を形成することとしても良い。また、ビット線Ｂ
ｉｔを、トランジスタ１１によって電源電圧Ｖｄｄに接
続することとしたが、本発明はこれに限られず、ある一
定電圧を有する電位線に接続させるとともに、その一定
電圧を抵抗比に応じて分圧させて、これよりビット線Ｂ
ｉｔのレベル遷移させる構成としても良い。In the first embodiment, the on-resistance between the source and the drain of the transistor 11 is at least twice as large as that of the transistor 2 or 3 of the memory cell, and the threshold of the inverter 12 is larger. Although the value is set to Vdd / 2, the output of the inverter 12 is extracted according to the amount of charge stored in the memory cell, but the present invention is not limited to this. For example, the threshold value of the inverter 12 is set according to the on-resistance between the source and the drain of the transistor 11, or an appropriate resistance is formed from polysilicon or the like between the supply point of the power supply voltage Vdd and the input point. It is good. In addition, bit line B
It is determined that it is connected to the power supply voltage Vdd by the transistor 11, but the present invention is not limited to this, and it is connected to a potential line having a certain voltage, and the certain voltage is divided according to the resistance ratio. , Bit line B
It may be configured such that the level transition of it is performed.
【００２８】＜第２実施形態＞さて、上述した第１実施
形態におけるメモリーセルは、１本のビット線Ｂｉｔと
して共用したものであったが、ビット線Ｂｉｔを書込時
に用いる書込ビット線ＷＢｉｔと読出時に用いる読出ビ
ット線ＲＢｉｔとに分けたメモリーセルに適用すること
も可能である。図３に、このようなメモリーセルに適用
したセンス・アンプ１０の構成を示す。この図に示すよ
うに、ビット線は共用されないため、メモリーセルの読
出ビット線ＲＢｉｔは、トランジスタ１１のソースおよ
びインバータ１２に接続される。この第２実施形態にお
いても、メモリーセルに電荷が蓄積された場合に、イン
バータ１２の入力点のレベルは、電源電圧Ｖｄｄの供
給点から入力点までの（トランジスタ１１の抵抗を
含む）抵抗と、入力点から読出ビット線ＲＢｉｔ
（ｊ）を経由してメモリーセルの接地点までの（トラ
ンジスタ２および３の抵抗を含む）抵抗との抵抗比によ
って定まるレベルまで下降する点は、第１実施形態と同
様である。<Second Embodiment> Although the memory cell in the first embodiment is shared as one bit line Bit, the write bit line WBit used for writing the bit line Bit is used. It is also possible to apply the present invention to a memory cell which is divided into a read bit line RBit used at the time of reading. FIG. 3 shows a configuration of the sense amplifier 10 applied to such a memory cell. As shown in this figure, since the bit line is not shared, the read bit line RBit of the memory cell is connected to the source of the transistor 11 and the inverter 12. Also in the second embodiment, when electric charge is accumulated in the memory cell, the level of the input point of the inverter 12 is the resistance from the supply point of the power supply voltage Vdd to the input point (including the resistance of the transistor 11), and Read bit line RBit from input point
As in the first embodiment, the voltage drops to a level determined by a resistance ratio with the resistance (including the resistances of the transistors 2 and 3) to the ground point of the memory cell via (j).
【００２９】＜第３実施形態＞次に、本発明の第３実施
形態に係るメモリーセルのセンス・アンプについて説明
する。図４は、その構成を示す回路図である。この図に
示すように、本実施形態に係るメモリーセルのセンス・
アンプは、図３に示した第２実施形態に係るトランジス
タ１１を、クロックＲＰＣにしたがってオンオフするト
ランジスタ３１に置き換え、クロックＷＰＣにしたがっ
てオンオフするトランジスタ３２を書込ビット線ＷＢｉ
ｔに接続した点にある。<Third Embodiment> Next, a sense amplifier of a memory cell according to a third embodiment of the present invention will be described. FIG. 4 is a circuit diagram showing the configuration. As shown in this figure, the sense cell of the memory cell according to the present embodiment is
The amplifier replaces the transistor 11 according to the second embodiment shown in FIG. 3 with a transistor 31 that turns on and off according to a clock RPC, and replaces a transistor 32 that turns on and off according to a clock WPC with a write bit line WBi.
at the point connected to t.
【００３０】次に、本実施形態に係るメモリーセルのセ
ンス・アンプの動作について説明する。なお、ここで
は、ｉ行に位置するメモリーセルが選択されたとして、
まず、ｊ列に位置するメモリーセル（ｉ、ｊ）の動作に
ついて説明する。はじめに、読出サイクルＴRの時間Ｔ
31の以前においては、クロックＲＰＣが「Ｈ」レベルと
なっている。このため、トランジスタ３１はオンとなっ
て、読出ビット線ＲＢｉｔ（ｊ）がプリチャージされる
こととなる。Next, the operation of the sense amplifier of the memory cell according to this embodiment will be described. Here, assuming that the memory cell located in the i-th row is selected,
First, the operation of the memory cell (i, j) located in column j will be described. First, the time T of the read cycle T R
Before 31 , the clock RPC is at the “H” level. Therefore, the transistor 31 is turned on, and the read bit line RBit (j) is precharged.
【００３１】次に、読出サイクルＴRの開始時間Ｔ31に
おいて、読出ワード線ＲＷｒｄ（ｉ）が「Ｈ」レベルと
なって、クロックＷＰＣが「Ｈ」レベルとなる。このた
め、トランジスタ３２はオンとなって、書込ビット線Ｗ
Ｂｉｔ（ｊ）がプリチャージされることとなる。一方、
読出ビット線ＲＢｉｔ（ｊ）のレベルは、メモリーセル
（ｉ、ｊ）に電荷が蓄積されているか否かにより遷移す
る。すなわち、読出ビット線ＲＢｉｔ（ｊ）のレベル
は、電荷が蓄積されていれば、接地レベルへの引き込み
によってプリチャージ・レベルたる「Ｈ」レベルから
「Ｌ」レベルに遷移する一方、電荷が蓄積されていなけ
れば、プリチャージ・レベルたる「Ｈ」レベルを維持す
る。したがって、読出クロックＲＣＫの立ち上がり時間
Ｔ31において、インバータ１２の反転出力は、メモリー
セルに電荷が蓄積されていれば「Ｈ」レベルとなり、蓄
積されていなければ「Ｌ」レベルとなる。そして、イン
バータ１２の反転結果は、インバータ１３で再度反転さ
れて、読出データＤｏｕｔとして出力される。Next, the start time T 31 of the read cycle T R, the read word line RWrd (i) becomes "H" level, the clock WPC becomes "H" level. Therefore, the transistor 32 is turned on, and the write bit line W
Bit (j) will be precharged. on the other hand,
The level of the read bit line RBit (j) changes depending on whether or not charges are stored in the memory cell (i, j). That is, the level of the read bit line RBit (j) changes from the precharge level “H” level to the “L” level by pulling in to the ground level if the charge is accumulated, while the charge is accumulated. If not, the "H" level, which is the precharge level, is maintained. Thus, the rising time T 31 of the read clock RCK, the inverted output of the inverter 12, if the charge in the memory cell if stored becomes "H" level, if it is not accumulated becomes "L" level. Then, the inversion result of the inverter 12 is inverted again by the inverter 13 and output as read data Dout.
【００３２】次に、書込サイクルＴWの開始時間Ｔ32に
おいて、書込ワード線ＷＷｒｄ（ｉ）が「Ｈ」レベルと
なって、クロックＲＰＣが「Ｈ」レベルとなる。このた
め、トランジスタ３１はオンとなって、読出ビット線Ｒ
Ｂｉｔ（ｊ）がプリチャージされることとなる。そし
て、インバータ１５は、書込クロックＷＣＫの立ち上が
り時間Ｔ32において、書込ビット線Ｂｉｔ（ｊ）のレベ
ルを、その時点におけるセレクタ１４の選択結果を反転
したレベルにする。Next, the start time T 32 of the write cycle T W, the write word line WWrd (i) becomes "H" level, the clock RPC becomes "H" level. Therefore, the transistor 31 is turned on, and the read bit line R
Bit (j) will be precharged. Then, inverter 15, the rising time T 32 of the write clock WCK, the level of the write bit line Bit (j), to the level obtained by inverting the selection result of the selector 14 at that time.
【００３３】この際、書込ビット線ＷＢｉｔ（ｊ）のレ
ベルは、ライト・イネーブル信号ＷＥによって書き込み
が指示されていれば、書込データＤｉｎを反転したレベ
ルとなる一方、書き込みが指示されていなければ、読出
データＤｏｕｔを反転したレベルとなって、プリチャー
ジレベルたる「Ｈ」レベルから遷移し、あるいは、プリ
チャージレベルたる「Ｈ」レベルを維持することとな
る。ここで、書込ビット線ＷＢｉｔ（ｊ）のレベルが、
プリチャージレベルたる「Ｈ」レベルから「Ｌ」レベル
に遷移するのは、インバータ１５による接地レベルへの
引き込みによって行われる。At this time, the level of the write bit line WBit (j) becomes the inverted level of the write data Din if the write is instructed by the write enable signal WE, but the write is not instructed. For example, the read data Dout becomes an inverted level, and transitions from the precharge level “H” level, or maintains the precharge level “H” level. Here, the level of the write bit line WBit (j) is
The transition from the “H” level, which is the precharge level, to the “L” level is performed by pulling the inverter 15 to the ground level.
【００３４】したがって、書込データＤｉｎあるいは読
出データＤｏｕｔのレベルが「Ｌ」であれば、メモリー
セル（ｉ、ｊ）には電荷が蓄積される一方、書込データ
Ｄｉｎあるいは読出データＤｏｕｔのレベルが「Ｈ」レ
ベルであれば、電荷が蓄積されない。よって、書込デー
タＤｉｎあるいは読出データＤｏｕｔのレベルに応じた
電荷がメモリーセル（ｉ、ｊ）に新規蓄積あるいは再蓄
積されることとなる。Therefore, if the level of write data Din or read data Dout is "L", charges are accumulated in memory cell (i, j), while the level of write data Din or read data Dout is low. At the “H” level, no charge is accumulated. Therefore, a charge corresponding to the level of the write data Din or the read data Dout is newly stored or re-stored in the memory cell (i, j).
【００３５】さて、ｉ行に位置するメモリーセルのうち
ｊ列以外に位置するメモリーセルについても、読出ワー
ド線ＲＷｒｄ（ｉ）および書込ワード線ＷＷｒｄ（ｉ）
をそれぞれ共用するため、時間Ｔ31〜Ｔ34においては、
メモリーセル（ｉ、ｊ）と同じ動作が行われる。すなわ
ち、読出→ラッチ→再書込という一連の動作は、同一行
に位置するメモリーセルのすべてにおいて実行されるこ
ととなる。Now, of the memory cells located in the i-th row other than the j-th column, the read word line RWrd (i) and the write word line WWrd (i)
For sharing each at time T 31 through T 34 are
The same operation as that of the memory cell (i, j) is performed. That is, a series of operations of reading, latching, and rewriting are executed in all the memory cells located on the same row.
【００３６】このような第３実施形態によれば、読出サ
イクルＴRにおいては書込ビット線ＷＢｉｔをプリチャ
ージし、書込サイクルＴWにおいては読出ビット線ＲＢ
ｉｔをプリチャージするので、読出サイクルと書込サイ
クルとを間髪を入れず交互に実行することが可能とな
る。According to the third embodiment, in the read cycle T R , the write bit line WBit is precharged, and in the write cycle T W , the read bit line RB is precharged.
Since it is precharged, the read cycle and the write cycle can be executed alternately without a break.
【００３７】＜第４実施形態＞次に、本発明の第４実施
形態に係るメモリーセルのセンス・アンプについて説明
する。上述した第２および第３実施形態において、リフ
レッシュは、読出クロックＲＣＫのタイミングにて読出
ビット線ＲＢｉｔから読み出したデータを反転させると
ともに、この反転データを、書込クロックＷＣＫのタイ
ミングにて書込ビット線ＷＢｉｔに供給する構成によっ
て行われていた。しかしながら、このような構成では、
メモリーセルにおいて、トランジスタ２のゲートに蓄積
された電荷がトランジスタ１のサブスレッショルド電流
によって書込ビット線ＷＢｉｔにリークするため、デー
タの保持期間が短くなることが考えられる。そこで、本
実施形態にあっては、トランジスタ３２の動作を規定す
るクロックＷＰＣを調節して、書込以外の期間において
は、書込ビット線ＷＢｉｔをプリチャージすることとし
た。<Fourth Embodiment> Next, a sense amplifier of a memory cell according to a fourth embodiment of the present invention will be described. In the above-described second and third embodiments, the refresh inverts the data read from the read bit line RBit at the timing of the read clock RCK, and writes the inverted data at the timing of the write clock WCK. This has been done by the configuration for supplying to the line WBit. However, in such a configuration,
In the memory cell, the charge stored in the gate of the transistor 2 leaks to the write bit line WBit due to the subthreshold current of the transistor 1, so that the data retention period may be shortened. Therefore, in the present embodiment, the clock WPC that defines the operation of the transistor 32 is adjusted, and the write bit line WBit is precharged during a period other than writing.
【００３８】その構成については、図６に示される通り
であり、実質的に、図４に示される第３実施形態と同様
である。ただし、クロックＷＰＣのタイミングは、上述
のように調節されている点で相違する。なお、図におけ
るセレクタ２４は、ライト・イネーブル信号ＷＥにした
がって、新たなデータの書込、あるいは、データのリフ
レッシュを選択するものであって、図３あるいは図４の
セレクタ１４と同じ役割を果たすものである。The configuration is as shown in FIG. 6, and is substantially the same as the third embodiment shown in FIG. However, the timing of the clock WPC is different in that the timing is adjusted as described above. The selector 24 in the figure selects writing of new data or refreshing of data in accordance with the write enable signal WE, and plays the same role as the selector 14 of FIG. 3 or FIG. It is.
【００３９】次に、本実施形態に係るメモリーセルのセ
ンス・アンプの動作について説明する。本実施形態にあ
っては、第２および第３実施形態のように、読出クロッ
クＲＣＫおよび書込クロックＷＣＫが用いられるが、本
実施形態におけるクロックＷＰＣおよび書込クロックＷ
Ｗｒｄは、クロックＲＣＫの立ち下がり直後からごく短
い期間において、それぞれ「Ｌ」および「Ｈ」となるよ
うに調節されたものが用いられる。Next, the operation of the sense amplifier of the memory cell according to the present embodiment will be described. In the present embodiment, the read clock RCK and the write clock WCK are used as in the second and third embodiments, but the clock WPC and the write clock W in the present embodiment are used.
Wrd is adjusted so that it becomes “L” and “H” in a very short period immediately after the fall of the clock RCK.
【００４０】説明の便宜上、まず、メモリーセル（ｉ、
ｊ）において記憶されたデータの「０」をリフレッシュ
する場合の動作について、図７（ａ）を参照して説明す
る。はじめに、読出サイクルの開始時間Ｔ41以前の期間
において、クロックＲＰＣが「Ｈ」レベルとなるため、
トランジスタ３１がオンとなり、読出ビット線ＲＢｉｔ
（ｊ）がプリチャージされる。次に、読出サイクルの開
始時間Ｔ41において、読出ワード線ＲＷｒｄ（ｉ）が選
択されて「Ｈ」レベルとなり、また、クロックＲＰＣが
「Ｌ」レベルとなる。ここで、メモリーセル（ｉ、ｊ）
のゲートにはデータとして「０」が記憶されているか
ら、すなわち、電荷が蓄積されているから、トランジス
タ２、３がオンとなる結果、ＲＢｉｔ（ｊ）は、プリチ
ャージレベルから接地レベルに遷移する。一方、クロッ
クＷＰＣは、少なくとも読出サイクルの期間では「Ｈ」
レベルであるから、トランジスタ３２がオンとなって、
書込ビット線ＷＢｉｔ（ｊ）がプリチャージされること
となる。For convenience of explanation, first, a memory cell (i,
The operation for refreshing “0” of the data stored in j) will be described with reference to FIG. First, at the start time T 41 prior time period of the read cycle, the clock RPC becomes "H" level,
The transistor 31 is turned on, and the read bit line RBit
(J) is precharged. Then, the start time T 41 of the read cycle, the read word line RWrd (i) is selected becomes "H" level and the clock RPC becomes "L" level. Here, the memory cell (i, j)
Since the data "0" is stored in the gate of the memory cell, that is, the charge is stored, the transistors 2 and 3 are turned on, and as a result, the RBit (j) transitions from the precharge level to the ground level. I do. On the other hand, clock WPC is at “H” at least during a read cycle.
Level, so the transistor 32 is turned on,
The write bit line WBit (j) will be precharged.
【００４１】さらに、時間が経過して、書込サイクルの
開始時間（読出サイクルの終了時間）Ｔ42に至ると、書
込クロックＷＣＫが立ち上がるとともに、書込ワード線
ＷＷｒｄ（ｉ）が選択されて「Ｈ」レベルとなり、クロ
ックＷＰＣが「Ｌ」レベルとなる。したがって、クロッ
クドインバータ１５によって読出レベルたる接地レベル
が反転するので、書込ビット線ＷＢｉｔ（ｊ）は、プリ
チャージレベルたる「Ｈ」レベルを維持する。また、ト
ランジスタ１がオンとなるため、トランジスタ２のゲー
トに電荷が再び蓄積されることとになる。なお、この
際、書込ビット線ＷＢｉｔ（ｉ）がプリチャージレベル
から図示のようにわずかに高くなる理由は、厳密に言え
ば、プリチャージレベルが電源電圧Ｖｄｄよりもトラン
ジスタ３２のオン抵抗による電圧降下分だけ低く、これ
がクロックドインバータ１５の出力レベルによって持ち
上がるように見えるためである。その後、時間Ｔ43に至
ると、書込ワード線ＷＷｒｄ（ｉ）が「Ｌ」レベルとな
り、クロックＷＰＣが「Ｈ」レベルとなって、データの
「０」についてのリフレッシュが完了する。[0041] Further, over time, it reaches the (end time of the read cycle) T 42 start time of the write cycle, together with the write clock WCK rises, and write word line WWrd (i) is selected It goes to "H" level, and clock WPC goes to "L" level. Therefore, ground level as a read level is inverted by clocked inverter 15, and write bit line WBit (j) maintains "H" level as a precharge level. Further, since the transistor 1 is turned on, electric charge is accumulated again in the gate of the transistor 2. At this time, the reason why the write bit line WBit (i) slightly rises from the precharge level as shown in the drawing is that, strictly speaking, the precharge level is higher than the power supply voltage Vdd by the voltage due to the on-resistance of the transistor 32 The reason for this is that it appears to be lifted by the output level of the clocked inverter 15. Thereafter, when reaching the time T 43, the write word line WWrd (i) becomes "L" level, the clock WPC becomes "H" level, the refresh of the "0" data is completed.
【００４２】次に、同じメモリーセル（ｉ、ｊ）におい
て記憶されたデータの「１」をリフレッシュする場合の
動作について、図７（ｂ）を参照して説明する。はじめ
に、読出サイクルの開始時間Ｔ41以前の期間において、
読出ビット線ＲＢｉｔがプリチャージされる。そして、
読出サイクルの開始時間Ｔ41において、読出ワード線Ｒ
Ｗｒｄ（ｉ）が選択されて「Ｈ」レベルとなり、また、
クロックＲＰＣが「Ｌ」レベルとなる。ここで、メモリ
ーセル（ｉ、ｊ）のゲートにはデータとして「１」が記
憶されているから、すなわち、ゲートには電荷が蓄積さ
れていないから、トランジスタ２がオフとなる結果、読
出ビット線ＲＢｉｔ（ｊ）は、プリチャージレベルのま
まとなる。一方、書込ビット線ＷＢｉｔ（ｊ）がプリチ
ャージされた後、さらに、時間が経過して、書込サイク
ルの開始時間（読出サイクルの終了時間）Ｔ42に至る
と、クロックドインバータ１５によって読出レベルが反
転するため、書込ビット線ＷＢｉｔ（ｊ）は、プリチャ
ージレベルから「Ｌ」レベルに遷移する。このため、ト
ランジスタ１がオンとなるにもかかわらず、トランジス
タ２のゲートには電荷が蓄積されない。その後、時間Ｔ
43に至ると、書込ワード線ＷＷｒｄが「Ｌ」レベルとな
り、クロックＷＰＣが「Ｈ」レベルとなって、データの
「１」についてのリフレッシュが完了する。Next, an operation for refreshing "1" of data stored in the same memory cell (i, j) will be described with reference to FIG. First, at the start time T 41 the previous period of the read cycle,
The read bit line RBit is precharged. And
In the start time T 41 of the read cycle, the read word line R
Wrd (i) is selected and becomes “H” level.
Clock RPC attains "L" level. Here, since "1" is stored as data in the gate of the memory cell (i, j), that is, no charge is stored in the gate, the transistor 2 is turned off. RBit (j) remains at the precharge level. Meanwhile, after the write bit line wbit (j) is precharged, further over time, (the end time of the read cycle) start time of write cycle reaches the T 42, read by the clocked inverter 15 Since the level is inverted, the write bit line WBit (j) changes from the precharge level to the “L” level. Therefore, no charge is accumulated in the gate of the transistor 2 even though the transistor 1 is turned on. Then, time T
At 43 , the write word line WWrd goes low and the clock WPC goes high, completing the refresh for data "1".
【００４３】ここで、メモリーセル（ｉ、ｊ）で「０」
あるいは「１」のいずれかのデータについてリフレッシ
ュが行われている場合に、同じｊ列にあってｉ行以外の
メモリーセル、すなわち、選択にかからないメモリーセ
ルについて検討してみると、共用している書込ビット線
ＷＢｉｔ（ｊ）が「Ｌ」レベルとなる期間は、選択に係
るメモリーセル（ｉ、ｊ）にデータの「１」を書き込む
場合であって、そのうちの時間Ｔ42から時間Ｔ43までで
あり、それ以外の期間においては、すべて「Ｈ」レベル
を維持している。このため、選択にかからないメモリー
セルにとってみれば、書込ビット線ＷＢｉｔ（ｊ）が
「Ｌ」レベルとなる期間が、より短くなるため、当該メ
モリーセルのゲートに蓄積された電荷が、当該トランジ
スタ１のサブスレッショルド電流によって書込ビット線
ＷＢｉｔ（ｊ）にリークしにくくなる。このことは、他
の列におけるメモリーセルにあっても同様である。すな
わち、この第４実施形態にあっては、第３実施形態と比
較すると、書き込みのための期間、すなわち、時間Ｔ42
から時間Ｔ43までの期間を意図的に短くしているため、
メモリーセルのゲートに蓄積された電荷が書込ビット線
にリークしにくくなっているのであるしたがって、本実
施形態によれば、トランジスタ２のゲート部分における
電荷のリークによりデータの保持期間が短くなるという
欠点を、クロックＣＫのサイクルが長い場合であって
も、有効に解消することが可能となる。Here, "0" is set in the memory cell (i, j).
Alternatively, when any one of the data “1” is refreshed, memory cells other than the i-th row in the same j column, that is, memory cells that cannot be selected, are shared. The period in which the write bit line WBit (j) is at the “L” level is a case where data “1” is written in the selected memory cell (i, j), and the time T 42 to the time T 43 of the time. In all other periods, the "H" level is maintained. For a memory cell that cannot be selected, the period during which the write bit line WBit (j) is at the “L” level is shorter, and the charge accumulated in the gate of the memory cell is reduced by the transistor 1 Leaks into the write bit line WBit (j) due to the subthreshold current. This applies to memory cells in other columns. That is, in the fourth embodiment, as compared with the third embodiment, the period for writing, that is, the time T 42
Due to the intentionally shortened time to time T 43 from
The electric charge accumulated in the gate of the memory cell is less likely to leak to the write bit line. Therefore, according to the present embodiment, the data retention period is shortened due to the electric charge leak in the gate portion of the transistor 2. The disadvantage can be effectively solved even when the cycle of the clock CK is long.
【００４４】なお、上述した第１〜第４実施形態におい
ては、メモリーセルをｎチャネルＭＯＳトランジスタで
構成したが、本発明は、これに限られず、ｐチャネルＭ
ＯＳトランジスタで構成しても良い。In the first to fourth embodiments described above, the memory cell is constituted by an n-channel MOS transistor. However, the present invention is not limited to this.
An OS transistor may be used.
【００４５】[0045]
【発明の効果】以上説明したように本発明によれば、ラ
ンダムアクセスが可能なメモリーセルにおいて、プリチ
ャージするための特別な期間をなくして、データの読出
・書込（リフレッシュ）を効率良く実行することが可能
となる。As described above, according to the present invention, in a memory cell which can be randomly accessed, data read / write (refresh) can be efficiently performed without a special period for precharging. It is possible to do.
【図１】 本発明の第１実施形態に係るメモリーセルの
センス・アンプの構成を示す回路図である。FIG. 1 is a circuit diagram illustrating a configuration of a sense amplifier of a memory cell according to a first embodiment of the present invention.
【図２】 同実施形態の動作を説明するためのタイミン
グチャートである。FIG. 2 is a timing chart for explaining the operation of the embodiment.
【図３】 本発明の第２実施形態に係るメモリーセルの
センス・アンプの構成を示す回路図である。FIG. 3 is a circuit diagram showing a configuration of a sense amplifier of a memory cell according to a second embodiment of the present invention.
【図４】 本発明の第３実施形態に係るメモリーセルの
センス・アンプの構成を示す回路図である。FIG. 4 is a circuit diagram showing a configuration of a sense amplifier of a memory cell according to a third embodiment of the present invention.
【図５】 同実施形態の動作を説明するためのタイミン
グチャートである。FIG. 5 is a timing chart for explaining the operation of the embodiment.
【図６】 本発明の第４実施形態に係るメモリーセルの
センス・アンプの構成を示す回路図である。FIG. 6 is a circuit diagram showing a configuration of a sense amplifier of a memory cell according to a fourth embodiment of the present invention.
【図７】 （ａ）および（ｂ）は、それぞれ同実施形態
の動作を説明するためのタイミングチャートである。FIGS. 7A and 7B are timing charts for explaining the operation of the same embodiment, respectively.
【図８】 （ａ）および（ｂ）は、それぞれ本発明に適
用されるメモリーセルの構成を示す回路図である。FIGS. 8A and 8B are circuit diagrams each showing a configuration of a memory cell applied to the present invention.
【図９】 従来のリフレッシュ回路の構成を示す回路図
である。FIG. 9 is a circuit diagram showing a configuration of a conventional refresh circuit.
１０……センス・アンプ（読出・書込回路）、 １２……インバータ（読出手段）、 １５……インバータ（書込手段）、 ３１……トランジスタ（読出準備手段）、 ３２……トランジスタ（書込準備手段）、 ＲＷｒｄ……読出ワード線、 ＷＷｒｄ……書込ワード線、 ＲＢｉｔ……読出ビット線、 ＷＢｉｔ……書込ビット線 10 sense amplifier (read / write circuit), 12 inverter (read means), 15 inverter (write means), 31 transistor (read preparation means), 32 transistor (write) Preparation means), RWrd ... read word line, WWrd ... write word line, RBit ... read bit line, WBit ... write bit line
Claims (6)
応して電荷を蓄積する一方、読み出し時には、蓄積した
電荷に応じて前記ビット線のレベルを遷移させるメモリ
ーセルと、 読み出し時に、前記ビット線を、所定の電位である電位
線に接続する接続手段と、 読み出し時に、前記ビット線のレベルが前記所定の電位
から遷移するか否かにより、前記メモリーセルに書き込
まれたデータを読み出す読出手段と、 書き込み時に、前記ビット線のレベルを、前記読出手段
によって読み出されたデータ、あるいは、新たに書き込
むべきデータに対応するレベルに遷移させる書込手段と
を具備することを特徴とするメモリーセルの読出・書込
回路。1. A memory cell for storing a charge corresponding to the level of a bit line during writing, and a memory cell for changing the level of the bit line according to the stored charge during reading. Connecting means for connecting to a potential line having a predetermined potential; reading means for reading data written in the memory cell depending on whether or not the level of the bit line transitions from the predetermined potential at the time of reading; Writing means for changing the level of the bit line to a level corresponding to data read by the reading means or data to be newly written at the time of writing;・ Write circuit.
多数配置されるとともに、 同一列に配置されたメモリーセルは、前記ビット線を共
用し、 同一行に配置されたメモリーセルに対して、読み出しあ
るいは書き込みがそれぞれ一括してなされることを特徴
とする請求項１記載のメモリーセルの読出・書込回路。2. The memory cells are arranged in a large number in a matrix, and memory cells arranged in the same column share the bit line and read or read from memory cells arranged in the same row. 2. The memory cell read / write circuit according to claim 1, wherein writing is performed collectively.
に対応して電荷を蓄積する一方、読み出し時には、蓄積
した電荷に応じて読出ビット線のレベルを遷移させるメ
モリーセルと、 読み出し時に、前記読出ビット線を、所定の電位である
電位線に接続する接続手段と、 読み出し時に、前記読出ビット線のレベルが前記所定の
電位から遷移するか否かにより、前記メモリーセルに書
き込まれたデータを読み出す読出手段と、 書き込み時に、前記書込ビット線のレベルを、前記読出
手段によって読み出されたデータ、あるいは、新たに書
き込むべきデータに対応するレベルに遷移させる書込手
段とを具備することを特徴とするメモリーセルの読出・
書込回路。3. A memory cell for accumulating electric charge corresponding to the level of a write bit line during writing, and changing the level of a read bit line according to the accumulated electric charge during reading; Connecting means for connecting a bit line to a potential line having a predetermined potential; and reading data written in the memory cell depending on whether or not the level of the read bit line changes from the predetermined potential at the time of reading. Read means; and write means for changing the level of the write bit line to a level corresponding to data read by the read means or data to be newly written at the time of writing. Read memory cell
Write circuit.
に対応して電荷を蓄積する一方、読み出し時には、蓄積
した電荷に応じて読出ビット線のレベルを遷移させるメ
モリーセルと、 読み出し時に、前記読出ビット線のレベルがそれ以前の
レベルから遷移するか否かにより、前記メモリーセルに
書き込まれたデータを読み出す読出手段と、 書き込み時に、前記書込ビット線のレベルを、前記読出
手段によって読み出されたデータ、あるいは、新たに書
き込むべきデータに対応するレベルに遷移させる書込手
段と、 読み出し時に、前記書込ビット線のレベルを、前記書込
手段によって遷移する以前のレベルにセットする書込準
備手段、あるいは、書き込み時に、前記読出ビット線の
レベルを、前記メモリーセルによって遷移する以前のレ
ベルにセットする読出準備手段のうちの少なくとも一方
の準備手段とを具備することを特徴とするメモリーセル
の読出・書込回路。4. A memory cell for storing electric charge corresponding to the level of a write bit line at the time of writing, and changing the level of the read bit line according to the stored electric charge at the time of reading. Reading means for reading data written in the memory cell depending on whether or not the level of the bit line transitions from the previous level; and at the time of writing, the level of the write bit line is read by the reading means. Writing means for shifting to a level corresponding to data which has been written or data to be newly written, and a write preparation for setting the level of the write bit line to a level before the writing means makes a transition at the time of reading. Means, or, at the time of writing, the level of the read bit line is changed to a level before transition by the memory cell. A read / write circuit for a memory cell, comprising: at least one of read preparation means for setting.
に対応して電荷を蓄積する一方、読み出し時には、蓄積
した電荷に応じて読出ビット線のレベルを遷移させるメ
モリーセルと、 読み出し時に、前記メモリーセルに書き込まれたデータ
を読み出す読出手段と、 書き込み時に、前記書込ビット線のレベルを、前記読出
手段によって読み出されたデータ、あるいは、新たに書
き込むべきデータに対応するレベルに遷移させる書込手
段と、 書き込み以外の時に、前記書込ビット線のレベルを、前
記書込手段によって遷移する以前のレベルにセットする
書込準備手段とを具備することを特徴とするメモリーセ
ルの読出・書込回路。5. A memory cell for storing a charge corresponding to the level of a write bit line at the time of writing, and changing a level of the read bit line according to the stored charge at the time of reading, and Reading means for reading data written in a cell; and writing for changing the level of the write bit line to a level corresponding to data read by the reading means or data to be newly written at the time of writing. Means for setting the level of the write bit line to a level prior to a transition by the writing means at a time other than writing. circuit.
多数配置されるとともに、 同一列に配置されたメモリーセルは、前記書込ビット線
および前記読出ビット線をそれぞれ共用し、 同一行に配置されたメモリーセルに対し、読み出しある
いは書き込みがそれぞれ一括してなされることを特徴と
する請求項３、４または５記載のメモリーセルの読出・
書込回路。6. A large number of the memory cells are arranged in a matrix, and memory cells arranged in the same column share the write bit line and the read bit line, and are arranged in the same row. 6. The memory cell according to claim 3, wherein reading or writing is performed collectively on the memory cells.
Write circuit.
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|---|---|---|---|
| JP20404898A JP3823550B2 (en) | 1998-07-17 | 1998-07-17 | Memory cell read / write circuit |
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-
1998
- 1998-07-17 JP JP20404898A patent/JP3823550B2/en not_active Expired - Fee Related
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