JP2000031230A - Semiconductor device - Google Patents

Semiconductor device

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JP2000031230A
JP2000031230A JP10198873A JP19887398A JP2000031230A JP 2000031230 A JP2000031230 A JP 2000031230A JP 10198873 A JP10198873 A JP 10198873A JP 19887398 A JP19887398 A JP 19887398A JP 2000031230 A JP2000031230 A JP 2000031230A
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JP
Japan
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enable signal
wiring
detection signal
chip
signal
Prior art date
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Withdrawn
Application number
JP10198873A
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Japanese (ja)
Inventor
Seiji Sawada
誠二 澤田
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Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Publication date
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Abstract

PROBLEM TO BE SOLVED: To provide a semiconductor device which can be surely judged defective when a semiconductor chip is chipped. SOLUTION: A wiring 11 is formed on the periphery of a finalized chip 10, and a detection signal generating circuit 12 and an enabling signal generating circuit 13 are provided. The detection signal generating circuit 12 feeds a detection signal ZENF to the wiring 11. The enabling signal generating circuit 13 generates an enabling signal EN of L-level when the circuit 13 receives no detection signal ZENF. An input buffer 14 and an output buffer 16 are stopped when they receive the enabling signal EN of L level.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【発明の属する技術分野】この発明は、半導体装置に関
し、さらに詳しくは、半導体チップの欠けの有無を検出
できる半導体装置に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly, to a semiconductor device capable of detecting the presence or absence of a chip in a semiconductor chip.

【0002】[0002]

【従来の技術】通常、半導体チップは、1枚のウエハ上
に複数個写真製版され、これを個々のチップに切断して
作製される。このため、半導体チップには、チップが動
作するための回路等がレイアウトされた本番チップ部
と、複数のチップを個々のチップに切断するためのダイ
シング部とがある。
2. Description of the Related Art Normally, a plurality of semiconductor chips are produced by photolithography on a single wafer and cut into individual chips. For this reason, semiconductor chips include a production chip section on which circuits and the like for operating the chip are laid out, and a dicing section for cutting a plurality of chips into individual chips.

【0003】[0003]

【発明が解決しようとする課題】円状のウエハの場合、
切断時にウエハの外周部において半導体チップが欠ける
場合がある。
In the case of a circular wafer,
At the time of cutting, semiconductor chips may be chipped in the outer peripheral portion of the wafer.

【0004】この欠けた部分に主要な回路があるとき
は、そのチップは正常に動作しないため、そのチップを
確実に不良とする必要がある。欠けた部分に主要な回路
がないときにも、チップの信頼性を考えるとそのチップ
を不良とするのが良いが、この場合そのチップが正常に
動作する可能性があり、必ずしも不良とすることができ
ない場合がある。
When a main circuit is present in the missing portion, the chip does not operate normally, and it is necessary to reliably make the chip defective. Even when there is no main circuit in the chipped part, it is good to consider the chip reliability, but it is good to make the chip defective, but in this case the chip may operate normally, so it is not necessarily defective May not be possible.

【0005】このようなチップの欠けを検出する手段と
して、特開昭63−76340、特開平5−9503
9、特開平8−139057号公報には、チップの外周
部に配線を設け、チップの欠けによってその配線が切断
されることによって、そのチップの欠けを検出する例が
開示されている。しかし、これらの例はチップの欠けの
有無を検出するだけであって、そのチップを不良とする
ことはできない。
[0005] As means for detecting such chipping of a chip, Japanese Patent Application Laid-Open Nos.
9. Japanese Patent Application Laid-Open No. Hei 8-139057 discloses an example in which a wiring is provided on an outer peripheral portion of a chip and the wiring is cut by chipping of the chip to detect chipping of the chip. However, these examples only detect the presence / absence of chipping of the chip, and cannot make the chip defective.

【0006】この発明は、以上のような問題を解決する
ためになされたもので、その目的は、半導体チップに欠
けが生じた場合にそのチップを確実に不良とすることが
できる半導体装置を提供することである。
SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and an object of the present invention is to provide a semiconductor device which can reliably make a semiconductor chip defective when a chip is generated. It is to be.

【0007】[0007]

【課題を解決するための手段】この発明の1つの局面に
従った半導体装置は、半導体チップと、配線と、制御手
段とを備える。半導体チップは、内部回路を有する。配
線は、半導体チップの周縁に形成される。制御手段は、
半導体チップ上に設けられ、配線が断線していないとき
内部回路を動作させ、かつ配線が断線しているとき内部
回路を停止させる。
A semiconductor device according to one aspect of the present invention includes a semiconductor chip, wiring, and control means. The semiconductor chip has an internal circuit. The wiring is formed on the periphery of the semiconductor chip. The control means
The circuit is provided on the semiconductor chip and operates the internal circuit when the wiring is not broken, and stops the internal circuit when the wiring is broken.

【0008】上記半導体装置においては、半導体チップ
の周縁に欠けが生じると配線が断線する。配線が断線す
ると、制御回路は内部回路を停止させる。これにより、
半導体チップに欠けが生じた場合に内部回路を停止させ
てそのチップを確実に不良とすることができる。
In the above-described semiconductor device, if the periphery of the semiconductor chip is chipped, the wiring is broken. When the wiring is broken, the control circuit stops the internal circuit. This allows
When a chip is generated in a semiconductor chip, the internal circuit can be stopped to make the chip surely defective.

【0009】好ましくは、上記制御手段は、検出信号発
生手段と、イネーブル信号発生手段とを含み、上記内部
回路は、イネーブル信号が活性であるとき動作し、非活
性であるとき停止する。検出信号発生手段は、検出信号
を発生して配線の一端に供給する。イネーブル信号発生
手段は、配線の他端に接続され、配線を通じて検出信号
を受けるとき活性のイネーブル信号を発生し、検出信号
を受けないとき非活性のイネーブル信号を発生する。
Preferably, the control means includes a detection signal generation means and an enable signal generation means, and the internal circuit operates when the enable signal is active and stops when the enable signal is inactive. The detection signal generation means generates a detection signal and supplies it to one end of the wiring. The enable signal generating means is connected to the other end of the wiring and generates an active enable signal when receiving a detection signal through the wiring, and generates an inactive enable signal when not receiving the detection signal.

【0010】上記半導体装置においては、チップの周縁
に欠けが生じていないとき、イネーブル信号発生回路は
配線を通じて検出信号を受けて活性のイネーブル信号を
発生する。このイネーブル信号により内部回路が動作す
る。一方、チップの周縁に欠けが生じると配線が断線す
る。このため、イネーブル信号発生手段は検出信号を受
けず、非活性のイネーブル信号を発生する。このイネー
ブル信号により内部回路が停止する。これにより、半導
体チップに欠けが生じた場合に内部回路を停止させてそ
のチップを確実に不良とすることができる。
In the above-described semiconductor device, when there is no chip on the periphery of the chip, the enable signal generation circuit receives the detection signal through the wiring and generates an active enable signal. The internal circuit operates by the enable signal. On the other hand, if chipping occurs at the periphery of the chip, the wiring is broken. Therefore, the enable signal generating means does not receive the detection signal and generates an inactive enable signal. The internal circuit is stopped by this enable signal. Thus, when a chip is generated in the semiconductor chip, the internal circuit is stopped, and the chip can be reliably made defective.

【0011】好ましくは、上記検出信号発生手段は、配
線に接地電圧を供給し、上記イネーブル信号発生手段
は、プリチャージ手段と、ラッチ回路とを含む。プリチ
ャージ手段は、電源投入後所定時間、配線を電源電圧に
充電する。ラッチ回路は、配線の電圧をラッチする。
Preferably, the detection signal generation means supplies a ground voltage to a wiring, and the enable signal generation means includes a precharge means and a latch circuit. The precharge means charges the wiring to a power supply voltage for a predetermined time after the power is turned on. The latch circuit latches the voltage of the wiring.

【0012】上記半導体装置においては、チップの周縁
に欠けが生じていない場合、半導体装置の電源が投入さ
れた後も、配線は接地電圧となる。この接地電圧をラッ
チ回路がラッチし、このラッチ回路の出力に応じてイネ
ーブル信号発生手段は活性のイネーブル信号を発生す
る。このイネーブル信号により内部回路が動作する。一
方、チップの周縁に欠けが生じた場合、配線が断線す
る。この状態で半導体装置の電源が投入されると、断線
部からイネーブル信号発生手段側の配線はプリチャージ
手段によって電源電圧に充電される。この電源電圧をラ
ッチ回路がラッチし、このラッチ回路の出力に応じてイ
ネーブル信号発生手段は非活性のイネーブル信号を発生
する。このイネーブル信号により内部回路が停止する。
これにより、半導体チップに欠けが生じた場合に内部回
路を停止させてそのチップを確実に不良とすることがで
きる。
In the above-described semiconductor device, if the chip is not chipped, the wiring is at the ground voltage even after the semiconductor device is turned on. The ground voltage is latched by a latch circuit, and the enable signal generating means generates an active enable signal in accordance with the output of the latch circuit. The internal circuit operates by the enable signal. On the other hand, if chipping occurs at the periphery of the chip, the wiring is broken. When the power of the semiconductor device is turned on in this state, the wiring from the disconnection portion to the enable signal generation means is charged to the power supply voltage by the precharge means. The power supply voltage is latched by a latch circuit, and the enable signal generating means generates an inactive enable signal according to the output of the latch circuit. The internal circuit is stopped by this enable signal.
Thus, when a chip is generated in the semiconductor chip, the internal circuit is stopped, and the chip can be reliably made defective.

【0013】この発明のもう1つの局面に従った半導体
装置は、半導体チップと、第1から第4の配線と、第1
から第4の検出信号発生手段と、イネーブル信号発生手
段とを備える。半導体チップは、内部回路を有する。第
1から第4の配線は、半導体チップの4つの角の周縁に
対応して形成される。第1から第4の検出信号発生手段
は、検出信号を発生して第1から第4の配線の一端に供
給する。イネーブル信号発生手段は、第1から第4の配
線の他端に接続され、第1から第4の配線の各々を通じ
て検出信号を受けるとき活性のイネーブル信号を発生
し、それ以外のとき非活性のイネーブル信号を発生す
る。さらに上記内部回路は、イネーブル信号が活性であ
るとき動作し、非活性であるとき停止する。
A semiconductor device according to another aspect of the present invention includes a semiconductor chip, first to fourth wirings,
To 4th detection signal generation means and enable signal generation means. The semiconductor chip has an internal circuit. The first to fourth wirings are formed corresponding to the four corners of the semiconductor chip. First to fourth detection signal generation means generates a detection signal and supplies it to one end of the first to fourth wirings. The enable signal generating means is connected to the other end of the first to fourth wirings, generates an active enable signal when receiving a detection signal through each of the first to fourth wirings, and inactivates otherwise. Generate an enable signal. Further, the internal circuit operates when the enable signal is active and stops when the enable signal is inactive.

【0014】上記半導体装置においては、チップの4つ
の角の周縁のいずれにも欠けが生じていないとき、イネ
ーブル信号発生回路は第1から第4の配線の各々を通じ
て検出信号を受けて活性のイネーブル信号を発生する。
このイネーブル信号により内部回路が動作する。一方、
チップの4つの角の周縁のいずれかに欠けが生じると第
1から第4の配線のうち対応する配線が断線する。この
結果、イネーブル信号発生手段は、その断線している配
線を通じての検出信号を受けないため、非活性のイネー
ブル信号を発生する。このイネーブル信号により内部回
路が停止する。これにより、半導体チップに欠けが生じ
た場合に内部回路を停止させてそのチップを確実に不良
とすることができる。
In the above-mentioned semiconductor device, when any of the four corners of the chip is not chipped, the enable signal generation circuit receives the detection signal through each of the first to fourth wirings and activates the active enable signal. Generate a signal.
The internal circuit operates by the enable signal. on the other hand,
If any of the four corners of the chip is chipped, the corresponding one of the first to fourth wires is disconnected. As a result, the enable signal generating means does not receive the detection signal through the disconnected wire, and generates an inactive enable signal. The internal circuit is stopped by this enable signal. Thus, when a chip is generated in the semiconductor chip, the internal circuit is stopped, and the chip can be reliably made defective.

【0015】好ましくは、上記第1から第4の検出信号
発生手段は、第1から第4の配線に接地電圧を供給し、
上記イネーブル信号発生手段は、プリチャージ手段と、
第1から第4のラッチ回路と、AND回路とを含む。プ
リチャージ手段は、電源投入後所定時間、第1から第4
の配線を電源電圧に充電する。第1から第4のラッチ回
路は、第1から第4の配線の電圧をそれぞれラッチす
る。AND回路は、第1から第4のラッチ回路の出力信
号に応答してイネーブル信号を出力する。
Preferably, the first to fourth detection signal generating means supplies a ground voltage to the first to fourth wirings,
The enable signal generating means includes: a precharge means;
The circuit includes first to fourth latch circuits and an AND circuit. The precharge means is provided for a predetermined time after the power is turned on, for the first to fourth times.
To the power supply voltage. The first to fourth latch circuits latch the voltages of the first to fourth wirings, respectively. The AND circuit outputs an enable signal in response to output signals of the first to fourth latch circuits.

【0016】上記半導体装置においては、チップの4つ
の角の周縁のいずれにも欠けが生じていない場合、半導
体装置の電源が投入された後も、第1から第4の配線は
接地電圧となる。この接地電圧を第1から第4のラッチ
回路がラッチし、この第1から第4のラッチ回路の出力
に応じてイネーブル信号発生手段は活性のイネーブル信
号を発生する。このイネーブル信号により内部回路が動
作する。一方、チップの4つの角の周縁のいずれかに欠
けが生じた場合、第1から第4の配線のうち対応する配
線が断線する。この状態で半導体装置の電源が投入され
ると、対応する配線の断線部から対応するイネーブル信
号発生手段側はプリチャージ手段によって電源電圧に充
電される。この電源電圧をラッチ回路がラッチする。一
方、断線していない配線は接地電圧となり、この接地電
圧を対応するラッチ回路がラッチする。これらのラッチ
回路の出力に応じてイネーブル信号発生手段は非活性の
イネーブル信号を発生する。このイネーブル信号により
内部回路が停止する。これにより、半導体チップに欠け
が生じた場合に内部回路を停止させてそのチップを確実
に不良とすることができる。
In the above-mentioned semiconductor device, if any of the four corners of the chip is not chipped, the first to fourth wirings remain at the ground voltage even after the power of the semiconductor device is turned on. . The ground voltage is latched by the first to fourth latch circuits, and the enable signal generating means generates an active enable signal in accordance with the outputs of the first to fourth latch circuits. The internal circuit operates by the enable signal. On the other hand, if any of the four corners of the chip is chipped, the corresponding one of the first to fourth wires is disconnected. When the power supply of the semiconductor device is turned on in this state, the corresponding enable signal generating means from the broken portion of the corresponding wiring is charged to the power supply voltage by the precharge means. This power supply voltage is latched by a latch circuit. On the other hand, the wires that are not disconnected have the ground voltage, and the corresponding latch circuit latches the ground voltage. The enable signal generating means generates an inactive enable signal according to the outputs of these latch circuits. The internal circuit is stopped by this enable signal. Thus, when a chip is generated in the semiconductor chip, the internal circuit is stopped, and the chip can be reliably made defective.

【0017】好ましくは、上記内部回路は、入力バッフ
ァを含む。入力バッファは、イネーブル信号が活性であ
るとき外部信号に応答して内部信号を発生し、イネーブ
ル信号が非活性であるとき停止する。
Preferably, the internal circuit includes an input buffer. The input buffer generates an internal signal in response to an external signal when the enable signal is active, and stops when the enable signal is inactive.

【0018】好ましくは、上記内部回路は、出力バッフ
ァを含む。出力バッファは、イネーブル信号が活性であ
るとき内部信号に応答して外部信号を発生し、イネーブ
ル信号が非活性であるとき停止する。
Preferably, the internal circuit includes an output buffer. The output buffer generates an external signal in response to the internal signal when the enable signal is active, and stops when the enable signal is inactive.

【0019】[0019]

【発明の実施の形態】以下、この発明の実施の形態を図
面を参照して詳しく説明する。なお、図中同一または相
当部分には同一符号を付してその説明を繰返さない。
Embodiments of the present invention will be described below in detail with reference to the drawings. In the drawings, the same or corresponding portions have the same reference characters allotted, and description thereof will not be repeated.

【0020】[実施の形態1]図1は、この発明の実施
の形態1による半導体チップの全体構成を示すブロック
図である。図1を参照して、この半導体チップは、ダイ
シング部1と、本番チップ10とを備える。
[First Embodiment] FIG. 1 is a block diagram showing an overall configuration of a semiconductor chip according to a first embodiment of the present invention. Referring to FIG. 1, the semiconductor chip includes a dicing unit 1 and a production chip 10.

【0021】ダイシング部1は、1枚のウエハ上に写真
製版された複数の半導体チップを個々の半導体チップに
切断するためのものである。本番チップ10は、配線1
1と、検出信号発生回路12と、イネーブル信号発生回
路13と、パッドPi,Poと、入力バッファ14と、
信号処理回路15と、出力バッファ16とを含む。
The dicing unit 1 is for cutting a plurality of semiconductor chips photoengraved on one wafer into individual semiconductor chips. The production chip 10 includes the wiring 1
1, a detection signal generation circuit 12, an enable signal generation circuit 13, pads Pi and Po, an input buffer 14,
It includes a signal processing circuit 15 and an output buffer 16.

【0022】配線11は、本番チップ10の周縁に形成
される。検出信号発生回路12は、検出信号ZENFを
発生して配線11の一端に供給する。イネーブル信号発
生回路13は、配線11の他端に接続され、配線11を
通じて検出信号ZENFを受けるときH(論理ハイ)レ
ベルのイネーブル信号ENを発生し、検出信号ZENF
を受けないときL(論理ロー)レベルのイネーブル信号
ENを発生する。パッドPiは、外部入力ピン(図示せ
ず)と接続され、外部からの外部入力信号ESiを受け
る。入力バッファ14は、Hレベルのイネーブル信号E
Nを受けるとき外部入力信号ESiに応じて内部信号I
Siを発生し、Lレベルのイネーブル信号ENを受ける
とき停止する。信号処理回路15は、内部信号ISiに
応じて信号処理を行い、内部信号ISoを出力する。出
力バッファ16は、Hレベルのイネーブル信号ENを受
けるとき内部信号ISoに応じて外部出力信号ESoを
発生し、Lレベルのイネーブル信号ENを受けるとき停
止する。パッドPoは、出力バッファ16からの外部出
力信号ESoを受け、外部出力ピン(図示せず)に接続
される。
The wiring 11 is formed on the periphery of the production chip 10. The detection signal generation circuit 12 generates a detection signal ZENF and supplies it to one end of the wiring 11. The enable signal generation circuit 13 is connected to the other end of the wiring 11, generates an H (logic high) level enable signal EN when receiving the detection signal ZENF through the wiring 11, and outputs the detection signal ZENF.
When it is not received, an enable signal EN of L (logic low) level is generated. The pad Pi is connected to an external input pin (not shown) and receives an external input signal ESi from the outside. The input buffer 14 has an H level enable signal E
N, the internal signal I according to the external input signal ESi
It generates Si and stops when it receives an L-level enable signal EN. The signal processing circuit 15 performs signal processing according to the internal signal ISi and outputs an internal signal ISo. Output buffer 16 generates external output signal ESo in response to internal signal ISo when receiving H-level enable signal EN, and stops when receiving L-level enable signal EN. Pad Po receives an external output signal ESo from output buffer 16, and is connected to an external output pin (not shown).

【0023】図2は、図1に示された検出信号発生回路
12およびイネーブル信号発生回路13の内部構成を示
すブロック図である。図2を参照して、検出信号発生回
路12では、配線11が接地ノードGNDに接続され
る。したがって、検出信号発生回路12から配線11の
一端にLレベルの検出信号ZENFが供給される。イネ
ーブル信号発生回路13は、PチャネルMOSトランジ
スタPTと、インバータIV1およびIV2とを含む。
PチャネルMOSトランジスタPTは、電源ノードVd
dと配線11との間に接続され、ゲートにパワーオンリ
セット信号/PORを受ける。インバータIV1および
IV2は、ラッチ回路を構成し、配線11の電圧を反転
・保持する。インバータIV1およびIV2で構成され
るラッチ回路からの出力がイネーブル信号ENとなる。
FIG. 2 is a block diagram showing an internal configuration of the detection signal generation circuit 12 and the enable signal generation circuit 13 shown in FIG. Referring to FIG. 2, in detection signal generation circuit 12, wiring 11 is connected to ground node GND. Therefore, L-level detection signal ZENF is supplied from detection signal generation circuit 12 to one end of wiring 11. Enable signal generating circuit 13 includes a P-channel MOS transistor PT and inverters IV1 and IV2.
P channel MOS transistor PT is connected to power supply node Vd
and a power-on reset signal / POR received at the gate. Inverters IV1 and IV2 constitute a latch circuit, and invert and hold the voltage of wiring 11. The output from the latch circuit composed of the inverters IV1 and IV2 becomes the enable signal EN.

【0024】次に、以上のように構成された半導体チッ
プの動作について、(a)本番チップ10に欠けがない
とき、および(b)本番チップ10に欠けがあるときに
ついて説明する。
Next, the operation of the semiconductor chip configured as described above will be described in the case where (a) the production chip 10 has no chipping and (b) when the production chip 10 has chipping.

【0025】(a)本番チップ10に欠けがないとき 検出信号発生回路12から配線11にLレベルの検出信
号ZENFが供給され、配線11はLレベルとなる。
(A) When there is no chip in the production chip 10 The detection signal generation circuit 12 supplies an L level detection signal ZENF to the wiring 11, and the wiring 11 becomes L level.

【0026】次に、図3を参照して、時刻t0において
半導体チップの電源が投入されると、電源電圧Vddが
立ち上がる。電源投入後所定時間パワーオンリセット信
号/PORがLレベルとなり、PチャネルMOSトラン
ジスタPTがオンになるが、PチャネルMOSトランジ
スタの駆動能力は小さいため、配線11はLレベルのま
まである。その後、パワーオンリセット信号/PORが
Hレベルとなり、PチャネルMOSトランジスタPTが
オフになる。このLレベルの検出信号ZENFがインバ
ータIV1によって反転されるため、イネーブル信号E
NはHレベルとなる。このイネーブル信号ENを受け
て、入力バッファ14および出力バッファ16が動作す
る。
Next, referring to FIG. 3, when the power of the semiconductor chip is turned on at time t0, power supply voltage Vdd rises. The power-on reset signal / POR goes low for a predetermined time after the power is turned on, and the P-channel MOS transistor PT is turned on. Thereafter, power-on reset signal / POR attains H level, and P-channel MOS transistor PT is turned off. Since the L-level detection signal ZENF is inverted by the inverter IV1, the enable signal E
N goes to the H level. In response to the enable signal EN, the input buffer 14 and the output buffer 16 operate.

【0027】(b)本番チップ10に欠けがあるとき 図1中、A0−A1の部分で半導体チップに欠けが生じ
た場合を考える。
(B) When there is a chip in the production chip 10 Consider a case where a chip occurs in the semiconductor chip at A0-A1 in FIG.

【0028】このとき、配線11は図4に示されるよう
に断線する。この結果、検出信号発生回路12から断線
部aまでの間の配線11aにはLレベルの検出信号ZE
NFが供給されるが、断線部bからイネーブル信号発生
回路13までの間の配線11bには検出信号ZENFが
供給されず、フローティング状態となる。
At this time, the wiring 11 is disconnected as shown in FIG. As a result, the L-level detection signal ZE is applied to the wiring 11a between the detection signal generation circuit 12 and the disconnection portion a.
Although NF is supplied, the detection signal ZENF is not supplied to the wiring 11b between the disconnection portion b and the enable signal generation circuit 13, and the line 11b is in a floating state.

【0029】次に、図5を参照して、時刻t0において
半導体チップの電源が投入されると、電源電圧Vddが
立ち上がる。電源投入後所定時間パワーオンリセット信
号/PORがLレベルとなり、PチャネルMOSトラン
ジスタPTがオンになる。これによって、断線部bから
イネーブル信号発生回路13までの間の配線11bは電
源電圧Vdd(Hレベル)にプリチャージされる。その
後、パワーオンリセット信号/PORがHレベルとな
り、PチャネルMOSトランジスタPTがオフになる
が、断線部bからイネーブル信号発生回路13までの間
の配線11bは、Hレベルのままである。このHレベル
の検出信号ZENFがインバータIV1によって反転さ
れるため、イネーブル信号ENはLレベルとなる。この
イネーブル信号ENを受けて、入力バッファ14および
出力バッファ16が停止する。これにより、半導体チッ
プは外部からの入力を受け付けなくなり、また、外部へ
出力しなくなるため、正常に動作しなくなる。このよう
に、半導体チップの動作を止めることによりこのチップ
を確実に不良とすることができる。
Next, referring to FIG. 5, when the power of the semiconductor chip is turned on at time t0, power supply voltage Vdd rises. The power-on reset signal / POR goes low for a predetermined time after the power is turned on, and the P-channel MOS transistor PT is turned on. As a result, the wiring 11b from the disconnection portion b to the enable signal generation circuit 13 is precharged to the power supply voltage Vdd (H level). After that, the power-on reset signal / POR becomes H level and the P-channel MOS transistor PT turns off, but the wiring 11b from the disconnection part b to the enable signal generation circuit 13 remains at H level. Since the H level detection signal ZENF is inverted by the inverter IV1, the enable signal EN is at L level. Upon receiving this enable signal EN, the input buffer 14 and the output buffer 16 stop. As a result, the semiconductor chip does not accept an input from outside and does not output to the outside, and thus does not operate normally. In this way, by stopping the operation of the semiconductor chip, it is possible to reliably make the chip defective.

【0030】以上のように、この実施の形態1によれ
ば、配線11と、検出信号発生回路12と、イネーブル
信号発生回路13とを設けたため、本番チップ10の周
縁に欠けが生じると入力バッファ14および出力バッフ
ァ16が停止する。これにより、半導体チップに欠けが
生じた場合にそのチップを確実に不良とすることができ
る。
As described above, according to the first embodiment, since the wiring 11, the detection signal generation circuit 12, and the enable signal generation circuit 13 are provided, if the periphery of the production chip 10 is chipped, the input buffer 14 and the output buffer 16 stop. Thereby, when a chip is generated in a semiconductor chip, the chip can be reliably made defective.

【0031】なお、ここでは、パワーオンリセット信号
/PORは半導体チップの内部で発生しているが、これ
を半導体チップの外部からのリセット信号としてもよ
い。
Although the power-on reset signal / POR is generated inside the semiconductor chip here, it may be used as a reset signal from outside the semiconductor chip.

【0032】また、半導体チップに欠けが生じた場合に
入力バッファ14および出力バッファ16を停止させて
いるが、これ以外の半導体チップの動作における主要部
分であってもよい。
Although the input buffer 14 and the output buffer 16 are stopped when the semiconductor chip is chipped, it may be another main part in the operation of the semiconductor chip.

【0033】[実施の形態2]通常、半導体チップは長
方形であり、チップ欠けが生じるのはその4つの角のう
ちのいずれかである。したがって、実施の形態1に示さ
れるようにチップの周縁全部に配線を設けることは必ず
しも必要ではない。
[Second Embodiment] Usually, a semiconductor chip is rectangular, and chip chipping occurs at any one of the four corners. Therefore, it is not always necessary to provide wiring on the entire periphery of the chip as described in the first embodiment.

【0034】図6は、この発明の実施の形態2による半
導体チップの全体構成を示すブロック図である。図6を
参照して、この半導体チップは、ダイシング部1と、本
番チップ20とを備える。
FIG. 6 is a block diagram showing an overall configuration of a semiconductor chip according to the second embodiment of the present invention. Referring to FIG. 6, this semiconductor chip includes dicing unit 1 and production chip 20.

【0035】本番チップ20は、配線21−24と、検
出信号発生回路31−34と、イネーブル信号発生回路
40と、パッドPi,Poと、入力バッファ14と、信
号処理回路15と、出力バッファ16とを含む。
The production chip 20 includes wirings 21-24, detection signal generation circuits 31-34, enable signal generation circuits 40, pads Pi and Po, an input buffer 14, a signal processing circuit 15, and an output buffer 16 And

【0036】配線21−24は、それぞれ本番チップ1
0の4つの角のうち第1から第4の角の周縁に形成され
る。検出信号発生回路31−34は、それぞれ検出信号
ZENF1−ZENF4を発生して対応する配線21−
24の一端に供給する。イネーブル信号発生回路40
は、配線21−24の他端に接続され、配線21−24
の各々を通じて検出信号ZENF1−ZENF4を受け
るときH(論理ハイ)レベルのイネーブル信号ENを発
生し、それ以外のときL(論理ロー)レベルのイネーブ
ル信号ENを発生する。
Each of the wirings 21-24 is connected to the production chip 1
0 are formed on the periphery of the first to fourth corners of the four corners. The detection signal generation circuits 31-34 generate the detection signals ZENF1-ZENF4, respectively, and
24 to one end. Enable signal generation circuit 40
Is connected to the other end of the wiring 21-24, and the wiring 21-24
, Generate an H (logic high) level enable signal EN when receiving the detection signals ZENF1 through ZENF4 through each of them, and otherwise generate an L (logic low) level enable signal EN.

【0037】図7は、図6に示された検出信号発生回路
31−34およびイネーブル信号発生回路40の内部構
成を示すブロック図である。図7を参照して、検出信号
発生回路31−34の各々では、対応する配線21−2
4が接地ノードGNDに接続される。したがって、検出
信号発生回路31−34から対応する配線21−24の
一端にLレベルの検出信号ZENF1−ZENF4が供
給される。イネーブル信号発生回路40は、Pチャネル
MOSトランジスタPT1−PT4と、インバータIV
ij(i=1−4、j=1,2)と、NAND回路41
とインバータ42とを含む。PチャネルMOSトランジ
スタPT1−PT4は、電源ノードVddと対応する配
線21−24との間に接続され、ゲートにパワーオンリ
セット信号/PORを受ける。インバータIVi1,I
Vi2(i=1−4)は、ラッチ回路を構成し、それぞ
れ対応する配線21−24の電圧を反転・保持する。イ
ンバータIVi1,IVi2(i=1−4)で構成され
るラッチ回路からの出力が、それぞれイネーブル信号E
N1−EN4となる。NAND回路41およびインバー
タ42は、イネーブル信号EN1−EN4の論理積を出
力する。この論理積がイネーブル信号ENとなる。
FIG. 7 is a block diagram showing an internal configuration of detection signal generation circuits 31-34 and enable signal generation circuit 40 shown in FIG. Referring to FIG. 7, each of detection signal generation circuits 31-34 has a corresponding wiring 21-2.
4 is connected to ground node GND. Accordingly, L-level detection signals ZENF1-ZENF4 are supplied from detection signal generation circuits 31-34 to one ends of corresponding wirings 21-24. The enable signal generation circuit 40 includes P-channel MOS transistors PT1 to PT4 and an inverter IV.
ij (i = 1-4, j = 1, 2) and the NAND circuit 41
And an inverter 42. P-channel MOS transistors PT1-PT4 are connected between power supply node Vdd and corresponding wires 21-24, and receive power-on reset signal / POR at their gates. Inverters IVi1, I
Vi2 (i = 1-4) constitutes a latch circuit, and inverts and holds the voltage of the corresponding wiring 21-24. Outputs from the latch circuits formed by the inverters IVi1 and IVi2 (i = 1 to 4) are respectively provided as enable signals E
N1-EN4. NAND circuit 41 and inverter 42 output the logical product of enable signals EN1-EN4. This logical product becomes the enable signal EN.

【0038】次に、以上のように構成された半導体チッ
プの動作について、(a)本番チップ20に欠けがない
とき、および(b)本番チップ20に欠けがあるときに
ついて説明する。
Next, the operation of the semiconductor chip configured as described above will be described with respect to (a) the case where the production chip 20 has no chip and (b) the case where the production chip 20 has chip.

【0039】(a)本番チップ20に欠けがないとき 図8を参照して、実施の形態1に示されるのと同様にし
て、インバータIVi1,IVi2(i=1−4)で構
成されるラッチ回路からHレベルのイネーブル信号EN
1−EN4が出力される。したがって、Hレベルのイネ
ーブル信号ENがイネーブル信号発生回路40から出力
される。このイネーブル信号ENを受けて、入力バッフ
ァ14および出力バッファ16が動作する。
(A) When there is no chip in the production chip 20 Referring to FIG. 8, a latch composed of inverters IVi1 and IVi2 (i = 1-4) in the same manner as shown in the first embodiment. H level enable signal EN from the circuit
1-EN4 is output. Therefore, an H-level enable signal EN is output from enable signal generation circuit 40. In response to the enable signal EN, the input buffer 14 and the output buffer 16 operate.

【0040】(b)本番チップ20に欠けがあるとき 図6中、B0−B1の部分で半導体チップに欠けが生じ
た場合を考える。
(B) When there is a chip in the production chip 20 Consider a case where the semiconductor chip is chipped at the portion B0-B1 in FIG.

【0041】図9を参照して、このとき、配線21は断
線し、図4に示されるのと同様にしてイネーブル信号E
N1はLレベルとなる。一方、上記(a)の場合と同
様、イネーブル信号EN2−EN4はHレベルとなる。
したがって、Lレベルのイネーブル信号ENがイネーブ
ル信号発生回路40から出力される。このイネーブル信
号ENを受けて、入力バッファ14および出力バッファ
16が停止する。これにより、半導体チップは外部から
の入力を受け付けなくなり、また、外部へ出力しなくな
るため、正常に動作しなくなる。このように、半導体チ
ップの動作を止めることによりこのチップを確実に不良
とすることができる。
Referring to FIG. 9, at this time, wiring 21 is disconnected, and enable signal E is turned on in the same manner as shown in FIG.
N1 is at the L level. On the other hand, as in the case of (a), the enable signals EN2-EN4 are at the H level.
Therefore, an L-level enable signal EN is output from enable signal generation circuit 40. Upon receiving this enable signal EN, the input buffer 14 and the output buffer 16 stop. As a result, the semiconductor chip does not accept an input from outside and does not output to the outside, and thus does not operate normally. In this way, by stopping the operation of the semiconductor chip, it is possible to reliably make the chip defective.

【0042】以上のように、この実施の形態2によれ
ば、配線21−24と、検出信号発生回路31−34
と、イネーブル信号発生回路40とを設けたため、本番
チップ10の4つの角のうちのいずれか1つの周縁に欠
けが生じると入力バッファ14および出力バッファ16
が停止する。これにより、半導体チップに欠けが生じた
場合にそのチップを確実に不良とすることができる。
As described above, according to the second embodiment, the wires 21-24 and the detection signal generation circuits 31-34
And the enable signal generation circuit 40, when any one of the four corners of the production chip 10 is chipped, the input buffer 14 and the output buffer 16
Stops. Thereby, when a chip is generated in a semiconductor chip, the chip can be reliably made defective.

【0043】なお、ここでは、パワーオンリセット信号
/PORは半導体チップの内部で発生しているが、これ
を半導体チップの外部からのリセット信号としてもよ
い。
Although the power-on reset signal / POR is generated inside the semiconductor chip, it may be used as a reset signal from outside the semiconductor chip.

【0044】また、半導体チップに欠けが生じた場合に
入力バッファ14および出力バッファ16を停止させて
いるが、これ以外の半導体チップの動作における主要部
分であってもよい。
Although the input buffer 14 and the output buffer 16 are stopped when the semiconductor chip is chipped, it may be another main part in the operation of the semiconductor chip.

【0045】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
The embodiments disclosed this time are to be considered in all respects as illustrative and not restrictive. The scope of the present invention is defined by the terms of the claims, rather than the description above, and is intended to include any modifications within the scope and meaning equivalent to the terms of the claims.

【0046】[0046]

【発明の効果】この発明の1つの局面に従った半導体チ
ップは、半導体チップの周縁に形成された配線と、制御
手段とを設けたため、半導体チップの周縁に欠けが生じ
ると配線が断線して制御回路は内部回路を停止させる。
これにより、半導体チップに欠けが生じた場合にそのチ
ップを確実に不良とすることができる。
The semiconductor chip according to one aspect of the present invention is provided with the wiring formed on the periphery of the semiconductor chip and the control means. Therefore, if the periphery of the semiconductor chip is chipped, the wiring is broken. The control circuit stops the internal circuit.
Thereby, when a chip is generated in a semiconductor chip, the chip can be reliably made defective.

【0047】また、制御手段は、検出信号発生手段と、
イネーブル信号発生手段とを含み、内部回路は、イネー
ブル信号が活性であるとき動作し、非活性であるとき停
止するため、半導体チップに欠けが生じた場合にそのチ
ップを確実に不良とすることができる。
The control means includes a detection signal generation means,
The internal circuit operates when the enable signal is active and stops when the enable signal is inactive, so that if a chip is generated in the semiconductor chip, the chip can be surely made defective. it can.

【0048】また、検出信号発生手段は、配線に接地電
圧を供給し、イネーブル信号発生手段は、プリチャージ
手段と、ラッチ回路とを含むため、半導体チップに欠け
が生じた場合にそのチップを確実に不良とすることがで
きる。
Further, the detection signal generation means supplies a ground voltage to the wiring, and the enable signal generation means includes the precharge means and the latch circuit. To be defective.

【0049】この発明のもう1つの局面に従った半導体
装置は、第1から第4の配線と、第1から第4の検出信
号発生手段と、イネーブル信号発生手段とを設けたた
め、半導体チップに欠けが生じた場合にそのチップを確
実に不良とすることができる。
The semiconductor device according to another aspect of the present invention includes first to fourth wirings, first to fourth detection signal generation means, and enable signal generation means. When chipping occurs, the chip can be reliably made defective.

【0050】また、第1から第4の検出信号発生手段
は、第1から第4の配線に接地電圧を供給し、イネーブ
ル信号発生手段は、プリチャージ手段と、第1から第4
のラッチ回路と、AND回路とを含むため、半導体チッ
プに欠けが生じた場合に内部回路を停止させてそのチッ
プを確実に不良とすることができる。
The first to fourth detection signal generation means supplies a ground voltage to the first to fourth wirings, and the enable signal generation means includes a precharge means and the first to fourth detection means.
And the AND circuit, the internal circuit can be stopped when the semiconductor chip is chipped, and the chip can be reliably made defective.

【図面の簡単な説明】[Brief description of the drawings]

【図1】 この発明の実施の形態1による半導体チップ
の全体構成を示すブロック図である。
FIG. 1 is a block diagram showing an overall configuration of a semiconductor chip according to a first embodiment of the present invention.

【図2】 図1に示された検出信号発生回路およびイネ
ーブル信号発生回路の内部構成を示すブロック図であ
る。
FIG. 2 is a block diagram showing an internal configuration of a detection signal generation circuit and an enable signal generation circuit shown in FIG.

【図3】 図1に示された半導体チップの欠けが生じて
いないときの動作を説明するためのタイミングチャート
である。
3 is a timing chart for explaining an operation when chipping of the semiconductor chip shown in FIG. 1 does not occur;

【図4】 図1に示された半導体チップに欠けが生じて
いるときの配線の状況を示すブロック図である。
FIG. 4 is a block diagram showing a state of wiring when the semiconductor chip shown in FIG. 1 is chipped.

【図5】 図1に示された半導体チップの欠けが生じて
いるときの動作を説明するためのタイミングチャートで
ある。
5 is a timing chart for explaining an operation when the semiconductor chip shown in FIG. 1 is chipped.

【図6】 この発明の実施の形態2による半導体チップ
の全体構成を示すブロック図である。
FIG. 6 is a block diagram showing an overall configuration of a semiconductor chip according to a second embodiment of the present invention.

【図7】 図6に示された検出信号発生回路およびイネ
ーブル信号発生回路の内部構成を示すブロック図であ
る。
FIG. 7 is a block diagram showing an internal configuration of a detection signal generation circuit and an enable signal generation circuit shown in FIG. 6;

【図8】 図6に示された半導体チップの欠けが生じて
いないときの動作を説明するためのタイミングチャート
である。
FIG. 8 is a timing chart for explaining an operation when chipping of the semiconductor chip shown in FIG. 6 does not occur;

【図9】 図6に示された半導体チップの欠けが生じて
いるときの動作を説明するためのタイミングチャートで
ある。
FIG. 9 is a timing chart for explaining an operation when the semiconductor chip shown in FIG. 6 is chipped.

【符号の説明】[Explanation of symbols]

10,20 本番チップ、11,21−24 配線、1
2,31−34 検出信号発生回路、13,40 イネ
ーブル信号発生回路、14 入力バッファ、16 出力
バッファ、GND 接地電圧、Vdd 電源電圧、ZE
NF,ZENF1−ZENF4 検出信号、EN イネ
ーブル信号、ESi 外部入力信号、ISi,ISo
内部信号、ESo 外部出力信号。
10, 20 production chip, 11, 21-24 wiring, 1
2, 31-34 detection signal generation circuit, 13, 40 enable signal generation circuit, 14 input buffer, 16 output buffer, GND ground voltage, Vdd power supply voltage, ZE
NF, ZENF1-ZENF4 detection signal, EN enable signal, ESi external input signal, ISi, ISo
Internal signal, ESo External output signal.

Claims (7)

【特許請求の範囲】[Claims] 【請求項1】 内部回路を有する半導体チップと、 前記半導体チップの周縁に形成された配線と、 前記半導体チップ上に設けられ、前記配線が断線してい
ないとき前記内部回路を動作させ、かつ前記配線が断線
しているとき前記内部回路を停止させる制御手段とを備
える、半導体装置。
A semiconductor chip having an internal circuit; a wiring formed on a peripheral edge of the semiconductor chip; a semiconductor chip provided on the semiconductor chip; operating the internal circuit when the wiring is not disconnected; A control unit for stopping the internal circuit when the wiring is disconnected.
【請求項2】 前記制御手段は、 検出信号を発生して前記配線の一端に供給する検出信号
発生手段と、 前記配線の他端に接続され、前記配線を通じて前記検出
信号を受けるとき活性のイネーブル信号を発生し、前記
検出信号を受けないとき非活性のイネーブル信号を発生
するイネーブル信号発生手段とを含み、 前記内部回路は、前記イネーブル信号が活性であるとき
動作し、非活性であるとき停止する、請求項1に記載の
半導体装置。
2. The control means includes: a detection signal generation means for generating a detection signal and supplying the detection signal to one end of the wiring; and an enable enable connected to the other end of the wiring and receiving the detection signal through the wiring. And an enable signal generating means for generating an inactive enable signal when the detection signal is not received, wherein the internal circuit operates when the enable signal is active and stops when the enable signal is inactive The semiconductor device according to claim 1, wherein
【請求項3】 前記検出信号発生手段は、前記配線に接
地電圧を供給し、 前記イネーブル信号発生手段は、 電源投入後所定時間、前記配線を電源電圧に充電するプ
リチャージ手段と、 前記配線の電圧をラッチするラッチ回路とを含む、請求
項2に記載の半導体装置。
3. The detection signal generating means supplies a ground voltage to the wiring, the enable signal generating means charges a wiring to a power supply voltage for a predetermined time after power-on, and a precharging means; 3. The semiconductor device according to claim 2, further comprising: a latch circuit for latching a voltage.
【請求項4】 内部回路を有する半導体チップと、 前記半導体チップの4つの角の周縁に対応して形成され
た第1から第4の配線と、 検出信号を発生して前記第1から第4の配線の一端に供
給する第1から第4の検出信号発生手段と、 前記第1から第4の配線の他端に接続され、前記第1か
ら第4の配線の各々を通じて前記検出信号を受けるとき
活性のイネーブル信号を発生し、それ以外のとき非活性
のイネーブル信号を発生するイネーブル信号発生手段と
を備え、 前記内部回路は、前記イネーブル信号が活性であるとき
動作し、非活性であるとき停止する、半導体装置。
4. A semiconductor chip having an internal circuit, first to fourth wirings formed corresponding to four corners of the semiconductor chip, and a first to fourth wiring for generating a detection signal. First to fourth detection signal generation means for supplying one end of the first wiring to the other end of the first to fourth wirings, and receiving the detection signal through each of the first to fourth wirings And an enable signal generating means for generating an inactive enable signal at other times, wherein the internal circuit operates when the enable signal is active and is inactive when the enable signal is inactive. Stop the semiconductor device.
【請求項5】 前記第1から第4の検出信号発生手段
は、前記第1から第4の配線に接地電圧を供給し、 前記イネーブル信号発生手段は、 電源投入後所定時間、前記第1から第4の配線を電源電
圧に充電するプリチャージ手段と、 前記第1から第4の配線の電圧をそれぞれラッチする第
1から第4のラッチ回路と、 前記第1から第4のラッチ回路の出力信号に応答して前
記イネーブル信号を出力するAND回路とを含む、請求
項4に記載の半導体装置。
5. The first to fourth detection signal generating means supplies a ground voltage to the first to fourth wirings, and the enable signal generating means operates the first to fourth detection signal for a predetermined time after power-on. Precharging means for charging a fourth wiring to a power supply voltage; first to fourth latch circuits for latching the voltages of the first to fourth wirings; outputs of the first to fourth latch circuits; The semiconductor device according to claim 4, further comprising: an AND circuit that outputs the enable signal in response to a signal.
【請求項6】 前記内部回路は、 前記イネーブル信号が活性であるとき外部信号に応答し
て内部信号を発生し、前記イネーブル信号が非活性であ
るとき停止する入力バッファを含む、請求項2から請求
項5のいずれかに記載の半導体装置。
6. The internal circuit includes an input buffer that generates an internal signal in response to an external signal when the enable signal is active and stops when the enable signal is inactive. The semiconductor device according to claim 5.
【請求項7】 前記内部回路は、 前記イネーブル信号が活性であるとき内部信号に応答し
て外部信号を発生し、前記イネーブル信号が非活性であ
るとき停止する出力バッファを含む、請求項2から請求
項6のいずれかに記載の半導体装置。
7. The internal circuit includes an output buffer that generates an external signal in response to the internal signal when the enable signal is active, and stops when the enable signal is inactive. The semiconductor device according to claim 6.
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