JP2000022465A - High speed agc circuit and its control method - Google Patents

High speed agc circuit and its control method

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JP2000022465A
JP2000022465A JP10182260A JP18226098A JP2000022465A JP 2000022465 A JP2000022465 A JP 2000022465A JP 10182260 A JP10182260 A JP 10182260A JP 18226098 A JP18226098 A JP 18226098A JP 2000022465 A JP2000022465 A JP 2000022465A
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Japan
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circuit
variable gain
capacitor
gain element
level
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JP10182260A
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Japanese (ja)
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Hiroaki Miyamoto
裕章 宮元
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Original Assignee
NEC Corp
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  • Control Of Amplification And Gain Control (AREA)

Abstract

PROBLEM TO BE SOLVED: To provide a high speed AGC circuit by setting an initial setting value of a control voltage of a variable gain element to a center of a control voltage range so as to make a variable range narrow thereby reducing a convergence time of AGC and attaining the high speed operation of the AGC circuit. SOLUTION: A gain of a veriable gain element 1 is controlled in response to a terminal voltage of a capacitor connecting with the variable gain element 1, and the variable gain element 1 is used to make constant the different levels of a burst signal of a high speed in the high speed AGC circuit. The capacitor 5 is charged up to a prescribed voltage during idle throttle of the burst signal.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【発明の属する技術分野】本発明は、高速AGC回路と
その制御方法に係わり、特に、可変利得素子を用いて、
高速な異なるレベルのバースト信号の信号レベルを一定
にするようにした高速AGC回路とその制御方法に関す
る。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a high-speed AGC circuit and a control method thereof, and more particularly, to a high-speed AGC circuit using a variable gain element.
The present invention relates to a high-speed AGC circuit in which the signal levels of high-speed burst signals having different levels are fixed, and a control method thereof.

【0002】[0002]

【従来の技術】特に、データ通信などのバースト伝送に
用いられているバースト信号は、各バースト信号毎にA
GCをかける必要があり、このAGCの収束時間を短く
することでデータのスルーレイトがあがる。このためA
GCの収束時間を短くすることが要求されている。
2. Description of the Related Art In particular, a burst signal used for burst transmission such as data communication has an A signal for each burst signal.
It is necessary to apply GC, and by shortening the convergence time of AGC, data slew rate is increased. Therefore A
It is required to shorten the convergence time of GC.

【0003】この要請に応えるために、例えば、特開平
4−108206号公報に開示されているように、可変
利得素子のコントロール電圧をキャパシタの充放電で制
御し、バースト信号の空きタイムスロットル時に強制的
にキャパシタを放電させリセット状態とし、バースト信
号入力と同時にキャパシタを充電し可変利得素子の利得
を変化させ希望レベルでホールドするようにした技術が
提案されている。
In order to meet this demand, for example, as disclosed in Japanese Patent Application Laid-Open No. 4-108206, the control voltage of the variable gain element is controlled by charging and discharging of a capacitor, and the control voltage is forcibly applied when a burst signal has an idle time throttle. There has been proposed a technology in which a capacitor is discharged to a reset state, the capacitor is charged simultaneously with the input of a burst signal, the gain of the variable gain element is changed, and the gain is held at a desired level.

【0004】上記した手法は、新しいタイムスロットの
バースト信号が入力した際、可変利得素子は最大もしく
は最小利得から動作を開始する。このため、可変利得素
子の可変範囲が最大となる場合があるから、AGCの収
束時間が長くなり、プリアンブルを長く設定する必要が
あるという欠点があった。更には、可変利得素子のコン
トロール電圧変動が大きくなるため、可変利得素子の出
力信号がDC的に振られるという欠点もある。
In the above-mentioned method, when a burst signal of a new time slot is input, the variable gain element starts operating from the maximum or minimum gain. For this reason, since the variable range of the variable gain element may be maximized, the convergence time of the AGC becomes longer, and there is a disadvantage that the preamble needs to be set longer. Furthermore, since the control voltage fluctuation of the variable gain element becomes large, there is a disadvantage that the output signal of the variable gain element is changed in a DC manner.

【0005】[0005]

【発明が解決しようとする課題】本発明の目的は、上記
した従来技術の欠点を改良し、特に、可変利得素子のコ
ントロール電圧の初期設定値をコントロール電圧範囲の
センターに設定することで可変範囲を狭くし、以ってA
GCの収束時間を短くし、高速動作を可能にした新規な
高速AGC回路とその制御方法を提供するものである。
SUMMARY OF THE INVENTION An object of the present invention is to improve the above-mentioned drawbacks of the prior art and, in particular, to set the initial value of the control voltage of the variable gain element at the center of the control voltage range. , So A
It is an object of the present invention to provide a novel high-speed AGC circuit that shortens the convergence time of GC and enables high-speed operation, and a control method thereof.

【0006】[0006]

【課題を解決するための手段】本発明は上記した目的を
達成するため、基本的には、以下に記載されたような技
術構成を採用するものである。即ち、本発明に係わる高
速AGC回路の第1態様は、可変利得素子に接続された
キャパシタの端子電圧に応じて前記可変利得素子の利得
が制御され、この可変利得素子を用いて、高速な異なる
レベルのバースト信号の信号レベルを一定にするように
した高速AGC回路において、前記バースト信号の空き
スロットル間に前記キャパシタを所定の電圧まで充電す
るように構成したことを特徴とするものであり、叉、第
2態様は、前記可変利得素子の出力側には第1のレベル
検出回路が設けられ、この第1のレベル検出回路が予め
定めたレベル以上のレベルを検出した時、前記キャパシ
タに充電された電荷を放電して前記可変利得素子の利得
を低下させ、叉、前記第1のレベル検出回路が予め定め
たレベル以下のレベルを検出した時、前記キャパシタを
充電して前記可変利得素子の利得を増大せしめ、前記キ
ャパシタの端子電圧が所定の電圧になった時、前記キャ
パシタの充放電を停止するように構成したことを特徴と
するものであり、叉、第3態様は、前記キャパシタには
スイッチを介して充放電回路が接続され、この充放電回
路は、一つの放電回路と、少なくとも二つの充電回路と
で構成したことを特徴とするものであり、叉、第4態様
は、前記充放電回路を制御するスイッチ制御回路が設け
られ、このスイッチ制御回路は前記第1のレベル検出回
路で制御されるように構成したことを特徴とするもので
あり、叉、第5態様は、前記可変利得素子の入力側には
第2のレベル検出回路が設けられ、この第2のレベル検
出回路が入力信号がないことを検出したとき、前記スイ
ッチ制御回路を介して前記キャパシタを所定の電圧まで
再び充電するように構成したことを特徴とするものであ
る。
SUMMARY OF THE INVENTION The present invention basically employs the following technical configuration to achieve the above object. That is, in the first aspect of the high-speed AGC circuit according to the present invention, the gain of the variable gain element is controlled in accordance with the terminal voltage of the capacitor connected to the variable gain element, and high-speed different In a high-speed AGC circuit in which the signal level of a burst signal of a constant level is made constant, the capacitor is charged to a predetermined voltage during an idle throttle of the burst signal. In a second aspect, a first level detection circuit is provided on the output side of the variable gain element, and when the first level detection circuit detects a level higher than a predetermined level, the capacitor is charged. When the first level detection circuit detects a level equal to or lower than a predetermined level, the capacitance is reduced. Charging the capacitor to increase the gain of the variable gain element, and when the terminal voltage of the capacitor has reached a predetermined voltage, charging and discharging of the capacitor is stopped, In a third aspect, a charging / discharging circuit is connected to the capacitor via a switch, and the charging / discharging circuit includes one discharging circuit and at least two charging circuits. In a fourth aspect, a switch control circuit for controlling the charge / discharge circuit is provided, and the switch control circuit is configured to be controlled by the first level detection circuit. In a fifth aspect, a second level detection circuit is provided on the input side of the variable gain element, and when the second level detection circuit detects that there is no input signal, the switch control circuit is turned off. To a predetermined voltage the capacitor via is characterized in that it has configured to charge again.

【0007】叉、本発明に係る高速AGC回路とその制
御方法の態様は、可変利得素子に接続されたキャパシタ
の端子電圧に応じて前記可変利得素子の利得が制御さ
れ、この可変利得素子を用いて、高速な異なるレベルの
バースト信号の信号レベルを一定にするようにした高速
AGC回路の制御方法において、前記キャパシタを予め
所定の電圧に充電し、前記可変利得素子の出力側に設け
たレベル検出回路が予め定めたレベル以上のレベルを検
出した時、前記キャパシタの電荷を放電して前記可変利
得素子の利得を低下せしめ、その後、前記可変利得素子
の出力側に設けたレベル検出回路が予め定めたレベルを
検出した時、前記キャパシタの放電を停止し、叉、前記
キャパシタを予め所定の電圧に充電し、前記可変利得素
子の出力側に設けたレベル検出回路が予め定めたレベル
以下のレベルを検出した時、前記キャパシタを充電して
前記可変利得素子の利得を増大せしめ、その後、前記可
変利得素子の出力側に設けたレベル検出回路が予め定め
たレベルを検出した時、前記キャパシタの充電を停止せ
しめるように制御することを特徴とするものである。
Further, according to an aspect of the high-speed AGC circuit and the control method thereof according to the present invention, the gain of the variable gain element is controlled in accordance with the terminal voltage of a capacitor connected to the variable gain element. And controlling the high-speed AGC circuit so that the signal level of the high-speed burst signal having a different level is constant, charging the capacitor to a predetermined voltage in advance, and detecting a level detected at the output side of the variable gain element. When the circuit detects a level equal to or higher than a predetermined level, the charge of the capacitor is discharged to lower the gain of the variable gain element, and thereafter, a level detection circuit provided on the output side of the variable gain element determines a predetermined level. When the detected level is detected, the discharging of the capacitor is stopped, the capacitor is charged to a predetermined voltage in advance, and the capacitor is provided on the output side of the variable gain element. When the bell detection circuit detects a level equal to or lower than a predetermined level, the capacitor is charged to increase the gain of the variable gain element, and thereafter, a level detection circuit provided on the output side of the variable gain element determines a predetermined level. When the detected level is detected, the charging of the capacitor is controlled to be stopped.

【0008】[0008]

【発明の実施の形態】本発明に係る高速AGC回路とそ
の制御方法は、AGC回路におけるAGCアンプのゲイ
ンの初期値を可変利得素子のセンターレベルに設定する
ことを特徴とするものであり、キャパシタの充・放電時
定数を制御することにより、信号レベルの異なるバース
ト信号のレベルを一定にする高速AGCである。
DESCRIPTION OF THE PREFERRED EMBODIMENTS A high-speed AGC circuit and a control method thereof according to the present invention are characterized in that an initial value of a gain of an AGC amplifier in an AGC circuit is set to a center level of a variable gain element. This is a high-speed AGC that controls the charge / discharge time constant of the A.B.C.

【0009】図1のブロック図に示すように、可変利得
素子1と、レベル検出回路2と、スイッチ制御回路3
と、スイッチ回路4と、キャパシタ5と、入力レベル検
出回路6とからなり、バースト信号の空きスロットル間
にスイッチ回路4によりキャパシタ5を充電し、可変利
得素子1の利得をセンターレベルVtに設定し、バース
ト信号入力レベルに応じてキャパシタを充電または放電
させるようスイッチ回路4を切換え、希望レベルでスイ
ッチ回路4をopenにする。
As shown in the block diagram of FIG. 1, a variable gain element 1, a level detection circuit 2, a switch control circuit 3
, A switch circuit 4, a capacitor 5, and an input level detection circuit 6. The capacitor 5 is charged by the switch circuit 4 during the idle throttle of the burst signal, and the gain of the variable gain element 1 is set to the center level Vt. The switch circuit 4 is switched to charge or discharge the capacitor according to the burst signal input level, and the switch circuit 4 is opened at a desired level.

【0010】従って、AGC制御範囲が略半分になるた
め、高速応答が可能になる。
[0010] Accordingly, the AGC control range is substantially halved, and high-speed response is possible.

【0011】[0011]

【実施例】以下に、本発明に係わる高速AGC回路とそ
の制御方法の具体例を図面を参照しながら詳細に説明す
る。図1は、本発明に係わる高速AGC回路の具体例を
示すブロック図であって、図1には、可変利得素子1に
接続されたキャパシタ5の端子電圧に応じて前記可変利
得素子1の利得が制御され、この可変利得素子1を用い
て、高速な異なるレベルのバースト信号の信号レベルを
一定にするようにした高速AGC回路において、前記バ
ースト信号の空きスロットル間に前記キャパシタ5を所
定の電圧まで充電するように構成した高速AGC回路が
示されている。
BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a block diagram of a high-speed AGC circuit according to the present invention. FIG. 1 is a block diagram showing a specific example of a high-speed AGC circuit according to the present invention. In FIG. 1, the gain of the variable gain element 1 according to the terminal voltage of a capacitor 5 connected to the variable gain element 1 is shown. In a high-speed AGC circuit using the variable gain element 1 to make the signal levels of high-speed burst signals of different levels constant, the capacitor 5 is supplied with a predetermined voltage between idle throttles of the burst signal. A high-speed AGC circuit configured to charge up to 200 A is shown.

【0012】以下に、本発明を図2を用いて詳細に説明
する。本発明のAGC回路は、可変利得素子1と、可変
利得素子1の出力側のレベルを検出するレベル検出回路
(第1のレベル検出回路)2と、スイッチ制御回路3
と、可変利得素子1の利得を決めるキャパシタ5と、キ
ャパシタ5の充放電を切換制御するスイッチ回路4と、
可変利得素子1の入力側のレベルを検出する入力レベル
検出回路(第2のレベル検出回路)6から構成され、可
変利得素子1はキャパシタ5の電圧Vcにより利得が可
変する。レベル検出回路2は、ダイオードDとコンパレ
ータ2aとで構成され、可変利得素子1の出力レベルを
検出する。入力レベル検出回路6も同様にダイオードと
コンパレータで構成され、バースト信号BであるAGC
入力信号の有無を検出する。スイッチ制御回路3は、レ
ベル検出回路2と入力レベル検出回路6とからの信号を
もとにスイッチ回路4を制御する。スイッチ回路4は、
キャパシタ5の充放電の制御を行う。
Hereinafter, the present invention will be described in detail with reference to FIG. The AGC circuit according to the present invention includes a variable gain element 1, a level detection circuit (first level detection circuit) 2 for detecting a level on the output side of the variable gain element 1, and a switch control circuit 3.
A capacitor 5 for determining the gain of the variable gain element 1, a switch circuit 4 for switching and controlling the charging and discharging of the capacitor 5,
The variable gain element 1 includes an input level detection circuit (second level detection circuit) 6 for detecting the level on the input side of the variable gain element 1, and the gain of the variable gain element 1 is varied by the voltage Vc of the capacitor 5. The level detection circuit 2 includes a diode D and a comparator 2a, and detects an output level of the variable gain element 1. Similarly, the input level detection circuit 6 includes a diode and a comparator.
Detects the presence or absence of an input signal. The switch control circuit 3 controls the switch circuit 4 based on signals from the level detection circuit 2 and the input level detection circuit 6. The switch circuit 4
The charge / discharge of the capacitor 5 is controlled.

【0013】次に、レベル検出回路2の構成について説
明する。可変利得素子1の出力側とコンパレータ2aの
一方の入力端子との間には検波用のダイオードDが設け
られ、コンパレータ2aの他方の入力端子には、所定の
電圧が加えられ、レベル検出回路2を構成している。な
お、可変利得素子1の入力側に設けられたレベル検出回
路6も同様に構成されている。
Next, the configuration of the level detection circuit 2 will be described. A detection diode D is provided between the output side of the variable gain element 1 and one input terminal of the comparator 2a. A predetermined voltage is applied to the other input terminal of the comparator 2a. Is composed. The level detection circuit 6 provided on the input side of the variable gain element 1 has the same configuration.

【0014】叉、スイッチ制御回路3は、可変利得素子
1の出力レベルが所定のレベルより大である場合、可変
利得素子1の利得を下げるための回路として、レベル検
出回路2の出力をAND回路31に導くと共に、レベル
検出回路6の信号をダイオード32を介してAND回路
31に入力するように構成している。なお、前記ダイオ
ード32には並列に抵抗33が接続され、更に、ダイオ
ード32のカソードとグランド間にはキャパシタ34が
設けられている。
When the output level of the variable gain element 1 is higher than a predetermined level, the switch control circuit 3 uses the output of the level detection circuit 2 as a circuit for lowering the gain of the variable gain element 1. The signal is guided to the AND circuit 31 and the signal of the level detection circuit 6 is inputted to the AND circuit 31 via the diode 32. A resistor 33 is connected in parallel with the diode 32, and a capacitor 34 is provided between the cathode of the diode 32 and the ground.

【0015】そして、AND回路31の出力信号は、ラ
ッチ回路35に入力するように構成していて、このラッ
チ回路35、AND回路48とを介してでスイッチ回路
4のスイッチ4aを制御するように構成している。な
お、AND回路48では、AND回路31の出力信号と
ラッチ回路35の出力信号とのANDをとるように構成
している。
The output signal of the AND circuit 31 is configured to be input to the latch circuit 35, and the switch 4a of the switch circuit 4 is controlled via the latch circuit 35 and the AND circuit 48. Make up. The AND circuit 48 is configured to AND the output signal of the AND circuit 31 and the output signal of the latch circuit 35.

【0016】ラッチ回路35のクロック端子には、遅延
素子36と、インバータ37と、排他的論理和(XO
R)回路38とで構成したバースト信号Bの立ち上がり
エッジと立ち下がりエッジを検出するエッジ検出回路3
9の出力が入力されるように構成している。従って、バ
ースト信号が入力し、所定のレベル以上の信号がレベル
検出回路2で検出された時、バースト信号の立ち上がり
エッジでラッチ回路35の出力信号が「H」レベルにな
り、スイッチ4aが閉じキャパシタ5の電荷は抵抗Rg
を介して放電し、可変利得素子1の利得を下げる。
The clock terminal of the latch circuit 35 has a delay element 36, an inverter 37, and an exclusive OR (XO).
R) an edge detection circuit 3 for detecting the rising edge and the falling edge of the burst signal B constituted by the circuit 38
9 is input. Therefore, when a burst signal is input and a signal of a predetermined level or more is detected by the level detection circuit 2, the output signal of the latch circuit 35 becomes "H" level at the rising edge of the burst signal, and the switch 4a is closed and the capacitor is closed. 5 is the resistance Rg
To reduce the gain of the variable gain element 1.

【0017】叉、レベル検出回路6の検出信号は、ダイ
オード32、インバータ46を介してスイッチ4cを制
御するように構成され、この場合、インバータ46の出
力は「L」レベルになり、スイッチ4cは開くようにな
っている可変利得素子1の利得が下がり、出力端子「O
UT」のレベルが所定の信号レベルになると、レベル検
出回路2の出力が反転する。即ち、AND回路31、ラ
ッチ回路35、AND回路48を介して閉じていたスイ
ッチ回路4のスイッチ4aは開き、キャパシタ5の放電
が停止する。
The detection signal of the level detection circuit 6 is configured to control the switch 4c via the diode 32 and the inverter 46. In this case, the output of the inverter 46 becomes "L" level, and the switch 4c The gain of the variable gain element 1 which is opened decreases, and the output terminal "O"
When the level of "UT" reaches a predetermined signal level, the output of the level detection circuit 2 is inverted. That is, the switch 4a of the switch circuit 4 which has been closed via the AND circuit 31, the latch circuit 35, and the AND circuit 48 is opened, and the discharge of the capacitor 5 is stopped.

【0018】一方、可変利得素子1の出力レベルが所定
のレベルより小さい場合、可変利得素子1の利得を上げ
るための回路として、スイッチ制御回路3は、レベル検
出回路2の出力をインバータ40を介してAND回路4
1に導くと共に、レベル検出回路6の信号をダイオード
32を介してAND回路41に入力するように構成して
いる。
On the other hand, when the output level of the variable gain element 1 is lower than a predetermined level, the switch control circuit 3 outputs the output of the level detection circuit 2 via the inverter 40 as a circuit for increasing the gain of the variable gain element 1. AND circuit 4
1 and the signal of the level detection circuit 6 is inputted to the AND circuit 41 via the diode 32.

【0019】そして、AND回路41の出力信号は、ラ
ッチ回路45に入力するように構成していて、このラッ
チ回路45とAND回路47とを介してスイッチ回路4
のスイッチ4bを制御するように構成している。なお、
AND回路47では、AND回路41の出力信号とラッ
チ回路45の出力信号とのANDをとるように構成して
いる。
The output signal of the AND circuit 41 is configured to be input to the latch circuit 45. The switch circuit 4 is connected to the latch circuit 45 via the AND circuit 47.
Is controlled to control the switch 4b. In addition,
The AND circuit 47 is configured to AND the output signal of the AND circuit 41 and the output signal of the latch circuit 45.

【0020】ラッチ回路45のクロック端子には、ラッ
チ回路35と同様に、バースト信号の立ち上がりエッジ
と立ち下がりエッジを検出するエッジ検出回路39の出
力が入力されるように構成している。従って、バースト
信号が入力し、所定のレベル以下の信号がレベル検出回
路2で検出された時、バースト信号の立ち上がりエッジ
でラッチ回路45の出力信号が「H」レベルになり、ス
イッチ4bが閉じキャパシタ5は抵抗Rvを介して電源
Vccから充電され、可変利得素子1の利得を上げる。
この場合も、インバータ46の出力は「L」レベルにな
り、スイッチ4cは開くようになっている可変利得素子
1の利得が上がり、出力端子「OUT」のレベルが所定
の信号レベルになると、レベル検出回路2の出力が反転
する。即ち、AND回路41、ラッチ回路45、AND
回路47を介して閉じていたスイッチ回路4のスイッチ
4bは開き、キャパシタ5の充電が停止する。
Similarly to the latch circuit 35, the output of the edge detection circuit 39 for detecting the rising edge and the falling edge of the burst signal is input to the clock terminal of the latch circuit 45. Therefore, when a burst signal is input and a signal below a predetermined level is detected by the level detection circuit 2, the output signal of the latch circuit 45 becomes "H" level at the rising edge of the burst signal, and the switch 4b is closed and the capacitor is closed. 5 is charged from the power supply Vcc via the resistor Rv, and increases the gain of the variable gain element 1.
Also in this case, the output of the inverter 46 becomes "L" level, the switch 4c opens, the gain of the variable gain element 1 which is opened increases, and the level of the output terminal "OUT" becomes a predetermined signal level. The output of the detection circuit 2 is inverted. That is, the AND circuit 41, the latch circuit 45, the AND circuit
The switch 4b of the switch circuit 4 which has been closed via the circuit 47 is opened, and the charging of the capacitor 5 is stopped.

【0021】さて、レベル検出回路6がバースト信号が
なくなったことを検出すると、エッジ検出回路39はバ
ースト信号の立ち下がりを検出し、立ち下がりエッジ信
号がラッチ回路35、45のクロック端子に入力される
ように構成しているから、立ち下がりエッジ信号が出力
されると、スイッチ4a、4bは開く。そして、ダイオ
ード32のカソードには、インバータ46が接続され、
このインバータ46がスイッチ4cを閉じ,キャパシタ
5が再び所定の電圧に充電されて、可変利得素子1の利
得を所定の利得に初期設定するように構成している。
When the level detection circuit 6 detects that the burst signal has disappeared, the edge detection circuit 39 detects the falling edge of the burst signal, and the falling edge signal is input to the clock terminals of the latch circuits 35 and 45. When the falling edge signal is output, the switches 4a and 4b are opened. An inverter 46 is connected to the cathode of the diode 32,
The inverter 46 closes the switch 4c, charges the capacitor 5 again to a predetermined voltage, and initializes the gain of the variable gain element 1 to a predetermined gain.

【0022】従って、バースト信号がなくなった時、ス
イッチ4a、4bは開くと同時に、スイッチ4cが閉
じ、リセット状態に戻るようになっている。次に本発明
の全体の動作を図1を用いて説明する。まず、バースト
信号の空きスロットル間にスイッチ回路4をVt側に切
換え、キャパシタ5を可変利得素子1のコントロール電
圧Vcの可変範囲のセンター電圧Vtに充電しリセット
状態にする。ここで可変利得素子1のゲインは、コント
ロール電圧Vcが高いと大きく、コントロール電圧Vc
が低いと小さくなるものとする。
Therefore, when the burst signal disappears, the switches 4a and 4b are opened and at the same time the switch 4c is closed to return to the reset state. Next, the overall operation of the present invention will be described with reference to FIG. First, the switch circuit 4 is switched to the Vt side during the idle throttle of the burst signal, and the capacitor 5 is charged to the center voltage Vt in the variable range of the control voltage Vc of the variable gain element 1 to be reset. Here, the gain of the variable gain element 1 increases when the control voltage Vc is high, and the control voltage Vc
It is assumed that the smaller the value, the smaller the value.

【0023】バースト信号が入力されると、レベル検出
回路2は、そのレベルがAGC制御の希望レベルより高
いか低いかを判別する。レベル検出回路2で希望レベル
より高いと判断するとスイッチ制御回路3は、スイッチ
回路4をRg側に切換え、キャパシタ5の電荷は放電を
開始する。キャパシタ5の電荷が放電すると可変利得素
子1のコントロール電圧Vcは下がり、可変利得素子1
の出力レベルは小さくなる。
When a burst signal is input, the level detection circuit 2 determines whether the level is higher or lower than a desired level of AGC control. When the level detection circuit 2 determines that the level is higher than the desired level, the switch control circuit 3 switches the switch circuit 4 to the Rg side, and the charge of the capacitor 5 starts discharging. When the charge of the capacitor 5 is discharged, the control voltage Vc of the variable gain element 1 decreases, and the variable gain element 1
Output level becomes smaller.

【0024】そして、可変利得素子1の出力レベルが希
望レベルになったことをレベル検出回路2が検出する
と、スイッチ制御回路3は、スイッチ回路4をopen
側に切換えるように制御する。スイッチ回路4をope
n側に切換えると、キャパシタ5の放電はストップし、
可変利得素子1のゲインが一定に保たれる。次に、入力
レベル検出回路6がバースト信号が終わったことを検出
すると、スイッチ制御回路3はスイッチ回路4をVt側
に再び切換え、即ち、リセット状態にする。
When the level detection circuit 2 detects that the output level of the variable gain element 1 has reached a desired level, the switch control circuit 3 sets the switch circuit 4 to open.
Control to switch to the side. Switch circuit 4 is open
When switching to the n side, discharging of the capacitor 5 is stopped,
The gain of the variable gain element 1 is kept constant. Next, when the input level detection circuit 6 detects the end of the burst signal, the switch control circuit 3 switches the switch circuit 4 to the Vt side again, that is, puts the switch circuit 4 into a reset state.

【0025】叉、逆に、レベル検出回路2が希望レベル
より低いと判断すると、スイッチ制御回路3は、スイッ
チ回路4をRv側に切換え、キャパシタ5へ充電を開始
する。キャパシタ5が充電されると可変利得素子1のコ
ントロール電圧Vcは上がり、可変利得素子1の出力レ
ベルは大きくなる、可変利得素子1の出力レベルが希望
レベルになったことをレベル検出回路2が検出すると、
スイッチ制御回路3は、スイッチ回路4をopen側に
切換えるように制御する。スイッチ回路4をopen側
に切換えると、キャパシタ5の充電はストップし可変利
得素子1のゲインを一定に保つ。
Conversely, if the level detection circuit 2 determines that the level is lower than the desired level, the switch control circuit 3 switches the switch circuit 4 to the Rv side, and starts charging the capacitor 5. When the capacitor 5 is charged, the control voltage Vc of the variable gain element 1 rises, the output level of the variable gain element 1 increases, and the level detection circuit 2 detects that the output level of the variable gain element 1 has reached a desired level. Then
The switch control circuit 3 controls the switch circuit 4 to switch to the open side. When the switch circuit 4 is switched to the open side, charging of the capacitor 5 is stopped and the gain of the variable gain element 1 is kept constant.

【0026】入力レベル検出回路6がバースト信号が終
わったことを検出すると、スイッチ制御回路3はスイッ
チ回路4をVt側に切換え、即ち、リセット状態とな
る。
When the input level detection circuit 6 detects the end of the burst signal, the switch control circuit 3 switches the switch circuit 4 to the Vt side, that is, enters the reset state.

【0027】[0027]

【発明の効果】本発明に係る高速AGC回路とその制御
方法は、上述のように構成したので、AGC収束時間を
従来の約半分の時間に短縮することができた。しかも、
構成が簡単であるから、実施も容易である等優れた特徴
を有する。
Since the high-speed AGC circuit and the control method according to the present invention are configured as described above, the AGC convergence time can be reduced to about half the conventional time. Moreover,
Since the configuration is simple, it has excellent features such as easy implementation.

【図面の簡単な説明】[Brief description of the drawings]

【図1】本発明に係る高速AGC回路のブロック図であ
る。
FIG. 1 is a block diagram of a high-speed AGC circuit according to the present invention.

【図2】本発明に係る高速AGC回路の具体的な回路図
である。
FIG. 2 is a specific circuit diagram of a high-speed AGC circuit according to the present invention.

【符号の説明】[Explanation of symbols]

1 可変利得素子 2 レベル検出回路 2a コンパレータ D ダイオード 3 スイッチ制御回路 4 スイッチ回路 4a,4b,4c スイッチ 5,34 キャパシタ 6 入力レベル検出回路 32 ダイオード 33 抵抗 31,41 AND回路 35,45 ラッチ回路 36 遅延素子 37,40,46 インバータ 38 排他的論理和(XOR)回路 B バースト信号 DESCRIPTION OF SYMBOLS 1 Variable gain element 2 Level detection circuit 2a Comparator D diode 3 Switch control circuit 4 Switch circuit 4a, 4b, 4c Switch 5, 34 Capacitor 6 Input level detection circuit 32 Diode 33 Resistance 31, 41 AND circuit 35, 45 Latch circuit 36 Delay Element 37, 40, 46 Inverter 38 Exclusive OR (XOR) circuit B Burst signal

Claims (6)

【特許請求の範囲】[Claims] 【請求項1】 可変利得素子に接続されたキャパシタの
端子電圧に応じて前記可変利得素子の利得が制御され、
この可変利得素子を用いて、高速な異なるレベルのバー
スト信号の信号レベルを一定にするようにした高速AG
C回路において、前記バースト信号の空きスロットル間
に前記キャパシタを所定の電圧まで充電するように構成
したことを特徴とする高速AGC回路。
1. The gain of the variable gain element is controlled according to a terminal voltage of a capacitor connected to the variable gain element,
A high-speed AG that uses this variable gain element to make the signal level of high-speed burst signals of different levels constant.
2. A high-speed AGC circuit according to claim 1, wherein said capacitor is charged to a predetermined voltage during an idle throttle of said burst signal.
【請求項2】 前記可変利得素子の出力側には第1のレ
ベル検出回路が設けられ、この第1のレベル検出回路が
予め定めたレベル以上のレベルを検出した時、前記キャ
パシタに充電された電荷を放電して前記可変利得素子の
利得を低下させ、叉、前記第1のレベル検出回路が予め
定めたレベル以下のレベルを検出した時、前記キャパシ
タを充電して前記可変利得素子の利得を増大せしめ、前
記キャパシタの端子電圧が所定の電圧になった時、前記
キャパシタの充放電を停止するように構成したことを特
徴とする請求項1記載の高速AGC回路。
2. A first level detection circuit is provided on an output side of the variable gain element, and when the first level detection circuit detects a level higher than a predetermined level, the capacitor is charged. Discharging the charge to lower the gain of the variable gain element, and when the first level detection circuit detects a level lower than a predetermined level, charges the capacitor to reduce the gain of the variable gain element. 2. The high-speed AGC circuit according to claim 1, wherein when the terminal voltage of the capacitor reaches a predetermined voltage, charging and discharging of the capacitor are stopped.
【請求項3】 前記キャパシタにはスイッチを介して充
放電回路が接続され、この充放電回路は、一つの放電回
路と、少なくとも二つの充電回路とで構成したことを特
徴とする請求項1又は2記載の高速AGC回路。
3. A charge / discharge circuit connected to the capacitor via a switch, wherein the charge / discharge circuit comprises one discharge circuit and at least two charge circuits. 2. The high-speed AGC circuit according to 2.
【請求項4】 前記充放電回路を制御するスイッチ制御
回路が設けられ、このスイッチ制御回路は前記第1のレ
ベル検出回路で制御されるように構成したことを特徴と
する請求項3記載の高速AGC回路。
4. A high-speed switch according to claim 3, further comprising a switch control circuit for controlling said charge / discharge circuit, wherein said switch control circuit is controlled by said first level detection circuit. AGC circuit.
【請求項5】 前記可変利得素子の入力側には第2のレ
ベル検出回路が設けられ、この第2のレベル検出回路が
入力信号がないことを検出したとき、前記スイッチ制御
回路を介して前記キャパシタを所定の電圧まで再び充電
するように構成したことを特徴とする請求項4記載の高
速AGC回路。
5. A second level detection circuit is provided on an input side of the variable gain element. When the second level detection circuit detects that there is no input signal, the second level detection circuit transmits the second level detection circuit via the switch control circuit. 5. The high-speed AGC circuit according to claim 4, wherein the capacitor is recharged to a predetermined voltage.
【請求項6】 可変利得素子に接続されたキャパシタの
端子電圧に応じて前記可変利得素子の利得が制御され、
この可変利得素子を用いて、高速な異なるレベルのバー
スト信号の信号レベルを一定にするようにした高速AG
C回路の制御方法において、前記キャパシタを予め所定
の電圧に充電し、前記可変利得素子の出力側に設けたレ
ベル検出回路が予め定めたレベル以上のレベルを検出し
た時、前記キャパシタの電荷を放電して前記可変利得素
子の利得を低下せしめ、その後、前記可変利得素子の出
力側に設けたレベル検出回路が予め定めたレベルを検出
した時、前記キャパシタの放電を停止し、叉、前記キャ
パシタを予め所定の電圧に充電し、前記可変利得素子の
出力側に設けたレベル検出回路が予め定めたレベル以下
のレベルを検出した時、前記キャパシタを充電して前記
可変利得素子の利得を増大せしめ、その後、前記可変利
得素子の出力側に設けたレベル検出回路が予め定めたレ
ベルを検出した時、前記キャパシタの充電を停止せしめ
るように制御することを特徴とする高速AGC回路の制
御方法。
6. The gain of the variable gain element is controlled according to a terminal voltage of a capacitor connected to the variable gain element,
A high-speed AG that uses this variable gain element to make the signal level of high-speed burst signals of different levels constant.
In the control method of the C circuit, the capacitor is charged to a predetermined voltage in advance, and when the level detection circuit provided on the output side of the variable gain element detects a level higher than a predetermined level, the charge of the capacitor is discharged. Then, the gain of the variable gain element is reduced, and thereafter, when a level detection circuit provided on the output side of the variable gain element detects a predetermined level, the discharging of the capacitor is stopped, and the capacitor is turned off. The battery is charged to a predetermined voltage in advance, and when a level detection circuit provided on the output side of the variable gain element detects a level lower than a predetermined level, the capacitor is charged to increase the gain of the variable gain element, Thereafter, when a level detection circuit provided on the output side of the variable gain element detects a predetermined level, control is performed so as to stop charging the capacitor. Control method for high-speed AGC circuit according to claim and.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6049824B1 (en) * 2015-08-17 2016-12-21 株式会社東芝 Amplifier circuit
JP2018530223A (en) * 2015-09-07 2018-10-11 Tdk株式会社 Integrated circuit, circuit assembly and method of operating the same

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6049824B1 (en) * 2015-08-17 2016-12-21 株式会社東芝 Amplifier circuit
JP2018530223A (en) * 2015-09-07 2018-10-11 Tdk株式会社 Integrated circuit, circuit assembly and method of operating the same
US10581397B2 (en) 2015-09-07 2020-03-03 Tdk Corporation Integrated circuit, circuit assembly and a method for its operation
US10622957B2 (en) 2015-09-07 2020-04-14 Tdk Corporation Integrated circuit, circuit assembly and a method for its operation

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