JP2000022448A - Bias generating circuit and mixer - Google Patents
Bias generating circuit and mixerInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、バイアス発生回路
及びこのバイアス発生回路を用いたミキサに関し、特
に、低電源電圧で動作するミキサとこのミキサに用いて
好適なバイアス発生回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a bias generation circuit and a mixer using the bias generation circuit, and more particularly to a mixer operating at a low power supply voltage and a bias generation circuit suitable for the mixer.
【０００２】[0002]
【従来の技術】ＰＤＣ（Personal Digital Cellula
r；パーソナルディジタルセルラ）や次期ＣＤＭＡ（Cod
e Division Multiple Access；符号分割多元アクセ
ス）システム等の携帯電話端末の通話時間や待ち受け時
間は、その性能指標の一つであり、これらの時間の増大
が望まれている。このためには、端末で用いられる回路
の低消費電力化が必要であり、その一つの方法として電
源の低電圧化があり、３Ｖ電源化に向けたＩＣやデバイ
スの開発がなされている。一方、ＡｌＧａＡｓ／ＧａＡ
ｓのヘテロ接合をエミッタ・ベース間に有する化合物ヘ
テロ接合バイポーラトランジスタ（Heterojunction Bi
polar Transistor、「ＨＢＴ」という）は、その優れ
た高周波特性から、携帯電話端末内の高周波フロントエ
ンド部に使用するデバイスとして期待されているが、ベ
ース・エミッタ間オン電圧ＶBEが約１．４Ｖと大きいた
め、その回路構成によっては３Ｖといった低電源電圧に
対応できない。2. Description of the Related Art PDC (Personal Digital Cellula)
r; personal digital cellular) and next-generation CDMA (Cod
Talk time and standby time of a mobile phone terminal such as an e Division Multiple Access (code division multiple access) system are one of the performance indexes, and it is desired to increase these times. For this purpose, it is necessary to reduce the power consumption of circuits used in terminals. One of the methods is to reduce the voltage of the power supply, and ICs and devices for a 3V power supply are being developed. On the other hand, AlGaAs / GaAs
Heterojunction Bipolar Transistor (Heterojunction Bi)
Polar Transistor (referred to as "HBT") is expected to be used as a device used in a high-frequency front end in a mobile phone terminal because of its excellent high-frequency characteristics. However, the base-emitter on-voltage V BE is about 1.4 V. Therefore, depending on the circuit configuration, it cannot cope with a low power supply voltage such as 3V.
【０００３】高周波フロントエンド部を構成する回路ブ
ロックの１つにミキサがあり、これは、受信したＲＦ信
号を内部中間周波数に変換するために用いられる。この
ミキサを構成する回路として、例えば図５に示したギル
バートセル（ギルバート乗算器）形ミキサが用いられ
る。図５を参照すると、この回路は、ベースにバイアス
電圧を入力しエミッタが接地された電流源トランジスタ
１−１と、電流源トランジスタ１−１のコレクタに共通
エミッタが接続され、入力端子１２−１、１２−２間の
第１の入力信号電圧（ミキサＡ）をベースに差動入力し
てなる第１の差動トランジスタ対１−２、１−３と、第
１の差動トランジスタ対１−２、１−３のコレクタにそ
れぞれ共通エミッタが接続され、入力端子１３−１、１
３−２間の第２の入力信号電圧（ミキサ入力Ｂ）を、そ
れぞれ、ベースに差動入力し、コレクタが交叉接続され
てなる第２及び第３の差動トランジスタ対１−４、１−
５、及び１−６、１−７と、を備え、トランジスタ１−
５とトランジスタ１−６のコレクタの接続点、トランジ
スタ１−４とトランジスタ１−７とのコレクタの接続点
には、それぞれ、負荷素子としてインダクタンス１５−
１、１５−２が接続され、入力端子１２−１、１２−２
間（ミキサ入力Ａ）、入力端子１３−１、１３−２間
（ミキサ入力Ｂ）に入力される周波数の異なる２つ信号
電圧の積を、交叉接続された２つの差動トランジスタ対
のコレクタに接続された出力端子１４−１、１４−２
（ミキサ出力）から出力することで、周波数の差の周波
数成分をもつ信号を生成し、周波数変換を行っている。
すなわち、入力端子１２−１、１２−２間（ミキサ入力
Ａ）、入力端子１３−１、１３−２間（ミキサ入力Ｂ）
の信号電圧をそれぞれＶ１、Ｖ２とすると、出力端子１
４−１、１４−２間の差電圧は、Ｖ１とＶ２の積に比例
する。[0003] One of the circuit blocks constituting the high-frequency front end section is a mixer, which is used to convert a received RF signal into an internal intermediate frequency. As a circuit constituting the mixer, for example, a Gilbert cell (Gilbert multiplier) type mixer shown in FIG. 5 is used. Referring to FIG. 5, this circuit includes a current source transistor 1-1 having a base to which a bias voltage is input and having an emitter grounded, a collector connected to the collector of the current source transistor 1-1, and an input terminal 12-1. , 12-2, and a first differential transistor pair 1-2, 1-3 that are differentially input based on a first input signal voltage (mixer A) between the first and second differential transistor pairs, The common emitters are connected to the collectors of the input terminals 13-1 and 13-1, respectively.
The second input signal voltage (mixer input B) between 3-2 is differentially input to the base, and the second and third differential transistor pairs 1-4 and 1- are formed by cross-connecting collectors.
5, and 1-6, 1-7, and the transistor 1-
5 and a collector of the transistor 1-6, and a collector of the transistor 1-4 and the collector of the transistor 1-7 respectively have an inductance 15- as a load element.
1, 15-2 are connected, and input terminals 12-1, 12-2 are connected.
The product of two signal voltages having different frequencies input between the input terminals 13-1 and 13-2 (mixer input B) and between the input terminals 13-1 and 13-2 is applied to the collectors of two cross-connected differential transistor pairs. Output terminals 14-1 and 14-2 connected
(Mixer output) to generate a signal having a frequency component of a frequency difference, thereby performing frequency conversion.
That is, between the input terminals 12-1 and 12-2 (mixer input A) and between the input terminals 13-1 and 13-2 (mixer input B).
Are V1 and V2, respectively, the output terminal 1
The difference voltage between 4-1 and 14-2 is proportional to the product of V1 and V2.
【０００４】しかしながら、図５に示した回路は、バイ
ポーラトランジスタ３段縦積み構成とされているため、
最低でも、ベース・エミッタ間電圧ＶBEの約３倍の電源
電圧が必要となるために、ＨＢＴで構成した場合には、
３Ｖ電源で動作させることは困難になる。However, since the circuit shown in FIG. 5 has a three-stage bipolar transistor configuration,
At a minimum, a power supply voltage about three times the base-emitter voltage V BE is required.
It becomes difficult to operate with a 3V power supply.
【０００５】低電圧化を図る回路として、例えば文献
（シンポジウム・オン・アンテナ・テクノロジー・アン
ド・アプライド・エレクトロマグネティクス・１９９６
コンファレンス・プロシーディングズ（Symposium on
Antenna Technology and Applied Electromagnet
ics 1996 Conference Proceedings）の第３１９〜３
２２頁）の記載が参照される。図６は、上記文献に記載
された回路のミキサ部の構成を示す図である。As a circuit for lowering the voltage, for example, a reference (Symposium on Antenna Technology and Applied Electromagnetics, 1996)
Conference proceedings (Symposium on
Antenna Technology and Applied Electromagnet
ics 1996 Conference Proceedings)
22) is referred to. FIG. 6 is a diagram showing a configuration of a mixer unit of the circuit described in the above-mentioned document.
【０００６】図６を参照すると、このミキサは、図５に
示したギルバートセル形ミキサにおいて、接地電位に接
続された電流源トランジスタ１−１を除去することによ
り、低電圧化を図ったものである。すなわち、入力端子
１２−１、１２−２間（ミキサ入力Ａ）の信号をベース
入力とする差動トランジスタ対１−２、１−３の共通エ
ミッタは接地されている。その他の基本構成は、図５に
示したものと同様である。Referring to FIG. 6, this mixer achieves a lower voltage by removing the current source transistor 1-1 connected to the ground potential in the Gilbert cell type mixer shown in FIG. is there. That is, the common emitter of the differential transistor pairs 1-2 and 1-3 having the base input of the signal between the input terminals 12-1 and 12-2 (mixer input A) is grounded. Other basic configurations are the same as those shown in FIG.
【０００７】図６に示した回路においては、接地電位側
の差動トランジスタ対１−２、１−３へのベースには、
高周波信号と共に、直流電圧を印加する必要がある。そ
して、この直流電圧は、回路の動作点を決定し、その性
能を大きく左右することから、安定な電圧を供給する必
要がある。これに加え、高周波信号に対して、悪影響を
与えない必要があり、高インピーダンスもしくはインピ
ーダンス整合がとれていることが望まれる。In the circuit shown in FIG. 6, the bases of the differential transistor pairs 1-2 and 1-3 on the ground potential side are
It is necessary to apply a DC voltage together with the high frequency signal. Since this DC voltage determines the operating point of the circuit and greatly affects its performance, it is necessary to supply a stable voltage. In addition to this, it is necessary not to adversely affect the high-frequency signal, and it is desirable that high impedance or impedance matching be achieved.
【０００８】このようなバイアス発生回路の一つとし
て、例えば特開平３−１４８７１６号公報に記載される
回路が知られている。図７に、同公報に提案されるバイ
アス発生回路の構成を示す。図７を参照すると、このバ
イアス発生回路は、電源電圧Ｖ CCを分圧する直列接続さ
れた抵抗Ｒ１、Ｒ２の接続点と接地間にコンデンサＣ１
を有し分圧点に規定電圧を得るバイアス回路と、分圧点
電圧と基準電圧を比較する回路であって、トランジスタ
Ｑ１、Ｑ２、負荷抵抗Ｒ６、Ｒ７、抵抗Ｒ５よりなる差
動回路と、差動回路の出力により制限される電流源（ト
ランジスタＱ３）と、を備え、電流源の出力電流Ｉ０を
コンデンサＣ１に供給するように構成されている。As one of such bias generation circuits,
For example, it is described in JP-A-3-148716.
Circuits are known. FIG. 7 shows the bidding proposed in the publication.
3 shows a configuration of a ground generation circuit. Referring to FIG.
The power supply voltage V CCThe voltage divider is connected in series
The capacitor C1 is connected between the connection point of the resistors R1 and R2 and the ground.
A bias circuit for obtaining a specified voltage at the voltage dividing point, and a voltage dividing point
A circuit that compares a voltage with a reference voltage.
The difference between Q1, Q2, load resistors R6, R7 and resistor R5
And a current source (torque) limited by the output of the differential circuit.
Transistor Q3), and the output current I0 of the current source is
It is configured to supply to the capacitor C1.
【０００９】[0009]
【発明が解決しようとする課題】しかしながら、図７に
示した従来のバイアス発生回路を、例えば図６に示した
ミキサ回路と組み合わせた場合、次のような問題点があ
る。However, when the conventional bias generation circuit shown in FIG. 7 is combined with, for example, the mixer circuit shown in FIG. 6, there are the following problems.
【００１０】第１の問題点は、ミキサ回路の接地電位側
の２つの入力端子１２−１、１２−２間の高周波信号の
分離を行うために、図８に示すように、インダクタ１６
を挿入する必要があることである。なお、図８におい
て、参照符号１０は、図７に示したバイアス発生回路、
参照符号１１は、図６に示したミキサである。A first problem is that, as shown in FIG. 8, an inductor 16 is used to separate a high-frequency signal between two input terminals 12-1 and 12-2 on the ground potential side of the mixer circuit.
It is necessary to insert. In FIG. 8, reference numeral 10 denotes a bias generation circuit shown in FIG.
Reference numeral 11 is the mixer shown in FIG.
【００１１】その理由は、図７に示したバイアス発生回
路においては、バイアス電圧の出力端子Ｖ１が１つしか
ないことによる。The reason is that the bias generation circuit shown in FIG. 7 has only one output terminal V1 for the bias voltage.
【００１２】第２の問題点は、出力インピーダンスが低
い、ということである。[0012] The second problem is that the output impedance is low.
【００１３】その理由は、図７に示すバイアス発生回路
の出力回路が、エミッタフォロワ（トランジスタＱ３、
抵抗Ｒ２）で構成されている、ためである。The reason is that the output circuit of the bias generation circuit shown in FIG.
This is because the resistor R2) is used.
【００１４】したがっって、本発明は、上記問題点に鑑
みてなされたものであって、その目的は、低電源電圧に
おいても安定に動作するミキサ、及びこのミキサに用い
て好適とされ、安定且つ温度補償も可能なバイアス発生
回路を提供することにある。Accordingly, the present invention has been made in view of the above problems, and has as its object to provide a mixer which operates stably even at a low power supply voltage, and a mixer which is suitable for use in this mixer. Another object of the present invention is to provide a bias generation circuit capable of temperature compensation.
【００１５】[0015]
【課題を解決するための手段】前記目的を達成する本発
明のバイアス発生回路は、基準電圧を一の入力端に入力
とする差動回路と、前記差動回路の出力電圧をレベルシ
フトした電圧を入力とし、互いに並設された第１乃至第
Ｎ（ただし、Ｎは３以上の整数）のエミッタ接地増幅器
と、前記第１のエミッタ接地増幅器の出力に接続されそ
の出力電流を電圧に変換して出力するモニタ回路と、を
備え、前記モニタ回路の出力電圧を前記差動回路の他の
入力端に入力し、前記第２乃至第Ｎのエミッタ接地増幅
器から、バイアス電圧を出力する、ように構成されてな
る。According to a first aspect of the present invention, there is provided a bias generating circuit comprising: a differential circuit having a reference voltage input to one input terminal; and a voltage obtained by level-shifting an output voltage of the differential circuit. , And connected to the first to Nth (where N is an integer of 3 or more) common-emitter amplifiers arranged in parallel with each other, and connected to the output of the first common-emitter amplifier to convert the output current into a voltage. And a monitor circuit that outputs a bias voltage from the second to the N-th grounded emitter amplifiers by inputting an output voltage of the monitor circuit to another input terminal of the differential circuit. It is composed.
【００１６】本発明のミキサ回路は、共通エミッタを接
地し第１、第２の入力端子間の第１の信号電圧をベース
から差動入力とする第１のトランジスタ対と、共通エミ
ッタをそれぞれ前記第１のトランジスタ対の出力に接続
し、第３、第４の入力端子間の第２の信号電圧をベース
から差動入力し、コレクタが交叉接続されて負荷素子に
接続されてなる、第２、第３のトランジスタ対と、を備
え、上記した第２、第３のバイアス発生回路の出力と、
第１、第２の入力端子の接続点を第１のトランジスタ対
のベースにそれぞれ接続して構成される。In a mixer circuit according to the present invention, a first transistor pair, in which a common emitter is grounded and a first signal voltage between first and second input terminals is differentially input from a base, and a common emitter is formed by each of the above-mentioned transistors. A second transistor connected to the output of the first transistor pair, differentially inputting a second signal voltage between the third and fourth input terminals from the base, and having a collector cross-connected to a load element; , A third transistor pair, and outputs of the above-described second and third bias generation circuits;
A connection point between the first and second input terminals is connected to the base of the first transistor pair, respectively.
【００１７】[0017]
【発明の実施の形態】本発明の実施の形態について以下
に説明する。本発明のバイアス発生回路は、その好まし
い実施の形態の形態において、図１を参照すると、基準
電圧とモニタ回路からの出力電圧を差動入力とする差動
増幅回路と、この差動増幅回路の出力電圧をベース入力
とするトランジスタ（１−３）でレベルシフトした電圧
を入力とする、第１、第２、第３エミッタ接地増幅器を
備え、第１のエミッタ接地増幅器の出力にはその出力を
モニタし電圧として出力するモニタ回路が接続され、第
２、第３のエミッタ接地増幅器から第１、第２の出力端
子（７−１、７−２）を介してバイアス電圧が出力され
る。Embodiments of the present invention will be described below. In a preferred embodiment of the bias generating circuit according to the present invention, referring to FIG. 1, a differential amplifier circuit using a reference voltage and an output voltage from a monitor circuit as differential inputs, First, second, and third grounded-emitter amplifiers each having an input of a voltage level-shifted by a transistor (1-3) having an output voltage as a base input. A monitor circuit for monitoring and outputting as a voltage is connected, and a bias voltage is output from the second and third grounded emitter amplifiers via the first and second output terminals (7-1, 7-2).
【００１８】第１のエミッタ接地増幅器は、レベルシフ
ト電圧をベース入力としエミッタが低電位電源（６）に
接続されたトランジスタ（１−４）と、トランジスタの
コレクタと高電位電源（５）間に接続された抵抗（３−
６）からなり、第２のエミッタ接地増幅器は、レベルシ
フト電圧をベース入力としエミッタが低電位電源に接続
されたトランジスタ（１−６）と、トランジスタのコレ
クタと高電位電源（５）間に接続された抵抗（３−７）
からなり、第３のエミッタ接地増幅器は、レベルシフト
電圧をベース入力としエミッタが低電位電源（６）に接
続されたトランジスタ（１−７）と、トランジスタのコ
レクタと高電位電源（５）間に接続された抵抗（３−
９）からなり、第２、第３のエミッタ接地増幅器のトラ
ンジスタ（１−６、１−７）のコレクタが第１、第２の
出力端子（７−１、７−２）に接続される。The first grounded-emitter amplifier has a level shift voltage as a base input, a transistor (1-4) having an emitter connected to a low potential power supply (6), and a transistor (1-4) between a collector of the transistor and a high potential power supply (5). Connected resistor (3-
6), wherein the second grounded-emitter amplifier is connected between a transistor (1-6) having a level shift voltage as a base input and an emitter connected to a low-potential power supply, and a collector between the transistor and the high-potential power supply (5). Resistance (3-7)
The third common-emitter amplifier comprises a transistor (1-7) having a level-shift voltage as a base input and an emitter connected to a low-potential power supply (6), and a collector between the transistor and the high-potential power supply (5). Connected resistor (3-
9), the collectors of the transistors (1-6, 1-7) of the second and third common emitter amplifiers are connected to the first and second output terminals (7-1, 7-2).
【００１９】モニタ回路は、ベースを第１のエミッタ接
地増幅器のトランジスタ（１−４）のコレクタに接続
し、エミッタを低電位電源（６）に接続したトランジス
タ（１−５）と、トランジスタ（１−５）のコレクタと
高電位電源（５）間に接続された抵抗（３−６）と、か
らなる。The monitor circuit includes a transistor (1-5) having a base connected to the collector of the transistor (1-4) of the first emitter-grounded amplifier and an emitter connected to the low-potential power supply (6), and a transistor (1). -5) and a resistor (3-6) connected between the high-potential power supply (5).
【００２０】差動増幅器は、エミッタ共通を接続し抵抗
（３−１）を介して低電位電源（６）に接続し、コレク
タを負荷抵抗（３−３、３−４）を介して高電位電源
（５）に接続してなる差動トランジスタ対（１−１、１
−２）を備え、トランジスタ（１−１）のコレクタと抵
抗（３−３）の接続点から出力を取り出す構成とされ
る。あるいは、差動トランジスタ対（１−１、１−２）
の共通エミッタを電流源トランジスタを介して低電位電
源（６）に接続する構成としてもよい。The differential amplifier has a common emitter connected to a low potential power supply (6) via a resistor (3-1), and a collector connected to a high potential power supply via a load resistor (3-3, 3-4). The differential transistor pair (1-1, 1
-2), and an output is taken out from a connection point between the collector of the transistor (1-1) and the resistor (3-3). Alternatively, a differential transistor pair (1-1, 1-2)
May be connected to a low potential power supply (6) via a current source transistor.
【００２１】また本発明の実施の形態においてミキサ
は、図３を参照すると、共通エミッタを接地し第１、第
２の入力端子（１２−１、１２−２）間の第１の信号電
圧をベースから差動入力とする第１の差動トランジスタ
対（１−１２、１−１３）と、共通エミッタをそれぞれ
第１のトランジスタ対（１−１２、１−１３）の出力に
接続し、第３、第４の入力端子（１３−１、１３−２）
間の第２の信号電圧をベースから差動入力し、コレクタ
が交叉接続されて負荷素子（１５−１、１５−２）に接
続されてなる、第２、第３の差動トランジスタ対（１−
８、１−９、１−１０、１−１１）と、を備え、上記し
た第２、第３のバイアス発生回路の出力と、第１、第２
の入力端子との接続点を第１の差動トランジスタ対（１
−１２、１−１３）のベースにそれぞれ接続して構成さ
れる。より詳細には、高電位電源（５）に一端を接続し
た第１、第２の負荷素子（１５−１、１５−２）と、第
１の負荷素子（１５−１）の他端にコレクタを接続した
第１のトランジスタ及び第３のトランジスタ（１−９、
１−１０）と、第２の負荷素子（１５−２）の他端にコ
レクタを接続した第２のトランジスタ及び第４のトラン
ジスタ（１−８、１−１１）と、を備え、第１のトラン
ジスタ（１−９）と第４のトランジスタ（１−１１）の
ベースには第１の入力端子（１３−２）が接続され、第
２のトランジスタ（１−８）と第３のトランジスタ（１
−１０）のベースに第２の入力端子（１３−１）が接続
され、第１のトランジスタと第２のトランジスタ（１−
９、１−８）の共通接続されたエミッタにコレクタが接
続され、ベースに第３の入力端子（１２−１）が接続さ
れ、エミッタが低電位電源（６）に接続された第５のト
ランジスタ（１−１２）と、第３のトランジスタと第４
のトランジスタ（１−１０、１−１１）の共通接続され
たエミッタにコレクタが接続され、ベースに第４の入力
端子（１２−２）が接続され、エミッタが低電位電源
（６）に接続された第６のトランジスタ（１−１３）
と、を備え、第１、第２の入力端子（１３−１、１３−
２）に１８０°位相の異なる第１の信号が、第３、第４
の入力端子（１２−１、１２−２）に１８０°位相の異
なる第２の信号が接続されたミキサにおいて、第３と第
４の入力端子（１２−１、１２−２）に、バイアス回路
の第１、第２の出力端子が接続されて構成される。Referring to FIG. 3, the mixer according to the embodiment of the present invention has a common emitter grounded and a first signal voltage between first and second input terminals (12-1 and 12-2). A first differential transistor pair (1-12, 1-13) having a differential input from the base and a common emitter are connected to the output of the first transistor pair (1-12, 1-13), respectively. 3. Fourth input terminal (13-1, 13-2)
The second and third differential transistor pairs (1) are configured by differentially inputting the second signal voltage between the bases and connecting the collectors cross-connected to the load elements (15-1, 15-2). −
8, 1-9, 1-10, 1-11), the outputs of the above-described second and third bias generating circuits, and the first and second bias generating circuits.
Is connected to the first differential transistor pair (1
-12, 1-13). More specifically, first and second load elements (15-1 and 15-2) each having one end connected to a high potential power supply (5), and a collector connected to the other end of the first load element (15-1). Connected to the first transistor and the third transistor (1-9,
1-10), a second transistor and a fourth transistor (1-8, 1-11) having a collector connected to the other end of the second load element (15-2), and The first input terminal (13-2) is connected to the bases of the transistor (1-9) and the fourth transistor (1-11), and the second transistor (1-8) and the third transistor (1-1) are connected.
-10), the second input terminal (13-1) is connected to the base, and the first transistor and the second transistor (1--1) are connected.
Fifth transistor in which the collector is connected to the commonly connected emitters of (9, 1-8), the third input terminal (12-1) is connected to the base, and the emitter is connected to the low potential power supply (6). (1-12), the third transistor and the fourth transistor
The collector is connected to the commonly connected emitters of the transistors (1-10, 1-11), the fourth input terminal (12-2) is connected to the base, and the emitter is connected to the low potential power supply (6). Sixth transistor (1-13)
And first and second input terminals (13-1, 13-
In 2), the first signal having a phase difference of 180 °
In the mixer in which the second signals having phases different from each other by 180 ° are connected to the input terminals (12-1 and 12-2), the bias circuit is connected to the third and fourth input terminals (12-1 and 12-2). Are connected to the first and second output terminals.
【００２２】ミキサ回路へのバイアス電圧は、バイアス
発生回路（１０）のバイアス出力回路をなす２つのトラ
ンジスタ（１−６、１−７）によって別々に供給される
ために、ミキサ入力端子（１２−１、１２−２）から入
力される２つの高周波信号を良好に分離することが出来
る。The bias voltage to the mixer circuit is separately supplied by the two transistors (1-6, 1-7) forming the bias output circuit of the bias generation circuit (10), so that the mixer input terminal (12- 1, 12-2) can be satisfactorily separated from each other.
【００２３】また、これら２つのバイアス出力回路は、
エミッタ接地増幅回路、すなわちトランジスタ（１−
６）と抵抗（３−８）、トランジスタ（１−７）と抵抗
（３−９）から構成されでおり、この出力インピーダン
スは、負荷となる抵抗（３−８あるいは３−９）と、ト
ランジスタ（１−６あるいは１−７）のコレクタ抵抗と
コレクタ・エミッタ間容量の並列回路である。ここで、
一般にコレクタ抵抗は非常に高くまたコレクタ・エミッ
タ間容量は小さな値となるので、負荷の抵抗（３−８、
３−９）の抵抗を大きく設定することにより、バイアス
発生回路のインピーダンスを、入力端子（１２−１、１
２−２）に接続されたミキサのトランジスタ（１−１
２、１−１３）の入力インピーダンスより大きくするこ
とが可能となる。これによって、バイアス発生回路中で
の高周波信号の損失を低減することが可能となる。Also, these two bias output circuits are:
The common emitter amplifier circuit, that is, the transistor (1-
6) and a resistor (3-8), and a transistor (1-7) and a resistor (3-9). The output impedance of the transistor (3-8 or 3-9), This is a parallel circuit of the collector resistance (1-6 or 1-7) and the collector-emitter capacitance. here,
Generally, since the collector resistance is very high and the capacitance between the collector and the emitter is small, the resistance of the load (3-8,
By setting the resistance of 3-9) large, the impedance of the bias generation circuit is reduced by the input terminals (12-1, 1).
2-2), the transistor (1-1) of the mixer connected to
2, 1-13). This makes it possible to reduce the loss of the high-frequency signal in the bias generation circuit.
【００２４】さらに、本発明の実施の形態に係るバイア
ス発生回路（１０）は、モニタ回路のトランジスタ（１
−５）に流れる電圧を抵抗（３−７）によって電圧値に
変換し、差動アンプ（４）に対して帰還をかけることに
より、バイアス電圧の安定性を確保すると共に、トラン
ジスタ（例えば差動トランジスタ対１−１、１−２）の
ベース・エミッタ間オン電圧と同じ温度特性を有するダ
イオード（２）を用いて基準電圧を発生することで温度
補償も行うことができる。Further, the bias generation circuit (10) according to the embodiment of the present invention includes a transistor (1) of the monitor circuit.
-5) is converted into a voltage value by a resistor (3-7) and is fed back to a differential amplifier (4) to ensure the stability of the bias voltage and to improve the stability of the bias voltage. By generating a reference voltage using a diode (2) having the same temperature characteristic as the base-emitter on-voltage of the transistor pair 1-1, 1-2), temperature compensation can also be performed.
【００２５】このようなバイアス発生回路を、低電圧動
作可能な、電流源トランジスタを用いないミキサに使用
することで、低電圧動作可能でかつ良好な温度特性で安
定に動作可能なミキサを構成することが可能となる。By using such a bias generation circuit in a mixer that can operate at a low voltage and does not use a current source transistor, a mixer that can operate at a low voltage and can operate stably with good temperature characteristics is configured. It becomes possible.
【００２６】[0026]
【実施例】本発明の実施例について図面を参照して以下
に詳細に説明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS Embodiments of the present invention will be described below in detail with reference to the drawings.
【００２７】図１は、本発明のバイアス発生回路の一実
施例の構成を示す図である。図１を参照すると、本発明
の一実施例は、ダイオード２と抵抗３−２で構成した基
準電圧発生部と、共通エミッタが抵抗３−１を介して接
地された差動トランジスタ対１−１、１−２、及び、差
動トランジスタ対１−１、１−２の負荷抵抗３−３、３
−４より構成された差動アンプ４と、差動アンプ４の出
力電圧をレベルシフトする回路であって差動アンプ４の
トランジスタ１−１のコレクタ電位をベース入力とする
トランジスタ１−３と、レベルシフトされた電圧からバ
イアス電圧を発生するバイアス出力回路であって、トラ
ンジスタ１−４と抵抗３−６からなる第１のバイアス発
生部、トランジスタ１−６と抵抗３−８からなる第２の
バイアス発生部１−６、トランジスタ１−７と抵抗３−
９からなる第３のバイアス発生部と、を備える。トラン
ジスタ１−４、トランジスタ１−６、トランジスタ１−
７は、トランジスタ１−３のエミッタ電位を共通にベー
ス入力とし、エミッタがともに接地され、コレクタはそ
れぞれ抵抗３−６、抵抗３−８、抵抗３−９を介して電
源５に接続されている。FIG. 1 is a diagram showing a configuration of an embodiment of a bias generation circuit according to the present invention. Referring to FIG. 1, according to an embodiment of the present invention, a reference voltage generating unit including a diode 2 and a resistor 3-2, and a differential transistor pair 1-1 having a common emitter grounded via a resistor 3-1. , 1-2 and the load resistances 3-3, 3-3 of the differential transistor pairs 1-1, 1-2.
-4, and a transistor 1-3 which is a circuit for level-shifting the output voltage of the differential amplifier 4 and has a base input which is the collector potential of the transistor 1-1 of the differential amplifier 4; A bias output circuit for generating a bias voltage from a level-shifted voltage, comprising: a first bias generation unit including a transistor 1-4 and a resistor 3-6; and a second bias generation unit including a transistor 1-6 and a resistor 3-8. Bias generator 1-6, transistor 1-7 and resistor 3-
And a third bias generating section comprising a third bias generating section. Transistor 1-4, Transistor 1-6, Transistor 1
Reference numeral 7 designates the emitter potential of the transistor 1-3 as a common base input, the emitter both grounded, and the collector connected to the power supply 5 via the resistors 3-6, 3-8 and 3-9, respectively. .
【００２８】さらにバイアス発生部の出力電圧に対応し
たトランジスタのコレクタ電流をモニタするための回路
であって、第１のバイアス発生部のトランジスタ１−４
のコレクタと抵抗３−６の接続点をベース入力とし、エ
ミッタが接地されたトランジスタ１−５と、トランジス
タ１−５と電源５間に接続された抵抗３−７とからなる
モニタ回路を備え、差動トランジスタ対１−１、１−２
のベースには、それぞれ、抵抗３−２とダイオード２の
アノード端子との接続点電位である基準電圧と、モニタ
回路からの電圧、すなわちトランジスタ１−５のコレク
タ電位とが入力され、モニタ回路のトランジスタ１−５
に一定電流が流れるように、フィードバック制御が行わ
れる。そしてバイアス発生部からバイアス電圧が出力さ
れる。A circuit for monitoring the collector current of the transistor corresponding to the output voltage of the bias generation section, wherein the transistors 1-4 of the first bias generation section
And a monitor circuit comprising a transistor 1-5 whose emitter is grounded, a resistor 3-7 connected between the transistor 1-5 and the power supply 5, and a connection point between the collector of the resistor 3-6 and the resistor 3-6. Differential transistor pair 1-1, 1-2
And a reference voltage, which is a potential at a connection point between the resistor 3-2 and the anode terminal of the diode 2, and a voltage from the monitor circuit, that is, a collector potential of the transistor 1-5. Transistor 1-5
Feedback control is performed so that a constant current flows through the control circuit. Then, a bias voltage is output from the bias generator.
【００２９】次に、本発明のミキサの一実施例について
図面を参照して詳細に説明する。図３は、本発明の一実
施例のバイアス発生回路を備えたミキサ回路構成を示す
図である。図３を参照すると、図１に示したバイアス回
路１０と、ミキサ部１１とを備え、ミキサ部は、エミッ
タが接地され、入力端子１２−１とバイアス発生回路１
０のトランジスタ１−６のコレクタとの接続点、入力端
子１２−２とバイアス発生回路１０のトランジスタ１−
７のコレクタとの接続点を、それぞれベースに接続して
なる第１の差動トランジスタ対１−１２、１−１３と、
第１の差動トランジスタ対１−１２、１−１３のコレク
タにそれぞれ共通エミッタが接続され、入力端子１３−
１、１３−２に、それぞれ、ベースを接続し、コレクタ
が交叉接続されてなる第２、及び第３の差動トランジス
タ対１−８、１−９、及び１−１０、１−１１と、を備
え、トランジスタ１−８とトランジスタ１−１１のコレ
クタの接続点、トランジスタ１−９とトランジスタ１−
１０とのコレクタの接続点には、それぞれ負荷素子とし
てインダクタンス１５−１、１５−２が接続されてい
る。Next, an embodiment of the mixer of the present invention will be described in detail with reference to the drawings. FIG. 3 is a diagram showing the configuration of a mixer circuit provided with a bias generation circuit according to one embodiment of the present invention. Referring to FIG. 3, the bias circuit 10 includes the bias circuit 10 shown in FIG. 1 and a mixer unit 11. The mixer unit has an emitter grounded, an input terminal 12-1, and a bias generation circuit 1.
0, the connection point of the collector of the transistor 1-6, the input terminal 12-2, and the transistor 1 of the bias generation circuit 10.
7, a first differential transistor pair 1-12 and 1-13 each having a connection point to the collector thereof connected to the base;
A common emitter is connected to the collectors of the first differential transistor pair 1-12 and 1-13, respectively, and the input terminal 13-
A second and a third differential transistor pair 1-8, 1-9, and 1-10, 1-11 each having a base connected to each of the first and 13-2 and a collector cross-connected to each other; A connection point between the collectors of the transistors 1-8 and 1-11, and the transistors 1-9 and 1-
Inductances 15-1 and 15-2 are respectively connected as load elements to a connection point between the collector 10 and the collector.
【００３０】入力端子１２−１、１２−２には互いに位
相が１８０°ずれた２つの信号が入力され、入力端子１
３−１、１３−２には互いに位相が１８０°ずれた２つ
の信号が入力され、ミキサ入力Ａ、ミキサ入力Ｂの周波
数の異なる２つ信号電圧の積を、交叉接続された差動ト
ランジスタ対の出力１４−１、１４−２（ミキサ出力）
から出力し、すなわち、周波数の差の周波数成分をもつ
信号を生成し、周波数変換を行っている。Two signals whose phases are shifted from each other by 180 ° are input to input terminals 12-1 and 12-2.
3-1 and 13-2 receive two signals whose phases are shifted by 180 ° from each other, and a product of two signal voltages having different frequencies of the mixer input A and the mixer input B is cross-connected to a differentially connected pair of differential transistors. Outputs 14-1 and 14-2 (mixer output)
, That is, a signal having a frequency component of a frequency difference is generated and frequency conversion is performed.
【００３１】この実施例のバイアス出力回路は、トラン
ジスタ１−６と抵抗３−８、トランジスタ１−７と抵抗
３−９から構成されるエミッタ接地回路であり、この出
力インピーダンスは、負荷となる抵抗３−８あるいは抵
抗３−９と、トランジスタ１−６あるいは１−７のコレ
クタ抵抗とコレクタ・エミッタ間容量の並列回路であ
る。ここで、一般にコレクタ抵抗は非常に高くまたコレ
クタ・エミッタ間容量は小さな値となるので、抵抗３−
８、抵抗３−９の抵抗値を大きく設定することにより、
バイアス発生回路１０のインピーダンスを、入力端子１
２−１、１２−２に接続されたミキサのトランジスタ１
−１２、１−１３の入力インピーダンスよりも大きくす
ることが可能となる。これによってバイアス発生回路１
０での高周波信号の損失を低減することが可能となる。
一例としてバイアス発生部の負荷抵抗３−８、３−９の
抵抗値を１ｋΩに設定することで、バイアス発生回路１
０の出力インピーダンスとして、例えば８５０ＭＨｚに
おいて、５００Ωと高い値にすることが出来る。The bias output circuit of this embodiment is a common emitter circuit composed of a transistor 1-6 and a resistor 3-8, and a transistor 1-7 and a resistor 3-9. This is a parallel circuit of 3-8 or 3-9, the collector resistance of transistor 1-6 or 1-7, and the collector-emitter capacitance. Here, since the collector resistance is generally very high and the capacitance between the collector and the emitter is small, the resistance 3−
8. By setting the resistance value of the resistor 3-9 large,
The impedance of the bias generation circuit 10 is
Mixer transistor 1 connected to 2-1 and 12-2
It is possible to make the input impedance larger than -12 and 1-13. Thereby, the bias generation circuit 1
It is possible to reduce the loss of the high-frequency signal at zero.
As an example, by setting the resistance values of the load resistors 3-8 and 3-9 of the bias generation unit to 1 kΩ, the bias generation circuit 1
The output impedance of 0 can be as high as 500Ω at 850 MHz, for example.
【００３２】さらに、本発明の一実施例のバイアス発生
回路１０は、トランジスタ１−５に流れる電流を、抵抗
３−７によって電圧値に変換し、差動アンプ４に対し
て、帰還をかけることにより、バイアス電圧の安定性を
確保すると共に、例えば差動トランジスタ対１−１、１
−２を構成するトランジスタベース・エミッタ間電圧と
同じ温度特性を有するダイオード２を用いて基準電圧を
発生することにより、温度補償も行うことができる。Further, the bias generation circuit 10 according to one embodiment of the present invention converts the current flowing through the transistor 1-5 into a voltage value by the resistor 3-7 and feeds back the voltage to the differential amplifier 4. As a result, the stability of the bias voltage is ensured, and for example, the differential transistor pair 1-1, 1
By generating a reference voltage using the diode 2 having the same temperature characteristic as the transistor base-emitter voltage constituting the transistor -2, temperature compensation can also be performed.
【００３３】次に本発明のバイアス発生回路の第２の実
施例について説明する。Next, a description will be given of a second embodiment of the bias generation circuit according to the present invention.
【００３４】図２は、本発明のバイアス発生回路の第２
の実施例の構成を示す図である。図２を参照すると、本
発明の第２の実施例は、ダイオード２と抵抗３−１で構
成した基準電圧発生部と、ＯＰアンプ（演算増幅器）６
と、ＯＰアンプ６の出力電圧をレベルシフトするための
トランジスタ１−３と、レベルシフトされた電圧からバ
イアス電圧を発生するバイアス出力回路であって、トラ
ンジスタ１−４と抵抗３−３からなる第１のバイアス発
生部、トランジスタ１−６と抵抗３−５からなる第２の
バイアス発生部、トランジスタ１−７と抵抗３−６から
なる第３のバイアス発生部とを備える。トランジスタ１
−４、トランジスタ１−６、トランジスタ１−７は、ト
ランジスタ１−３のエミッタ電位をベース入力とし、エ
ミッタが接地され、コレクタはそれぞれ抵抗３−３、抵
抗３−５、抵抗３−６を介して電源５に接続されてい
る。そしてそのバイアス回路の出力電圧に対応したトラ
ンジスタのコレクタ電流をモニタするためのトランジス
タ１−５と抵抗３−４からなるモニタ回路かを備え、Ｏ
Ｐアンプ６には、抵抗３−１とダイオード２のアノード
端子との接続点電位である基準電圧と、モニタ回路から
の電圧、すなわちトランジスタ１−５のコレクタ電位が
入力され、モニタ回路のトランジスタ１−５に定電流が
流れるようにフィードバックが行われている。第２、第
３のバイアス発生部をなすトランジスタ１−６、１−７
のコレクタがバイアス出力端子７−１、７−２に接続さ
れ、バイアス電圧が出力される。FIG. 2 shows a second embodiment of the bias generation circuit according to the present invention.
FIG. 3 is a diagram illustrating a configuration of an example of FIG. Referring to FIG. 2, a second embodiment of the present invention is directed to a reference voltage generating unit including a diode 2 and a resistor 3-1, and an OP amplifier (operational amplifier) 6.
A transistor 1-3 for level-shifting the output voltage of the OP amplifier 6, and a bias output circuit for generating a bias voltage from the level-shifted voltage, comprising a transistor 1-4 and a resistor 3-3. 1 bias generator, a second bias generator comprising a transistor 1-6 and a resistor 3-5, and a third bias generator comprising a transistor 1-7 and a resistor 3-6. Transistor 1
-4, transistors 1-6 and 1-7 have the emitter potential of transistor 1-3 as a base input, the emitter is grounded, and the collectors are respectively connected via resistors 3-3, 3-5 and 3-6. Connected to the power supply 5. And a monitor circuit comprising a transistor 1-5 and a resistor 3-4 for monitoring the collector current of the transistor corresponding to the output voltage of the bias circuit.
A reference voltage, which is a potential of a connection point between the resistor 3-1 and the anode terminal of the diode 2, and a voltage from the monitor circuit, that is, a collector potential of the transistor 1-5, are input to the P amplifier 6, and the transistor 1 of the monitor circuit Feedback is performed so that a constant current flows through −5. Transistors 1-6 and 1-7 serving as second and third bias generators
Are connected to the bias output terminals 7-1 and 7-2, and a bias voltage is output.
【００３５】この実施例のバイアス出力回路は、トラン
ジスタ１−６と抵抗３−８、トランジスタ１−７と抵抗
３−９から構成されるエミッタ接地回路であり、この出
力インピーダンスは、負荷となる抵抗３−８あるいは抵
抗３−９と、トランジスタ１−６あるいは１−７のコレ
クタ抵抗とコレクタ・エミッタ間容量の並列回路であ
る。ここで、一般にコレクタ抵抗は非常に高くまたコレ
クタ・エミッタ間容量は小さな値となるので、抵抗３−
８、抵抗３−９の抵抗値を大きく設定することにより、
バイアス発生回路のインピーダンスを、入力端子１２−
１、１２−２に接続されたミキサのトランジスタ１−１
２、１−１３の入力インピーダンスよりも大きくするこ
とが可能となる。これによって、バイアス発生回路１０
での高周波信号の損失を低減することが可能となる。一
例としてバイアス発生部の負荷抵抗３−８、３−９の抵
抗値を１ｋΩに設定することで、バイアス発生回路１０
の出力インピーダンスとして、例えば８５０ＭＨｚにお
いて、５００Ωと高い値にすることが出来る。The bias output circuit of this embodiment is a common emitter circuit composed of a transistor 1-6 and a resistor 3-8, and a transistor 1-7 and a resistor 3-9. This is a parallel circuit of 3-8 or 3-9, the collector resistance of transistor 1-6 or 1-7, and the collector-emitter capacitance. Here, since the collector resistance is generally very high and the capacitance between the collector and the emitter is small, the resistance 3−
8. By setting the resistance value of the resistor 3-9 large,
When the impedance of the bias generation circuit is
1, 1-2 of the mixer connected to the mixer 1, 12-2
It becomes possible to make the input impedance larger than 2, 1-13. Thereby, the bias generation circuit 10
, It is possible to reduce the loss of the high-frequency signal. For example, by setting the resistance values of the load resistors 3-8 and 3-9 of the bias generation unit to 1 kΩ, the bias generation circuit 10
Can be as high as 500Ω at 850 MHz, for example.
【００３６】さらに、本発明のバイアス発生回路は、モ
ニタ回路をなすトランジスタ１−５に流れる電流を抵抗
３−４によって電圧値に変換し、ＯＰアンプ６に対して
帰還をかけることにより、バイアス電圧の安定性を確保
すると共に、トランジスタのベース・エミッタ間オン電
圧と同じ温度特性を有するダイオード２を用いて基準電
圧を発生することにより温度補償も行うことができる。Further, the bias generating circuit of the present invention converts the current flowing through the transistor 1-5 forming the monitor circuit into a voltage value by the resistor 3-4 and feeds back the voltage to the OP amplifier 6, thereby obtaining the bias voltage. And the temperature compensation can be performed by generating a reference voltage using the diode 2 having the same temperature characteristics as the base-emitter ON voltage of the transistor.
【００３７】図４は、本発明の第２の実施例のバイアス
発生回路を備えたミキサの構成を示す図である。図４を
参照すると、ミキサ部は、図１に示したミキサ部と同様
の構成とされている。すなわち図４を参照すると、図２
に示したバイアス発生回路１０と、ミキサ部とを備え、
ミキサ部は、エミッタが接地され、入力端子１２−１と
バイアス発生回路１０のトランジスタ１−６のコレクタ
との接続点、入力端子１２−２とバイアス発生回路１０
のトランジスタ１−７のコレクタとの接続点を、それぞ
れベースに接続してなる第１の差動トランジスタ対１−
１２、１−１３と、第１の差動トランジスタ対１−１
２、１−１３のコレクタにそれぞれ共通エミッタが接続
され、入力端子１３−１、１３−２に、それぞれ、ベー
スを接続し、コレクタが交叉接続されてなる第２、及び
第３の差動トランジスタ対１−８、１−９、及び１−１
０、１−１１と、を備え、トランジスタ１−８とトラン
ジスタ１−１１のコレクタの接続点、トランジスタ１−
９とトランジスタ１−１０とのコレクタの接続点には、
それぞれ負荷素子としてインダクタンス１５−１、１５
−２が接続されている。FIG. 4 is a diagram showing a configuration of a mixer having a bias generation circuit according to a second embodiment of the present invention. Referring to FIG. 4, the mixer section has the same configuration as the mixer section shown in FIG. That is, referring to FIG.
And a mixer section shown in FIG.
The mixer section has an emitter grounded, a connection point between the input terminal 12-1 and the collector of the transistor 1-6 of the bias generation circuit 10, an input terminal 12-2 and the bias generation circuit 10
A first differential transistor pair 1-1 formed by connecting a connection point of the transistor 1-7 to the collector to a base thereof.
12, 1-13 and a first differential transistor pair 1-1.
Second and third differential transistors having a common emitter connected to collectors 2 and 1-13, a base connected to input terminals 13-1 and 13-2, respectively, and a collector cross-connected. Pairs 1-8, 1-9, and 1-1
0, 1-11, and a connection point between the collector of the transistor 1-8 and the transistor 1-11;
9 and the connection point of the collector of the transistor 1-10,
Inductances 15-1 and 15 as load elements respectively
-2 is connected.
【００３８】入力端子１２−１、１２−２と、入力端子
１３−１、１３−２に、それぞれ互いに位相が１８０°
ずれた２つの信号が入力され、ミキサ入力Ａ、ミキサ入
力Ｂの周波数の異なる２つ信号電圧の積を、交叉接続さ
れた差動トランジスタ対の出力１４−１、１４−２（ミ
キサ出力）から出力し、すなわち、周波数の差の周波数
成分をもつ信号を生成し、周波数変換を行っている。The phases of the input terminals 12-1 and 12-2 and the input terminals 13-1 and 13-2 are 180 ° with respect to each other.
The two shifted signals are input, and the product of two signal voltages having different frequencies of the mixer input A and the mixer input B is calculated from the outputs 14-1 and 14-2 (mixer output) of the cross-connected differential transistor pair. Output, that is, a signal having a frequency component of a frequency difference is generated and frequency conversion is performed.
【００３９】このミキサ部は、従来のギルバートセル形
ミキサから電流源トランジスタを除去した構成の低電圧
動作が可能なミキサであることから、従来のギルバート
ミキサよりもベーシ・エミッタ間電圧ＶBE分である１．
４Ｖの低電源電圧化が可能である。[0039] The mixer unit, since the low-voltage operation of the structure to remove the current source transistor from a conventional Gilbert cell type mixer is a mixer which can be, among Beshi emitter voltage V BE content than conventional Gilbert mixers There is one.
A low power supply voltage of 4 V is possible.
【００４０】また高インピーダンスバイアス発生回路１
０を組み合わせることで、ミキサ入力Ａ１２から見た入
力の損失の内、バイアス発生部での低インピーダンスに
起因した損失の改善するとともに、２個の端子間の、高
周波アイソレーションも、約１０ｄＢ改善することが出
来た。High impedance bias generation circuit 1
By combining 0, the loss due to the low impedance in the bias generating section among the input losses seen from the mixer input A12 is improved, and the high-frequency isolation between the two terminals is also improved by about 10 dB. I was able to do it.
【００４１】上記実施例では、モニタ部の電源端子を電
源５とは別の端子にするすることで、バイアス電流を外
部から調整可能とするようにしてもよい。さらに、基準
電圧を内部で発生しているが、この電圧を外部供給とし
てバイアス電流を調整可能とするようにしてもよい。In the above embodiment, the power supply terminal of the monitor section may be different from the power supply 5 so that the bias current can be adjusted from the outside. Furthermore, although the reference voltage is generated internally, this voltage may be supplied externally to adjust the bias current.
【００４２】また上記実施例では、バイポーラトランジ
スタ、特に化合物ＨＢＴをしようする場合を説明した
が、化合物ＨＢＴだけでなくＳｉバイポーラトランジス
タにも適用可能であることはいうまでもない。さらにＦ
ＥＴ（電界効果トランジスタ）を用いた回路では、バイ
ポーラトランジスタの場合ほどバイアス電圧の安定性は
要求されないものの、本発明を適用することができる。
この場合、バイアス発生回路は、差動トランジスタ対の
出力電圧をソースフォロワで受け、その出力を入力とす
る第１乃至第３のソース接地増幅回路でバイアス電圧を
出力する構成とされる。ミキサ部は、共通ソースを接地
し第１、第２の入力端子間の第１の信号電圧をゲートに
差動入力する第１のトランジスタ対と、共通ソースをそ
れぞれ前記第１のトランジスタ対の出力に接続し、第
３、第４の入力端子間の第２の信号電圧をゲートに差動
入力し、ドレインが交叉接続されて負荷素子に接続され
てなる、第２、第３のトランジスタ対と、を備えて構成
され、バイアス発生回路の第１、第２のバイアス出力を
第１のトランジスタ対のゲートにそれぞれ接続して構成
される。In the above embodiment, the case where a bipolar transistor, particularly a compound HBT is used, has been described. However, it is needless to say that the present invention is applicable not only to the compound HBT but also to a Si bipolar transistor. Further F
In a circuit using an ET (field effect transistor), the present invention can be applied, although the stability of the bias voltage is not required as in the case of the bipolar transistor.
In this case, the bias generation circuit has a configuration in which the output voltage of the differential transistor pair is received by the source follower, and the bias voltage is output by the first to third grounded source amplifier circuits having the output as an input. The mixer section includes a first transistor pair for grounding a common source and differentially inputting a first signal voltage between first and second input terminals to a gate, and a common source for output of the first transistor pair. , A second signal voltage between the third and fourth input terminals is differentially input to the gate, and the drain is cross-connected and connected to the load element. , And the first and second bias outputs of the bias generation circuit are connected to the gates of the first transistor pair, respectively.
【００４３】[0043]
【発明の効果】以上説明したように、本発明によれば下
記記載の効果を奏する。As described above, according to the present invention, the following effects can be obtained.
【００４４】本発明の第１の効果は、高周波入力信号の
損失を低減し、変換利得を向上する、ということであ
る。A first effect of the present invention is that loss of a high-frequency input signal is reduced and conversion gain is improved.
【００４５】その理由は、本発明においては、バイアス
発生回路での損失を低減できるからである。The reason is that in the present invention, the loss in the bias generation circuit can be reduced.
【００４６】本発明の第２の効果は、低電圧ミキサの温
度安定性や動作余裕を向上する、ということである。A second effect of the present invention is that the temperature stability and operation margin of the low-voltage mixer are improved.
【００４７】その理由は、本発明においては、バイアス
回路中に温度補償機能および、トランジスタ電流の安定
化の機能を有しているためである。The reason is that, in the present invention, the bias circuit has a temperature compensation function and a transistor current stabilization function.
【図１】本発明のバイアス発生回路の一実施例の回路構
成を示す図である。FIG. 1 is a diagram showing a circuit configuration of an embodiment of a bias generation circuit according to the present invention.
【図２】本発明のバイアス発生回路の第二の実施例の回
路構成を示す図である。FIG. 2 is a diagram showing a circuit configuration of a second embodiment of the bias generation circuit of the present invention.
【図３】本発明のミキサの一実施例の回路構成を示す図
である。FIG. 3 is a diagram showing a circuit configuration of an embodiment of a mixer according to the present invention.
【図４】本発明のミキサの第二の実施例の回路構成を示
す図である。FIG. 4 is a diagram showing a circuit configuration of a second embodiment of the mixer of the present invention.
【図５】従来のギルバートセル形ミキサの回路構成を示
す図である。FIG. 5 is a diagram showing a circuit configuration of a conventional Gilbert cell type mixer.
【図６】従来の改良型ギルバートセルミキサの回路構成
を示す図である。FIG. 6 is a diagram showing a circuit configuration of a conventional improved Gilbert cell mixer.
【図７】従来のバイアス発生回路の回路構成を示す図で
ある。FIG. 7 is a diagram showing a circuit configuration of a conventional bias generation circuit.
【図８】図７のバイアス発生回路を備えた従来のミキサ
の構成を示す図である。8 is a diagram illustrating a configuration of a conventional mixer including the bias generation circuit of FIG. 7;
１ トランジスタ ２ ダイオード ３ 抵抗 ４ 差動アンプ ５ 電源端子 ６ 接地端子 ７ ＯＰアンプ １０ バイアス発生部 １１ ミキサ部 １２ ミキサ入力Ａ １３ ミキサ入力Ｂ １４ ミキサ出力 DESCRIPTION OF SYMBOLS 1 Transistor 2 Diode 3 Resistance 4 Differential amplifier 5 Power supply terminal 6 Ground terminal 7 OP amplifier 10 Bias generator 11 Mixer unit 12 Mixer input A 13 Mixer input B 14 Mixer output
Claims (13)
回路と、 前記差動増幅回路の出力電圧をレベルシフトした電圧を
入力とするトランジスタを含み、互いに並設された第１
乃至第Ｎ（ただし、Ｎは３以上の整数）のバイアス出力
回路と、 前記第１のバイアス出力回路の出力に接続されその出力
をモニタするモニタ回路と、 を備え、 前記モニタ回路の出力電圧を前記差動増幅回路の他の入
力端に入力し、 前記第２乃至第Ｎのバイアス出力回路から、バイアス電
圧をそれぞれ出力する、ように構成されてなる、ことを
特徴とするバイアス発生回路。1. A differential amplifier circuit for inputting a reference voltage to one input terminal, and a transistor which receives as input a voltage obtained by level-shifting an output voltage of the differential amplifier circuit, and includes first and second transistors arranged in parallel with each other.
To a N-th (where N is an integer of 3 or more) bias output circuit; and a monitor circuit connected to the output of the first bias output circuit and monitoring the output. A bias generation circuit configured to input to another input terminal of the differential amplifier circuit and output a bias voltage from each of the second to Nth bias output circuits.
回路と、 前記差動増幅回路の出力電圧をレベルシフトした電圧を
入力とする、互いに並設された第１乃至第Ｎ（ただし、
Ｎは３以上の整数）のエミッタ接地増幅器と、 前記第１のエミッタ接地増幅器の出力に接続されその出
力をモニタするモニタ回路と、 を備え、 前記モニタ回路の出力電圧を前記差動増幅回路の他の入
力端に入力し、 前記第２乃至第Ｎのエミッタ接地増幅器から、バイアス
電圧をそれぞれ出力する、ように構成されてなる、こと
を特徴とするバイアス発生回路。2. A differential amplifying circuit for inputting a reference voltage to one input terminal, and first to Nth (N) arranged in parallel with each other, having a level-shifted output voltage of the differential amplifying circuit as an input. However,
N is an integer of 3 or more), and a monitor circuit connected to an output of the first grounded-emitter amplifier and monitoring the output thereof. The output voltage of the monitor circuit is supplied to the differential amplifier circuit. A bias generation circuit configured to input to another input terminal and output a bias voltage from each of the second to N-th common emitter amplifiers.
回路と、 前記差動増幅回路の出力電圧をレベルシフトした電圧を
入力とする、互いに並設された第１乃至第Ｎ（ただし、
Ｎは３以上の整数）のソース接地増幅器と、 前記第１のソース接地増幅器の出力に接続されその出力
をモニタするモニタ回路と、 を備え、 前記モニタ回路の出力電圧を前記差動増幅回路の他の入
力端に入力し、 前記第２乃至第Ｎのソース接地増幅器から、バイアス電
圧をそれぞれ出力する、ように構成されてなる、ことを
特徴とするバイアス発生回路。3. A differential amplifier circuit for inputting a reference voltage to one input terminal, and first to Nth (N) signals which are parallel to each other and have a voltage obtained by level-shifting an output voltage of the differential amplifier circuit as an input. However,
N is an integer of 3 or more), and a monitor circuit connected to the output of the first grounded-source amplifier and monitoring the output of the first grounded-source amplifier. A bias generation circuit configured to input to another input terminal and output a bias voltage from each of the second to N-th source grounded amplifiers.
回路と、 前記差動増幅回路の出力電圧をレベルシフトした電圧を
入力とする、互いに並設された第１乃至第３のエミッタ
接地増幅器と、 前記第１のエミッタ接地増幅器の出力に接続されその出
力電流をモニタし電圧出力するモニタ回路と、 を備え、 前記モニタ回路の出力電圧を前記差動増幅回路の他の入
力端に入力し、 前記第２及び第３のエミッタ接地増幅器の出力が第１、
及び第２の出力端子にそれぞれ接続され前記第１、第２
の出力端子からバイアス電圧を出力するバイアス発生回
路を備え、 共通エミッタを接地し第１、第２の入力端子間の第１の
信号電圧をベースに差動入力する第１のトランジスタ対
と、共通エミッタをそれぞれ前記第１のトランジスタ対
の出力に接続し、第３、第４の入力端子間の第２の信号
電圧をベースに差動入力し、コレクタが交叉接続されて
負荷素子に接続されてなる、第２、第３のトランジスタ
対と、を備えたミキサ部を備え、 前記バイアス発生回路の前記第１、第２の出力端子と、
前記ミキサ部の前記第１、第２の入力端子の接続点を前
記第１のトランジスタ対のベースにそれぞれ接続してな
ることを特徴とするミキサ回路。4. A differential amplifier circuit for inputting a reference voltage to one input terminal, and first to third juxtaposed mutually receiving a voltage obtained by level-shifting an output voltage of the differential amplifier circuit. A grounded-emitter amplifier, and a monitor circuit connected to the output of the first grounded-emitter amplifier to monitor the output current and output a voltage, wherein the output voltage of the monitor circuit is another input terminal of the differential amplifier circuit. And the outputs of the second and third common emitter amplifiers are the first,
And a second output terminal respectively connected to the first and second output terminals.
And a first transistor pair for grounding a common emitter and differentially inputting a first signal voltage between the first and second input terminals based on a first signal voltage between the first and second input terminals. An emitter is connected to the output of the first transistor pair, a differential signal is input based on a second signal voltage between the third and fourth input terminals, and the collectors are cross-connected and connected to a load element. And a second and third transistor pair, the first and second output terminals of the bias generation circuit,
A mixer circuit, wherein a connection point between the first and second input terminals of the mixer section is connected to a base of the first transistor pair, respectively.
動入力とする差動増幅回路と、 前記差動増幅回路の出力電圧をレベルシフト回路でレベ
ルシフトした電圧を入力とする、少なくとも３つのエミ
ッタ接地増幅器を備え、このうち一つのエミッタ接地増
幅器の出力に前記モニタ回路が接続され、残りのエミッ
タ接地増幅器からバイアス電圧が出力される、ように構
成されてなる、ことを特徴とするバイアス発生回路。5. A differential amplifying circuit having a differential input of a reference voltage and an output voltage from a monitor circuit, and at least an input of a voltage obtained by level-shifting an output voltage of the differential amplifying circuit by a level shift circuit. A common emitter amplifier, wherein the monitor circuit is connected to the output of one common emitter amplifier, and a bias voltage is output from the remaining common emitter amplifier. Generator circuit.
した電圧をベース入力としエミッタが低電位電源に接続
されたトランジスタと、前記トランジスタのコレクタと
高電位電源間に接続された抵抗と、を備えたことを特徴
とする、請求項５記載のバイアス発生回路。6. A common-emitter amplifier comprising: a transistor having the level-shifted voltage as a base input and having an emitter connected to a low-potential power supply; and a resistor connected between a collector of the transistor and a high-potential power supply. The bias generation circuit according to claim 5, wherein:
増幅器の出力に接続され、エミッタが低電位電源に接続
されたトランジスタと、前記トランジスタのコレクタと
高電位電源間に接続された抵抗と、を備えたことを特徴
とする、請求項４記載のバイアス発生回路。7. A monitor circuit comprising: a transistor having a base connected to the output of the common emitter amplifier and an emitter connected to a low potential power supply; and a resistor connected between a collector of the transistor and a high potential power supply. The bias generation circuit according to claim 4, further comprising:
路の出力をベース入力とし、コレクタを抵抗を介して高
電位電源に接続しエミッタよりレベルシフトした電位を
出力するトランジスタを備えたことを特徴とする、請求
項５記載のバイアス発生回路。8. The level shift circuit further comprises a transistor having an output of the differential amplifier circuit as a base input, a collector connected to a high potential power supply via a resistor, and outputting a potential level shifted from an emitter. The bias generation circuit according to claim 5, wherein:
し抵抗を介して低電位電源に接続し、コレクタを負荷抵
抗を介して高電位電源に接続してなる差動トランジスタ
対を備えたことを特徴とする請求項５記載のバイアス発
生回路。9. The differential amplifier circuit has a differential transistor pair having an emitter connected in common, connected to a low potential power supply via a resistor, and a collector connected to a high potential power supply via a load resistor. The bias generation circuit according to claim 5, wherein:
し電流源トランジスタを介して低電位電源に接続し、コ
レクタを負荷抵抗を介して高電位電源に接続してなる差
動トランジスタ対を備えたことを特徴とする請求項５記
載のバイアス発生回路。10. The differential amplifier includes a differential transistor pair having an emitter commonly connected, a low potential power supply connected via a current source transistor, and a collector connected to a high potential power supply via a load resistor. The bias generation circuit according to claim 5, wherein
２の負荷素子と、 前記第１の負荷素子の他端にコレクタを接続した第１及
び第３のトランジスタと、 前記第２の負荷素子の他端にコレクタを接続した第２及
び第４のトランジスタと、を備え、 前記第１及び第４のトランジスタのベースには第１の入
力端子が接続され、前記第２及び第３のトランジスタの
ベースには第２の入力端子が接続され、 前記第１及び第２のトランジスタの共通接続されたエミ
ッタにコレクタが接続され、ベースに第３の入力端子が
接続され、エミッタが低電位電源に接続された第５のト
ランジスタと、 前記第３及び第４のトランジスタの共通接続されたエミ
ッタにコレクタが接続され、ベースに第４の入力端子が
接続され、エミッタが低電位電源に接続された第６のト
ランジスタと、を備え、 前記第１及び第２の入力端子に１８０°位相の異なる第
１の信号が、前記第３、及び第４の入力端子に１８０°
位相の異なる第２の信号が接続されたミキサにおいて、 前記第３及び第４の入力端子に、請求項４〜９のいずれ
か一に記載のバイアス発生回路の出力が接続されてな
る、ことを特徴とするミキサ。11. A first and a second load element having one end connected to a high-potential power supply; a first and a third transistor having a collector connected to the other end of the first load element; Second and fourth transistors each having a collector connected to the other end of the load element. A first input terminal is connected to bases of the first and fourth transistors, and the second and third transistors are connected to the bases of the first and fourth transistors. A second input terminal is connected to a base of the transistor, a collector is connected to a commonly connected emitter of the first and second transistors, a third input terminal is connected to a base, and the emitter is a low potential power supply. A collector connected to a commonly connected emitter of the third and fourth transistors, a fourth input terminal connected to a base, and an emitter connected to a low potential power supply. Sixth and transistors has a first signal having a different phase by 180 ° to the first and second input terminals, the third, and 180 ° to the fourth input terminal
In a mixer to which second signals having different phases are connected, an output of the bias generation circuit according to any one of claims 4 to 9 is connected to the third and fourth input terminals. A unique mixer.
た抵抗とダイオードとの接続点電位であることを特徴と
する請求項１乃至５のいずれか一に記載のバイアス発生
回路。12. The bias generation circuit according to claim 1, wherein the reference voltage is a potential at a connection point between a resistor and a diode connected in series between power supplies.
幅回路と、 前記差動増幅回路の出力電圧をレベルシフトした電圧を
入力とする、互いに並設された第１乃至第３のソース接
地増幅器と、 前記第１のソース接地増幅器の出力に接続されその出力
電流をモニタし電圧出力するモニタ回路と、 を備え、 前記モニタ回路の出力電圧を前記差動増幅回路の他の入
力端に入力し、 前記第２及び第３のソース接地増幅器の出力が第１、及
び第２の出力端子にそれぞれ接続され前記第１、第２の
出力端子からバイアス電圧を出力するバイアス発生回路
を備え、 共通ソースを接地し第１、第２の入力端子間の第１の信
号電圧をゲートに差動入力する第１のトランジスタ対
と、共通ソースをそれぞれ前記第１のトランジスタ対の
出力に接続し、第３、第４の入力端子間の第２の信号電
圧をゲートに差動入力し、ドレインが交叉接続されて負
荷素子に接続されてなる、第２、第３のトランジスタ対
と、を備えたミキサ部を備え、 前記バイアス発生回路の前記第１、第２の出力端子と、
前記ミキサ部の前記第１、第２の入力端子の接続点を前
記第１のトランジスタ対のゲートにそれぞれ接続してな
ることを特徴とするミキサ回路。13. A differential amplifier circuit for inputting a reference voltage to one input terminal, and first to third juxtaposed mutually receiving a voltage obtained by level-shifting an output voltage of the differential amplifier circuit. A grounded source amplifier, and a monitor circuit connected to the output of the first grounded source amplifier for monitoring the output current and outputting a voltage, wherein the output voltage of the monitor circuit is the other input terminal of the differential amplifier circuit. And a bias generation circuit for connecting the outputs of the second and third source grounded amplifiers to first and second output terminals, respectively, and outputting a bias voltage from the first and second output terminals. A first transistor pair for grounding a common source and differentially inputting a first signal voltage between the first and second input terminals to a gate; and a common source connected to an output of the first transistor pair, respectively. 3rd, 3rd A second signal voltage between the input terminals is differentially input to a gate, and a drain portion is cross-connected and connected to a load element. The first and second output terminals of the bias generation circuit;
A mixer circuit, wherein a connection point between the first and second input terminals of the mixer section is connected to gates of the first transistor pair, respectively.
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