JP2000020284A - 疑似乱数発生装置 - Google Patents
疑似乱数発生装置Info
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- JP2000020284A JP2000020284A JP10196639A JP19663998A JP2000020284A JP 2000020284 A JP2000020284 A JP 2000020284A JP 10196639 A JP10196639 A JP 10196639A JP 19663998 A JP19663998 A JP 19663998A JP 2000020284 A JP2000020284 A JP 2000020284A
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- JP
- Japan
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- shift register
- feedback shift
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- linear feedback
- linear
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- Error Detection And Correction (AREA)
Abstract
(57)【要約】
【課題】 Correlation Attackなどを用いて初期値を推
定することが困難な疑似乱数発生装置を提供する。 【解決手段】 クロック入力に同期して動作する線形フ
ィードバックシフトレジスタおよび非線形フィードバッ
クシフトレジスタの各レジスタ値を非線形変換関数回路
に入力し１〜数クロック毎に１ビットの疑似乱数を出力
構成となっている。
定することが困難な疑似乱数発生装置を提供する。 【解決手段】 クロック入力に同期して動作する線形フ
ィードバックシフトレジスタおよび非線形フィードバッ
クシフトレジスタの各レジスタ値を非線形変換関数回路
に入力し１〜数クロック毎に１ビットの疑似乱数を出力
構成となっている。
Description
【０００１】
【発明の属する技術分野】本発明は、暗号通信装置など
で使用される疑似乱数を発生させる疑似乱数発生装置に
関し、特に、Correlation Attackなどを用いて初期値を
推定することが困難な疑似乱数発生装置に関する。
で使用される疑似乱数を発生させる疑似乱数発生装置に
関し、特に、Correlation Attackなどを用いて初期値を
推定することが困難な疑似乱数発生装置に関する。
【０００２】
【従来の技術】従来より、電話、無線、データ通信など
の通信システムにおいて、伝送情報が第三者に知られな
いようにするために、伝送情報を暗号化することが行わ
れている。この暗号化方式で特に高速通信に利用される
ものの中にストリーム暗号方式がある。ストリーム暗号
方式は、疑似乱数発生装置の出力する疑似乱数を１ビッ
ト単位で平文入力のデータストリームと排他的論理和演
算を施すことでデータストリームの暗号化を行うもので
ある。図３にストリーム暗号の概念図を示す。次に、従
来の疑似乱数発生装置の構成について図４を参照して説
明する。図４に示す型の疑似乱数発生装置をFilter Gen
eratorと呼ぶ。上記Filter Generatorでは、クロックに
同期して動作する１つの線形フィードバックシフトレジ
スタ１における各レジスタ出力を非線形変換関数回路２
に入力し、各クロック毎に１ビットの疑似乱数を出力す
る様にしている。上記疑似乱数発生装置が暗号学的に安
全となるには以下の条件が必要となる。 （１）疑似乱数系列の長周期性 （２）疑似乱数出力の１、０の出現確率がほぼ等しい （３）疑似乱数系列の線形複雑度が大きい （４）非線形変換関数の入出力が無相関である 上記（１）〜（３）の条件は、線形フィードバックシフ
トレジスタの出力がｍ系列となるように線形フィードバ
ックシフトレジスタの生成多項式を構成し、非線形変換
関数の構成を工夫することで比較的容易に満たすことが
可能である。しかし上記（４）については非線形変換関
数を設定することが難しく、現在そのような関数形が見
つかったという報告はない。そして、非線形関数の入出
力に相関があるとCorrelation Attackによって攻撃され
やすくなる。上記Filter GeneratorのCorrelation Atta
ckはいくつか存在するが、代表的なものとして、Fast C
orrelation Attack とOptimum Correlation Attackがあ
る。Fast Correlation Attack については、W.Meier と
O.Staffelbach 著の"Fast correlation attacks on cer
tain stream ciphers," Journal of Cryptology,vol.1
(3),pp.159-176,1989. 等に、Optimum Correlation Att
ackについては、R.J.Anderson著の"Searching for the
optimum correlation attack," Fast SoftwareEncrypti
on-Leuven'94,Lecture Notes in Computer Science,vo
l.1008,B.Preneeled.,Springer-Verlag,pp.137-143,199
5. 等に記載されている。
の通信システムにおいて、伝送情報が第三者に知られな
いようにするために、伝送情報を暗号化することが行わ
れている。この暗号化方式で特に高速通信に利用される
ものの中にストリーム暗号方式がある。ストリーム暗号
方式は、疑似乱数発生装置の出力する疑似乱数を１ビッ
ト単位で平文入力のデータストリームと排他的論理和演
算を施すことでデータストリームの暗号化を行うもので
ある。図３にストリーム暗号の概念図を示す。次に、従
来の疑似乱数発生装置の構成について図４を参照して説
明する。図４に示す型の疑似乱数発生装置をFilter Gen
eratorと呼ぶ。上記Filter Generatorでは、クロックに
同期して動作する１つの線形フィードバックシフトレジ
スタ１における各レジスタ出力を非線形変換関数回路２
に入力し、各クロック毎に１ビットの疑似乱数を出力す
る様にしている。上記疑似乱数発生装置が暗号学的に安
全となるには以下の条件が必要となる。 （１）疑似乱数系列の長周期性 （２）疑似乱数出力の１、０の出現確率がほぼ等しい （３）疑似乱数系列の線形複雑度が大きい （４）非線形変換関数の入出力が無相関である 上記（１）〜（３）の条件は、線形フィードバックシフ
トレジスタの出力がｍ系列となるように線形フィードバ
ックシフトレジスタの生成多項式を構成し、非線形変換
関数の構成を工夫することで比較的容易に満たすことが
可能である。しかし上記（４）については非線形変換関
数を設定することが難しく、現在そのような関数形が見
つかったという報告はない。そして、非線形関数の入出
力に相関があるとCorrelation Attackによって攻撃され
やすくなる。上記Filter GeneratorのCorrelation Atta
ckはいくつか存在するが、代表的なものとして、Fast C
orrelation Attack とOptimum Correlation Attackがあ
る。Fast Correlation Attack については、W.Meier と
O.Staffelbach 著の"Fast correlation attacks on cer
tain stream ciphers," Journal of Cryptology,vol.1
(3),pp.159-176,1989. 等に、Optimum Correlation Att
ackについては、R.J.Anderson著の"Searching for the
optimum correlation attack," Fast SoftwareEncrypti
on-Leuven'94,Lecture Notes in Computer Science,vo
l.1008,B.Preneeled.,Springer-Verlag,pp.137-143,199
5. 等に記載されている。
【０００３】
【発明が解決しようとする課題】上記Correlation Atta
ckは初期値を推定する場合、最終的には線形フィードバ
ックシフトレジスタの生成多項式によって導き出される
連立方程式を解くことになる。従来のFilter Generator
はこの際に解く連立方程式が線形となり、Correlation
が見つかった時に方程式が簡単に解かれ、初期値が容易
に推定できてしまうという問題があった。Correlation
Attackにより初期値を推定しにくくするには、最終的に
解く連立方程式が線形とならないようにすれば良い。こ
のためには図４における線形フィードバックシフトレジ
スタを非線形フィードバックシフトレジスタに置き換え
ればよい。しかるに、単に上記線形フィードバックシフ
トレジスタを非線形フィードバックシフトレジスタに置
き換えただけでは、前述した（１）〜（３）の条件を満
たすことは困難になる。本発明は、上記事情に鑑みてな
されたものであって、Correlation Attackなどを用いて
初期値を推定することが困難な疑似乱数発生装置を提供
することを目的とする。
ckは初期値を推定する場合、最終的には線形フィードバ
ックシフトレジスタの生成多項式によって導き出される
連立方程式を解くことになる。従来のFilter Generator
はこの際に解く連立方程式が線形となり、Correlation
が見つかった時に方程式が簡単に解かれ、初期値が容易
に推定できてしまうという問題があった。Correlation
Attackにより初期値を推定しにくくするには、最終的に
解く連立方程式が線形とならないようにすれば良い。こ
のためには図４における線形フィードバックシフトレジ
スタを非線形フィードバックシフトレジスタに置き換え
ればよい。しかるに、単に上記線形フィードバックシフ
トレジスタを非線形フィードバックシフトレジスタに置
き換えただけでは、前述した（１）〜（３）の条件を満
たすことは困難になる。本発明は、上記事情に鑑みてな
されたものであって、Correlation Attackなどを用いて
初期値を推定することが困難な疑似乱数発生装置を提供
することを目的とする。
【０００４】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、暗号化処理に用いる疑似乱数を発生する
疑似乱数発生装置において、互いに同一クロックに同期
して動作する線形フィードバックシフトレジスタおよび
非線形フィードバックシフトレジスタと、上記線形フィ
ードバックシフトレジスタと非線形フィードバックシフ
トレジスタの各レジスタの出力を非線形変換し１ビット
の出力を得る非線形変換関数回路と、上記線形フィード
バックシフトレジスタおよび非線形フィードバックシフ
トレジスタに初期値を設定する設定手段とを有し、１〜
数クロック毎に１ビットの疑似乱数を出力することを特
徴とする。
め、本発明は、暗号化処理に用いる疑似乱数を発生する
疑似乱数発生装置において、互いに同一クロックに同期
して動作する線形フィードバックシフトレジスタおよび
非線形フィードバックシフトレジスタと、上記線形フィ
ードバックシフトレジスタと非線形フィードバックシフ
トレジスタの各レジスタの出力を非線形変換し１ビット
の出力を得る非線形変換関数回路と、上記線形フィード
バックシフトレジスタおよび非線形フィードバックシフ
トレジスタに初期値を設定する設定手段とを有し、１〜
数クロック毎に１ビットの疑似乱数を出力することを特
徴とする。
【０００５】
【発明の実施の形態】本発明を図示した実施形態に基づ
いて説明する。図１は、本発明による疑似乱数発生装置
の一実施形態の基本構成を示す図である。図１に示す様
に、この疑似乱数発生装置基本構成は、同一のクロック
入力に同期して動作する線形フィードバックシフトレジ
スタ３および非線形フィードバックシフトレジスタ４
と、上記線形フィードバックシフトレジスタ３および非
線形フィードバックシフトレジスタ４よりの各レジスタ
値を非線形変換して１ビットの疑似乱数を出力する非線
形変換関数回路５とを有している。上記疑似乱数発生装
置の動作としては、クロック入力に同期して動作する線
形フィードバックシフトレジスタ３および非線形フィー
ドバックシフトレジスタ４の各レジスタ値を非線形変換
関数回路５に入力し、１〜数クロック毎に１ビットの疑
似乱数を出力する様になっている。
いて説明する。図１は、本発明による疑似乱数発生装置
の一実施形態の基本構成を示す図である。図１に示す様
に、この疑似乱数発生装置基本構成は、同一のクロック
入力に同期して動作する線形フィードバックシフトレジ
スタ３および非線形フィードバックシフトレジスタ４
と、上記線形フィードバックシフトレジスタ３および非
線形フィードバックシフトレジスタ４よりの各レジスタ
値を非線形変換して１ビットの疑似乱数を出力する非線
形変換関数回路５とを有している。上記疑似乱数発生装
置の動作としては、クロック入力に同期して動作する線
形フィードバックシフトレジスタ３および非線形フィー
ドバックシフトレジスタ４の各レジスタ値を非線形変換
関数回路５に入力し、１〜数クロック毎に１ビットの疑
似乱数を出力する様になっている。
【０００６】次に、図２を参照して、上記図１に示した
疑似乱数発生装置のより具体的な構成について説明す
る。図２に示す様に、この疑似乱数発生装置は、第１の
シフトレジスタ初期値設定用入力端子６に接続された第
１のシフトレジスタ７と、第２のシフトレジスタ初期値
設定用入力端子８に接続された第２のシフトレジスタ９
と、上記第１のシフトレジスタ７に接続された第１の非
線形変換関数回路１０と、上記第２のシフトレジスタ９
に接続された線形変換関数回路１１と、上記第１および
第２のシフトレジスタ７、９に接続された第２の非線形
変換関数回路１２とを有している。なお、上記第１およ
び第２のシフトレジスタ７、９には、クロック入力端子
１３が接続されており、上記非線形変換関数回路１２に
は、疑似乱数出力端子１４が接続されている。なお、こ
こでは、上記第２のシフトレジスタ９および線形変換関
数回路１１によって図１に示す線形フィードバックシフ
トレジスタ３が構成され、上記第１のシフトレジスタ７
および第１の非線形変換関数回路１０によって図１に示
す非線形フィードバックシフトレジスタ４が構成され
る。
疑似乱数発生装置のより具体的な構成について説明す
る。図２に示す様に、この疑似乱数発生装置は、第１の
シフトレジスタ初期値設定用入力端子６に接続された第
１のシフトレジスタ７と、第２のシフトレジスタ初期値
設定用入力端子８に接続された第２のシフトレジスタ９
と、上記第１のシフトレジスタ７に接続された第１の非
線形変換関数回路１０と、上記第２のシフトレジスタ９
に接続された線形変換関数回路１１と、上記第１および
第２のシフトレジスタ７、９に接続された第２の非線形
変換関数回路１２とを有している。なお、上記第１およ
び第２のシフトレジスタ７、９には、クロック入力端子
１３が接続されており、上記非線形変換関数回路１２に
は、疑似乱数出力端子１４が接続されている。なお、こ
こでは、上記第２のシフトレジスタ９および線形変換関
数回路１１によって図１に示す線形フィードバックシフ
トレジスタ３が構成され、上記第１のシフトレジスタ７
および第１の非線形変換関数回路１０によって図１に示
す非線形フィードバックシフトレジスタ４が構成され
る。
【０００７】次に、上記疑似乱数発生装置の動作につい
て説明する。まず、疑似乱数を出力する前に、上記第１
および第２のシフトレジスタ７および９にそれぞれ上記
第１のシフトレジスタ初期値設定用入力端子６からｍビ
ット、上記第２のシフトレジスタ初期値設定用入力端子
８からｎビットの初期値を入力する。上記第１および第
２のシフトレジスタ７、９は、上記クロック入力端子１
３からクロック入力があると１ビットづつ左シフトする
が、上記第２のシフトレジスタ９は上記線形変換関数回
路１１によって各レジスタ値の線形変換し、その出力を
最右段のレジスタに入力する。ここで、上記線形変換関
数回路１１においては、＋は排他的論理和を、Ｃ1 ，…
Ｃn-1 は１または０をとる固定値で、１で結線を、０で
結線していないことを示す。一方、上記第１のシフトレ
ジスタ７は第１の非線形変換関数回路１０において各レ
ジスタ値を非線形変換し、その出力を最右段のレジスタ
に入力する。上記非線形変換とはその論理回路の中に少
なくとも１つ以上の論理積回路を含むものである。上記
第１および第２のシフトレジスタ７および９は各レジス
タ値を上記第２の非線形変換関数回路１２に入力し、各
レジスタ値の非線形変換値を疑似乱数出力端子１４に出
力する。上記疑似乱数発生装置において、疑似乱数系列
の長周期性を保証するには、上記線形変換関数回路１１
における生成多項式が既約多項式となり、かつ、２n −
１がメルセンヌ素数となるようにｎを決定すれば良い。
また、上記疑似乱数出力の１、０の出現確率がほぼ等し
くなるようにするには、上記第２の非線形変換関数回路
１２において、上記第２のシフトレジスタ９の少なくと
も１つのレジスタ出力を残りの出力と排他的論理和演算
を施して上記疑似乱数出力端子１４に出力するようにす
れば良い。線形複雑度を大きくするには、上記第２の非
線形変換関数回路１２の最大次数（論理積の最大次数）
を大きくし、最大次数の項が第２のシフトレジスタ９の
みの出力から構成されるようにすれば良い。
て説明する。まず、疑似乱数を出力する前に、上記第１
および第２のシフトレジスタ７および９にそれぞれ上記
第１のシフトレジスタ初期値設定用入力端子６からｍビ
ット、上記第２のシフトレジスタ初期値設定用入力端子
８からｎビットの初期値を入力する。上記第１および第
２のシフトレジスタ７、９は、上記クロック入力端子１
３からクロック入力があると１ビットづつ左シフトする
が、上記第２のシフトレジスタ９は上記線形変換関数回
路１１によって各レジスタ値の線形変換し、その出力を
最右段のレジスタに入力する。ここで、上記線形変換関
数回路１１においては、＋は排他的論理和を、Ｃ1 ，…
Ｃn-1 は１または０をとる固定値で、１で結線を、０で
結線していないことを示す。一方、上記第１のシフトレ
ジスタ７は第１の非線形変換関数回路１０において各レ
ジスタ値を非線形変換し、その出力を最右段のレジスタ
に入力する。上記非線形変換とはその論理回路の中に少
なくとも１つ以上の論理積回路を含むものである。上記
第１および第２のシフトレジスタ７および９は各レジス
タ値を上記第２の非線形変換関数回路１２に入力し、各
レジスタ値の非線形変換値を疑似乱数出力端子１４に出
力する。上記疑似乱数発生装置において、疑似乱数系列
の長周期性を保証するには、上記線形変換関数回路１１
における生成多項式が既約多項式となり、かつ、２n −
１がメルセンヌ素数となるようにｎを決定すれば良い。
また、上記疑似乱数出力の１、０の出現確率がほぼ等し
くなるようにするには、上記第２の非線形変換関数回路
１２において、上記第２のシフトレジスタ９の少なくと
も１つのレジスタ出力を残りの出力と排他的論理和演算
を施して上記疑似乱数出力端子１４に出力するようにす
れば良い。線形複雑度を大きくするには、上記第２の非
線形変換関数回路１２の最大次数（論理積の最大次数）
を大きくし、最大次数の項が第２のシフトレジスタ９の
みの出力から構成されるようにすれば良い。
【０００８】
【発明の効果】上述のように線形フィードバックシフト
レジスタ３（第２のシフトレジスタ９および線形変換関
数回路１１）と非線形フィードバックシフトレジスタ４
（第１のシフトレジスタ７および第１の非線形変換関数
回路１０）を組み合わせて疑似乱数発生装置を構成する
ことにより、前述した（１）〜（３）の条件（（１）疑
似乱数系列の長周期性（２）疑似乱数出力の１、０の出
現確率がほぼ等しい（３）疑似乱数系列の線形複雑度が
大きい）を維持しつつ、Correlation Attackなどを用い
て初期値を推定することが困難な疑似乱数発生装置を提
供することができる。
レジスタ３（第２のシフトレジスタ９および線形変換関
数回路１１）と非線形フィードバックシフトレジスタ４
（第１のシフトレジスタ７および第１の非線形変換関数
回路１０）を組み合わせて疑似乱数発生装置を構成する
ことにより、前述した（１）〜（３）の条件（（１）疑
似乱数系列の長周期性（２）疑似乱数出力の１、０の出
現確率がほぼ等しい（３）疑似乱数系列の線形複雑度が
大きい）を維持しつつ、Correlation Attackなどを用い
て初期値を推定することが困難な疑似乱数発生装置を提
供することができる。
【図１】本発明による疑似乱数発生装置の一実施形態の
基本構成を示す図である。
基本構成を示す図である。
【図２】図１に示した疑似乱数発生装置のより具体的な
構成図である。
構成図である。
【図３】ストリーム暗号装置の概略構成図である。
【図４】従来の疑似乱数発生装置の構成図である。
１、３…線形フィードバックシフトレジスタ、 ４…非線形フィードバックシフトレジスタ、 ２、５…非線形変換関数回路、 ６、８…第１および第２のシフトレジスタ初期値設定用
入力端子、 ７、９…第１および第２のシフトレジスタ、 １０、１２…第１および第２の非線形変換関数回路、 １１…線形変換関数回路、 １３…クロック入力端子、 １４…疑似乱数出力端子、
入力端子、 ７、９…第１および第２のシフトレジスタ、 １０、１２…第１および第２の非線形変換関数回路、 １１…線形変換関数回路、 １３…クロック入力端子、 １４…疑似乱数出力端子、
Claims (1)
- 【請求項１】 暗号化処理に用いる疑似乱数を発生する
疑似乱数発生装置であって、互いに同一クロックに同期
して動作する線形フィードバックシフトレジスタおよび
非線形フィードバックシフトレジスタと、 上記線形フィードバックシフトレジスタと非線形フィー
ドバックシフトレジスタの各レジスタの出力を非線形変
換し１ビットの出力を得る非線形変換関数回路と、 上記線形フィードバックシフトレジスタおよび非線形フ
ィードバックシフトレジスタに初期値を設定する設定手
段とを有し、 １〜数クロック毎に１ビットの疑似乱数を出力すること
を特徴とする疑似乱数発生装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10196639A JP2000020284A (ja) | 1998-06-26 | 1998-06-26 | 疑似乱数発生装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10196639A JP2000020284A (ja) | 1998-06-26 | 1998-06-26 | 疑似乱数発生装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000020284A true JP2000020284A (ja) | 2000-01-21 |
Family
ID=16361125
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10196639A Pending JP2000020284A (ja) | 1998-06-26 | 1998-06-26 | 疑似乱数発生装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000020284A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102004037814A1 (de) * | 2004-08-04 | 2006-03-16 | Infineon Technologies Ag | Vorrichtung und Verfahren zum Erzeugen einer Folge von Zahlen |
-
1998
- 1998-06-26 JP JP10196639A patent/JP2000020284A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102004037814A1 (de) * | 2004-08-04 | 2006-03-16 | Infineon Technologies Ag | Vorrichtung und Verfahren zum Erzeugen einer Folge von Zahlen |
| DE102004037814B4 (de) * | 2004-08-04 | 2010-12-16 | Infineon Technologies Ag | Vorrichtung und Verfahren zum Erzeugen einer Folge von Zahlen |
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