JP2000012704A - Semiconductor memory cell - Google Patents
Semiconductor memory cellInfo
- Publication number
- JP2000012704A JP2000012704A JP10177763A JP17776398A JP2000012704A JP 2000012704 A JP2000012704 A JP 2000012704A JP 10177763 A JP10177763 A JP 10177763A JP 17776398 A JP17776398 A JP 17776398A JP 2000012704 A JP2000012704 A JP 2000012704A
- Authority
- JP
- Japan
- Prior art keywords
- level
- memory cell
- write
- read
- word line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 12
- 239000011159 matrix material Substances 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 5
- 230000000630 rising effect Effects 0.000 description 4
- 230000007704 transition Effects 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
Landscapes
- Semiconductor Memories (AREA)
- Dram (AREA)
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、例えば、データに
応じた電荷がランダムアクセス等に起因する干渉によっ
てリークしない半導体メモリーセルに関する。[0001] 1. Field of the Invention [0002] The present invention relates to a semiconductor memory cell in which charges corresponding to data do not leak due to interference caused by random access or the like.
【０００２】[0002]
【従来の技術】従来の半導体メモリーセル、例えば、ｎ
チャネルＭＯＳトランジスタで構成される３トランジス
タ型メモリ−セルの構成について、図６を参照して説明
する。この図に示すように、メモリーセルは、主に、書
き込みを制御するトランジスタ１、ゲート部分に電荷を
蓄積する容量Ｃを有するトランジスタ２、および、読み
出しを制御するトランジスタ３から構成される。ここ
で、トランジスタ１のゲートは、書込ワード線ＷＷｒｄ
に接続され、そのドレインは、書き込みデータに対応す
るレベルとなる書込ビット線ＷＢｉｔに接続され、さら
に、そのソースは、トランジスタ２のゲートに接続され
る。また、トランジスタ２のソースは接地され、そのド
レインは、トランジスタ３のソースに接続される。そし
て、トランジスタ３のゲートは、読出ワード線ＲＷｒｄ
に接続され、そのドレインは、読み出しに用いる読出ビ
ット線ＲＢｉｔに接続される。2. Description of the Related Art Conventional semiconductor memory cells, for example, n
The configuration of a three-transistor memory cell including channel MOS transistors will be described with reference to FIG. As shown in this figure, the memory cell mainly includes a transistor 1 for controlling writing, a transistor 2 having a capacitor C for storing charge in a gate portion, and a transistor 3 for controlling reading. Here, the gate of the transistor 1 is connected to the write word line WWrd.
, Its drain is connected to a write bit line WBit at a level corresponding to the write data, and its source is connected to the gate of the transistor 2. Further, the source of the transistor 2 is grounded, and the drain is connected to the source of the transistor 3. The gate of the transistor 3 is connected to the read word line RWrd
And its drain is connected to a read bit line RBit used for reading.
【０００３】次に、このメモリーセルの動作について説
明すると、書込時には、書込ワード線ＷＷｒｄを「Ｈ」
レベルとする。このため、トランジスタ１がオンとなる
結果、トランジスタ２のゲートには、書込ビット線ＷＢ
ｉｔのレベルに応じた電荷が蓄積される。すなわち、ト
ランジスタ２のゲートには、書込ビット線ＷＢｉｔが
「Ｈ」レベルであれば電荷が蓄積される一方、「Ｌ」レ
ベルであれば電荷が蓄積されない。また、読出時には、
読出ビット線ＲＢｉｔをプリチャージ（「Ｈ」レベルに
することを言う）した後、読出ワード線ＲＷｒｄを
「Ｈ」レベルとする。この際、メモリーセルに電荷が蓄
積されていれば、トランジスタ２および３がオンとなる
結果、読出ビット線ＲＢｉｔは、プリチャージによる
「Ｈ」レベルから接地レベルたる「Ｌ」レベルへと遷移
することになる。一方、メモリーセルに電荷が蓄積され
ていなければ、トランジスタ２はオフのままであるか
ら、読出ビット線ＲＢｉｔは、プリチャージによる
「Ｈ」レベルを維持することとなる。Next, the operation of this memory cell will be described. At the time of writing, the write word line WWrd is set to "H".
Level. As a result, the transistor 1 is turned on, and the gate of the transistor 2 is connected to the write bit line WB.
The charge corresponding to the level of it is accumulated. That is, the charge is stored in the gate of the transistor 2 when the write bit line WBit is at “H” level, but not when the write bit line WBit is at “L” level. At the time of reading,
After precharging the read bit line RBit (which means setting it to “H” level), the read word line RWrd is set to “H” level. At this time, if charges are stored in the memory cell, transistors 2 and 3 are turned on, and as a result, read bit line RBit changes from “H” level due to precharge to “L” level which is the ground level. become. On the other hand, if no charge is stored in the memory cell, the transistor 2 remains off, so that the read bit line RBit maintains the “H” level due to the precharge.
【０００４】したがって、メモリーセルに蓄積された電
荷に応じて、読出ビット線ＲＢｉｔのレベルが「Ｌ」レ
ベルに遷移し、あるいは、「Ｈ」レベルに維持されるこ
ととなり、これにより、メモリーセルにおけるデータの
記憶が実現されることとなる。なお、ここでは、ゲート
に電荷を蓄積させる場合を、メモリーセルにデータ
「０」を書き込む場合とする。このため、読出ビット線
ＲＢｉｔが「Ｌ」レベルに遷移する場合が、メモリーセ
ルからデータ「０」を読み出す場合となる。Accordingly, the level of the read bit line RBit changes to "L" level or is maintained at "H" level in accordance with the electric charge stored in the memory cell. Data storage will be realized. Note that here, the case where charge is accumulated in the gate is the case where data “0” is written to the memory cell. Therefore, the case where the read bit line RBit transits to the “L” level is the case where data “0” is read from the memory cell.
【０００５】[0005]
【発明が解決しようとする課題】さて、メモリーセルに
蓄積された電荷（データ）は、トランジスタ１のジャン
クション・リークや、サブ・スレッショルド・リークな
どによって、時間経過とともに失われる。特に、トラン
ジスタ１のサブ・スレッショルド電流は、ゲート電圧に
対し指数関数的に増大するため、そのゲート電圧たる書
込ワード線ＷＷｒｄの影響を受けやすい。また、一般
に、メモリーセルは、マトリックス状に多数配列されて
セルアレイを形成し、同一列に位置するメモリーセルは
各ビット線を共用し、また、同一行に位置するメモリー
セルは各ワード線を共用している。この際、書込ワード
線ＷＷｒｄのレベルが、他のメモリーセルへのアクセス
等による干渉を受けて変動すると、その書込ワード線Ｗ
Ｗｒｄに接続されるメモリーセルのすべてにおいて電荷
リーク量が著しく変動する。一方、レベル変動しない書
込ワード線に接続されるメモリーセルにおいては、電荷
リーク量は一定量である。このため、電荷量がメモリー
セル毎に異なってしまい、全体でみれば、きわめて不安
定であるという問題があった。The electric charge (data) stored in the memory cell is lost with the passage of time due to the junction leak of the transistor 1 or the sub-threshold leak. In particular, since the sub-threshold current of the transistor 1 increases exponentially with respect to the gate voltage, it is easily affected by the write word line WWrd as the gate voltage. Generally, a large number of memory cells are arranged in a matrix to form a cell array, and memory cells located in the same column share each bit line, and memory cells located in the same row share a word line. are doing. At this time, when the level of the write word line WWrd fluctuates due to interference due to access to another memory cell, etc.,
In all the memory cells connected to Wrd, the amount of charge leakage significantly varies. On the other hand, in a memory cell connected to a write word line that does not change in level, the amount of charge leakage is constant. For this reason, the amount of charge differs for each memory cell, and there is a problem that the whole is extremely unstable.
【０００６】本発明は、上記問題に鑑みてなされたもの
で、その目的とするところは、ランダムアクセスによる
書込ワード線のレベル変動を最小減に抑えて、蓄積され
る電荷量の安定化を図った半導体メモリーセルを提供す
ることにある。SUMMARY OF THE INVENTION The present invention has been made in view of the above problems, and has as its object to stabilize the amount of stored charges by minimizing the level fluctuation of a write word line due to random access. An object of the present invention is to provide an intended semiconductor memory cell.
【０００７】[0007]
【課題を解決するための手段】上記目的を達成するた
め、本発明にあっては、書込ワード線の指示によって書
込ビット線のレベルに対応して電荷を蓄積する一方、読
出ワード線の指示によって蓄積した電荷に応じて読出ビ
ット線のレベルを遷移させる半導体メモリーセルにおい
て、前記書込ワード線を、接地線と前記読出ワード線と
の間に配列させたことを特徴としている。In order to achieve the above object, according to the present invention, an electric charge is stored in accordance with the level of a write bit line according to an instruction of a write word line, while a charge of the read word line is stored. In a semiconductor memory cell in which the level of a read bit line is changed according to an electric charge accumulated by an instruction, the write word line is arranged between a ground line and the read word line.
【０００８】[0008]
【発明の実施の形態】以下、本発明による実施の形態に
ついて図面を参照する。Embodiments of the present invention will be described below with reference to the drawings.
【０００９】＜第１実施形態＞まず、本発明の第１実施
形態に係るメモリーセルおよびそのセンス・アンプにつ
いて説明する。図２は、それらの構成を示す回路図であ
る。この図に示すように、メモリーセルは、マトリック
ス状に多数配列されてセルアレイを形成し、同一列に位
置するメモリーセルは同一の読出ビット線ＲＢｉｔおよ
び書込ビット線ＷＢｉｔをそれぞれ共用し、また、同一
行に位置するメモリーセルは同一の読出ワード線ＲＷｒ
ｄおよび書込ワード線ＷＷｒｄをそれぞれ共用してい
る。このようなマトリックス状の配列において、ｉ行ｊ
列に位置するメモリーセルを一般的に(ｉ、ｊ)と表記す
るとともに、各ビット線および各ワード線について括弧
を末尾に付与し、その中に対応する列あるいは行を記す
ことにする。例えば、読出ワード線ＲＷｒｄ（ｉ）およ
び書込ワード線ＷＷｒｄ（ｉ）は、ｉ行に位置するメモ
リーセルによってそれぞれ共用されるものである。First Embodiment First, a memory cell and its sense amplifier according to a first embodiment of the present invention will be described. FIG. 2 is a circuit diagram showing the configuration. As shown in this figure, a large number of memory cells are arranged in a matrix to form a cell array, and memory cells located in the same column share the same read bit line RBit and write bit line WBit, respectively. Memory cells located on the same row are connected to the same read word line RWr.
d and the write word line WWrd are shared. In such a matrix arrangement, i row j
A memory cell located in a column is generally denoted by (i, j), and a parenthesis is added to each bit line and each word line, and a corresponding column or row is described therein. For example, the read word line RWrd (i) and the write word line WWrd (i) are shared by the memory cells located in the i-th row.
【００１０】次に、センス・アンプ１０はセルアレイの
列毎に設けられ、それぞれ、列の中でアクティブとなっ
たいずれか一つのメモリーセルについてデータを読み出
し、および、書き込みを行うものである。ここで、セン
ス・アンプ１０の構成について、ｊ列に対応するセンス
・アンプ１０ｊを例にとって説明する。まず、ｎチャネ
ルＭＯＳ型のトランジスタ１１は、そのソースが読出ビ
ット線ＲＢｉｔ（ｊ）に接続され、また、そのドレイン
が電源電圧Ｖｄｄに接続されて、そのゲートには読出ク
ロックＲＣＫが供給されている。したがって、トランジ
スタ１１は、読出クロックＲＣＫにしたがってオンオフ
するようになっている。ここで、トランジスタ１１にお
けるソース−ドレイン間のオン抵抗は、メモリーセルの
トランジスタ２あるいは３のそれよりも２倍以上として
ある。Next, the sense amplifier 10 is provided for each column of the cell array, and reads and writes data from any one of the memory cells activated in the column. Here, the configuration of the sense amplifier 10 will be described using the sense amplifier 10j corresponding to the j-th column as an example. First, an n-channel MOS transistor 11 has a source connected to a read bit line RBit (j), a drain connected to a power supply voltage Vdd, and a gate supplied with a read clock RCK. . Therefore, the transistor 11 is turned on / off according to the read clock RCK. Here, the on-resistance between the source and the drain of the transistor 11 is twice or more that of the transistor 2 or 3 of the memory cell.
【００１１】インバータ１２は、読出ビット線ＲＢｉｔ
（ｊ）のレベルを判定して、その反転結果を読出クロッ
クＲＣＫにしたがって出力するものである。ここで、イ
ンバータ１２における反転のしきい値は、「Ｈ」レベル
と「Ｌ」レベルとの中間値たるＶｄｄ／２に設定され
る。また、説明の便宜上、電源電圧Ｖｄｄの供給点を
とし、インバータ１２の入力点をとする。そして、イ
ンバータ１３1は、インバータ１２の反転結果を再度反
転するものであり、この反転結果を読出データＤｏｕｔ
として出力する。一方、インバータ１３2は、読出クロ
ックＲＣＫの反転クロックにしたがって、インバータ１
３1の出力、すなわち、読出データＤｏｕｔを反転する
ものである。ここで、インバータ１３1および１３2は一
方の出力を他方の入力とする関係にあるため、両者によ
って、ラッチ回路１３が形成されて、インバータ１２の
出力を読出クロックＲＣＫの反転クロックにしたがって
ラッチすることとなる。The inverter 12 has a read bit line RBit
The level of (j) is determined, and the inverted result is output according to the read clock RCK. Here, the threshold value of the inversion in the inverter 12 is set to Vdd / 2 which is an intermediate value between the “H” level and the “L” level. For convenience of explanation, the supply point of the power supply voltage Vdd is assumed to be the input point of the inverter 12. Inverter 13 1, which inverts the inverted result of the inverter 12 again, read data Dout this inversion results
Output as On the other hand, the inverter 13 2, according to the inverted clock of the read clock RCK, inverter 1
3 1 output, i.e., is to reverse the read data Dout. Here, since the inverters 13 1 and 13 2 have one output as the other input, a latch circuit 13 is formed by the two, and latches the output of the inverter 12 according to the inverted clock of the read clock RCK. It will be.
【００１２】セレクタ１４は、アンドゲート１４1、１
４2およびノアゲート１４3から構成され、このうち、ア
ンドゲート１４1は、ラッチ回路１３によりラッチされ
たインバータ１２の出力とライト・イネーブル信号ＷＥ
の反転信号との論理積を求め、また、アンドゲート１４
2は、新たな書込データＤｉｎの反転結果とライト・イ
ネーブル信号ＷＥとの論理積を求め、そして、ノアゲー
ト１４3は、アンドゲート１４1および１４2による両論
理積の反転論理和を求める。したがって、セレクタ１４
は、ライト・イネーブルＷＥがアクティブとなって書き
込みが指示されている場合には、新たな書込データＤｉ
ｎを出力する一方、ライト・イネーブルＷＥが非アクテ
ィブとなって書き込みが指示されていない場合には、読
出データＤｏｕｔを出力することとなる。そして、イン
バータ１５は、書込クロックＷＣＫにしたがってセレク
タ１４の出力を反転して、書込ビット線ＷＢｉｔ（ｊ）
に供給するものである。The selector 14 comprises AND gates 14 1 , 1
4 is composed of 2 and NOR gate 14 3, of which the AND gate 14 1 is output and write enable signal WE of inverter 12 is latched by the latch circuit 13
Of the AND gate of the AND gate 14
2 obtains a logical product of the inverted result and write enable signal WE of new write data Din, and, NOR gate 14 3, by AND gates 14 1 and 14 2 obtains the inverted logical sum of both logical products. Therefore, selector 14
Indicates that when write enable WE becomes active and writing is instructed, new write data Di
While n is output, if the write enable WE is inactive and writing is not instructed, the read data Dout is output. Then, inverter 15 inverts the output of selector 14 in accordance with write clock WCK, and writes bit line WBit (j)
Is to be supplied to
【００１３】次に、メモリーセルの配線パターンについ
て説明する。図１は、互いに隣接する４個のメモリーセ
ル（ｉ、ｊ）、（ｉ＋１、ｊ）、（ｉ、ｊ＋１）および
（ｉ＋１、ｊ＋１）についての配線パターンを示す平面
図である。図に示すように、４個のメモリーセルは、同
一行で隣接する２個メモリーセル（ｉ、ｊ）および
（ｉ、ｊ＋１）の１組と、次の同一行で隣接する２個の
メモリーセル（ｉ＋１、ｊ）および（ｉ＋１、ｊ＋１）
の１組とから構成されるものであり、両組は、一方の組
を１８０度回転させて向かい合わせたものが他方の組と
なる位置関係にある。ここで、ｉ行のメモリーセルによ
って共用される書込ワード線ＷＷｒｄ（ｉ）は、同一行
のメモリーセルによって共用される接地線ＧＮＤ（ｉ）
および読出ワード線ＲＷｒｄ（ｉ）により挟まれて配設
されている。同様に、（ｉ＋１）行の書込ワード線ＷＷ
ｒｄ（ｉ＋１）も、接地線ＧＮＤ（ｉ＋１）および読出
ワード線ＲＷｒｄ（ｉ＋１）により挟まれて配設されて
いる。また、接地線ＧＮＤ（ｉ）と接地線ＧＮＤ（ｉ＋
１）とは、コンタクトホール１０１（ｉ、ｊ）、短絡パ
ターン１０２（ｊ）およびコンタクトホール１０１（ｉ
＋１、ｊ）を介して互いに接続されている。また、両接
地線は、コンタクトホール１０１（ｉ、ｊ＋１）、短絡
パターン１０２（ｊ＋１）およびコンタクトホール１０
１（ｉ＋１、ｊ＋１）を介しても接続されている。一
方、読出ワード線ＲＷｒｄ（ｉ）は、読出ワード線ＲＷ
ｒｄ’（ｉ）と重層構造となっており、両者はセルアレ
イの末端部あるいは中間部において適宜導通が図られて
いる。読出ワード線ＲＷｒｄ（ｉ＋１）および読出ワー
ド線ＲＷｒｄ’（ｉ＋１）も同様である。Next, the wiring pattern of the memory cell will be described. FIG. 1 is a plan view showing a wiring pattern for four memory cells (i, j), (i + 1, j), (i, j + 1), and (i + 1, j + 1) adjacent to each other. As shown in the figure, the four memory cells are a set of two adjacent memory cells (i, j) and (i, j + 1) in the same row, and two adjacent memory cells in the next same row. (I + 1, j) and (i + 1, j + 1)
The two sets have a positional relationship in which one set is turned 180 degrees and faced to the other set. Here, the write word line WWrd (i) shared by the memory cells in the i-th row is connected to the ground line GND (i) shared by the memory cells in the same row.
And read word line RWrd (i). Similarly, the write word line WW of the (i + 1) -th row
rd (i + 1) is also provided between the ground line GND (i + 1) and the read word line RWrd (i + 1). Further, the ground line GND (i) and the ground line GND (i +
1) means contact hole 101 (i, j), short-circuit pattern 102 (j) and contact hole 101 (i, j).
+1 and j). Further, both ground lines are formed by a contact hole 101 (i, j + 1), a short-circuit pattern 102 (j + 1) and a contact hole 10 (j + 1).
The connection is also made via 1 (i + 1, j + 1). On the other hand, the read word line RWrd (i)
rd ′ (i) and a multilayer structure, both of which are appropriately connected at the end or middle of the cell array. The same applies to the read word line RWrd (i + 1) and the read word line RWrd ′ (i + 1).
【００１４】ここで、メモリーセルの各トランジスタと
配線パターンとの関係について、メモリーセル（ｉ、
ｊ）を例にとって説明する。図１において、１１１ａ
は、トランジスタ１の能動層（ソース・ドレイン・チャ
ネル領域）であり、１１１ｂは、トランジスタ２および
３の能動層である。特に、能動層１１１ｂは、このメモ
リーセル（ｉ、ｊ）のみならず、同一列で隣接するメモ
リーセル（ｉ＋１、ｊ）におけるトランジスタ２および
３の能動層でもある。さて、能動層１１１ａには、ゲー
ト電極１１２が配設されている。このゲート電極１１２
は、コンタクトホール１１３、導電層１１４およびコン
タクトホール１１５を介して書込ワード線ＷＷｒｄ
（ｉ）に接続される。なお、このゲート電極１１２は、
同一行で隣接するメモリーセル（ｉ、ｊ＋１）の能動層
１０１ｃについてのゲート電極でもある。また、能動層
１１１ａのドレイン領域は、コンタクトホール１１６を
介して書込ビット線ＷＢｉｔ（ｊ）と接続される。一
方、能動層１１１ａのソース領域は、コンタクトホール
１１７、導電層１１８、コンタクトホール１１９および
ゲート電極１２０に接続される。Here, regarding the relationship between each transistor of the memory cell and the wiring pattern, the memory cell (i,
This will be described by taking j) as an example. In FIG. 1, 111a
Is an active layer (source / drain / channel region) of the transistor 1, and 111b is an active layer of the transistors 2 and 3. In particular, the active layer 111b is not only the memory cell (i, j), but also the active layer of the transistors 2 and 3 in the adjacent memory cell (i + 1, j) in the same column. Now, the gate electrode 112 is provided on the active layer 111a. This gate electrode 112
Are connected to the write word line WWrd via the contact hole 113, the conductive layer 114 and the contact hole 115.
(I). Note that this gate electrode 112
It is also the gate electrode for the active layer 101c of the memory cell (i, j + 1) adjacent in the same row. Further, the drain region of active layer 111a is connected to write bit line WBit (j) via contact hole 116. On the other hand, the source region of active layer 111 a is connected to contact hole 117, conductive layer 118, contact hole 119 and gate electrode 120.
【００１５】一方、能動層１１１ｂには、トランジスタ
２としてのゲート電極１２０、および、トランジスタ３
のゲート電極たる読出ワード線ＲＷｒｄ’（ｉ）がそれ
ぞれ配設されている。ここで、能動層１１１ｂにおける
トランジスタ２のソース領域は、コンタクトホール１０
１（ｉ、ｊ）を介して接地線ＧＮＤ（ｉ）と接続され
る。一方、能動層１１１ｂにおいて、ゲート電極１２０
および読出ワード線ＲＷｒｄ’（ｉ）の間には、トラン
ジスタ２のドレイン領域およびトランジスタ３のソース
領域とが設けられる。そして、能動層１１１ｂにおける
トランジスタ３のドレイン領域は、コンタクトホール１
２１を介して読出ビット線ＲＢｉｔ（ｊ）に接続され
る。On the other hand, a gate electrode 120 as the transistor 2 and a transistor 3
Read word lines RWrd ′ (i), which are gate electrodes, are provided. Here, the source region of the transistor 2 in the active layer 111b is
1 (i, j) is connected to the ground line GND (i). On the other hand, in the active layer 111b, the gate electrode 120
A drain region of transistor 2 and a source region of transistor 3 are provided between read word line RWrd ′ (i). The drain region of the transistor 3 in the active layer 111b is
21 and is connected to the read bit line RBit (j).
【００１６】次に、メモリーセル（ｉ、ｊ＋１）は、コ
ンタクトホール１１３、導電層１１４およびコンタクト
ホール１１５を有さない以外は、メモリーセル（ｉ、
ｊ）と略同一である。したがって、このようなメモリー
セル（ｉ、ｊ）および（ｉ、ｊ＋１）により、同一行に
て隣接する２個のメモリーセルの１組が形成され、さら
に、これを１８０度回転させて向かい合わせたものが、
次の同一行にて隣接する２個のメモリーセル（ｉ＋１、
ｊ）および（ｉ＋１、ｊ＋１）の１組となって、都合４
個のメモリーセルが形成されることとなる。Next, the memory cell (i, j + 1) has the same structure as that of the memory cell (i, j + 1) except that it does not have the contact hole 113, the conductive layer 114, and the contact hole 115.
It is almost the same as j). Therefore, a set of two adjacent memory cells in the same row is formed by such memory cells (i, j) and (i, j + 1), and they are further turned 180 degrees to face each other. Things are
In the next same row, two adjacent memory cells (i + 1,
j) and (i + 1, j + 1),
Memory cells are formed.
【００１７】次に、本実施形態に係るメモリーセルの動
作について、図３を参照して説明する。この図に示すよ
うに、読出サイクルＴRと書込サイクルＴWとが交互に実
行される。なお、ここでは、図２においてｉ行に位置す
るメモリーセルが選択されたとして、まず、ｊ列に位置
するメモリーセル（ｉ、ｊ）の動作について説明する。
はじめに、読出サイクルＴRの開始時間Ｔ11において
は、読出クロックＲＣＫが立ち上がり、読出ワード線Ｒ
Ｗｒｄ（ｉ）が「Ｈ」レベルとなる。この際、読出クロ
ックＲＣＫが「Ｈ」レベルとなるので、トランジスタ１
１がオンとなって、読出ビット線ＲＢｉｔ（ｊ）は電源
電圧Ｖｄｄにプルアップされることとなる。Next, the operation of the memory cell according to this embodiment will be described with reference to FIG. As shown in this figure, a read cycle T R and a write cycle T W are executed alternately. Here, assuming that the memory cell located in the i-th row in FIG. 2 is selected, first, the operation of the memory cell (i, j) located in the j-th column will be described.
First, at the start time T 11 of the read cycle T R rises the read clock RCK, the read word line R
Wrd (i) becomes “H” level. At this time, since read clock RCK attains “H” level, transistor 1
When 1 is turned on, the read bit line RBit (j) is pulled up to the power supply voltage Vdd.
【００１８】ここで、メモリーセル（ｉ、ｊ）に電荷が
蓄積されている場合、そのトランジスタ２および３がオ
ンとなるため、読出ビット線ＲＢｉｔ（ｊ）は接地レベ
ルに引き込まれる。したがって、インバータ１２の入力
点のレベルは、点から点までの（トランジスタ１
１の抵抗を含む）抵抗と、点から読出ビット線ＲＢｉ
ｔ（ｊ）を経由してメモリーセル（ｉ、ｊ）の接地点
までの（トランジスタ２および３の抵抗を含む）抵抗と
の抵抗比によって定まるレベルまで下降する。トランジ
スタ１１におけるソース−ドレイン間のオン抵抗は、メ
モリーセルのトランジスタ２あるいは３のそれよりも２
倍以上であるから、点におけるレベルは、Ｖｄｄ／２
以下となって、インバータ１２の反転しきい値を下回
る。よって、この場合、インバータ１２は、読出クロッ
クＲＣＫの立ち上がり時間Ｔ11において「Ｈ」レベル信
号を出力することになる。Here, when charges are stored in the memory cell (i, j), the transistors 2 and 3 are turned on, so that the read bit line RBit (j) is pulled to the ground level. Therefore, the level of the input point of the inverter 12 is from point to point (transistor 1
1) and the bit line RBi read from the point.
It falls to a level determined by the resistance ratio with the resistance (including the resistances of the transistors 2 and 3) to the ground point of the memory cell (i, j) via t (j). The on-resistance between the source and the drain of the transistor 11 is larger than that of the transistor 2 or 3 of the memory cell by two.
The level at the point is Vdd / 2
Below, it falls below the inversion threshold value of the inverter 12. Therefore, in this case, inverter 12 will output a "H" level signal at the rising time T 11 of the read clock RCK.
【００１９】一方、メモリーセル（ｉ、ｊ）に電荷が蓄
積されていない場合、読出ビット線ＲＢｉｔ（ｊ）は、
接地レベルに引き込まれず、プルアップ・レベルたる
「Ｈ」レベルを維持する。よって、この場合、インバー
タ１２は、読出クロックＲＣＫの立ち上がり時間Ｔ11か
らの読出サイクルＴRにおいて、「Ｌ」レベル信号を出
力することになる。On the other hand, when no charge is stored in the memory cell (i, j), the read bit line RBit (j)
It is not pulled down to the ground level, and maintains the "H" level, which is the pull-up level. Therefore, in this case, inverter 12 is in the read cycle T R from the rise time T 11 of the read clock RCK, so that the output "L" level signal.
【００２０】いすれにしても、インバータ１２の反転結
果は、メモリーセルに蓄積された電荷に応じたものとな
る。ここで、電荷が蓄積された状態を「Ｌ」レベルとす
べく、インバータ１２の反転結果が、インバータ１３で
再度反転されて、読出データＤｏｕｔとして出力され
る。In any case, the inversion result of the inverter 12 depends on the electric charge accumulated in the memory cell. Here, the inverted result of the inverter 12 is again inverted by the inverter 13 to output the read data Dout in order to set the state in which the charges are accumulated to the “L” level.
【００２１】次に、書込サイクルＴWの開始時間Ｔ12に
おいては、書込クロックＷＣＫが立ち上がり、書込ワー
ド線ＷＷｒｄ（ｉ）が「Ｈ」レベルとなる。この際、読
出クロックＲＣＫが「Ｌ」レベルとなるので、トランジ
スタ１１がオフとなって、読出ビット線ＲＢｉｔ（ｊ）
は電源電圧Ｖｄｄから解放される。一方、書込ビット線
ＷＢｉｔ（ｊ）のレベルは、インバータ１５によって、
その時点におけるセレクタ１４の選択結果を反転したレ
ベルにされる。Next, the start time T 12 of the write cycle T W is rising write clock WCK, the write word line WWrd (i) becomes "H" level. At this time, since the read clock RCK goes to “L” level, the transistor 11 is turned off, and the read bit line RBit (j)
Are released from the power supply voltage Vdd. On the other hand, the level of the write bit line WBit (j) is
The selection result of the selector 14 at that time is set to an inverted level.
【００２２】この際、ライト・イネーブル信号ＷＥによ
って書き込みが指示されていれば、新たな書込データＤ
ｉｎがセレクタ１４によって選択出力されるので、書込
ビット線ＷＢｉｔ（ｊ）のレベルは、書込データＤｉｎ
を反転したレベルとなる。したがって、書込データＤｉ
ｎのレベルが「Ｌ」であれば、メモリーセル（ｉ、ｊ）
には電荷が蓄積される一方、書込データＤｉｎのレベル
が「Ｈ」であれば、電荷が蓄積されない。よって、書込
データＤｉｎのレベルに応じた電荷をメモリーセル
（ｉ、ｊ）に蓄積されることとなる。At this time, if writing is instructed by the write enable signal WE, new write data D
in is selected and output by the selector 14, so that the level of the write bit line WBit (j) is
Becomes the inverted level. Therefore, the write data Di
If the level of n is “L”, the memory cell (i, j)
, While the charge is not accumulated if the level of the write data Din is “H”. Therefore, charges corresponding to the level of the write data Din are stored in the memory cell (i, j).
【００２３】一方、ライト・イネーブル信号ＷＥによっ
て書き込みが指示されていなければ、読出データＤｏｕ
ｔがセレクタ１４によって選択出力されるので、書込ビ
ット線ＷＢｉｔ（ｊ）のレベルは、読出データＤｏｕｔ
を反転したレベルとなる。したがって、読出データＤｏ
ｕｔのレベルが「Ｌ」であれば、メモリーセル（ｉ、
ｊ）には電荷が蓄積される一方、読出データＤｏｕｔの
レベルが「Ｈ」であれば、電荷が蓄積されない。よっ
て、メモリーセル（ｉ、ｊ）には、読み出し前と同様の
電荷が再蓄積されることとなって、リフレッシュが完了
することとなる。On the other hand, if write is not instructed by write enable signal WE, read data Dou
Since t is selected and output by the selector 14, the level of the write bit line WBit (j) changes to the level of the read data Dout.
Becomes the inverted level. Therefore, the read data Do
If the level of ut is “L”, the memory cell (i,
In j), while the charge is accumulated, if the level of the read data Dout is "H", no charge is accumulated. Therefore, the same charge as before the reading is re-stored in the memory cell (i, j), and the refresh is completed.
【００２４】さて、ｉ行に位置するメモリーセルのうち
ｊ列以外に位置するメモリーセル（ｉ、ｊ＋１）などに
ついても、読出ワード線ＲＷｒｄ（ｉ）および書込ワー
ド線ＷＷｒｄ（ｉ）をそれぞれ共用するため、時間Ｔ12
およびＴ12において、メモリーセル（ｉ、ｊ）と同じ動
作が行われる。すなわち、読出→ラッチ→新規書込ある
いは再書込という一連の動作は、同一行に位置するメモ
リーセルのすべてにおいて実行されることとなる。Now, the read word line RWrd (i) and the write word line WWrd (i) are shared by the memory cells (i, j + 1) located in columns other than the j-th column among the memory cells located in the i-th row. Time T 12
In and T 12, the memory cell (i, j) and the same operation is carried out. That is, a series of operations such as reading → latch → new writing or rewriting is executed in all the memory cells located on the same row.
【００２５】ここで、書込ワード線ＷＷｒｄのレベル変
動について検討してみる。説明のため、メモリーセル
（ｉ、ｊ）について着目すると、このメモリーセルにお
いて行を異にして隣接するメモリーセル、例えば、メモ
リーセル（ｉ＋１、ｊ）がアクセスされると、書込ワー
ド線ＷＷｒｄ（ｉ＋１）あるいは読出ワード線ＲＷｒｄ
線（ｉ＋１）のレベルは変動する。しかし、書込ワード
線ＷＷｒｄ（ｉ）は、接地線ＧＮＤ（ｉ）と読出ワード
線ＲＷｒｄ（ｉ）とに挟まれて配設されているため、書
込ワード線ＷＷｒｄ（ｉ＋１）あるいは読出ワード線Ｒ
Ｗｒｄ線（ｉ＋１）による干渉を受けにくい。このた
め、書込ワード線ＷＷｒｄ（ｉ）のレベルは、行を異に
して隣接するメモリーセルに対しアクセスが発生して
も、安定したものとなる。一方、メモリーセル（ｉ、
ｊ）自身、あるいは、そのメモリーセルとは行を同一と
するメモリーセルがアクセスされると、読出ワード線Ｒ
Ｗｒｄ線（ｉ）のレベルが変動するため、それに隣接す
る書込ワード線ＷＷｒｄ（ｉ）は、その干渉を受けると
考えられる。しかし、アクセスに係るメモリーセルと行
を同一にするメモリーセルは、上述したように、そのア
クセスと連動して、読出→ラッチ→新規書込あるいは再
書込という一連の動作を実行するので、書込ワード線Ｗ
Ｗｒｄ（ｉ）のレベル変動による電荷のリークは、問題
とならない。Here, the level fluctuation of the write word line WWrd will be examined. For the sake of explanation, focusing on the memory cell (i, j), when an adjacent memory cell in a different row in this memory cell, for example, the memory cell (i + 1, j) is accessed, the write word line WWrd ( i + 1) or the read word line RWrd
The level of line (i + 1) varies. However, since write word line WWrd (i) is arranged between ground line GND (i) and read word line RWrd (i), write word line WWrd (i + 1) or read word line is read. R
Less susceptible to interference by the Wrd line (i + 1). Therefore, the level of the write word line WWrd (i) becomes stable even if an access occurs to an adjacent memory cell in a different row. On the other hand, the memory cells (i,
j) When a memory cell having the same row as the memory cell itself is accessed, the read word line R
Since the level of the Wrd line (i) fluctuates, the write word line WWrd (i) adjacent thereto is considered to be affected by the interference. However, as described above, a memory cell having the same row as the memory cell related to the access performs a series of operations of reading → latch → new writing or rewriting in conjunction with the access, so that the Word line W
Leakage of charges due to fluctuations in the level of Wrd (i) is not a problem.
【００２６】したがって、第１実施形態によれば、ラン
ダムアクセスが発生しても、基本的に、書込ワード線Ｗ
Ｗｒｄのレベルが変動しにくいので、蓄積される電荷量
の安定させることができ、例外的に、読出ワード線ＲＷ
ｒｄが変動して書込ワード線ＷＷｒｄが干渉を受けて
も、その直後の再書込によって、電荷のリークが問題と
ならない。Therefore, according to the first embodiment, even if a random access occurs, basically, the write word line W
Since the level of Wrd is hard to fluctuate, the amount of stored charge can be stabilized, and exceptionally, the read word line RW
Even if rd fluctuates and the write word line WWrd suffers from interference, charge leakage does not pose a problem due to rewriting immediately thereafter.
【００２７】なお、上記第１実施形態にあっては、トラ
ンジスタ１１におけるソース−ドレイン間のオン抵抗
を、メモリーセルのトランジスタ２あるいは３のそれよ
りも２倍以上とし、かつ、インバータ１２のしきい値を
Ｖｄｄ／２として、メモリーセルに蓄積された電荷量に
応じてインバータ１２の出力を取り出す構成としたが、
本発明はこれに限られない。例えば、トランジスタ１１
におけるソース−ドレイン間のオン抵抗に応じてインバ
ータ１２における反転のしきい値を設定したり、電源電
圧Ｖｄｄの供給点から入力点までの間にポリシリコ
ン等により適切な抵抗分を形成することとしても良い。
また、読出ビット線ＲＢｉｔを、トランジスタ１１によ
って電源電圧Ｖｄｄに接続することとしたが、本発明は
これに限られず、ある一定電圧を有する電位線に接続さ
せるとともに、その一定電圧を抵抗比に応じて分圧させ
て、これより読出ビット線ＲＢｉｔのレベル遷移させる
構成としても良い。In the first embodiment, the on-resistance between the source and the drain of the transistor 11 is twice or more that of the transistor 2 or 3 of the memory cell, and the threshold of the inverter 12 is larger. Although the value is set to Vdd / 2, the output of the inverter 12 is taken out according to the amount of charge stored in the memory cell.
The present invention is not limited to this. For example, transistor 11
The threshold of inversion in the inverter 12 is set in accordance with the on-resistance between the source and the drain in the above, or an appropriate resistance is formed from polysilicon or the like between the supply point of the power supply voltage Vdd and the input point. Is also good.
Further, although the read bit line RBit is connected to the power supply voltage Vdd by the transistor 11, the present invention is not limited to this, and the read bit line RBit is connected to a potential line having a certain voltage, and the certain voltage is changed according to the resistance ratio. , And the level of the read bit line RBit may be changed.
【００２８】＜第２実施形態＞次に、本発明の第２実施
形態に係るメモリーセルおよびそのセンス・アンプにつ
いて説明する。図４は、それらの構成を示す回路図であ
る。この図に示すように、本実施形態に係るメモリーセ
ルは、図２に示した第１実施形態に係るトランジスタ１
１を、クロックＲＰＣにしたがってオンオフするトラン
ジスタ３１に置き換え、クロックＷＰＣにしたがってオ
ンオフするトランジスタ３２を書込ビット線ＷＢｉｔに
接続した点にある。なお、配線パターンは、第１実施形
態と同様である。<Second Embodiment> Next, a memory cell and its sense amplifier according to a second embodiment of the present invention will be described. FIG. 4 is a circuit diagram showing those configurations. As shown in this figure, the memory cell according to the present embodiment is different from the transistor 1 according to the first embodiment shown in FIG.
1 is that the transistor 31 that turns on and off according to the clock RPC is replaced with the transistor 32 that turns on and off according to the clock WPC is connected to the write bit line WBit. The wiring pattern is the same as in the first embodiment.
【００２９】次に、本実施形態に係るメモリーセルの動
作について、図５を参照して説明する。なお、ここでも
第１実施形態と同様に、ｉ行に位置するメモリーセルが
選択されたとして、ｊ列に位置するメモリーセル（ｉ、
ｊ）の動作について説明する。まず、読出サイクルＴR
の時間Ｔ31の以前においては、クロックＲＰＣが「Ｈ」
レベルとなっている。このため、トランジスタ３１はオ
ンとなって、読出ビット線ＲＢｉｔ（ｊ）がプリチャー
ジされることとなる。これによって、次のサイクルで
は、そのサイクルの最初においてすでにプリチャージさ
れているので、高速読出が可能となっている。Next, the operation of the memory cell according to the present embodiment will be described with reference to FIG. Here, similarly to the first embodiment, it is assumed that the memory cell located in the i-th row is selected and the memory cell (i, i,
The operation j) will be described. First, the read cycle T R
In the previous time T 31, the clock RPC is "H"
Level. Therefore, the transistor 31 is turned on, and the read bit line RBit (j) is precharged. As a result, in the next cycle, since the precharge has already been performed at the beginning of the cycle, high-speed reading is possible.
【００３０】次に、読出サイクルＴRの開始時間Ｔ31に
おいては、読出ワード線ＲＷｒｄ（ｉ）が「Ｈ」レベル
となって、クロックＷＰＣが「Ｈ」レベルとなる。この
ため、トランジスタ３２はオンとなって、書込ビット線
ＷＢｉｔ（ｊ）がプリチャージされることとなる。一
方、読出ビット線ＲＢｉｔ（ｊ）のレベルは、メモリー
セル（ｉ、ｊ）に電荷が蓄積されているか否かにより遷
移する。すなわち、読出ビット線ＲＢｉｔ（ｊ）のレベ
ルは、電荷が蓄積されていれば、接地レベルへの引き込
みによってプリチャージ・レベルたる「Ｈ」レベルから
「Ｌ」レベルに遷移する一方、電荷が蓄積されていなけ
れば、プリチャージ・レベルたる「Ｈ」レベルを維持す
る。したがって、読出クロックＲＣＫの立ち上がり時間
Ｔ31において、インバータ１２の反転出力は、メモリー
セルに電荷が蓄積されていれば「Ｈ」レベルとなり、蓄
積されていなければ「Ｌ」レベルとなる。そして、イン
バータ１２の反転結果は、インバータ１３で再度反転さ
れて、読出データＤｏｕｔとして出力される。Next, in the start time T 31 of the read cycle T R, the read word line RWrd (i) becomes "H" level, the clock WPC becomes "H" level. Therefore, the transistor 32 is turned on, and the write bit line WBit (j) is precharged. On the other hand, the level of the read bit line RBit (j) changes depending on whether or not electric charges are accumulated in the memory cell (i, j). That is, the level of the read bit line RBit (j) changes from the precharge level “H” level to the “L” level by pulling in to the ground level if the charge is accumulated, while the charge is accumulated. If not, the "H" level, which is the precharge level, is maintained. Thus, the rising time T 31 of the read clock RCK, the inverted output of the inverter 12, if the charge in the memory cell if stored becomes "H" level, if it is not accumulated becomes "L" level. Then, the inversion result of the inverter 12 is inverted again by the inverter 13 and output as read data Dout.
【００３１】次に、書込サイクルＴWの開始時間Ｔ32に
おいて、書込ワード線ＷＷｒｄ（ｉ）が「Ｈ」レベルと
なって、クロックＲＰＣが「Ｈ」レベルとなる。このた
め、トランジスタ３１はオンとなって、読出ビット線Ｒ
Ｂｉｔ（ｊ）がプリチャージされることとなる。ここ
で、インバータ１５は、書込クロックＷＣＫの立ち上が
り時間Ｔ32において、書込ビット線Ｂｉｔ（ｊ）のレベ
ルを、その時点におけるセレクタ１４の選択結果を反転
したレベルにする。Next, the start time T 32 of the write cycle T W, the write word line WWrd (i) becomes "H" level, the clock RPC becomes "H" level. Therefore, the transistor 31 is turned on, and the read bit line R
Bit (j) will be precharged. Here, the inverter 15, the rising time T 32 of the write clock WCK, the level of the write bit line Bit (j), to the level obtained by inverting the selection result of the selector 14 at that time.
【００３２】この際、書込ビット線ＷＢｉｔ（ｊ）のレ
ベルは、ライト・イネーブル信号ＷＥによって書き込み
が指示されていれば、書込データＤｉｎを反転したレベ
ルとなる一方、書き込みが指示されていなければ、読出
データＤｏｕｔを反転したレベルとなって、プリチャー
ジレベルたる「Ｈ」レベルから遷移し、あるいは、プリ
チャージレベルたる「Ｈ」レベルを維持することとな
る。ここで、書込ビット線ＷＢｉｔ（ｊ）のレベルが、
プリチャージレベルたる「Ｈ」レベルから「Ｌ」レベル
に遷移するのは、インバータ１５による接地レベルへの
引き込みによって行われる。At this time, the level of the write bit line WBit (j) becomes an inverted level of the write data Din while the write is instructed by the write enable signal WE, while the write is not instructed. For example, the read data Dout becomes an inverted level, and transitions from the precharge level “H” level, or maintains the precharge level “H” level. Here, the level of the write bit line WBit (j) is
The transition from the “H” level, which is the precharge level, to the “L” level is performed by pulling the inverter 15 to the ground level.
【００３３】したがって、書込データＤｉｎあるいは読
出データＤｏｕｔのレベルが「Ｌ」であれば、メモリー
セル（ｉ、ｊ）には電荷が蓄積される一方、書込データ
Ｄｉｎあるいは読出データＤｏｕｔのレベルが「Ｈ」レ
ベルであれば、電荷が蓄積されない。よって、書込デー
タＤｉｎあるいは読出データＤｏｕｔのレベルに応じた
電荷がメモリーセル（ｉ、ｊ）に新規蓄積あるいは再蓄
積されることとなる。Therefore, if the level of write data Din or read data Dout is "L", charges are accumulated in memory cell (i, j), while the level of write data Din or read data Dout is low. At the “H” level, no charge is accumulated. Therefore, a charge corresponding to the level of the write data Din or the read data Dout is newly stored or re-stored in the memory cell (i, j).
【００３４】さて、ｉ行に位置するメモリーセルのうち
ｊ列以外に位置するメモリーセルについても、読出ワー
ド線ＲＷｒｄ（ｉ）および書込ワード線ＷＷｒｄ（ｉ）
をそれぞれ共用するため、時間Ｔ31〜Ｔ33においては、
メモリーセル（ｉ、ｊ）と同じ動作が行われる。すなわ
ち、読出→ラッチ→新規書込あるいは再書込という一連
の動作は、同一行に位置するメモリーセルのすべてにお
いて実行されることとなる。Now, of the memory cells located in the i-th row other than the j-th column, the read word line RWrd (i) and the write word line WWrd (i)
Are shared, during times T 31 to T 33 ,
The same operation as that of the memory cell (i, j) is performed. That is, a series of operations such as reading → latch → new writing or rewriting is executed in all the memory cells located on the same row.
【００３５】よって、第２実施形態においても、書込ワ
ード線ＷＷｒｄを、接地線ＧＮＤおよび読出ワード線Ｒ
Ｗｒｄで挟んで配設することにより、ランダムアクセス
が発生しても、書込ワード線ＷＷｒｄのレベルが変動し
にくくなるので、蓄積される電荷量の安定させることが
でき、仮に、レベル変動したとしても、その直後の再書
込によって、電荷のリークが問題とならない。Therefore, also in the second embodiment, write word line WWrd is connected to ground line GND and read word line R
By arranging it between Wrd, even if random access occurs, the level of the write word line WWrd is less likely to fluctuate, so that the amount of accumulated charge can be stabilized. However, charge leakage does not pose a problem due to rewriting immediately thereafter.
【００３６】なお、上述した第１および第２実施形態に
おいては、メモリーセルをｎチャネルＭＯＳトランジス
タで構成したが、本発明は、これに限られず、ｐチャネ
ルＭＯＳトランジスタで構成しても良い。In the first and second embodiments described above, the memory cell is constituted by an n-channel MOS transistor. However, the present invention is not limited to this, and may be constituted by a p-channel MOS transistor.
【００３７】[0037]
【発明の効果】以上説明したように本発明によれば、ラ
ンダムアクセスによる書込ワード線のレベル変動を最小
減に抑えて、蓄積される電荷量の安定化を図ることが可
能となる。As described above, according to the present invention, it is possible to minimize the level fluctuation of the write word line due to random access and to stabilize the amount of stored charges.
【図１】 本発明の第１実施形態に係るメモリーセル４
個分の配線パターンを示す平面図である。FIG. 1 shows a memory cell 4 according to a first embodiment of the present invention.
FIG. 3 is a plan view showing a wiring pattern for individual pieces.
【図２】 同実施形態に係るメモリーセルおよびそのセ
ンス・アンプの構成を示す回路図である。FIG. 2 is a circuit diagram showing a configuration of a memory cell and its sense amplifier according to the first embodiment;
【図３】 同実施形態の動作を説明するためのタイミン
グチャートである。FIG. 3 is a timing chart for explaining the operation of the embodiment.
【図４】 本発明の第２実施形態に係るメモリーセルお
よびそのセンス・アンプの構成を示す回路図である。FIG. 4 is a circuit diagram showing a configuration of a memory cell and its sense amplifier according to a second embodiment of the present invention.
【図５】 同実施形態の動作を説明するためのタイミン
グチャートである。FIG. 5 is a timing chart for explaining the operation of the embodiment.
【図６】 本発明に適用されるメモリーセルの構成を示
す回路図である。FIG. 6 is a circuit diagram showing a configuration of a memory cell applied to the present invention.
１０……センス・アンプ、１２……インバータ、１５…
…インバータ、３１……トランジスタ、３２……トラン
ジスタ、ＲＷｒｄ……読出ワード線、ＷＷｒｄ……書込
ワード線、ＲＢｉｔ……読出ビット線、ＷＢｉｔ……書
込ビット線10 Sense amplifier, 12 Inverter, 15
... Inverter, 31 ... Transistor, 32 ... Transistor, RWrd ... Read word line, WWrd ... Write word line, RBit ... Read bit line, WBit ... Write bit line
Claims (2)
線のレベルに対応して電荷を蓄積する一方、読出ワード
線の指示によって蓄積した電荷に応じて読出ビット線の
レベルを遷移させる半導体メモリーセルにおいて、 前記書込ワード線を、接地線と前記読出ワード線との間
に配列させたことを特徴とする半導体メモリーセル。1. A semiconductor memory for accumulating electric charge corresponding to the level of a write bit line according to an instruction of a write word line, and transitioning the level of a read bit line according to the electric charge accumulated according to an instruction of a read word line. 2. A semiconductor memory cell according to claim 1, wherein said write word line is arranged between a ground line and said read word line.
ス状に多数配置されるとともに、 同一列に配置された半導体メモリーセルは、前記書込ビ
ット線および前記読出ビット線をそれぞれ共用し、 同一行に配置された半導体メモリーセルには、読み出し
あるいは書き込みがそれぞれ一括してなされることを特
徴とする請求項１記載の半導体メモリーセル。2. A plurality of semiconductor memory cells are arranged in a matrix, and semiconductor memory cells arranged in the same column share the write bit line and the read bit line, and are arranged in the same row. 2. The semiconductor memory cell according to claim 1, wherein reading or writing is performed collectively on each of the semiconductor memory cells.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17776398A JP3391266B2 (en) | 1998-06-24 | 1998-06-24 | Semiconductor memory |
| US09/332,875 US6317365B1 (en) | 1998-06-24 | 1999-06-15 | Semiconductor memory cell |
| US09/717,074 US6307788B1 (en) | 1998-06-24 | 2000-11-22 | Semiconductor memory cell having read/write circuit capable of performing random access |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17776398A JP3391266B2 (en) | 1998-06-24 | 1998-06-24 | Semiconductor memory |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000012704A true JP2000012704A (en) | 2000-01-14 |
| JP3391266B2 JP3391266B2 (en) | 2003-03-31 |
Family
ID=16036711
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17776398A Expired - Fee Related JP3391266B2 (en) | 1998-06-24 | 1998-06-24 | Semiconductor memory |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3391266B2 (en) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6917560B2 (en) | 2003-04-30 | 2005-07-12 | Renesas Technology Corp. | Reduction of capacitive effects in a semiconductor memory device |
| JP2006190363A (en) * | 2005-01-04 | 2006-07-20 | Internatl Business Mach Corp <Ibm> | Memory cell using gate control diode and its usage, semiconductor structure |
| JP2013201444A (en) * | 2009-11-06 | 2013-10-03 | Semiconductor Energy Lab Co Ltd | Semiconductor device |
| JP2015167063A (en) * | 2010-08-16 | 2015-09-24 | 株式会社半導体エネルギー研究所 | semiconductor memory device |
| US10706902B2 (en) | 2017-12-22 | 2020-07-07 | Renesas Electronics Corporation | Semiconductor device |
| JP2021073770A (en) * | 2012-11-06 | 2021-05-13 | 株式会社半導体エネルギー研究所 | Semiconductor device |
-
1998
- 1998-06-24 JP JP17776398A patent/JP3391266B2/en not_active Expired - Fee Related
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6917560B2 (en) | 2003-04-30 | 2005-07-12 | Renesas Technology Corp. | Reduction of capacitive effects in a semiconductor memory device |
| US7002826B2 (en) | 2003-04-30 | 2006-02-21 | Renesas Technology | Semiconductor memory device |
| US7110318B2 (en) | 2003-04-30 | 2006-09-19 | Renesas Technology Corp. | Semiconductor memory device |
| JP2006190363A (en) * | 2005-01-04 | 2006-07-20 | Internatl Business Mach Corp <Ibm> | Memory cell using gate control diode and its usage, semiconductor structure |
| JP4716736B2 (en) * | 2005-01-04 | 2011-07-06 | インターナショナル・ビジネス・マシーンズ・コーポレーション | Memory cell using gated diode and method of use thereof, semiconductor structure |
| US8659934B2 (en) | 2009-11-06 | 2014-02-25 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| JP2013201444A (en) * | 2009-11-06 | 2013-10-03 | Semiconductor Energy Lab Co Ltd | Semiconductor device |
| US8811067B2 (en) | 2009-11-06 | 2014-08-19 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| JP2022046697A (en) * | 2009-11-06 | 2022-03-23 | 株式会社半導体エネルギー研究所 | Semiconductor device |
| JP2022069545A (en) * | 2009-11-06 | 2022-05-11 | 株式会社半導体エネルギー研究所 | Semiconductor device |
| JP2015167063A (en) * | 2010-08-16 | 2015-09-24 | 株式会社半導体エネルギー研究所 | semiconductor memory device |
| JP2021073770A (en) * | 2012-11-06 | 2021-05-13 | 株式会社半導体エネルギー研究所 | Semiconductor device |
| US10706902B2 (en) | 2017-12-22 | 2020-07-07 | Renesas Electronics Corporation | Semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3391266B2 (en) | 2003-03-31 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5740102A (en) | Data retention circuit and semiconductor memory device using the same | |
| KR100932342B1 (en) | SRM Cells with Separate Read-Write Circuits | |
| JP5314086B2 (en) | Row decoder with level converter | |
| JP2000113683A (en) | Semiconductor device | |
| US5020029A (en) | Static semiconductor memory device with predetermined threshold voltages | |
| JP2573380B2 (en) | Non-volatile semiconductor memory | |
| US6510094B2 (en) | Method and apparatus for refreshing semiconductor memory | |
| JPH0587914B2 (en) | ||
| JP2006127737A (en) | Nonvolatile memory circuit | |
| JPH08273364A (en) | Five-transistor memory cell provided with shared power-supply line | |
| US4293932A (en) | Refresh operations for semiconductor memory | |
| US6307788B1 (en) | Semiconductor memory cell having read/write circuit capable of performing random access | |
| JP3391266B2 (en) | Semiconductor memory | |
| US6570799B1 (en) | Precharge and reference voltage technique for dynamic random access memories | |
| US5563831A (en) | Timing reference circuit for bitline precharge in memory arrays | |
| US6137715A (en) | Static random access memory with rewriting circuit | |
| JP2004171742A (en) | Semiconductor device | |
| JP3823550B2 (en) | Memory cell read / write circuit | |
| US7684231B2 (en) | Methods and apparatus for low power SRAM based on stored data | |
| US6181633B1 (en) | Semiconductor device | |
| JPH07169261A (en) | Semiconductor memory device | |
| US4327426A (en) | Column decoder discharge for semiconductor memory | |
| US4833654A (en) | Method of and circuitry for generating staggered restore timing signals in block partitioned DRAM | |
| JPH05291534A (en) | Semiconductor device having electric charge storage device | |
| JPH11260060A (en) | Random access memory |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313532 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090124 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100124 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110124 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120124 Year of fee payment: 9 |
|
| LAPS | Cancellation because of no payment of annual fees |