ITRM20130704A1 - Metodo e sistema di comunicazione di timing con coerenza di fase tra sistemi collegati in remoto tramite linea dati seriale ottica o elettrica ad alta velocita' - Google Patents

Description

Metodo e sistema di comunicazione di timing con coerenza di fase tra sistemi collegati in remoto tramite linea dati seriale ottica o elettrica ad alta velocità

La presente invenzione riguarda un metodo ed un sistema di comunicazione di timing con coerenza di fase tra sistemi collegati in remoto tramite linea dati seriale ottica o elettrica ad alta velocità.

Più precisamente, la presente invenzione riguarda un sistema digitale costituito da più schede remote collegate attraverso linea seriale ad alta velocità (composta dalla sola linea dati), in grado di comunicare tra loro frequenza e fase del proprio segnale di riferimento. In tal modo, si rende il sistema perfettamente sincrono e soprattutto si garantisce la coerenza di fase tra le schede a seguito di un riavvio di una qualunque delle suddette unità o dopo un’eventuale anomalia verificatasi durante la trasmissione.

Stato della tecnica

E’ nota la necessità di trasmissione dati parallela su linea seriale, ad esempio tra un centro dati ed un’antenna. I dati partono da uno stato in cui essi sono strutturati o acquisiti parallelamente, vengono inviati in seriale e poi riparallelizzati dalla parte che li riceve. Nella sezione di ricezione avviene anche il recupero del segnale di clock, e ciò comporta un'indeterminazione sulla posizione temporale reciproca tra clock e dati. Infatti il transceiver inizia la ricezione in un punto non determinato a priori della stringa seriale trasmessa, e questo implica il sorgere di un problema quando ad esempio uno dei due comunicanti è un dispositivo che viene spento e riacceso.

E’ sentita quindi la necessità di un sistema in grado di comunicare, tramite linea dati seriale ad alta velocità, frequenza e fase del proprio clock di riferimento di apparato.

La necessità di risolvere il problema nasce dalla richiesta di sincronizzare in modo rigido due sistemi remoti connessi attraverso fibra ottica, ma analoghe considerazioni possono valere per ogni linea seriale ad alta velocità in cui non venga trasmesso in modo esplicito il clock. In passato tale problema è stato risolto grazie all’utilizzo di un componente ad hoc, oramai in obsolescenza, capace di ottenere un ritardo di fase deterministico nel procedimento di recupero del parallelismo dei dati.

Si è quindi manifestata la necessità di trovare una soluzione utilizzando strade alternative, che risolvano il problema in maniera differente e più generale. Nel seguito si fornirà un’analisi più dettagliata del problema.

Analisi dettagliata del problema

Il sistema da realizzare deve essere progettato in modo che la trasmissione dati sopra descritta abbia un ritardo di fase deterministico.

La non aleatorietà del ritardo di fase deve essere garantita per l’interno percorso dei dati, per cui risolvere il problema vuol dire ottenere:

1. Ritardo di fase Deterministico nella sezione di trasmissione (TX);

2. Ritardo di fase Deterministico lungo la linea di comunicazione seriale;

3. Ritardo di fase Deterministico nella sezione di ricezione (RX).

Ritardo di fase deterministico in trasmissione

Sulla base di considerazioni teoriche, la fase TX ha poche criticità in termini di ritardi di fase, determinate esclusivamente dai circuiti PLL (“Phase-Locked Loop”) presenti.

Un sistema TX si presenta come in figura 1, dove c’è una gestione dati, una gestione clock ed un transceiver con funzione SERDES (“Serializzatore/deserializzatore”), in grado quindi di serializzare i dati per trasmetterli su linea ad alta velocità. Questo sistema può essere utilizzato sia nel caso in cui ci siano dei dati da trasmettere, sia nel caso in cui si vogliano trasmettere informazioni di temporizzazione.

Un primo problema è rappresentato dalla caratteristica, che generalmente contraddistingue i transceiver, di avere una cosiddetta contro-direzionalità sul clock: il transceiver richiede un clock di riferimento, e a partire da questo genera il clock necessario per il campionamento dei dati.

E’ di fondamentale importanza a questo punto che la distanza di fase tra il clock di riferimento e quello generato sia non aleatoria, altrimenti tutta la comunicazione sarebbe compromessa.

Ritardo di fase Deterministico lungo la linea di trasmissione

Anche lungo la linea di comunicazione tra il lato TX di un circuito ed il lato RX di un’altro circuito, è importante che non si verifichino ritardi aleatori, quindi non controllabili.

Si ha tuttavia confidenza del fatto che questa sezione della comunicazione non introduca aleatorietà nel ritardo di fase. Questa caratteristica è garantita dal fatto che per i sistemi di trasmissione la lunghezza della linea che connette il lato TX e il lato RX remoto (e quindi il ritardo da questa introdotto) è fissa.

Ritardo di fase deterministico in ricezione

Lo schema a blocchi fondamentale per il sistema di ricezione è dato in figura 2.

Il sistema RX ha il compito di recuperare il clock dai dati seriali. Particolarmente delicata è la questione della coerenza di fase: esistono delle cause intrinseche di ritardi di fase non deterministici legati al recupero del clock, per cui ogni ritardo di fase variabile deve essere innanzitutto valutato, quindi compensato.

Bisogna a questo punto precisare il funzionamento generale di un transceiver.

Il transceiver è composto da una serie di sottomoduli, e tra questi uno dei più importanti è sicuramente il CDR (“Clock Data Recovery”), che ha il compito di recuperare il clock sulla base dei dati seriali ricevuti.

Dopo il CDR ci sarà un modulo deserializzatore, grazie al quale i dati vengono resi paralleli, ma non ancora ordinati secondo la situazione iniziale. Per questo motivo, molto importante è il ruolo del modulo Allineatore, che ha il compito di recuperare l’ordine esatto dei dati paralleli sulla base del riconoscimento di una parola predefinita, detta “parola di allineamento”.

Tutto questo meccanismo introduce un ritardo variabile dovuto alla posizione randomica della parola di allineamento nel registro di deserializzazione (parte del modulo Allineatore; è un buffer dove confluiscono i dati seriali prima di essere parallellizzati).

Per chiarire meglio questo concetto, possiamo ipotizzare due particolari situazioni di allineamento effettuato dall’Allineatore, entrambe rappresentate dalla figura 3:

1. in ingresso abbiamo un registro a scorrimento (il primo dato ricevuto viene scritto da sinistra, e quindi la stringa appare nell’ordine inverso rispetto a quella in alto di trasmissione), con ingresso seriale, e per ogni 10 dati seriali abbiamo un’uscita parallela;

2. in ingresso abbiamo un registro a 10 bit, che viene scritto ad indirizzamento progressivo con i dati seriali che riceviamo in ingresso.

Per entrambi i due casi, non abbiamo padronanza della posizione del primo bit della parola di allineamento ricevuta nella nostra trasmissione seriale (cfr. figura 5).

Infatti, si ha quanto segue.

I dati seriali sono rappresentati nella riga TX sopra la figura, nell'ordine di arrivo da sinistra verso destra.

In entrambi i casi, sul lato parallelo, i dati vengono campionati con un clock a frequenza ridotta (in base al numero di bit che formano una parola, ipotizziamo per ora una parola a 10 bit). I dati possono però essere campionati in una situazione non attesa, come in figura 3, in cui i dati sono traslati (parola mista, ovvero due porzioni di parola) rispetto alla situazione desiderata (10 bit contenenti una sola parola). In questa sezione si ha già un ritardo di fase intrinseco, poiché la possibilità che i dati siano campionati come in figura 3, significa avere un ritardo di fase pari a 2 tempi di bit seriali.

Il seguente esempio illustrerà meglio questo ritardo.

Consideriamo una trasmissione che ha un parallelismo a 10 bit ed un bitrate pari a 1,2 Gb/sec. Quindi la frequenza del segnale di clock dei dati paralleli è pari a fp= 120MHz, e avremo una frequenza di trasmissione seriale pari a fs= 1,2 Gb/sec.

Immaginiamo di dover trasmettere le parole 1011011100 - 1000111100.

In figura 4 vediamo la relazione di fase tra i dati seriali ed il clock di provenienza,

La relazione tra il clock a 120 Mhz e i dati seriali in trasmissione è una relazione deterministica, per cui vediamo in figura 4 come il clock ed il primo bit siano perfettamente in fase.

Ma questa relazione in ricezione è del tutto sconosciuta al transceiver. Questo comporta che il clock recuperato, escludendo un eventuale ritardo fisso che dipenderà dal mezzo fisico di trasmissione, avrà un ritardo di fase aleatorio, come si può vedere in figura 5.

In questa situazione, con un parallelismo a 10 bit, si hanno 10 possibili diverse fasi, dipendenti dal momento, non deterministico, in cui il ricevitore si aggancia ai dati ricevuti.

Con la frase “il ricevitore si aggancia” si intende che il transceiver recupera, a partire dai dati seriali, un clock attraverso il modulo CDR (Clock Data Recovery). Detto clock è a frequenza ridotta rispetto alla frequenza dei dati seriali (infatti è pari a fp di cui sopra), ma sincrona rispetto ai dati seriali, ed in particolare, dire che questo clock è agganciato ai dati con un ritardo di fase vuol dire che il fronte di salita di detto clock è corrispondente al fronte di uno dei bit della parola seriale, ma non è noto il fronte di quale di questi bit a cui corrisponde.

Oltre al ritardo di fase, questo fenomeno provoca un non allineamento dei dati paralleli rispetto a quelli in trasmissione. Ad esempio nella seconda situazione avremo come prima parola: 0110111001, mentre nel terzo caso avremo: 1101110010.

Per ripristinare poi i giusti dati paralleli esiste, come già accennato, il modulo Allineatore, che lavora sul clock a 120 Mhz, esso consente di recuperare l'allineamento dei dati, ma non di compensare il ritardo di fase.

In generale esistono N differenti possibilità di ritardo di fase, dove N è il numero di bit che compongono il bus dei dati paralleli. Per cui, definendo una variabile ns, compresa tra 0 e N-1, la formula del ritardo di fase è:

∆φ = ns* 1/fs

dove fsè la suddetta frequenza di trasmissione seriale.

Un altro motivo di ritardo di fase aleatorio sul lato RX può essere provocato da un eventuale passaggio di dominio di clock. Il seguente esempio chiarirà il problema.

Immaginiamo una linea di trasmissione dati, a cui è richiesta una trasmissione su linea ottica a 1.2 Gb/sec, ma i dati in ingresso al sistema, a 20 bit, sono temporizzati con un clock a 60 MHz.

Il range di frequenze ammesso dal transceiver non comprende il valore di 60 MHz, per cui sarà necessario utilizzare un PLL sul lato trasmissivo per generare un clock adatto, supponiamo 120 MHz (valore compreso nel range di frequenze ammesse) e portare il bus dati da 20 a 10 bit per mantenere la stessa banda trasmissiva.

Questa situazione è realistica, poiché i transceiver hanno un range di funzionamento limitato e discreto.

In ricezione occorre eseguire tutte le operazioni di recupero clock e rifasamento, per riottenere la frequenza del segnale di clock di partenza (60 MHz) riportando anche il bus alla situazione iniziale del lato TX (20 bit).

Che cosa può succedere?

Come si vede nella figura 6, ripristinare un segnale di clock a partire da un altro che abbia una frequenza 2 volte maggiore, può dar luogo a “malintesi”: come si può capire quale situazione è quella di partenza? Un errore in questo senso genera ritardi di fase pari alla durata di un semiperiodo di clock. Quando la situazione in cui il clock veloce ha una relazione più complicata rispetto a quello più lento, la questione è ancora più ostica.

Se ad esempio abbiamo una relazione 1:3, ci saranno 3 possibilità di ricostruire il clock, di cui solo una sarà quella giusta, e più la relazione si complica e più saranno le possibilità di errore. Il ritardo di fase sarà pari ad una frazione del periodo del clock più lento.

Scopo della presente invenzione è quello di fornire un metodo e un sistema che risolvano i problemi e superino gli inconvenienti della tecnica anteriore.

In particolare, il circuito da realizzare deve essere in grado di recuperare il segnale di clock dai dati seriali ricevuti e, a parità di condizioni esterne, garantire la stessa distanza di fase rispetto al segnale di clock di partenza, sia dopo un riavvio dell’uno o dell’altro circuito, sia dopo un’eventuale anomalia sulla comunicazione.

E’ oggetto della presente invenzione un metodo di comunicazione di timing con coerenza di fase, in cui:

- un sistema trasmittente:

− genera un clock di campionamento avente frequenza fsuguale ad un clock di riferimento,

− serializza un insieme di dati paralleli ciascuno avente una lunghezza di Npbit, Npessendo un intero positivo, generando un insieme di dati serializzato,

− trasmette, attraverso un transceiver di trasmissione, detto insieme di dati serializzato, nonché una sequenza nota di bit di riallineamento dei dati, su una linea seriale ottica o elettrica ad alta velocità;

- un sistema ricevente:

− riceve detto insieme di dati serializzato attraverso un transceiver di ricezione,

− trasforma detto insieme di dati serializzato in un insieme di dati paralleli ricostruito, i dati di detto insieme di dati paralleli ricostruito essendo riallineati da un modulo allineatore sulla base di detta sequenza nota di bit di riallineamento dei dati;

il metodo essendo caratterizzato dal fatto di eseguire le seguenti fasi:

− il sistema trasmittente genera detto clock di campionamento avente uno spostamento di fase deterministico rispetto a detto clock di riferimento; − una logica programmabile interroga detto modulo allineatore, ottenendo un numero nsdi bit di spostamento necessario al riallineamento dei dati, nsessendo un numero intero positivo;

− detta logica programmabile sposta la fase di detto insieme di dati paralleli ricostruito di una quantità ∆φ = ns* 1/fs;

ottenendo, di conseguenza, detto clock di riferimento con la corretta fase e quindi il corretto timing dei dati paralleli trasmessi.

Secondo un aspetto dell’invenzione:

− detto sistema trasmittente riceve i dati paralleli, da trasmettere su detta linea seriale ottica o elettrica ad alta velocità, su un bus ad N bit ad una frequenza fpdi clock;

− detto sistema trasmittente riceve detta sequenza nota di bit sul fronte di salita di detto clock con frequenza fp;

− in detto sistema trasmittente, viene generato detto clock di riferimento con frequenza pari a fs=ndfp, con ndintero positivo, e i dati sono campionati in modo parallelo su bus ad N/ndbit per mantenere la banda trasmissiva;

− detta logica programmabile recupera uno tra ndpossibili differenti clock di riferimento compatibili con i dati trasmessi e con la corretta fase di clock di riferimento;

− detto sistema ricevente verifica che detta sequenza nota di bit sia presente sul fronte di salita dello stesso clock di riferimento recuperato, altrimenti vengono effettuati un numero intero ns_adddi spostamenti di fase pari a 360°/nddel clock di riferimento recuperato fino a che detta sequenza nota di bit non si trovi sul fronte di salita, ottenendo di conseguenza il corretto timing.

Secondo un aspetto dell’invenzione, detta logica programmabile comprende un PLL con un circuito che lo riprogramma di volta in volta in funzione di ns.

Secondo un aspetto dell’invenzione, detta sequenza nota di bit è inviata più volte nel tempo.

Secondo un aspetto dell’invenzione, detto sistema trasmittente è un’antenna radar e detto sistema ricevente è una centrale radar o viceversa.

E’ ulteriore oggetto specifico della presente invenzione un sistema di comunicazione di timing con coerenza di fase, comprendente:

− un sistema trasmittente, comprendente un transceiver di trasmissione e mezzi di generazione di clock atti a generare un clock di campionamento avente frequenza fsuguale ad un clock di riferimento, il sistema trasmittente essendo configurato per trasmettere un insieme di dati paralleli ciascuno avente una lunghezza di Npbit, nonché una sequenza nota di bit di riallineamento dei dati, su

− una linea seriale ottica o elettrica ad alta velocità; − un sistema ricevente, comprendente un transceiver di ricezione, configurato per ricevere dati da detta linea seriale ottica o elettrica ad alta velocità e ritrasformali in dati paralleli, i dati essendo riallineati da un modulo Allineatore sulla base di detta sequenza nota di bit di riallineamento dei dati; il sistema essendo caratterizzato dal fatto che detto sistema ricevente comprende una logica programmabile configurata per spostare la fase di un segnale, detto sistema essendo configurato per eseguire le fasi del metodo secondo l’invenzione.

Secondo un aspetto dell’invenzione, detto sistema trasmittente è un’antenna radar e detto sistema ricevente è una centrale radar o viceversa.

L’invenzione verrà ora descritta a titolo illustrativo ma non limitativo, con particolare riferimento ai disegni delle figure allegate, in cui:

− la figura 1 mostra un diagramma a blocchi di un sistema trasmittente secondo la tecnica nota;

− la figura 2 mostra un diagramma a blocchi di un sistema ricevente secondo la tecnica anteriore;

− la figura 3 mostra un problema che appare nei metodi della tecnica anteriore;

− la figura 4 mostra un ulteriore problema dei metodi della tecnica anteriore;

− la figura 5 mostra un ulteriore problema dei metodi della tecnica anteriore;

− la figura 6 mostra un ulteriore problema dei metodi della tecnica anteriore;

− la figura 7 mostra in maggiore dettaglio il problema illustrato in figura 6;

− la figura 8 mostra un diagramma a blocchi del sistema secondo la presente invenzione;

− la figura 9 mostra un diagramma a blocchi del transceiver di ricezione secondo la presente invenzione.

Descrizione dettagliata di esempi di realizzazione dell’invenzione

La soluzione trovata è stata provata utilizzandola su un componente commerciale, per la precisione di un FPGA. La scelta si è basata sull’elevata integrazione di tale componente, che consente di realizzare sistemi complessi in spazi notevolmente minori rispetto ad un’equivalente soluzione che si basa però su componenti discreti. Tuttavia, è possibile utilizzare una qualsiasi altra logica programmabile.

Le scelte progettuali sono generali, ma certamente sulle scelte implementative influisce la tecnologia su cui verrà implementato il sistema.

I seguenti paragrafi descrivono gli approcci alla soluzione per le 3 fasi descritte nella sezione riguardante la tecnica nota.

Soluzione per la fase TX

In questa fase, come detto, le difficoltà possono essere rappresentate dal clock generato dal transceiver, attraverso un PLL (interno alla IP specifica del vendor oppure selezionato tra i PLL resi disponibili nell’FPGA). Importante sarà quindi la configurazione di questo PLL, in modo che la distanza di fase rispetto al clock di riferimento sia fissa e non aleatoria.

In particolare per FPGA della famiglia Altera è possibile utilizzare la funzionalità PFD Phase Compensation, che consiste nell'abilitazione di un feedback, capace di compensare eventuali ritardi di fase non deterministici tra il clock di riferimento del transceiver ed il clock generato per la temporizzazione dei dati. La soluzione per la fase di TX è quindi basata sugli insegnamenti di tecnica nota, ma deve essere specificamente attivata per realizzare il metodo dell’invenzione.

Soluzione per la linea di trasmissione

La linea trasmissiva è costituita esclusivamente da un mezzo fisico, quale possono essere la fibra ottica, piste elettriche sul PCB (“Printed Circuit Board”) della scheda FPGA, moduli di conversione elettro-ottica, che per loro natura non introducono ritardi di fase aleatori.

Soluzione per la fase RX

Per compensare i ritardi sul lato RX si recuperano informazioni dal transceiver di ricezione circa la modalità di allineamento.

Come sopra descritto nel paragrafo, il primo problema da risolvere è il ritardo di fase dovuto alla deserializzazione dei dati. Per affrontare questa situazione, si è scelto di sviluppare una logica in grado di decodificare parametri del transceiver, tramite i quali introdurre una compensazione del ritardo di fase.

Come detto infatti, il problema è lo sfasamento legato a come il ricevitore inizia a campionare i dati seriali, per cui c'è una stretta relazione tra il disallineamento dei dati paralleli e questo ritardo di fase.

La soluzione al problema tecnico viene fornita proprio da questa constatazione. Al transceiver si può chiedere l'informazione sul disallineamento dei dati, ed implicitamente quindi sul ritardo di fase.

E' necessario quindi sfruttare questa informazione per rifasare il clock recuperato dal transceiver, spostando la fase in funzione dell’informazione sul disallineamento dei dati.

Ad esempio, in riferimento alla figura 3, per allineare i dati si devono spostare ns= 2 bit della seconda parola. Questo corrisponde a uno spostamento di fase che quindi è possibile realizzare per trovare la giusta fase, e quindi il corretto timing.

L’idea implementativa è di sfruttare le potenzialità dei PLL interni all’FPGA (o circuiti e mezzi equivalenti), che consentono di essere riprogrammati in real time attraverso dei comandi.

L’informazione sul disallineamento dei dati è necessaria per fornire al PLL i giusti comandi per ottenere un ritardo di fase tale da compensare quello prodotto dal transceiver.

A questo punto bisogna conoscere la tecnologia specifica del PLL utilizzato, per definire i comandi specifici. Se prendiamo come esempio la famiglia Altera, i PLL interni possono essere riconfigurati con delle richieste di piccoli step di fase, e l'entità di questi step va definita in base alla frequenza di lavoro.

Ad esempio, per una frequenza di lavoro pari a 100MHz, quindi con un periodo di 10 ns, i possibili step sono dell’entità di 9 gradi, quindi 250 ps. Se prendiamo la relazione precedente:

∆φ = ns* 1/fs

considerando che lo sfasamento richiesto è:

∆φ = Nstep* 250 ps

con Nstepnumero di step di fase necessari, abbiamo:

Nstep= (ns* 1/fs) / 250 ps

Quindi la logica interna, realizzata nello specifico esempio in codice VHDL, effettuerà questo calcolo sulla base della situazione specifica, ed in base al risultato, richiederà al PLL il numero di step desiderato.

Il secondo problema, invece riguarda eventuali passaggi tra domini di clock, che in fase di ricezione devono essere ripristinati. Per ovviare a questo problema si è pensato di usare la parola di allineamento, e il suo rilevamento da parte della macro del transceiver.

Il modulo Allineatore, per recuperare il giusto allineamento dei dati paralleli, ha bisogno di una parola nota, detta appunto parola di allineamento (word alignment). Una volta riconosciuta, effettua le operazioni di allineamento, e fornisce in uscita una segnalazione di pattern trovato.

L’idea è quella di legare, in fase di trasmissione, la parola di allineamento al fronte di salita del clock più lento.

Dalla figura 7 emerge come sia ora semplice valutare quale sia la fase giusta del clock.

Nella realtà il sistema recupera un segnale di clock che può o meno essere quello corretto.

Quello che quindi va fatto è: valutare la correttezza della fase recuperata, e solo nel caso non sia quella desiderata richiedere un nuovo spostamento di fase, di nuovo tramite un certo numero di step, di entità dipendente dalla relazione tra il clock d’origine e quello relativo ai dati paralleli del transceiver.

Nell’esempio di figura 7 basterà spostare la fase di 180° (20 step da 9°).

Questa situazione è piuttosto semplice, ma analizziamo il caso in cui la relazione di fase tra il clock relativo ai dati paralleli del transceiver ed il clock di origine sia:

for: fp= n : m

con n, m numeri interi positivi.

In tal caso, si effettua inizialmente uno spostamento di 360°/n e si verifica la posizione della parola di allineamento, se di nuovo non siamo nella situazione desiderata si effettua un nuovo spostamento fino ad un massimo di n-1 spostamenti.

In figura 8 si illustrano i blocchi che compongono, in una forma realizzativa, il sistema secondo l’invenzione.

Il transceiver di trasmissione riceve i dati da trasmettere attraverso il blocco Data TX Manager, nonché un clock di riferimento attraverso il blocco Clock TX Manager.

Il transceiver di ricezione riceve i dati attraverso la linea seriale e li riallinea utilizzando la parola di riallineamento.

Il blocco transciever di ricezione fornisce informazione sul numero di spostamenti di bit effettuati per riallineare i dati al blocco Phase Shift Request (ns_add), che calcola il numero di step necessari al PLL di riconfigurazione Reconfig PLL per recuperare la fase dei dati. Il blocco Data Rx Manager restituisce i dati riparallelizzati e sincroni con il clock recuperato e rifasato.

La figura 9 mostra la struttura interna del transceiver di ricezione, in cui compare il blocco Word Align di allineamento parole che fornisce il numero di spostamenti ns necessari al riallineamento. Il Blocco Deser si occupa della deserializzazione dei dati e il blocco CDR si occupa del recupero del clock.

Il sistema secondo l’invenzione riesce così a recuperare la fase del clock trasmesso attraverso i dati seriali. In tal modo, il sistema ricevente può essere totalmente sincronizzato con il sistema trasmittente, senza dover utilizzare sistemi esterni differenti da quello di comunicazione dei dati.

In quel che precede sono state descritte le preferite forme di realizzazione e sono state suggerite delle varianti della presente invenzione, ma è da intendersi che gli esperti del ramo potranno apportare modificazioni e cambiamenti senza con ciò uscire dal relativo ambito di protezione, come definito dalle rivendicazioni allegate.

Claims (7)

1. RIVENDICAZIONI 1. Metodo di comunicazione di timing con coerenza di fase, in cui: − un sistema trasmittente: o genera un clock di campionamento avente frequenza fsuguale ad un clock di riferimento, o serializza un insieme di dati paralleli ciascuno avente una lunghezza di Npbit, Npessendo un intero positivo, generando un insieme di dati serializzato, o trasmette, attraverso un transceiver di trasmissione, detto insieme di dati serializzato, nonché una sequenza nota di bit di riallineamento dei dati, su una linea seriale ottica o elettrica ad alta velocità; − un sistema ricevente: o riceve detto insieme di dati serializzato attraverso un transceiver di ricezione, o trasforma detto insieme di dati serializzato in un insieme di dati paralleli ricostruito, i dati di detto insieme di dati paralleli ricostruito essendo riallineati da un modulo allineatore sulla base di detta sequenza nota di bit di riallineamento dei dati; il metodo essendo caratterizzato dal fatto di eseguire le seguenti fasi: − il sistema trasmittente genera detto clock di campionamento avente uno spostamento di fase deterministico rispetto a detto clock di riferimento; − una logica programmabile interroga detto modulo allineatore, ottenendo un numero nsdi bit di spostamento necessario al riallineamento dei dati, nsessendo un numero intero positivo; − detta logica programmabile sposta la fase di detto insieme di dati paralleli ricostruito di una quantità ∆φ = ns* 1/fs; ottenendo, di conseguenza, detto clock di riferimento con la corretta fase e quindi il corretto timing dei dati paralleli trasmessi.
2. 2. Metodo secondo la rivendicazione 1, caratterizzato dal fatto che: − detto sistema trasmittente riceve i dati paralleli, da trasmettere su detta linea seriale ottica o elettrica ad alta velocità, su un bus ad N bit ad una frequenza fpdi clock; − detto sistema trasmittente riceve detta sequenza nota di bit sul fronte di salita di detto clock con frequenza fp; − in detto sistema trasmittente, viene generato detto clock di riferimento con frequenza pari a fs=ndfp, con ndintero positivo, e i dati sono campionati in modo parallelo su bus ad N/ndbit per mantenere la banda trasmissiva; − detta logica programmabile recupera uno tra ndpossibili differenti clock di riferimento compatibili con i dati trasmessi e con la corretta fase di clock di riferimento; − detto sistema ricevente verifica che detta sequenza nota di bit sia presente sul fronte di salita dello stesso clock di riferimento recuperato, altrimenti vengono effettuati un numero intero ns_adddi spostamenti di fase pari a 360°/nddel clock di riferimento recuperato fino a che detta sequenza nota di bit non si trovi sul fronte di salita, ottenendo di conseguenza il corretto timing.
3. 3. Metodo secondo la rivendicazione 1 o 2, caratterizzato dal fatto che detta logica programmabile comprende un PLL con un circuito che lo riprogramma di volta in volta in funzione di ns.
4. 4. Metodo secondo una qualsiasi delle rivendicazioni da 1 a 3, caratterizzato dal fatto che detta sequenza nota di bit è inviata più volte nel tempo.
5. 5. Metodo secondo una qualsiasi delle rivendicazioni da 1 a 4, caratterizzato dal fatto che detto sistema trasmittente è un’antenna radar e detto sistema ricevente è una centrale radar o viceversa.
6. 6. Sistema di comunicazione di timing con coerenza di fase, comprendente: − un sistema trasmittente, comprendente un transceiver di trasmissione e mezzi di generazione di clock atti a generare un clock di campionamento avente frequenza fsuguale ad un clock di riferimento, il sistema trasmittente essendo configurato per trasmettere un insieme di dati paralleli ciascuno avente una lunghezza di Npbit, nonché una sequenza nota di bit di riallineamento dei dati, su − una linea seriale ottica o elettrica ad alta velocità; − un sistema ricevente, comprendente un transceiver di ricezione, configurato per ricevere dati da detta linea seriale ottica o elettrica ad alta velocità e ritrasformali in dati paralleli, i dati essendo riallineati da un modulo Allineatore sulla base di detta sequenza nota di bit di riallineamento dei dati; il sistema essendo caratterizzato dal fatto che detto sistema ricevente comprende una logica programmabile configurata per spostare la fase di un segnale, detto sistema essendo configurato per eseguire le fasi del metodo secondo una qualsiasi delle rivendicazioni da 1 a 5.
7. 7. Metodo secondo la rivendicazione 6, caratterizzato dal fatto che detto sistema trasmittente è un’antenna radar e detto sistema ricevente è una centrale radar o viceversa.