ITMI20102273A1

ITMI20102273A1 - MODIFICATION OF THE RESET STATE TO INCREASE THE READING MARGIN OF A PHASE CHANGE MEMORY

Info

Publication number: ITMI20102273A1
Application number: IT002273A
Authority: IT
Inventors: Mattia Boniardi; Daniele Ielmini; Fabio Pellizzer; Agostino Pirovano; Andrea Redaelli
Original assignee: Milano Politecnico
Priority date: 2010-12-10
Filing date: 2010-12-10
Publication date: 2012-06-11

Description

Descrizione dell'Invenzione Industriale dal titolo: -POL005-"MODIFICA DELLO STATO DI RESET PER AUMENTARE IL MARGINE DI LETTURA DI UNA MEMORIA A CAMBIAMENTO DI FASE" Description of the Industrial Invention entitled: -POL005- "MODIFICATION OF THE RESET STATE TO INCREASE THE READING MARGIN OF A PHASE CHANGE MEMORY"

DESCRIZIONE DESCRIPTION

ARTE NOTA NOTE ART

Campo della tecnica: Field of technique:

L'argomento divulgato qui di seguito riguarda le tecniche che coinvolgono un fenomeno di rilassamento strutturale (SR) per produrre una maggiore resistenza di uno stato di reset della memoria a cambiamento di fase. The topic disclosed below is about techniques involving a structural relaxation (SR) phenomenon to produce greater resistance to a phase change memory reset state.

Informazione: Information:

Le memorie a cambiamento di fase (PCM) possono operare sulla base, almeno in parte, dei comportamenti e delle proprietà di uno o più particolari materiali a cambiamento di fase, come i vetri calcogenuri e / o il tellururo di germanio antimonio (GST), solo per citare alcuni esempi. Gli stati cristallino e amorfo di tali materiali hanno differenti resistività elettriche, offrendo in tal modo una base per l'immagazzinamento dell'informazione digitale. Lo stato amorfo, alto resistivo, può rappresentare un primo stato binario memorizzato e lo stato cristallino, basso resistivo, può rappresentare un secondo stato binario memorizzato. Naturalmente, una tale rappresentazione binaria dell'informazione memorizzata costituisce solo un mero esempio: la memoria PCM può anche essere utilizzata per memorizzare stati multilivello, rappresentati ad esempio dai diversi livelli di resistività del materiale a cambiamento di fase. Phase change memories (PCMs) can operate on the basis, at least in part, of the behaviors and properties of one or more particular phase change materials, such as chalcogenide glasses and / or germanium antimony telluride (GST), just to name a few examples. The crystalline and amorphous states of such materials have different electrical resistivities, thus providing a basis for the storage of digital information. The amorphous, high resistive state can represent a first stored binary state and the crystalline, low resistive state can represent a second stored binary state. Of course, such a binary representation of the stored information is just a mere example: PCM memory can also be used to store multilevel states, represented for example by the different resistivity levels of the phase change material.

La ricerca sui materiali alternativi a cambiamento di fase ne sta migliorando le proprietà in termini di affidabilità e prestazioni e ha condotto a studi su varie leghe e composizioni ottenute da un diagramma ternario GeSbTe, per esempio. Anche se certe composizioni possono effettivamente indurre tale maggiore affidabilità e/o prestazioni, il margine di resistenza, o finestra di programmazione, tra gli stati di set e reset potrebbe essere al contrario ridotto rispetto ai margini di altri materiali a cambiamento di fase. Tale riduzione della finestra di programmazione può portare ad un margine di lettura più stretto tra gli stati di set e reset. Una memoria PCM con una ridotta finestra di programmazione può incorrere in un maggiore numero di errori di lettura rispetto ad una PCM avente una finestra di programmazione più ampia. Research on alternative phase change materials is improving their properties in terms of reliability and performance and has led to studies on various alloys and compositions obtained from a GeSbTe ternary diagram, for example. While certain compositions may actually induce such increased reliability and / or performance, the drag margin, or programming window, between the set and reset states may be, on the contrary, reduced compared to the margins of other phase change materials. This reduction of the programming window can lead to a narrower reading margin between the set and reset states. A PCM memory with a smaller programming window may incur a greater number of read errors than a PCM having a larger programming window.

BREVE DESCRIZIONE DELLE FIGURE BRIEF DESCRIPTION OF THE FIGURES

Una realizzazione non limitante e non esaustiva sarà descritta con riferimento alle seguenti figure, in cui i numeri di riferimento si riferiscono alle parti indicate nelle varie figure se non diversamente specificato. FIG. 1 è un diagramma schematico di una parte della memoria a cambiamento di fase, secondo una realizzazione. FIG. 2 è un diagramma di stato che mostra le possibili transizioni tra due e/o più valori di resistenza corrispondenti a stati logici di una cella PCM, secondo una realizzazione . A non-limiting and non-exhaustive embodiment will be described with reference to the following figures, in which the reference numbers refer to the parts indicated in the various figures unless otherwise specified. FIG. 1 is a schematic diagram of a part of the phase change memory, according to an embodiment. FIG. 2 is a state diagram showing the possible transitions between two and / or more resistance values corresponding to logic states of a PCM cell, according to one embodiment.

FIG. 3 è un grafico della resistenza di una cella di memoria in funzione della durata del fronte di discesa (TET), secondo una realizzazione. FIG. 3 is a graph of the resistance of a memory cell as a function of the duration of the falling edge (TET), according to an embodiment.

FIG. 4 è un grafico delle caratteristiche di una forma d'onda di segnale di programmazione, secondo una realizzazione. FIG. 5 è un diagramma di flusso di una procedura di programmazione verifica, secondo una realizzazione. FIG. 6 è un diagramma di flusso di una procedura di programmazione - verifica, secondo un'altra realizzazione. FIG. 7 è un diagramma che mostra la distribuzione di resistenza di una cella di memoria, secondo una realizzazione . FIG. 4 is a graph of the characteristics of a programming signal waveform, according to an embodiment. FIG. 5 is a flowchart of a verification programming procedure, according to an embodiment. FIG. 6 is a flow diagram of a programming - verification procedure, according to another embodiment. FIG. 7 is a diagram showing the resistance distribution of a memory cell, according to one embodiment.

FIG. 8 è un diagramma che mostra la distribuzione di resistenza di una cella di memoria, secondo un'altra realizzazione . FIG. 8 is a diagram showing the resistance distribution of a memory cell, according to another embodiment.

FIG. 9 è un diagramma che mostra la distribuzione di TET di una cella di memoria, secondo una realizzazione. FIG. 10 è un diagramma schematico che illustra il modello per la realizzazione di un sistema di elaborazione. FIG. 9 is a diagram showing the TET distribution of a memory cell, according to one embodiment. FIG. 10 is a schematic diagram illustrating the model for the realization of a processing system.

DESCRIZIONE DETTAGLIATA DETAILED DESCRIPTION

Il riferimento all'interno di questa specifica a "una realizzazione" o "la realizzazione" significa che una particolare proprietà, struttura o caratteristica descritta in connessione con la realizzazione è inclusa in almeno una realizzazione dell'oggetto rivendicato. Così, le diciture "in una realizzazione" o "la realizzazione" presenti in vari luoghi in tutta questa specifica non sono necessariamente tutte riferiti alla stessa realizzazione. Inoltre, le particolari proprietà, strutture, o caratteristiche possono essere combinate in una o più realizzazioni. In una realizzazione, una cella PCM può essere fissata nello stato di reset per mezzo della fusione del materiale a cambiamento di fase, risultante dall'applicazione di un impulso elettrico di ampiezza relativamente elevata e di durata relativamente breve. Al contrario, una cella PCM può essere programmata nello stato di set applicando un impulso elettrico di ampiezza relativamente più piccola, mantenendo il materiale sotto il suo punto fusione, con una durata relativamente più lunga, che può anche avere, ad esempio, un fronte di discesa relativamente ripido. Una cella PCM può anche essere programmata nello stato di set mediante l'applicazione di un impulso elettrico avente ampiezza maggiore, pilotando il materiale al di sopra del suo punto di fusione, possibilmente con un graduale fronte di discesa, per consentire al materiale fuso di organizzare la propria struttura secondo quella propria della fase cristallina. In questo contesto, tale impulso e procedura di reset e / o set possono essere indicati come impulso di "scrittura" o "programmazione" e processo di "scrittura" o "programmazione" . Reference within this specification to "an embodiment" or "embodiment" means that a particular property, structure or feature described in connection with the embodiment is included in at least one embodiment of the claimed object. Thus, the terms "in one realization" or "the realization" present in various places throughout this specification are not necessarily all referring to the same realization. Furthermore, the particular properties, structures, or characteristics can be combined in one or more embodiments. In one embodiment, a PCM cell can be fixed in the reset state by melting the phase change material resulting from the application of an electrical pulse of relatively high amplitude and of relatively short duration. Conversely, a PCM cell can be programmed in the set state by applying an electrical pulse of relatively smaller amplitude, keeping the material below its melting point, with a relatively longer duration, which may also have, for example, an edge of relatively steep descent. A PCM cell can also be programmed in the set state by applying an electrical pulse of greater amplitude, driving the material above its melting point, possibly with a gradual falling front, to allow the molten material to organize. its own structure according to that of the crystalline phase. In this context, such a reset and / or set pulse and procedure may be referred to as a "write" or "programming" pulse and "write" or "programming" process.

In una realizzazione, un processo di programmazione delle celle di memoria che coinvolge un fenomeno di rilassamento strutturale (SR) può portare ad un'auspicabile maggiore resistenza di uno stato di reset di una cella PCM. Un simile aumento della resistenza a sua volta può comportare un ampliamento di una finestra di programmazione tra stati di set e reset di una cella PCM. Il SR si può verificare in materiali in uno stato amorfo, per esempio. In tale stato, un materiale può raggiungere l'equilibrio attraverso un arrangiamento della propria struttura molecolare. Ad esempio, un materiale a cambiamento di fase può sperimentare il SR dopo essere stato raffreddato, riscaldato, o mantenuto ad una temperatura inferiore a una temperatura di transizione del materiale. Il SR può essere indicato come un fenomeno di invecchiamento e / o stagionatura del materiale. Naturalmente, tali dettagli relativi al SR sono a mero titolo esemplificativo, e l'oggetto rivendicato non è così limitato. In una particolare implementazione, il SR del materiale a cambiamento di fase in una cella PCM può essere realizzato con l'aggiunta di un tempo di discesa (TET) ad una durata di un impulso elettrico di reset, come spiegato in dettaglio di seguito. L'aggiunta di un tale TET può comportare lo spostamento di uno stato di reset su un livello di resistenza più alto se paragonato allo stato di reset che risulta da un impulso di reset senza l'aggiunta di un TET. Di conseguenza, un margine di lettura tra due stati di una cella PCM può essere volutamente ampliato. Un simile aumento della resistenza può essere il risultato di uno o più meccanismi fisici di SR in una fase amorfa di un materiale calcogenuro, per esempio. In particolare, un impulso di reset che include un TET aggiunto può essere in grado di accelerare il SR entro poche centinaia di nanosecondi, per esempio, risultando in un maggior valore di resistenza dopo l'applicazione di un impulso di programmazione. Naturalmente, tali dettagli di un'applicazione di un impulso di reset modificato e del SR risultante sono a mero titolo esemplificativo, e l'argomento rivendicato non è così limitato. In one embodiment, a memory cell programming process involving a structural relaxation (SR) phenomenon can lead to a desirable higher resistance to a reset state of a PCM cell. Such an increase in resistance in turn can lead to an extension of a programming window between set and reset states of a PCM cell. SR can occur in materials in an amorphous state, for example. In this state, a material can achieve equilibrium through an arrangement of its molecular structure. For example, a phase change material may experience SR after being cooled, heated, or maintained at a temperature below a material transition temperature. SR can be referred to as an aging and / or curing phenomenon of the material. Of course, such details relating to the SR are by way of example only, and the claimed subject matter is not so limited. In a particular implementation, the SR of the phase change material in a PCM cell can be accomplished by adding a fall time (TET) to a duration of an electrical reset pulse, as detailed below. Adding such a TET can result in moving a reset state to a higher resistance level when compared to the reset state resulting from a reset pulse without adding a TET. Consequently, a reading margin between two states of a PCM cell can be deliberately extended. Such an increase in strength may be the result of one or more physical mechanisms of SR in an amorphous phase of a chalcogenide material, for example. In particular, a reset pulse that includes an added TET may be able to accelerate the SR within a few hundred nanoseconds, for example, resulting in a greater resistance value after applying a programming pulse. Of course, such details of an application of a modified reset pulse and the resulting SR are by way of example only, and the subject matter claimed is not so limited.

FIG. 1 è un diagramma schematico di una parte della memoria a cambiamento di fase 100, secondo una realizzazione. Tale porzione include due celle di memoria, ciascuna delle quali si trova in uno stato di memoria differente per scopi illustrativi. Un substrato semiconduttore 150 può includere le regioni drogate N 155, anche se altre configurazioni, compreso l'uso di regioni drogate P per esempio, possono essere utilizzate. La memoria a cambiamento di fase 100, può comprendere word lines 160, bit line 105, e contatto di bit line 110. Per rappresentare uno stato della memoria, un riscaldatore 145 che contatta una porzione di materiale a cambiamento di fase 125 si può riscaldare per fondere una parte 140 di materiale a cambiamento di fase 125, che può quindi essere raffreddato in tempi relativamente brevi per ottenere un GST amorfo, per esempio. Un tale materiale amorfo può essere relativamente alto resistivo, con conseguente connessione alto resistiva ad un contatto 120. Per rappresentare un altro stato della memoria, un riscaldatore 135 che contatta una porzione di materiale a cambiamento di fase 115 si può riscaldare per fondere una parte del materiale a cambiamento di fase 115, che può quindi essere raffreddato in modo relativamente lento per ottenere un materiale policristallino, a bassa resistenza. Tale materiale policristallino a cambiamento di fase 115 può quindi portare ad una connessione a bassa resistenza al contatto 120. Ovviamente, i dettaqli di tale porzione di una cella PCM sono a mero titolo esemplificativo, e l'argomento rivendicato non è così limitato. FIG. 1 is a schematic diagram of a part of the phase change memory 100, according to an embodiment. This portion includes two memory cells, each of which is in a different memory state for illustrative purposes. A semiconductor substrate 150 may include the N-doped regions 155, although other configurations, including the use of P-doped regions for example, may be used. The phase change memory 100 may comprise word lines 160, bit line 105, and bit line contact 110. To represent a state of the memory, a heater 145 which contacts a portion of phase change material 125 can be heated to melting a part 140 of phase change material 125, which can then be cooled relatively quickly to obtain an amorphous GST, for example. Such an amorphous material can be relatively high resistive, resulting in a high resistive connection to a contact 120. To represent another state of memory, a heater 135 that contacts a portion of phase change material 115 can be heated to melt a portion of the phase change material 115, which can then be cooled relatively slowly to obtain a polycrystalline, low strength material. Such polycrystalline phase change material 115 can therefore lead to a low resistance connection to the contact 120. Obviously, the details of that portion of a PCM cell are by way of example only, and the claimed argument is not so limited.

Come indicato in precedenza, una porzione di materiale a cambiamento di fase 140 può essere riscaldata e successivamente raffreddata da un impulso di reset modificato con l'aggiunta di un TET, con un conseguente stato di reset caratterizzato da una resistenza maggiore. Di conseguenza, una differenza di resistenza tra la porzione di materiale a cambiamento di fase 140 (stato di reset) e quella di materiale policristallino a cambiamento di fase 115 (stato di set) può essere aumentata. Un tale aumento può migliorare un processo di lettura di celle di memoria di una PCM, dato che un tale processo può più facilmente discriminare tra uno stato di reset e di set, per esempio. FIG. 2 è un diagramma di stato che mostra possibili transizioni tra due e/o più valori di resistenza corrispondenti a stati logici di una cella PCM, secondo una realizzazione. Ad esempio, una cella PCM può comprendere un materiale a cambiamento di fase che si può trovare in uno stato amorfo con una resistenza relativamente elevata o in uno stato cristallino con una resistenza relativamente bassa, come spiegato sopra. Le transizioni tra tali stati possono essere avviate mediante l'applicazione di un impulso elettrico a una cella PCM in modo da fondere selettivamente, raffreddare e / o cristallizzare il materiale a cambiamento di fase. Un basso livello di resistenza 210 può corrispondere ad uno stato di set di una cella PCM, in cui il materiale a cambiamento di fase è cristallizzato e ha una resistenza relativamente bassa. Un alto livello di resistenza 220 può corrispondere ad uno stato di reset di una cella PCM, in cui il materiale a cambiamento di fase è in uno stato amorfo e ha una resistenza relativamente elevata. Una differenza di valore di resistenza tra il livello a bassa resistenza 210 e quello ad alta resistenza 220 può corrispondere a un margine 215 di lettura tra uno stato logico basso (set) e uno alto (reset) di una cella PCM. Un livello alto resistivo innalzato 230 può corrispondere ad uno stato di reset modificato di una cella PCM, in cui il materiale amorfo a cambiamento di fase può essere stagionato per mezzo del SR per aumentare la resistenza di un margine 225. Di conseguenza, il margine di lettura 215 può essere aumentato del margine 225, con conseguente allargamento di una finestra di programmazione tra gli stati di set e reset di una cella PCM. FIG. 3 è un diagramma di resistenza 300 di una cella di memoria in funzione del TET, secondo una realizzazione. Tale resistenza può dipendere, almeno in parte, dal fatto che il materiale a cambiamento di fase incluso nella cella di memoria, si trovi in una fase amorfa e / o una fase cristallina, come discusso in precedenza. Tale condizione di fase può essere selezionata regolando la temperatura di un elemento riscaldatore nella cella di memoria. Ad esempio, la regolazione di un valore di una tensione applicata e / o la regolazione della durata temporale di tale tensione applicata può comprendere una tecnica per la selezione di una particolare condizione di fase del materiale a cambiamento di fase. In una particolare implementazione, il TET può essere aggiunto alla durata di un impulso di reset per spostare uno stato di reset ad un livello di resistenza più elevato rispetto a uno stato di reset risultante da un impulso di reset senza TET aggiunto. L'aggiunta di un tale TET può comprendere una tecnica per integrare la regolazione della temperatura del materiale a cambiamento di fase in un impulso di reset. Il TET aggiunto svolge la funzione di spegnere lentamente la corrente (tensione) di programmazione durante un impulso di reset, e quindi può raffreddare lentamente il materiale a cambiamento di fase. Di conseguenza, il diagramma 300 comprende una rappresentazione di resistenza in funzione di tale tempo di spegnimento, a partire da un TET pari a 10 nanosecondi (ns), che può corrispondere ad un raffreddamento relativamente veloce, e continua fino a TET di 600 ns. Il grafico dati 310 comprende la resistenza di una cella di memoria contro TET per una tensione di picco dell'impulso di reset di 2.0 volt. Il grafico dati 320 comprende la resistenza di una cella di memoria contro TET per una tensione di picco dell'impulso di reset di 2.3 volt. Le differenze tra detti diagrammi di dati sono illustrate di seguito. Naturalmente, i dettagli particolari del diagramma 300 sono solo meri esempi di come le resistenze delle celle possono essere determinate per una particolare implementazione, e l'oggetto rivendicato non è così limitato. Facendo riferimento al diagramma di dati 310, il materiale a cambiamento di fase può trovarsi in uno stato amorfo in modo che la resistenza della cella di memoria possa essere relativamente alta per un impulso di reset con un TET in un intervallo da 10 ns a circa 100 ns. Oltre un TET di circa 120 ns, il materiale a cambiamento di fase può trovarsi in uno stato cristallino in modo che la resistenza della cella di memoria possa essere relativamente bassa (la resistenza intermedia può corrispondere al materiale a cambiamento di fase esistente in una miscela di stati amorfi e cristallini, per esempio). Tale comportamento del grafico di dati 310 può essere spiegato come segue. Un TET relativamente breve (ad esempio, meno di circa 100 ns) aggiunto ad un impulso di reset può fornire un raffreddamento sufficientemente veloce del materiale a cambiamento di fase in modo che il materiale a cambiamento di fase rimanga in uno stato amorfo stabilito al momento della comparsa dell'impulso di reset. D'altra parte, un TET relativamente lungo (ad esempio, maggiore di circa 100 ns) aggiunto all'impulso di reset può fornire un raffreddamento sufficientemente lento del materiale a cambiamento di fase in modo che il materiale a cambiamento di fase cristallizzi in una fase cristallina corrispondente ad una resistenza relativamente bassa. D'altro canto, tale impulso di reset con un TET relativamente lungo potrebbe comprendere essenzialmente un impulso di set, che può essere utilizzato per avviare una transizione del materiale a cambiamento di fase in uno stato cristallino. In una realizzazione, gli effetti del SR possono essere introdotti aumentando sufficientemente la tensione di picco di un impulso di reset. In un caso specifico, una tale tensione può essere aumentata da 2,0 volt (ad esempio, grafico dati 310) a 2.3 volt, ad esempio per il grafico di dati 320, che viene descritto come segue. Facendo riferimento ai diagrammi di dati 320, un materiale a cambiamento di fase può esistere in uno stato amorfo in modo che la resistenza della cella di memoria possa essere relativamente alta per un impulso di reset con una TET in un intervallo da 10 ns a circa 250 ns. All'interno di questo intervallo, gli effetti del SR possono essere manifestati come un aumento della resistenza delle celle di memoria quando il TET si avvicina a circa 250 ns. In particolare, tale aumento di resistenza può portare ad uno stato di reset modificato ed avente una maggiore resistenza rispetto ad un caso in cui non sia aggiunto un TET (ad esempio, zero TET) e / o in cui non sia sufficientemente aumentata la tensione di picco di un impulso di reset, per esempio. In altre parole, una resistenza di uno stato di reset di una cella di memoria può essere aumentata di un margine 330 aggiungendo un TET di circa 200 ns e aumentando sufficientemente la tensione di picco di un impulso di reset. As indicated above, a portion of phase change material 140 can be heated and subsequently cooled by a modified reset pulse with the addition of a TET, resulting in a reset state characterized by greater resistance. Consequently, a difference in resistance between the portion of phase change material 140 (reset state) and that of polycrystalline phase change material 115 (set state) can be increased. Such an increase can improve a memory cell reading process of a PCM, since such a process can more easily discriminate between a reset and a set state, for example. FIG. 2 is a state diagram showing possible transitions between two and / or more resistance values corresponding to logic states of a PCM cell, according to an embodiment. For example, a PCM cell may comprise a phase change material which may be in an amorphous state with a relatively high resistance or in a crystalline state with a relatively low resistance, as explained above. Transitions between these states can be initiated by applying an electrical pulse to a PCM cell to selectively melt, cool and / or crystallize the phase change material. A low level of resistance 210 may correspond to a set state of a PCM cell, in which the phase change material is crystallized and has a relatively low resistance. A high level of resistance 220 may correspond to a reset state of a PCM cell, in which the phase change material is in an amorphous state and has a relatively high resistance. A difference in resistance value between the low resistance level 210 and the high resistance level 220 can correspond to a reading margin 215 between a low (set) and a high (reset) logic state of a PCM cell. A raised high resistive level 230 may correspond to a modified reset state of a PCM cell, in which the amorphous phase change material can be cured by means of the SR to increase the resistance by a margin 225. Consequently, the margin of reading 215 can be increased by the margin 225, with consequent widening of a programming window between the set and reset states of a PCM cell. FIG. 3 is a resistance diagram 300 of a memory cell as a function of the TET, according to an embodiment. Such resistance may depend, at least in part, on the fact that the phase change material included in the memory cell is in an amorphous phase and / or a crystalline phase, as discussed above. This phase condition can be selected by adjusting the temperature of a heater element in the memory cell. For example, adjusting a value of an applied voltage and / or adjusting the time duration of that applied voltage may comprise a technique for selecting a particular phase condition of the phase change material. In a particular implementation, the TET can be added to the duration of a reset pulse to shift a reset state to a higher resistance level than a reset state resulting from a reset pulse with no added TET. The addition of such a TET may comprise a technique for integrating the temperature regulation of the phase change material into a reset pulse. The added TET performs the function of slowly turning off the programming current (voltage) during a reset pulse, and thus can slowly cool the phase change material. Consequently, diagram 300 includes a representation of resistance as a function of this switch-off time, starting from a TET equal to 10 nanoseconds (ns), which can correspond to a relatively fast cooling, and continues up to TET of 600 ns. Data graph 310 includes the resistance of a memory cell against TET for a reset pulse peak voltage of 2.0 volts. Data graph 320 includes the resistance of a memory cell against TET for a reset pulse peak voltage of 2.3 volts. The differences between these data diagrams are illustrated below. Of course, the particular details of diagram 300 are only mere examples of how cell resistances can be determined for a particular implementation, and the claimed object is not so limited. Referring to data diagram 310, the phase change material can be in an amorphous state so that the resistance of the memory cell can be relatively high for a reset pulse with a TET in a range of 10 ns to about 100 ns. Beyond a TET of about 120 ns, the phase change material can be in a crystalline state so that the resistance of the memory cell can be relatively low (the intermediate resistance can correspond to the existing phase change material in a mixture of amorphous and crystalline states, for example). Such behavior of the data graph 310 can be explained as follows. A relatively short TET (e.g., less than about 100 ns) added to a reset pulse can provide sufficiently fast cooling of the phase change material so that the phase change material remains in an amorphous state established at the time of appearance of the reset pulse. On the other hand, a relatively long TET (e.g., greater than about 100 ns) added to the reset pulse can provide sufficiently slow cooling of the phase change material so that the phase change material crystallizes in one phase. crystalline corresponding to a relatively low resistance. On the other hand, such a reset pulse with a relatively long TET could essentially comprise a set pulse, which can be used to initiate a transition of the phase change material into a crystalline state. In one embodiment, the effects of the SR can be introduced by sufficiently increasing the peak voltage of a reset pulse. In a specific case, such a voltage can be increased from 2.0 volts (for example, data graph 310) to 2.3 volts, for example for data graph 320, which is described as follows. Referring to data diagrams 320, a phase change material can exist in an amorphous state so that the resistance of the memory cell can be relatively high for a reset pulse with a TET in a range from 10 ns to about 250 ns. Within this range, the effects of SR can be manifested as an increase in the resistance of memory cells as the TET approaches approximately 250 ns. In particular, this increase in resistance can lead to a modified reset state having a greater resistance than in a case in which a TET is not added (for example, zero TET) and / or in which the voltage of peak of a reset pulse, for example. In other words, a resistance of a reset state of a memory cell can be increased by a margin 330 by adding a TET of about 200 ns and sufficiently increasing the peak voltage of a reset pulse.

Continuando con il grafico di dati 320, oltre un TET di circa 250 ns, il materiale a cambiamento di fase può esistere in uno stato cristallino in modo che la resistenza della cella di memoria possa essere relativamente bassa. Per quanto riguarda il caso del diagramma 310, un TET relativamente breve (ad esempio, meno di circa 250 ns) aggiunto ad un impulso di reset può fornire un raffreddamento del materiale a cambiamento di fase sufficientemente veloce in modo che il materiale a cambiamento di fase rimanga in uno stato amorfo stabilito dall'impulso di reset. D'altra parte, un TET relativamente lungo (ad esempio, maggiore di circa 250 ns) aggiunto all'impulso di reset può fornire un raffreddamento sufficientemente lento del materiale a cambiamento di fase in modo che il materiale a cambiamento di fase cristallizzi in una fase cristallina corrispondente ad una resistenza relativamente bassa. Pertanto, al fine di beneficiare di una maggiore resistenza, come ad esempio dal margine 330, ad esempio, una selezione di TET può indurre la determinazione di un TET desiderato che sia abbastanza lungo da aumentare la resistenza (per esempio, ad un TET di 250 ns), ma non così lungo da consentire la cristallizzazione del materiale a cambiamento di fase (ad esempio, ad un TET di 300 ns), con conseguente resistenza relativamente bassa. Naturalmente, tali valori di tensione di picco e di TET sono solo meri esempi, e l'argomento rivendicato non è così limitato. Continuing with data graph 320, beyond a TET of about 250 ns, the phase change material can exist in a crystalline state so that the resistance of the memory cell can be relatively low. As for the case of diagram 310, a relatively short TET (e.g., less than about 250 ns) added to a reset pulse can provide sufficiently fast cooling of the phase change material so that the phase change material remains in an amorphous state established by the reset pulse. On the other hand, a relatively long TET (e.g., greater than about 250 ns) added to the reset pulse can provide sufficiently slow cooling of the phase change material so that the phase change material crystallizes in one phase. crystalline corresponding to a relatively low resistance. Therefore, in order to benefit from greater resistance, such as from margin 330, for example, a selection of TET can induce the determination of a desired TET that is long enough to increase the resistance (for example, to a TET of 250 ns), but not so long as to allow crystallization of the phase change material (e.g., at a TET of 300 ns), resulting in relatively low resistance. Of course, such peak voltage and TET values are just mere examples, and the claimed argument is not so limited.

FIG. 4 è un diagramma delle caratteristiche di una forma d'onda di segnale di programmazione, secondo una realizzazione. Ad esempio, tale segnale di polarizzazione può comprendere un impulso di reset, come discusso in precedenza. In particolare, l'impulso di reset 410 include un tempo di salita 416, un tempo di discesa 418, una durata 414 e un valore di corrente (tensione) di picco 412. L'impulso di reset modificato 420 dispone di un tempo di salita 426, un tempo di discesa corrispondente al TET 428, durata 424, e un valore di corrente (tensione) di picco 422. L'applicazione di un impulso di reset 410 oppure di un impulso di reset modificato 420 ad una cella di memoria può portare un materiale a cambiamento di fase incluso nella cella di memoria ad uno stato amorfo ad alta resistenza. Tuttavia, l'applicazione di un impulso di reset modificato 420 ad una cella di memoria può portare ad uno stato amorfo del materiale a cambiamento di fase a più alta resistenza, rispetto all'applicazione di un impulso di reset 410. Rispetto all'impulso di reset 410, l'impulso di reset modificato 420 può includere un TET allungato 428 e una più elevata corrente (tensione) di picco 422. Un tale TET allungato e / o valore di picco può portare ad una maggiore alta resistenza derivante dal SR, per esempio. Per illustrare un esempio particolare, la corrente di picco 422 può consistere in 300 micro-ampere rispetto alla corrente picco 412 che può consistere in 200 micro-ampere. Naturalmente, tali valori sono solo esempi, e l'argomento rivendicato non è così limitato. FIG. 4 is a diagram of the characteristics of a programming signal waveform, according to an embodiment. For example, such a bias signal may comprise a reset pulse, as discussed above. Specifically, the reset pulse 410 includes a rise time 416, a fall time 418, a duration 414, and a peak current (voltage) value 412. The modified reset pulse 420 has a rise time 426, a fall time corresponding to TET 428, duration 424, and a peak current (voltage) value 422. Applying a reset pulse 410 or a modified reset pulse 420 to a memory cell can lead to a phase change material included in the memory cell in a high strength amorphous state. However, applying a modified reset pulse 420 to a memory cell can lead to a higher resistance amorphous state of the phase change material than applying a reset pulse 410. reset 410, the modified reset pulse 420 may include an elongated TET 428 and a higher peak current (voltage) 422. Such an elongated TET and / or peak value can lead to a higher high resistance resulting from the SR, for example. To illustrate a particular example, the peak current 422 can consist of 300 micro-amperes compared to the peak current 412 which can consist of 200 micro-amperes. Of course, such values are examples only, and the claimed argument is not so limited.

FIG. 5 è un diagramma di flusso di un processo di programmazione/verifica 500 ai fini della scrittura di un particolare bit di informazione in una cella di memoria, secondo una realizzazione. Un tale processo può includere una procedura per verificare che tale particolare bit sia stato scritto correttamente nella cella di memoria. In una implementazione, tale bit particolare può comprendere uno "zero" o bit di reset. Qui, un impulso di reset può essere applicato a una cella di memoria per fondere e successivamente raffreddare il materiale a cambiamento di fase nella cella di memoria in modo che il materiale a cambiamento di fase abbia una resistenza relativamente elevata. Di conseguenza, un processo di verifica può includere una tecnica per verificare che il materiale a cambiamento di fase si trovi nello stato di reset ad una tale resistenza elevata successivamente all'applicazione di un impulso di reset. FIG. 5 is a flowchart of a programming / verification process 500 for the purpose of writing a particular bit of information into a memory cell, according to an embodiment. Such a process may include a procedure for verifying that that particular bit has been correctly written to the memory cell. In one implementation, such a particular bit may comprise a "zero" or reset bit. Here, a reset pulse can be applied to a memory cell to melt and subsequently cool the phase change material in the memory cell so that the phase change material has a relatively high resistance. Accordingly, a verification process may include a technique for verifying that the phase change material is in the reset state at such a high resistance following the application of a reset pulse.

Nel blocco 510, i parametri di un impulso di reset da applicare ad una cella di memoria particolare possono essere determinati. Ad esempio, tali parametri possono includere un valore di corrente di picco di un impulso di reset, una larghezza di un impulso di reset, e / o i tempi di salita e discesa di un impulso di reset. In una particolare implementazione, per esempio, un impulso di reset può includere una corrente di picco di 150 micro-ampere e un tempo di discesa di 10 ns per una cella di memoria, mentre un impulso di reset per un'altra cella di memoria può includere una corrente di picco di 200 micro- ampere e un tempo di discesa di 10 ns. Tuttavia, questi sono solo esempi di parametri per un impulso di reset, e l'oggetto rivendicato non si limita a questo aspetto. Nel blocco 520, un impulso di reset avente i parametri determinati al blocco 510 può essere applicato ad una cella di memoria per scrivere un bit "zero nella cella di memoria, corrispondente ad uno stato ad alta resistenza. In una implementazione, tale bit "zero" memorizzato in una cella di memoria può portare ad una corrente di verifica relativamente bassa a seguito dell'applicazione di una tensione di verifica ai capi della cella di memoria, per esempio. In tal modo, se un bit "zero" sia stato scritto correttamente nella cella di memoria può essere confermato determinando se una corrente di verifica sia inferiore o meno rispetto ad un particolare valore di corrente di soglia. Tale discriminazione può essere effettuata nel blocco di controllo 530. Se una corrente di verifica è inferiore a tale soglia particolare di corrente, allora la procedura 500 può terminare, dal momento che la memorizzazione di un bit "zero", corrispondente ad uno stato amorfo avente resistenza relativamente elevata, è verificata. Tuttavia, se una corrente di verifica è maggiore rispetto ad una particolare soglia di corrente, la memorizzazione di un bit "zero" potrebbe avere fallito, in quanto una corrente di verifica più alta di quella desiderata può indicare che la resistenza della cella di memoria non è stata programmata ad un valore sufficientemente alto di reset. Tale caso può verificarsi, ad esempio, se il materiale cambiamento di fase nella cella di memoria è in una fase mista di uno stato amorfo e di uno stato cristallino. Dunque il processo 500 può procedere al blocco 540, dove l'ampiezza di un impulso di reset da applicare di nuovo (nel blocco 520) alla cella di memoria può essere aumentata. Un tale incremento può essere sufficiente a programmare nello stato di reset il materiale a cambiamento di fase della cella di memoria, in uno stato a resistenza sufficientemente alta. Se così accade, il processo 500 può terminare. Altrimenti, se la resistenza della cella di memoria non è ancora sufficientemente elevata, il processo 500 può procedere di nuovo al blocco 540 e l'ampiezza di un impulso di reset può essere aumentata ulteriormente. Tale ciclo può continuare fino a che la corrente di verifica è inferiore ad una corrente di soglia, indicando così che la resistenza della cella di memoria è sufficientemente elevata. Naturalmente, questi dettagli del processo 500 sono a mero titolo esemplificativo, e l'argomento rivendicato non è così limitato. In block 510, the parameters of a reset pulse to be applied to a particular memory cell can be determined. For example, such parameters may include a peak current value of a reset pulse, a width of a reset pulse, and / or the rise and fall times of a reset pulse. In a particular implementation, for example, a reset pulse may include a peak current of 150 micro-amperes and a fall time of 10 ns for one memory cell, while a reset pulse for another memory cell may include a peak current of 200 microamps and a fall time of 10 ns. However, these are just examples of parameters for a reset pulse, and the claimed object is not limited to this aspect. In block 520, a reset pulse having the parameters determined at block 510 can be applied to a memory cell to write a "zero" bit in the memory cell, corresponding to a high resistance state. In one implementation, such "zero" bit "stored in a memory cell can lead to a relatively low test current following the application of a test voltage across the memory cell, for example. Thus, if a" zero "bit has been written correctly in the memory cell can be confirmed by determining whether a test current is lower or lower than a particular threshold current value. Such discrimination can be made in the control block 530. If a test current is lower than this particular threshold current current, then the procedure 500 can terminate, since the storage of a "zero" bit, corresponding to an amorphous state having a relatively high resistance ata, is verified. However, if a test current is greater than a particular current threshold, storing a "zero" bit may have failed, as a higher than desired test current may indicate that the memory cell resistance is not it has been programmed to a sufficiently high reset value. Such a case can occur, for example, if the phase change material in the memory cell is in a mixed phase of an amorphous state and a crystalline state. Thus the process 500 can proceed to block 540, where the amplitude of a reset pulse to be applied again (in block 520) to the memory cell can be increased. Such an increase may be sufficient to program the phase change material of the memory cell into a state of sufficiently high resistance in the reset state. If so, process 500 can terminate. Otherwise, if the resistance of the memory cell is not yet sufficiently high, the process 500 can proceed again to block 540 and the amplitude of a reset pulse can be further increased. This cycle can continue until the test current is lower than a threshold current, thus indicating that the resistance of the memory cell is sufficiently high. Of course, these details of the process 500 are by way of example only, and the subject matter claimed is not so limited.

FIG. 6 è un diagramma di flusso di una procedura di programmazione / verifica 600 per scrivere un particolare bit di informazione in una cella di memoria, secondo un'altra realizzazione. Una simile procedura può includere un processo per verificare che tale bit particolare sia stato scritto correttamente nella cella di memoria. In una implementazione, tale bit particolare può includere uno "zero" o bit di reset. Qui, un impulso di reset può essere applicato ad una cella di memoria per fondere e successivamente raffreddare il materiale a cambiamento di fase nella cella di memoria in modo che il materiale a cambiamento di fase abbia una resistenza relativamente elevata. In una particolare implementazione, ad esempio, tale resistenza elevata può includere un margine di resistenza, come il margine 330 mostrato in FIG. 3, come risultato dell'applicazione di un impulso di reset modificato che consenta il verificarsi del SR, per esempio. Di conseguenza, un processo di verifica può comprendere una tecnica per verificare che il materiale a cambiamento di fase sia stato programmato in reset, a tale resistenza elevata, successivamente all'applicazione di un impulso di reset modificato. Tale impulso di reset modificato può includere un TET aggiunto, come sopra descritto. Nel blocco 610, i parametri di un impulso di reset modificato da applicare ad una particolare cella di memoria possono essere determinati. Ad esempio, tali parametri possono includere un valore di corrente di picco di un impulso di reset, una durata di un impulso di reset, un tempo di salita di un impulso di reset e / o un TET di un impulso di reset. In una particolare implementazione, per esempio, un impulso di reset modificato può includere una corrente di picco relativamente più grande (ad es, il 20% più alta) rispetto ad una corrente di picco utilizzata nel processo 500. Tale impulso di reset modificato può anche includere un TET relativamente più lungo rispetto a un tempo di discesa utilizzato nel processo 500. Per illustrare un esempio particolare, un impulso di reset modificato può includere una corrente di picco di 180 micro-ampere e un TET di 50 ns per una cella di memoria, mentre un impulso di reset modificato per un'altra cella di memoria può includere una corrente di picco di 240 micro-ampere e un TET di 50 ns. Naturalmente, questi sono solo esempi di parametri di impulsi di reset modificati, e l'oggetto rivendicato non è limitato a questo riguardo. Nel blocco 620, un impulso di reset modificato avente parametri determinati nel blocco 610 può essere applicato ad una cella di memoria per scrivere un bit "zero" nella cella di memoria, corrispondente ad uno stato ad alta resistenza. In una implementazione, tale bit "zero" immagazzinato in una cella di memoria può risultare in una corrente di verifica relativamente bassa a seguito dell'applicazione di una tensione di verifica ai capi la cella di memoria, per esempio. In tal modo, se un bit "zero" sia stato scritto correttamente nella cella di memoria può essere confermato dal discriminare se una corrente di verifica sia o meno inferiore ad un determinato valore di corrente di soglia. Inoltre, se un margine addizionale desiderato di resistenza 330 sia associato o meno ad un bit "zero", può essere confermato da tale discriminazione, che può essere effettuata nel blocco di controllo 630. Se una corrente di verifica è inferiore a una determinata corrente di soglia, allora il processo 600 può concludersi, in quanto la memorizzazione di un bit "zero", corrispondente ad una resistenza relativamente elevata, che include un margine aggiunto di resistenza, è verificato. Tuttavia, se una corrente di verifica è maggiore rispetto a una soglia particolare di corrente, la memorizzazione di un bit "zero" potrebbe non essere riuscita e / o la resistenza della cella di memoria potrebbe essere ulteriormente incrementata mediante applicazione di un impulso di reset modificato che consenta il verificarsi del SR, per esempio. Così il processo 600 può procedere al blocco 640 dove un TET di un impulso di reset modificato può essere aumentato di una particolare quantità. Per esempio, nel blocco 640, un TET di 50 ns può essere incrementato di una quantità di 10 ns. Qui, un TET comprensivo di tali ulteriori 10 ns, applicato ad una cella di memoria, può portare ad un valore maggiore di resistenza della cella di memoria. FIG. 6 is a flowchart of a programming / verification procedure 600 for writing a particular bit of information in a memory cell, according to another embodiment. Such a procedure may include a process to verify that that particular bit has been correctly written into the memory cell. In one implementation, such a particular bit may include a "zero" or reset bit. Here, a reset pulse can be applied to a memory cell to melt and subsequently cool the phase change material in the memory cell so that the phase change material has a relatively high resistance. In a particular implementation, for example, such high strength may include a drag margin, such as the margin 330 shown in FIG. 3, as a result of applying a modified reset pulse that allows SR to occur, for example. Accordingly, a verification process may include a technique for verifying that the phase change material has been programmed to reset, at that high resistance, subsequent to the application of a modified reset pulse. Such modified reset pulse may include an added TET, as described above. In block 610, the parameters of a modified reset pulse to be applied to a particular memory cell can be determined. For example, such parameters may include a peak current value of a reset pulse, a duration of a reset pulse, a rise time of a reset pulse and / or a TET of a reset pulse. In a particular implementation, for example, a modified reset pulse may include a relatively larger peak current (e.g., 20% higher) than a peak current used in process 500. Such a modified reset pulse may also include a relatively longer TET than a fall time used in process 500. To illustrate a particular example, a modified reset pulse can include a peak current of 180 micro-amperes and a TET of 50 ns for a memory cell whereas a modified reset pulse for another memory cell may include a peak current of 240 micro-amperes and a TET of 50 ns. Of course, these are only examples of modified reset pulse parameters, and the claimed object is not limited in this respect. In block 620, a modified reset pulse having parameters determined in block 610 can be applied to a memory cell to write a "zero" bit in the memory cell, corresponding to a high resistance state. In one implementation, such a "zero" bit stored in a memory cell can result in a relatively low test current following the application of a test voltage across the memory cell, for example. In this way, if a "zero" bit has been written correctly in the memory cell it can be confirmed by discriminating whether or not a test current is lower than a certain threshold current value. Also, whether or not a desired additional margin of resistance 330 is associated with a "zero" bit, can be confirmed by such discrimination, which can be made in control block 630. If a test current is less than a given test current threshold, then the process 600 can be terminated, since the storage of a "zero" bit, corresponding to a relatively high resistance, which includes an added margin of resistance, is verified. However, if a test current is greater than a particular current threshold, the storage of a "zero" bit may be unsuccessful and / or the memory cell resistance may be further increased by applying a modified reset pulse allowing for the occurrence of SR, for example. Thus process 600 can proceed to block 640 where a TET of a modified reset pulse can be increased by a particular amount. For example, in block 640, a TET of 50 ns can be increased by an amount of 10 ns. Here, a TET including such additional 10 ns, applied to a memory cell, can lead to a higher resistance value of the memory cell.

Nel blocco di controllo 650, può essere eseguito un controllo, se un TET più una parte del tempo aggiunto nel blocco 640 si mantenga o meno inferiore ad un particolare valore di TET. Se è così, il processo 600 può procedere al blocco 620 dove un impulso di reset modificato ed avente un TET aumentato può essere applicato alla cella di memoria. Tuttavia, se un TET derivante da un aumento effettuato nel blocco 640 non risulta inferiore a tale TET particolare, allora il processo 600 può procedere al blocco 660 dove i parametri di impulso di reset, in aggiunta al TET, possono essere modificati. Ad esempio, tali parametri possono includere un valore di incremento di tempo in cui il TET è aumentato nel blocco 640. In tal caso, una risoluzione del passo con cui il TET è aumentato nel blocco 640 può essere regolato. Altri parametri che possono essere aggiustati nel blocco 660 possono includere un valore di corrente di picco dell'impulso di reset modificato, per esempio. Di conseguenza, varie combinazioni di corrente di picco e TET di un impulso di reset modificato possono essere applicate ad una cella di memoria. In particolare, il processo 600 può procedere al blocco 620 dove un impulso di reset modificato con i parametri regolati può essere applicato alla cella di memoria. Tali parametri aggiustati possono essere sufficienti per portare in reset il materiale a cambiamento di fase, in uno stato ad alta resistenza sufficientemente elevato. Se è così, processo il 600 può terminare. Altrimenti, se la resistenza della cella di memoria non risulta ancora sufficientemente alta, il processo 600 può procedere di nuovo al blocco 640 e il TET dell'impulso di reset modificato può essere aumentato ulteriormente. Tale ciclo del processo può continuare fino a quando la corrente di verifica è inferiore a una soglia di corrente, indicando così che l'incremento di resistenza della cella di memoria è sufficientemente elevato. In control block 650, a check can be carried out as to whether a TET plus a part of the time added in block 640 stays below a particular TET value or not. If so, process 600 can proceed to block 620 where a modified reset pulse having an increased TET can be applied to the memory cell. However, if a TET resulting from an increase made in block 640 is not less than that particular TET, then process 600 can proceed to block 660 where the reset pulse parameters, in addition to the TET, can be modified. For example, such parameters may include a time increment value in which the TET is increased in block 640. In that case, a step resolution by which the TET is increased in block 640 can be adjusted. Other parameters which may be adjusted in block 660 may include a modified reset pulse peak current value, for example. Consequently, various combinations of peak current and TET of a modified reset pulse can be applied to a memory cell. In particular, the process 600 can proceed to block 620 where a reset pulse modified with the adjusted parameters can be applied to the memory cell. Such adjusted parameters may be sufficient to reset the phase change material to a sufficiently high high strength state. If so, the 600's process may terminate. Otherwise, if the resistance of the memory cell is still not sufficiently high, the process 600 can proceed again to block 640 and the TET of the modified reset pulse can be further increased. This process cycle can continue until the test current is below a current threshold, thus indicating that the increase in resistance of the memory cell is sufficiently high.

Naturalmente, tali dettagli relativi al processo 600 sono a mero titolo esemplificativo, e 1' argomento rivendicato non è così limitato. Of course, such details relating to the process 600 are purely by way of example, and the claimed argument is not so limited.

FIG. 7 è un grafico 700 che mostra una distribuzione delle resistenze di una cella di memoria, secondo una realizzazione. I dati 710 comprendono resistenze di una popolazione di celle di memoria in uno stato di reset ad alta resistenza (ad esempio, bit "zero"). Un processo di reset applicato a tali celle di memoria può implicare un impulso di reset, che non include un TET aggiunto, per esempio. D'altra parte, i dati 720 mostrano resistenze di una popolazione di celle di memoria in uno stato di reset ad alta resistenza migliorato. Un processo di reset applicato a tali celle di memoria può implicare un impulso di reset modificato che include un TET aggiunto, come sopra descritto, per esempio. Il grafico 700 può dimostrare che dopo l'applicazione di un impulso di reset modificato che include un TET aggiunto, si può ottenere un livello di resistenza più elevato di una cella di memoria in confronto ad un livello di resistenza ottenuto con un impulso di reset senza TET aggiunto. Naturalmente, i dettagli della figura 700 sono a mero titolo esemplificativo, e l'argomento rivendicato non è così limitato. FIG. 7 is a graph 700 showing a resistance distribution of a memory cell, according to one embodiment. Data 710 includes resistances of a population of memory cells in a high resistance reset state (e.g., "zero" bit). A reset process applied to such memory cells may involve a reset pulse, which does not include an added TET, for example. On the other hand, the data 720 shows resistances of a population of memory cells in an improved high-resistance reset state. A reset process applied to such memory cells may involve a modified reset pulse which includes an added TET, as described above, for example. Graph 700 can demonstrate that after applying a modified reset pulse that includes an added TET, a higher resistance level of a memory cell can be obtained compared to a resistance level obtained with a reset pulse without. TET added. Of course, the details of Figure 700 are by way of example only, and the subject matter claimed is not so limited.

FIG. 8 è un diagramma 800 che mostra una distribuzione di resistenze di una cella di memoria, secondo un'altra realizzazione . I dati 820 comprendono i valori della resistenza di celle di memoria in stato di reset ad alta resistenza (ad esempio, bit "zero") . Il processo di reset della cella di memoria può anche comportare un impulso di reset che non include un TET aggiunto, per esempio. D'altra parte, i dati mostrano resistenze 810 di una popolazione di celle di memoria nello stato di reset migliorato, ad alta resistenza. Un processo di reset applicato a tali celle di memoria può implicare un impulso di reset modificato che include un TET aggiunto, come sopra descritto, per esempio. Figura 800 può dimostrare una correlazione tra le distribuzioni di resistenza indicate in FIG. 7, dimostrando che un impulso di reset modificato che include un TET aggiunto può raddoppiare il livello di resistenza di una cella di memoria rispetto alla resistenza ottenuta da un impulso di reset che non dispone di un TET aggiunto, per esempio. Naturalmente, tali dettagli del diagramma 800 sono a mero titolo esemplificativo, e l'argomento rivendicato non è così limitato. FIG. 8 is a diagram 800 showing a resistance distribution of a memory cell, according to another embodiment. Data 820 includes the resistance values of memory cells in the high resistance reset state (e.g., "zero" bit). The memory cell reset process may also involve a reset pulse that does not include an added TET, for example. On the other hand, the data shows resistances 810 of a population of memory cells in the improved, high-resistance reset state. A reset process applied to such memory cells may involve a modified reset pulse which includes an added TET, as described above, for example. Figure 800 can demonstrate a correlation between the resistance distributions indicated in FIG. 7, demonstrating that a modified reset pulse that includes an added TET can double the resistance level of a memory cell compared to the resistance obtained from a reset pulse that does not have an added TET, for example. Of course, such details of diagram 800 are by way of example only, and the subject matter claimed is not so limited.

FIG. 9 è un digramma 900 che mostra una distribuzione di TET di una cella di memoria, secondo una realizzazione. I dati 910 comprendono una popolazione di celle di memoria in uno stato di reset a maggiore alta resistenza per vari valori di TET. Ad esempio, i dati 920 potrebbero indicare che una percentuale relativamente piccola di celle di memoria raggiunge un tale stato migliorato ad alta resistenza, se il TET è relativamente breve. In confronto, i dati 930 potrebbero indicare che una percentuale relativamente elevata di celle di memoria raggiunge uno stato potenziato ad alta resistenza, se il TET è relativamente lungo. Naturalmente, tali dettagli del diagramma 900 sono solo esempi di TET per le celle di memoria, e l'argomento rivendicato non è così limitato. FIG. 9 is a diagram 900 showing a TET distribution of a memory cell, according to one embodiment. Data 910 comprises a population of memory cells in a higher high resistance reset state for various TET values. For example, the 920 data could indicate that a relatively small percentage of memory cells achieve such an improved high-strength state, if the TET is relatively short. In comparison, the 930 data could indicate that a relatively large percentage of memory cells reach a high strength enhanced state, if the TET is relatively long. Of course, such details of diagram 900 are only examples of TET for memory cells, and the claimed argument is not so limited.

FIG. 10 è un diagramma schematico che illustra una realizzazione esemplare di un sistema di calcolo 1000 che comprende un dispositivo di memoria 1010. Tale dispositivo di elaborazione può comprendere uno o più processori, ad esempio, per eseguire un'applicazione e / o altro codice. Ad esempio, un dispositivo di memoria 1010 può includere un sistema di memoria che include una PCM 100, mostrata in FIG. FIG. 10 is a schematic diagram illustrating an exemplary embodiment of a computing system 1000 which comprises a memory device 1010. Such a computing device may comprise one or more processors, for example, for executing an application and / or other code. For example, a memory device 1010 may include a memory system including a PCM 100, shown in FIG.

1. Un dispositivo di calcolo 1004 può essere rappresentativo di un qualsiasi dispositivo, un impianto, o una macchina che può essere configurabile per la gestione del dispositivo di memoria 1010. Un dispositivo di memoria 1010 può includere un controller di memoria 1015 e una memoria 1022. A titolo esemplificativo ma non esaustivo, un dispositivo di calcolo 1004 può comprendere: uno o più dispositivi di elaborazione e / o piattaforme, come, ad esempio, un computer desktop, un computer portatile, una workstation, un dispositivo server, o simili, uno o più personal computer o dispositivi di comunicazione o di apparecchi, come, ad esempio, un assistente digitale personale, dispositivi di comunicazione mobile, o simili, un sistema di calcolo e / o associato fornitore di servizi, come, ad esempio, un database o un provider di memorizzazione di dati di servizio / sistema e / o qualsiasi combinazione. 1. A computing device 1004 can be representative of any device, plant, or machine that can be configurable to manage the memory device 1010. A memory device 1010 can include a memory controller 1015 and a memory 1022 . By way of example but not limited to, a computing device 1004 may comprise: one or more computing devices and / or platforms, such as, for example, a desktop computer, a laptop, a workstation, a server device, or the like, one or more personal computers or communication devices or appliances, such as, for example, a personal digital assistant, mobile communication devices, or the like, a computing system and / or associated service provider, such as, for example, a database or a service / system data storage provider and / or any combination.

E' noto che la totalità o parte dei vari dispositivi di sistema indicati in 1000, i processi e i metodi di come ulteriormente descritto nel presente documento, possono essere implementati usando o comprendendo hardware, firmware, software, o qualsiasi combinazione. Così, a titolo esemplificativo ma non esaustivo, il dispositivo di calcolo 1004 può includere almeno una unità di elaborazione 1020 che è operativamente accoppiata alla memoria 1022 attraverso un bus 1040 e un host o un controller di memoria 1015. L'unità di elaborazione 1020 è rappresentativa di una o più circuiti configurabili per effettuare almeno una parte di una procedura di elaborazione dati o di processo. In modo esemplificativo e non limitativo, l'unità di elaborazione 1020 può comprendere uno o più processori, controller, microprocessori, microcontrollori, circuiti integrati per applicazioni specifiche, processori di segnali digitali, dispositivi di logiche programmabili, FPGA, e simili, o qualsiasi combinazione. L'unità di elaborazione 1020 può comprendere un sistema operativo configurato per comunicare con controller di memoria 1015. Un tale sistema operativo potrebbe, ad esempio, generare i comandi da inviare al controller di memoria 1015 attraverso il bus 1040. Tali comandi possono comprendere leggere e / o scrivere i comandi. In risposta a un comando di scrittura, ad esempio, il controller di memoria 1015 può fornire un impulso di reset, tale impulso di reset modificato 420 comprendente un TET 428, mostrato in FIG. 4, ad esempio. In particolare, il controllore di memoria 1015 può applicare un impulso di reset modificato 420 ad un array di celle PCM per posizionare le celle PCM in uno stato di reset, per misurare le correnti associate a uno stato di reset ad alta resistenza delle celle PCM, per confrontare le correnti di lettura con una corrente particolare di riferimento e per applicare un impulso di reset modificato singolarmente alle celle PCM per posizionare le celle PCM in uno stato di resistenza migliorata, in cui l'impulso di reset modificato include un TET aggiunto in risposta a quello di confronto. It is known that all or part of the various system devices indicated at 1000, the processes and methods as further described herein, can be implemented using or including hardware, firmware, software, or any combination. Thus, by way of example but not limited to, the computing device 1004 can include at least one processing unit 1020 which is operatively coupled to the memory 1022 through a bus 1040 and a host or a memory controller 1015. The processing unit 1020 is representative of one or more circuits configurable to carry out at least a part of a data processing or process procedure. By way of example and without limitation, the processing unit 1020 may comprise one or more processors, controllers, microprocessors, microcontrollers, application specific integrated circuits, digital signal processors, programmable logic devices, FPGAs, and the like, or any combination . Processing unit 1020 may comprise an operating system configured to communicate with memory controller 1015. Such an operating system could, for example, generate commands to be sent to memory controller 1015 via bus 1040. Such commands may include read and / or write commands. In response to a write command, for example, the memory controller 1015 may provide a reset pulse, such modified reset pulse 420 comprising a TET 428, shown in FIG. 4, for example. In particular, the memory controller 1015 can apply a modified reset pulse 420 to a PCM cell array to place the PCM cells in a reset state, to measure the currents associated with a high resistance reset state of the PCM cells, to compare the read currents with a particular reference current and to apply an individually modified reset pulse to the PCM cells to place the PCM cells in an improved resistance state, where the modified reset pulse includes an added TET in response to that of comparison.

La memoria 1022 è rappresentativa di un meccanismo di archiviazione dei dati. La memoria 1022 può includere, ad esempio, una memoria primaria 1024 e/o una memoria secondaria 1026. La memoria primaria 1024 può includere, ad esempio, una memoria ad accesso casuale, una memoria di sola lettura, ecc.. Come illustrato in questo esempio essendo separati dall'unità di calcolo 1020, dovrebbe essere chiaro che tutta o parte della memoria primaria 1024 può essere fornita all'interno o altrimenti co-allocata/accoppiata all'unità di elaborazione 1020. Memory 1022 is representative of a data storage mechanism. The memory 1022 may include, for example, a primary memory 1024 and / or a secondary memory 1026. The primary memory 1024 may include, for example, a random access memory, a read-only memory, etc. As illustrated in this example being separated from the computing unit 1020, it should be clear that all or part of the primary memory 1024 can be provided internally or otherwise co-allocated / coupled to the processing unit 1020.

La memoria secondaria 1026 può includere, ad esempio, lo stesso tipo o similari di memoria come memoria principale e / 0 uno o più dispositivi di memorizzazione di dati o sistemi, quali, ad esempio, un disco, un disco ottico, un'unità a nastro, una unità di memoria a stato solido, ecc.. In alcune implementazioni, la memoria secondaria 1026 può essere operativamente ricettiva di, o comunque coniiqurabile per essere accoppiabile con un supporto informatico leqqibile 1028. Un supporto informatico leqqibile 1028 può includere, ad esempio, qualsiasi mezzo che può trasportare e / o rendere 1 dati accessibili, codice e / o istruzioni per uno o più dei dispositivi del sistema 1000. Secondary memory 1026 may include, for example, the same or similar type of memory as main memory and / or one or more data storage devices or systems, such as, for example, a disc, an optical disc, a drive tape, a solid-state memory unit, etc. In some implementations, the secondary memory 1026 may be operationally receptive to, or in any case, capable of being coupled to a readable computer medium 1028. A readable computer medium 1028 may include, for example , any means that can carry and / or make accessible data, code and / or instructions for one or more of the devices of the system 1000.

Il dispositivo di elaborazione 1004 può includere, ad esempio, un input / output 1032. L'input / output 1032 è rappresentativo di uno o più dispositivi o funzioni che possono essere coniiqurabili per accettare oppure introdurre input umani e / o della macchina e / o di uno o più dispositivi o funzioni che possono essere coniiqurabili per fornire oppure dare output umani e / o della macchina. A titolo esemplificativo ma non esaustivo, il dispositivo di input / output 1032 può comprendere un display operativamente confiqurato, un altoparlante, una tastiera, un mouse, un trackball un touch screen, una porta dati, ecc.. The processing device 1004 may include, for example, an input / output 1032. The input / output 1032 is representative of one or more devices or functions which can be coniiqurable to accept or introduce human and / or machine and / or machine inputs. of one or more devices or functions that can be combined to provide or give human and / or machine outputs. By way of example but not limited to, the input / output device 1032 may include an operationally configured display, a speaker, a keyboard, a mouse, a trackball, a touch screen, a data port, etc.

I termini "e", "e / o", "o" come qui utilizzati possono includere una varietà di significati che dipenderà, almeno in parte dal contesto in cui vengono utilizzati. In genere, " e / o", nonché "o" se utilizzato come elemento associati TO di una lista, ad esempio A, B o C, è destinato a dire A, B e C, qui usato in senso inclusivo, nonché A, B o C qui usato in senso esclusivo. Il riferimento in questa specifica a "una realizzazione' o 'la realizzazione" significa che una caratteristica particolare, una struttura o caratteristica descritta in connessione con la realizzazione è inclusa in almeno una realizzazione dell'oggetto rivendicato. Così, i significati delle frasi "in una realizzazione" o "la realizzazione" nelle varie parti di tutta questa trattazione non sono necessariamente tutti riferiti alla stessa realizzazione. Inoltre, le peculiarità, le strutture, o le caratteristiche possono essere combinate m una piu realizzazioni . Mentre sono stati illustrati e descritti quelli che sono attualmente considerati come esempi di realizzazioni, sarà compreso da coloro che sono competenti nella materia che diverse altre modifiche possono essere fatte, e qli equivalenti possono essere sostituiti, senza uscire dall'oggetto rivendicato. Inoltre, molte modifiche possono essere introdotte per adattare una particolare situazione agli insegnamenti introdotti dall'oggetto rivendicato senza discostarsi dal concetto centrale qui descritto. Pertanto, si intende che l'oggetto rivendicato non è limitato alla particolare realizzazione divulgata, ma che tale argomento rivendicato può anche includere tutte le realizzazioni che rientrano nel campo delle rivendicazioni allegate, ed equivalenti. The terms "and", "and / or", "or" as used herein may include a variety of meanings which will depend, at least in part, on the context in which they are used. Typically, "and / or" as well as "or" when used as the associated TO element of a list, such as A, B or C, is meant to mean A, B and C, used here in an inclusive sense, as well as A, B or C used here in an exclusive sense. Reference in this specification to "an embodiment 'or' embodiment" means that a particular feature, structure or feature described in connection with the embodiment is included in at least one embodiment of the claimed object. Thus, the meanings of the phrases "in a realization" or "the realization" in the various parts of this whole discussion are not necessarily all referring to the same realization. Furthermore, the peculiarities, structures, or characteristics can be combined into one or more embodiments. While what are presently regarded as exemplary embodiments have been illustrated and described, it will be understood by those skilled in the art that various other modifications can be made, and equivalents can be substituted, without departing from the claimed object. Furthermore, many modifications can be introduced to adapt a particular situation to the teachings introduced by the claimed object without departing from the central concept described here. Therefore, it is understood that the claimed object is not limited to the particular disclosed embodiment, but that said claimed argument may also include all embodiments falling within the scope of the appended claims, and equivalent.

Claims

CLAIMS What is claimed is: 1. A method that includes: applying a bias pulse to a phase change memory cell (PCM), to position that PCM cell in a high resistance state in response to a write command; the measurement of a reading current associated with the high resistance reset state of said PCM cell, and the application to said PCM cell of a modified bias pulse to position said PCM cell in a state of greater resistance, in which said pulse modified bias includes adding a falling edge time (TET) in response to a comparison of said reading current with a particular reference current.

The method of claim 1, wherein said modified bias pulse is applied to said PCM cell in response to said read current if this is higher than said particular reference current.

The method of claim 1, which further comprises: the measurement of a new reading current associated with said higher resistance state of said PCM cell, the decision as to whether it is appropriate to reapply said modified bias pulse which includes an increase in the falling edge time to said PCM cell, said decision being based , at least in part, on a comparison of this new reading current with said particular reference current.

The method of claim 1, wherein a peak current value of such bias pulse is substantially equal to the peak current value of said modified bias pulse.

The method of claim 1, which further comprises: increasing the peak current of said modified bias pulse to a value clearly higher than that of said bias pulse.

The method of claim 1, wherein said PCM cell in said higher strength state comprises a phase change material in an amorphous state.

The method of claim 6, wherein said PCM cell in said higher strength state comprises said phase change material in said amorphous state modified by structural relaxation.

The method of claim 1, which further comprises: applying said bias pulse individually to subsequent PCM cells in a PCM memory to position said PCM cells in said high resistance state; adding a TET to said individual bias pulses.

9. A non-volatile memory device comprising: a matrix of phase change memory cells (PCM), comprising a phase change material, and a controller for: applying a bias pulse to at least one of said PCM cells to position at least one of said PCM cells in a high resistance state in response to a write command; measuring the reading currents associated with said high resistance states of said PCM cells; applying a modified pulse to at least one of said PCM cells to insert at least one of said PCM cells into a state of increased resistance, wherein said modified bias pulse includes the addition of a falling edge time (TET) in response to a comparison of said reading current with a particular reference current.

The non-volatile memory device of claim 9, wherein said modified bias pulse is applied to at least one of said PCM cells in response to read currents that are higher than said particular reference current during the above comparison.

The non-volatile memory device of claim 9, wherein said controller is further adapted for: measuring new reading currents associated with said state of greater resistance of said PCM cells; determining whether to re-apply said modified bias pulse comprising an increased falling edge to at least one of said PCM cells based, at least in part, on a comparison of said new reading currents with said particular reference current.

The non-volatile memory device of claim 9, wherein a peak current value of said bias pulse is substantially equal to the peak current value of said modified bias pulse.

13. The non-volatile memory device of claim 9 wherein said controller is further modified to: increasing the peak current of said modified bias pulse to a value significantly higher than that of said bias pulse.

The non-volatile memory device of claim 9, wherein said PCM cell in said high strength state is composed of a phase change material in an amorphous state.

The non-volatile memory device of claim 14, wherein said PCM cell in said higher strength state is composed of said phase change material in said amorphous state modified by structural relaxation.

16 A system that includes: a memory device composed of a matrix of phase change memory cells (PCM), composed of a phase change material, said memory device further comprising a memory controller for: applying a bias pulse to at least one of said PCM cells to position at least one of said PCM cells in a high resistance state in response to a write command; measuring reading currents associated with high resistance states of said PCM cells; applying a modified bias pulse to at least one of said PCM cells to bring at least one of said PCM cells into a state of higher resistance, wherein said modified bias pulse includes an added falling edge time (TET) in response to the comparison of said reading current with a particular reference current, e a processor for hosting one or more applications and for sending said write command to the memory controller to provide access to said memory cells in said matrix of memory cells.

17. The system of claim 16, wherein a peak current value of said bias pulse is substantially equal to the peak current value of said modified bias pulse.

18. The system of claim 16 wherein said controller is further modified to: increasing a peak current of said modified bias pulse to a value significantly higher than that of said bias pulse.

19. The system of claim 16, wherein said PCM cell in said high strength state is composed of a phase change material in an amorphous state.

20. The system of claim 16, wherein said PCM cells in said higher strength state are composed of said phase change material in said amorphous state modified by structural relaxation.