ITMI20002124A1

ITMI20002124A1 - Metodo ottimizzato per il calcolo del grado di appartenenza di una variabile fuzzy e circuito di calcolo implementante lo stesso.

Info

Publication number: ITMI20002124A1
Application number: IT2000MI002124A
Authority: IT
Inventors: Biagio Giacalone; Francesco Pappalardo
Original assignee: St Microelectronics Srl
Priority date: 2000-10-02
Filing date: 2000-10-02
Publication date: 2002-04-02
Also published as: US20020052857A1; IT1318951B1; ITMI20002124A0; US6954743B2

Description

Domanda di brevetto per invenzione industriale dal titolo: "Metodo ottimizzato per il calcolo del grado di appartenenza di una variabile fuzzy e circuito di calcolo implementante lo stesso"

DESCRIZIONE

Campo di applicazione

La presente invenzione fa riferimento ad un metodo per il calcolo del grado di appartenenza di una variabile fuzzy relativamente ad una sua funzione di appartenenza.

Più specificatamente l'invenzione si riferisce ad un metodo per il calcolo del valore del grado di appartenenza di una variabile fuzzy definita all’interno di un universo del discorso discretizzato in un numero finito di punti relativamente ad una sua funzione di appartenenza, tale funzione di appartenenza essendo quantizzata in un numero finito di livelli, corrispondenti ad un numero finito di gradi di verità, e memorizzata tramite un valore caratteristico di ogni sottoinsieme di valori di variabili fuzzy aventi come immagine uno stesso valore di detto grado di appartenenza corrispondente a uno di detti livelli.

L'invenzione fa altresì riferimento ad un circuito di calcolo implementante il metodo secondo l'invenzione.

Arte nota

Come è ben noto, una funzione di appartenenza o Membership Function (nel seguito indicata anche con MF), è una funzione ad una variabile, quindi rappresentabile in un grafico bidimensionale.

In particolare, una tede funzione di appartenenza MF rappresenta il grado di appartenenza MF(x) di una variabile fuzzy x, ed è riproducibile in un grafico avente un asse per la variabile fuzzy x ed un altro per il relativo grado di appartenenza, indicato nel seguito con a.

La codifica delle funzione di appartenenza MF è stata sempre oggetto di ricerca poiché implica un notevole dispendio di area di memoria qualora le funzioni di appartenenza MF debbano essere immagazzinate, ad esempio all'interno di una eventuale struttura di calcolo.

In particolare, considerando una struttura di calcolo digitale, una prima semplificazione necessaria risulta quella di discretizzare le funzioni di appartenenza MF per valori interi della variabile fuzzy x nel cosiddetto Universo del Discorso (U.d.D.).

In particolare, ogni funzione di appartenenza MF viene definita su livelli da 0 a 2<n>-1 ovvero discretizzata in n bit.

Sono note diverse tecniche di memorizzazione delle funzioni di appartenenza MF.

Un primo metodo di memorizzazione noto utilizza una tabella per memorizzare punto per punto il valore della funzione di appartenenza MF, ovvero per ogni valore discretizzato della variabile fuzzy x viene memorizzato un corrispondente grado di appartenenza a.

Questa prima tecnica nota presenta il grande vantaggio di potere memorizzare funzioni di appartenenza MF di qualsiasi forma, nonché una notevole velocità di estrazione dei gradi di verità a a partire da una variabile fuzzy x determinata.

Tale soluzione nota presenta però anche un grosso inconveniente, vale a dire l'occupazione di una grande area di memoria per la memorizzazione puntuale di tutte le funzioni di appartenenza MF in gioco.

È altresì noto ridurre l’insieme delle funzioni di appartenenza MF rappresentabili ad un sottoinsieme che contiene solo determinate figure geometriche e, con questa restrizione, utilizzare parametri per la memorizzazione delle funzioni di appartenenza MF. In base a tali parametri è in particolare possibile calcolare il grado di appartenenza a di una funzione di appartenenza MF in funzione della variabile fuzzy x con un risparmio dell'area di memoria occupata.

D'altro canto, si ha anche una drastica riduzione delle funzioni di appartenenza MF rappresentabili con precisione, vale a dire facilmente riconducibili al sottoinsieme di figure geometriche permesse.

Tale metodo di codifica e memorizzazione delle funzioni di appartenenza MF è utilizzato ad esempio nel brevetto statunitense No.

5,875,438 depositato il 23/02/99.

Inoltre soluzioni di questo tipo richiedono un complesso circuito hardware dedicato per il calcolo del grado di appartenenza a a partire da una variabile fuzzy x determinata e presentano un elevato valore dei tempi di calcolo di tali gradi di verità a.

E' inoltre noto un metodo di codifica e memorizzazione di funzioni di appartenenza MF che prevede di memorizzare i valori del grado di appartenenza a di una funzione di appartenenza MF in una tabella il cui indirizzo è indicativo del grado di appartenenza a stesso. All'interno di tale tabella, per ogni valore di indirizzo, vengono quindi memorizzati un valore massimo, o in maniera del tutto equivalente un valore minimo, di un sottoinsieme di valori del grado di appartenenza a che rappresenta tutti i valori delle variabili fuzzy x aventi come immagine uno stesso valore del grado di appartenenza a.

Tale metodo di codifica e memorizzazione delle funzioni di appartenenza MF è oggetto di una co-pendente domanda di brevetto europeo depositata a nome della Richiedente stessa.

La funzione di appartenenza MF viene spezzata in una prima parte monotona non decrescente ed in una seconda parte monotona non crescente, come schematicamente illustrato in Figura 1. La funzione di appartenenza MF è inoltre quantizzata in modo da risultare formata da una serie di sottoinsiemi, graficamente corrispondenti a segmenti orizzontali, aventi ognuno lo stesso valore a al quelle corrisponde detto sottoinsieme di valori per la variabile fuzzy x.

Iniziando dalla prima parte monotona non decrescente, ovvero dal punto 0, vengono creati per l’universo del discorso i sottoinsiemi dei valori che hanno come risultato lo stesso valore a e ne vengono considerati i valori minimi.

Supponiamo per la prima parte monotona non decrescente: x0 il valore minimo dell’insieme dei valori della variabile fuzzy x [x0, x1[ che danno α = 0;

x1 il valore minimo deirinsieme dei valori di x [ x1, X2[ che danno α = 1;

fi.no a Xk che è il valore minimo dell'insieme dei valori di x [xk, x(k+1)[ che danno α = k, vale a dire il massimo grado di appartenenza max,

mentre per la seconda parte monotona non crescente si ha:

X(k+1) che è il valore minimo dell’insieme dei valori della variabile fuzzy x [x(k+1), X(k+2)[ che danno α = (k-1);

X(k+2) che è il valore minimo dell’insieme dei valori di x [x(k+1), x(k+2)[ che danno α = (k-2);

fino a X2k che è il valore minimo dell’insieme dei valori di x [x(2k), max]che danno α = (k-k) = 0, vale a dire il minimo valore del grado di appartenenza.

Il primo valore x0 si conosce a priori dal momento che coincide con il valore più basso dell'Universo del Discorso U.d.D., generalmente pari a 0.

L’universo del discorso risulta quindi scomposto in tanti intervalli contigui ( [Xi, X(i+1)[ ), ad ognuno dei quali viene associato un unico valore del grado di appartenenza MF(Xi)=α i, essendo Xi il minimo valore della variabile fuzzy x in tale intervallo.

A questo punto è possibile codificare e memorizzare la funzione di appartenenza MF in una memoria MMF delle funzioni di appartenenza MF in modo che all’indirizzo 0 venga memorizzato x0, all’indirizzo 1 venga memorizzato x1, fino all’indirizzo k in cui viene memorizzato Xk.

In maniera analoga airindirizzo k+1 viene memorizzato X(k+1), a k+2 viene memorizzato X(k+2), fino all'indirizzo 2k in cui viene memorizzato X2k, come schematicamente illustrato in Figura 2.

Si ricorda che i valori x0 x1 X2, X{2k-1), X2k non sono valori continui, bensì valori discreti compresi tra 0 ed il valore max, valore massimo dell'Universo del Discorso U.d.D.. Ad esempio, nel casi di un grado di appartenenza con valore compreso tra 0 e 3 e di un Universo del Discorso U.d.D. con valori compresi tra 0 e 16, si ottengono i valori:

x0=0, x1=4, X2=5, X3=8, X4=10, X5=13 e X6=15.

In tale domanda di brevetto è inoltre descritto un metodo di calcolo del grado di appartenenza a corrispondente al grado di appartenenza del valore Xing di detta variabile fuzzy d'ingresso, tale metodo effettuando una lettura sequenziale della memoria MMF fino a trovare un valore caratteristico xm contenuto in tale memoria MMF corrispondente al primo valore maggiore o uguale del valore di una variabile fuzzy d'ingresso Xing, la posizione di tale valore xm nella memoria MMF essendo correlata al valore del grado di appartenenza a cercato.

In particolare, il corrispondente circuito di calcolo descritto in tale domanda di brevetto europeo presenta un tempo di calcolo multiplo della frequenza di clock del contatore interno al circuito di calcolo stesso. Infatti, posto il massimo grado di appartenenza pari a k=(2<n>-1), il calcolo del grado di appartenenza per un dato valore della variabile fuzzy d'ingresso Xing copre un tempo pari a 2k+1 colpi di clock, il tempo necessario al segnale in uscita dal contatore per raggiungere tale valore massimo.

In altre parole, il tempo di calcolo del grado di appartenenza di una variabile fuzzy d’ingresso Xing risulta direttamente proporzionale al grado di appartenenza stesso, vale a dire che più sono i bit necessari per rappresentare tale grado di appartenenza, più sono le parole di memoria necessarie per memorizzare le funzioni di appartenenza MF, e maggiore il tempo necessario per calcolare il grado di appartenenza a legato ad una variabile fuzzy d'ingresso Xing.

Infatti, la dimensione della memoria MMF delle funzioni di appartenenza MF dipende dall'Universo del Discorso U.d.D. e dalla dimensione del massimo grado di appartenenza. In termini matematici, supposto un Universo del Discorso U.d.D. rappresentato con n bit ed un grado di appartenenza rappresentato da p bit, ed essendo k=2P-1, la tabella per memorizzare le funzioni di appartenenza MF comprende quindi (2k+1) righe da n bit ognuna.

Con il circuito di calcolo descritto nella sopra indicata domanda di brevetto europeo, che utilizza la memorizzazione del massimo degli intervalli, la lettura della tabella di memorizzazione delle funzioni di appartenenza MF è di tipo seriale. In particolare, il contatore compreso in tale circuito di calcolo continua a generare indirizzi di lettura per la tabella, fino a che viene letto un valore xm contenuto in memoria maggiore o uguale del valore della variabile fuzzy d'ingresso Xing, la posizione di tale valore nella tabella correlato al valore del grado di appartenenza a cercato.

In particolare, il grado di appartenenza a viene calcolato a partire dall’indirizzo ADD tramite le relazioni

α = ADD se ADD<2P-1, e

α = ADD-2P+ 1 se ADD>2P- 1.

Il tempo di calcolo risulta quindi pari a (2k+1) accessi in lettura alla memoria MMF delle funzioni di appartenenza MF, essendo k=2P-1.

Il problema tecnico che sta alla base della presente invenzione è quello di escogitare un metodo di calcolo ottimizzato del valore del grado di appartenenza MF(x) di una variabile fuzzy relativamente alla sua funzione di appartenenza MF avente un tempo di calcolo ridotto in modo da superare le limitazioni del metodo di calcolo secondo l'arte nota.

Sommario deH'invenzione

L’idea di soluzione che sta alla base della presente invenzione è quella di generare una sequenza binaria N del tipo:

N=100...0, 10...0, 111...0,..., 111...1 ·

in base alla quale calcolare un segnale di indirizzo per leggere il contenuto della memoria delle funzioni di appartenenza ed ottenere il grado di appartenenza corrispondente, senza effettuare la lettura sequenziale della memoria stessa.

Sulla base di tale idea di soluzione il problema tecnico è risolto da un metodo di calcolo del grado di appartenenza a di una variabile fuzzy relativamente alla sua funzione di appartenenza MF del tipo precedentemente indicato e definito dalla parte caratterizzante della rivendicazione 1.

Il problema tecnico è altresì risolto da un circuito di calcolo ottimizzato del grado di appartenenza a di una variabile fuzzy relativamente alla sua funzione di appartenenza MF del tipo precedentemente indicato e definito dalla parte caratterizzante della rivendicazione 7.

Le caratteristiche ed i vantaggi del metodo e del circuito di calcolo secondo l'invenzione risulteranno dalla descrizione, fatta qui di seguito, di loro esempi di realizzazione dati a titolo indicativo e non limitativo con riferimento ai disegni allegati.

Breve descrizione dei disegni

In tali disegni:

la Figura 1 : mostra schematicamente una funzione di appartenenza MF discretizzata e quantizzata per la memorizzazione con un primo metodo di memorizzazione noto;

la Figura 2: mostra schematicamente una tabella di memoria per memorizzare una funzione di appartenenza MF di Figura 1;

la Figura 3: mostra schematicamente un circuito di calcolo implementante il metodo di calcolo secondo l'invenzione;

la Figura 4: mostra in maggior dettaglio un particolare del circuito di calcolo di Figura 3;

la Figura 5: mostra in maggior dettaglio un ulteriore particolare del circuito di calcolo di Figura 3; la Figura 6: mostra in maggior dettaglio un particolare del circuito di Figura 5;

la Figura 7: mostra in maggior dettaglio un ulteriore particolare del circuito di Figura 5.

Descrizione dettagliata

Facendo riferimento al metodo di codifica e memorizzazione sopra descritto, viene ora illustrato un metodo di calcolo del valore del grado di appartenenza a che risulta molto semplice e quindi implementabile in una struttura hardware di dimensioni ridotte. In particolare, si fa riferimento alla memorizzazione dei valori minimi degli intervalli in cui è suddiviso l’Universo del Discorso U.d.D..

Come sopra illustrato, la dimensione della memoria MMF delle funzioni di appartenenza MF, dipende dalla dimensione dell'Universo del Discorso U.d.D. e della dimensione del valore massimo possibile per i gradi di verità.

Supponiamo quindi che l'Universo del Discorso U.d.D. sia rappresentato con n bit e il grado di appartenenza con p bit. Posto che k=2P-1, per rappresentare una funzione di appartenenza MF con il metodo di codifica e memorizzazione come sopra indicato si usa una memoria con (2k+1) righe, ogni riga avendo n bit.

Vantaggiosamente secondo l’invenzione, viene previsto un metodo di calcolo del grado di appartenenza a di una variabile fuzzy relativamente alla sua funzione di appartenenza MF, tale funzione di appartenenza MF essendo codificata e memorizzata come sopra indicato in una memoria MMF.

In particolare, il metodo di calcolo secondo l'invenzione prevede di generare una sequenza binaria N del tipo:

N=100...0, 110.. .0, 111...0,..., 111...1

dopo la ricezione di un opportuno segnale di reset RST indicante l'avvio della fase di calcolo del grado di appartenenza a corrispondente ad una variabile fuzzy d'ingresso Xing.

Tale sequenza binaria N viene generata a partire dal valore 100. .0 fino ad arrivare al valore 111...1, incrementando da sinistra verso destra gli "1" ad ogni colpo del segnale di clock CLK, propagando un valore "1" dal bit più significativo o MSB (Most Significant Bit), fino al bit meno significativo o LSB (Less Significant Bit).

I bit della sequenza binaria N vengono elaborati per ottenere un segnale di indirizzo ADD secondo il seguente algoritmo:

posto ADD un numero binario di i=(p+1) bit con ADD(i)=MSB e ADD(0)=LSB ed essendo S un segnale interno di posizione

se N=100...00 ==> S=i

altrimenti se N=1 10.. .00 ==> S=i-1

altrimenti se N=1 11...00 ==> S=i-2

altrimenti se N= 111... 10 ==> S=1

altrimenti ==> s=o

inoltre:

se CTRL= 1 ==> ADD(S)=0

altrimenti ==> ADD(S)=1

essendo CTRL un segnale di controllo della sequenza di calcolo.

Il segnale di indirizzo ADD viene utilizzato per leggere il contenuto della memoria MMF delle funzioni di appartenenza MF: in corrispondenza di ogni indirizzo ADD si ottiene un valore caratteristico Xm appartenente all'intervallo [x0, X2k].

Tale valore caratteristico xm corrisponde al minimo o al massimo degli intervalli in cui è diviso l'Universo del Discorso U.d.D., a seconda del metodo di memorizzazione utilizzato. Nel caso preso in considerazione, il valore caratteristico xm corrisponde al minimo di tali intervalli.

Tale valore caratteristico xm viene confrontato con il valore della variabile fuzzy d'ingresso Xing e la sequenza binaria N viene incrementata fino a trovare un valore caratteristico xm maggiore o uguale del valore della variabile fuzzy d'ingresso Xing.

In particolare, in base ai risultati di tale confronto vengono generati il segnale di controllo CTRL ed un segnale di blocco BL per interrompere la generazione della sequenza binaria N.

Alla fine della ricerca, il segnale di indirizzo ADD comprende la posizione nella memoria MMF dell'intervallo cercato, da cui è possibile calcolare il valore del grado di appartenenza a in modo noto. In particolare, il grado di appartenenza a viene calcolato a partire dal segnale di indirizzo ADD tramite le relazioni

α = ADD se ADD<2P-1, e

α = ADD-2P+1 se ADD>2P-1.

In sostanza il metodo di calcolo del grado di appartenenza secondo l'invenzione non effettua una lettura sequenziale della memoria delle funzioni di appartenenza, ma parte da una posizione centrale, riducendo al valore p+ 1 il numero di passi necessari per trovare il valore desiderato.

Vantaggiosamente il metodo di calcolo del grado di appartenenza secondo l'invenzione prevede un segnale polarità POL per abilitare il calcolo del valore del grado di appartenenza a o di un valore negato a ' di tale valore del grado di appartenenza a secondo lo schema:

se il segnale di polarità è nullo (POL=0), calcolo del valore del grado di appartenenza a;

se il segnale di polarità è pari a 1 (POL=1), calcolo del valore negato del grado di appartenenza α'.

Ε' opportuno ricordare che per calcolare l'informazione cercata, ovvero il valore a o il suo negato α', in funzione del segnale di polarità POL, vale la seguente regola:

se l'ingresso Xing cade nella parte monotona non decrescente della funzione di appartenenza MF, allora il segnale di indirizzo ADD coincide con il valore a;

se l'ingresso Xing cade nella parte monotona non crescente della funzione di appartenenza MF allora il valore (ADD-2P+1) coincide con il valore negato α'.

Il valore negato α' viene concettualmente definito come il valore massimo del grado di appartenenza a cui viene sottratto il valore a, ossia, in formule:

α' = (Max grado di appartenenza) - a.

Nel caso di rappresentazione binaria, e supposto che il valore massimo del grado di appartenenza coincida con il valore massimo rappresentabile con i bit a disposizione (condizione sempre utilizzata per ottimizzare i sistemi fuzzy), il valore negato α ' può essere calcolato semplicemente negando bit a bit il valore a ed analogamente il valore a si può calcolare invertendo bit a bit il valore negato oc'.

Facendo in particolare riferimento alla Figura 3, viene illustrato un circuito di calcolo 10 implementante il metodo di calcolo secondo l'invenzione.

In particolare, tale circuito di calcolo 10 permette di calcolare, a partire dal valore della- variabile fuzzy d'ingresso Xin g, il valore del grado di appartenenza a od il suo valore negato oc', in funzione di un segnale di polarità e, vantaggiosamente secondo l'invenzione, presenta un tempo di calcolo pari a (p+1) accessi in lettura della memoria MMF delle funzioni di appartenenza MF, essendo k=2P-1 per un valore massimo di grado di appartenenza rappresentabile con p bit.

Vantaggiosamente secondo l'invenzione, quindi, il tempo di calcolo risulta inferiore rispetto al tempo di calcolo dei dispositivi noti, ed in particolare risulta essere pari a p+1, vale a dire più che dimezzato rispetto al tempo di calcolo del circuito di calcolo descritto nella domanda di brevetto europeo co-pendente a nome della Richiedente stessa.

Il circuito di calcolo 10 secondo l'invenzione comprende essenzialmente un generatore 1 di sequenze, collegato in cascata ad un generatore 2 di indirizzo tramite algoritmo, a sua volta collegato in cascata ad una tabella 3, corrispondente alla memoria MMF delle funzioni di appartenenza MF.

In particolare, il generatore 1 di sequenze presenta un terminale di clock CLK1, un terminale di reset RST1 ricevente un segnale di reset RST ed un terminale di uscita NI, quest'ultimo essendo collegato ad un corrispondente terminale di ingresso N2 del generatore 2 di indirizzo tramite algoritmo.

Il generatore 2 di indirizzo tramite algoritmo comprende anch'esso un terminale di clock CLK2 ricevente un segnale di clock CLK, un terminale di reset RST2 ricevente il segnale di reset RST, ed un terminale di controllo C2 nonché un terminale di uscita P2 collegato alla tabella 3 contenente i minimi degli intervalli [Xi, Xi+1[ ed atto a fornire un segnale di indirizzo ADD.

Il circuito di calcolo 10 comprende inoltre un comparatore 4, che presenta un primo ingresso A ricevente il valore della variabile fuzzy d'ingresso Xing ed un secondo ingresso B ricevente il valore caratteristico xm=MMF(ADD) letto nella tabella 3 in corrispondenza dell'indirizzo ADD fornito dal generatore 2 di indirizzo.

Il comparatore 4 presenta inoltre un primo terminale di uscita C collegato, tramite un primo invertitore logico NOTI, al terminale di controllo C2 del generatore 2 di indirizzo tramite algoritmo ed un secondo terminale di uscita D collegato, tramite un secondo invertitore logico NOT2 ad un terminale di ingresso di una porta logica 5. Il primo terminale di uscita C fornisce un segnale di controllo CTRL, mentre il secondo terminale di uscita D fornisce un segnale di blocco BL.

In particolare, la porta logica 5 è una porta logica AND ricevente su di un ulteriore terminale di ingresso il segnale di clock CLK ed avente un terminale di uscita collegato al terminale di clock CLK1 del generatore 1 di sequenze.

II comparatore 4 funziona secondo la seguente logica (per semplicità si sono indicati i terminali di ingresso ed uscita anziché i relativi segnali):

se A<B ==> C= 1

altrimenti ==> C=0

se A=B ==> D= 1

altrimenti ==> D=0

Il segnale di controllo CTRL sul terminale di uscita C viene memorizzato ed utilizzato dal generatore 2 di indirizzo per i successivi calcoli di indirizzo, mentre il segnale di blocco BL sul terminale di uscita D serve a bloccare il segnale di clock CLK tramite la porta logica 5 quando il segnale letto nella tabella 3 in corrispondenza al segnale di indirizzo ADD sul terminale di ingresso B corrisponde al valore della variabile fuzzy d'ingresso Xing sul terminale di ingresso A.

In altre parole, il circuito di calcolo 10 secondo l’invenzione permette di trovare l'intervallo ([x(i-1), Xi[) a cui appartiene la variabile fuzzy d’ingresso Xing in un numero di colpi di clock pari a p+1.

Più in dettaglio, il generatore 1 di sequenze comprende una pluralità di flip-flop FF1,...FFi, in cascata fra loro, come schematicamente illustrato in Figura 4. In particolare, detta pluralità di flip-flop FF1,...,FFi viene alimentata da una tensione di alimentazione comune Vdd, e riceve in ingresso i segnali di clock CLK e di reset RST, fornendo in uscita una sequenza binaria N di bit del tipo:

N=100...0, 110.. .0, 111...0,..., 111...1

In altre parole, il generatore 1 di sequenze genera una sequenza binaria N a partire dal valore 100..0 fino ad arrivare al valore 111...1, incrementando da sinistra verso destra gli "1" ad ogni colpo del segnale di clock CLK, tramite la catena di flip-flop FF1,...,FFi, che, dopo il segnale di reset RST, memorizzano e fanno propagare un valore "1" in ingresso dal bit più significativo o MSB (Most Significant Bit), fino al bit meno significativo o LSB (Less Significant Bit).

Le uscite della pluralità di flip-flop FF1, ..., FFi sono combinate tramite una logica di tipo AND con i corrispondenti bit della sequenza binaria N, ottenendo così i segnali di indirizzo IND.

In particolare, come schematicamente illustrato in Figura 5, la sequenza binaria N viene fornita al generatore 2 di indirizzo che opera secondo il seguente algoritmo:

posto ADD un numero binario di i bit con ADD(i)=MSB e ADD(0)=LSB ed essendo S un segnale interno di posizione al generatore 2 di indirizzo stesso

se N=100...00 ==> S=i

altrimenti se N=110...00 ==> S=i-1

altrimenti se N=111...00 ==> S=i-2

altrimenti se N= 111...10 ==> S=1

altrimenti S=0

inoltre:

se C2=1 ==> ADD(S)=0 altrimenti ==> ADD(S)=1 Un esempio di generatore 2 di indirizzo secondo l'algoritmo sopra indicato è schematicamente indicato in Figura 5. Il generatore 2 di indirizzo comprende un selezionatore 6, ricevente la sequenza binaria N ed atto a generare il segnale interno di posizione S, comprendente una sequenza di 0 ed un solo 1, nella posizione da leggere appunto, nonché un azzeratore comandato 7, ricevente il segnale interno di posizione S, nonché il segnale di controllo CTRL.

In particolare, l’azzeratore comandato 7, a seconda del valore del segnale di controllo CTRL, lascia un valore 1 od azzera l'uscita di un flip-flop FFn selezionato tramite il selezionatore 6.

Esempi di realizzazione del selezionatore 6 e dell'azzeratore comandato 7, ottenuti tramite porte logiche e flip-flop, sono illustrati a titolo d'esempio nelle Figure 6 e 7.

In particolare, il selezionatore 6, illustrato in Figura 6, comprende una pluralità di porte logiche PL1,...PLi che ricevono in ingresso la sequenza binaria N e che forniscono in uscita il segnale interno di posizione S.

L'azzeratore comandato 7, illustrato in Figura 7, comprende invece una pluralità di flip-flop FF71,...,FF7i, aventi un primo terminale di ingresso collegato ad una pluralità di multiplexer MX1,...,MXi, un secondo terminale di ingresso ricevente il segnale di clock CLK, un primo terminale di uscita collegato ad un terminale di ingresso di detti multiplexer MX1,...,MXi ed un secondo terminale di uscita collegato ad un pluralità di porte logiche PL71,...,PL7i, nonché un terminale di controllo ricevente il segnale di reset RST.

I multiplexer MX1,...,MXi presentano un ulteriore terminale di ingresso ricevente un segnale C, corrispondente al valore negato tramite il primo invertitore logico NOTI del segnale presente sul terminale di uscita C del comparatore 4, ed un terminale di controllo ricevente il segnale interno di posizione S generato dal selezionatore 6.

Dette porte logiche PL71,...,PL7i sono porte logiche AND che ricevono su di un ulteriore terminale di ingresso la sequenza binaria N e forniscono su un terminale di uscita il segnale di indirizzo ADD.

Vediamo ora il funzionamento del circuito di calcolo 10 secondo l'invenzione .

II generatore 1 di sequenze, dopo la ricezione di un opportuno segnale di reset RST indicante l'avvio della fase di calcolo del grado di appartenenza a corrispondente ad una variabile fuzzy d'ingresso Xing, inizia a generare, in corrispondenza ad ogni colpo del segnale di clock CLK, la sequenza binaria N.

Tale sequenza binaria N viene filtrata tramite il generatore 2 di indirizzo, il quale genera a sua volta un indirizzo ADD per la tabella 3, in modo da leggere il contenuto della memoria MMF in corrispondenza di tale indirizzo ADD ed ottenere il valore caratteristico xm=MMF(ADD).

Tale valore caratteristico xm, in uscita dalla tabella 3, viene immesso in ingresso al comparatore 4, che ne confronta il valore con il valore della variabile fuzzy d’ingresso Xing e genera di conseguenza il segnale di controllo CTRL presente sul terminale di uscita C del comparatore 4 ed il segnale di blocco BL presente sul terminale di uscita D del comparatore 4.

Alla fine della ricerca, il segnale di indirizzo ADD comprende la posizione nella tabella 3 e quindi nella memoria MMF dell'intervallo cercato, da cui è possibile calcolare il valore del grado di appartenenza a come visto per i circuiti di calcolo secondo l'arte nota.

In particolare, qui si ricorda che per calcolare l'informazione cercata, ovvero il valore a o il suo negato α', vale la seguente regola:

- se l'ingresso Xing cade nella parte monotona non decrescente della funzione di appartenenza MF, allora il segnale di indirizzo ADD coincide con il valore a;

Ε' opportuno notare che il valore negato a' viene concettualmente definito come il valore massimo del grado di appartenenza a cui viene sottratto il valore a, ossia, in formule:

α' = (Max grado di appartenenza) - a.

Nel caso di rappresentazione binaria, e supposto che il valore massimo del grado di appartenenza coincida con il valore massimo rappresentabile con i bit a disposizione (condizione sempre utilizzata per ottimizzare i sistemi fuzzy), il valore negato α' può essere calcolato semplicemente negando bit a bit il valore a ed analogamente il valore a si può calcolare invertendo bit a bit il valore negato α'.

Inoltre, il metodo di calcolo secondo l'invenzione può essere facilmente esteso a funzioni di appartenenza MF con un numero di massimi e di minimi maggiore di uno, la soluzione è spezzare in più tratti con un solo massimo ed un solo minimo e riferire il calcolo del valore a ad ogni singolo tratto monotono non crescente o non decrescente.

Infine è opportuno notare che il circuito di calcolo 10 schematicamente illustrato in Figura 3 rappresenta solo uno dei possibili circuiti hardware che implementano il metodo di calcolo secondo l'invenzione. Ad esempio, cambiando la convenzione di funzionamento del segnale di blocco BL che abilita il generatore 1 di sequenze, è possibile utilizzare come blocco 4 un comparatore di tipo A < B.

In conclusione, vantaggiosamente secondo l'invenzione, il metodo di calcolo secondo l'invenzione riduce il tempo di calcolo del grado di appartenenza a corrispondente al valore di una data variabile fuzzy x, rispetto ai circuiti di calcolo noti.

Claims

RIVENDICAZIONI 1. Metodo ottimizzato per il calcolo del valore del grado di appartenenza di una variabile fuzzy definita all'intemo di un universo del discorso (U.d.D.) discretizzato in un numero finito di punti (n) relativamente ad una sua funzione di appartenenza (MF), tale funzione di appartenenza (MF) essendo quantizzata in un numero finito di livelli (p), corrispondenti ad un numero finito di gradi di verità, e memorizzata tramite un valore caratteristico (xm) di ogni sottoinsieme di valori di variabili fuzzy (x) aventi come immagine uno stesso valore di detto grado di appartenenza (a) corrispondente a uno di detti livelli, caratterizzato dal fatto che detto metodo di calcolo prevede: un fase di generazione di una sequenza binaria (N) del tipo: N=100...0, 110. ..0, 111...0,..., 111...1 - una fase di generazione di un segnale di indirizzo (ADD) in base ai bit di detta sequenza binaria (N); una fase di lettura del contenuto della memoria (MMF) delle funzioni di appartenenza (MF) in corrispondenza di ogni segnale di indirizzo (ADD) per ottenere un valore caratteristico (xm=MMF(ADD)); - una fase di confronto di detto valore caratteristico (xm) con il valore di una variabile fuzzy d'ingresso (xing); tali fasi venendo ripetute fino a trovare un valore caratteristico (xm) maggiore o uguale del valore della variabile fuzzy d'ingresso (xing), il grado di appartenenza (a) ricercato essendo correlato al valore d'indirizzo (ADD) di tale valore caratteristico (xm) tramite la relazione: α = ADD se ADD<2P- 1 α = ADD-2P+1 se ADD>2P-1.
2. Metodo di codifica e memorizzazione secondo la rivendicazione 1, caratterizzato dal fatto che detto valore caratteristico (xm) è un valore minimo di detti sottoinsiemi.
3. Metodo di calcolo secondo la rivendicazione 1, caratterizzato dal fatto che detta sequenza binaria (N) viene generata a partire dal valore 100..0 fino ad arrivare al valore 111...1, incrementando da sinistra verso destra gli "1", propagando un valore "1" dal bit più significativo (MSB), fino al bit meno significativo (LSB).
4. Metodo di calcolo secondo la rivendicazione 1, caratterizzato dal fatto che i bit di detta sequenza binaria (N) vengono elaborati per ottenere detto segnale di indirizzo (ADD) secondo il seguente algoritmo: posto ADD un numero binario di i bit con ADD(i)=MSB e ADD(0)=LSB ed essendo S un segnale interno di posizione se N=100...00 ==> S=i altrimenti se N=110...00 ==> S=i-1 altrimenti se N=111...00 ==> S=i-2 altrimenti se N=1 1 1...10 ==> S=1 altrimenti ==> s=o inoltre: se CTRL= 1 ==> ADD(S)=0 altrimenti ==> ADD(S)=1 essendo CTRL un segnale di controllo della sequenza di calcolo.
5. Metodo di calcolo secondo la rivendicazione 1, caratterizzato dal fatto che, in base ai risultati di detta fase confronto vengono generati un segnale di controllo (CTRL) ed un segnale di blocco (BL) per interrompere detta fase di generazione di detta sequenza binaria (N).
6. Metodo di calcolo secondo la rivendicazione 1, caratterizzato dal fatto di innescare detta fase di generazione di detta sequenza binaria (N) dopo la ricezione di un opportuno segnale di reset (RST) indicante Tavvio della fase di calcolo del grado di appartenenza (a).
7. Metodo di calcolo secondo la rivendicazione 1, caratterizzato dal fatto di prevedere un segnale polarità (POL) per abilitare il calcolo di detto valore del grado di appartenenza (a) o di un valore negato (a ') di detto valore del grado di appartenenza (a) secondo lo schema: se il segnale di polarità (POL) è nullo (POL=0), calcolo del valore del grado di appartenenza (a); - se il segnale di polarità (POL) è pari a 1 (POL=1), calcolo del valore negato del grado di appartenenza (α').
8. Circuito di calcolo (10) del grado di appartenenza (a) di una variabile fuzzy (x) definita all'interno di un universo del discorso (U.d.D.) discretizzato in un numero finito di punti (n) relativamente ad una sua funzione di appartenenza (MF), comprendente: una tabella (3) di memoria (MMF) contenente valori caratteristici (xm) di ogni sottoinsieme di valori di variabili fuzzy (x) aventi come immagine uno stesso valore di detto grado di appartenenza (a); e - un comparatore (4) collegato in ingresso a detta tabella (3); caratterizzato dal fatto di comprendere inoltre: un generatore (1) di sequenze, avente un terminale di clock (CLK1) ricevente un segnale di clock (CLK), un terminale di reset (RST1) ricevente un segnale di reset (RST) ed un terminale di uscita (NI) fornente una sequenza binaria (N); e un generatore (2) di indirizzo tramite algoritmo avente un terminale di ingresso (N2) collegato a detto terminale di uscita (NI) del generatore (1) di sequenze, detto generatore (1) di sequenze generando, in corrispondenza ad ogni colpo del segnale di clock (CLK), detta sequenza binaria (N) fornita al generatore (2) di indirizzo, il quale genera a sua volta un segnale di indirizzo (ADD) per la tabella (3), in modo da leggere il contenuto della tabella (3) stessa in corrispondenza di tale segnale di indirizzo (ADD) ed ottenere il valore caratteristico (xm) in essa contenuto.
9. Circuito di calcolo (10) secondo la rivendicazione 8, caratterizzato dal fatto che detto generatore (2) di indirizzo tramite algoritmo comprende anch’esso un terminale di clock (CLK2) ricevente detto segnale di clock (CLK), un terminale di reset (RST2) ricevente detto segnale di reset (RST), ed un terminale di controllo (C2) nonché un terminale di uscita (P2) collegato alla tabella (3) ed atto a fornire detto segnale di indirizzo (ADD). 10. Circuito di calcolo (10) secondo la rivendicazione 9, caratterizzato dal fatto che detto comparatore (4) presenta: - un primo ingresso (A) ricevente il valore della variabile fuzzy d'ingresso (xing) ; un secondo ingresso (B) ricevente detto valore caratteristico (xm) letto nella tabella (3) in corrispondenza del segnale di indirizzo (ADD) fornito dal generatore (2) di indirizzo; - un primo terminale di uscita (C) atto a fornire un segnale di controllo (CTRL) e collegato, tramite un primo invertitore logico (NOTI), a detto terminale di controllo (C2) del generatore (2) di indirizzo tramite algoritmo; nonché un secondo terminale di uscita (D) atto a fornire un segnale di blocco (BL). 11. Circuito di calcolo (10) secondo la rivendicazione 10, caratterizzato dal fatto che di comprende inoltre una porta logica (5) ricevente in ingresso, tramite un secondo invertitore logico (NOT2), detto segnale di blocco (BL) nonché detto segnale di clock (CLK) ed avente un terminale di uscita collegato al terminale di clock (CLK1) di detto generatore (1) di sequenze. 12. Circuito di calcolo (10) secondo la rivendicazione 8, caratterizzato dal fatto detto comparatore (4) funziona secondo la seguente logica: se A<B ==> C=1 altrimenti ==> C=0 se A=B D=1 altrimenti ==> D=0 13. Circuito di calcolo (10) secondo la rivendicazione 8, caratterizzato dal fatto che detto generatore (1) di sequenze comprende una pluralità di flip-flop (FF1,...FFi), in cascata fra loro e alimentati da una tensione di alimentazione comune (Vdd) che ricevono in ingresso detti segnali di clock (CLK) e di reset (RST), fornendo in uscita detta sequenza binaria (N) di bit del tipo: N=100...0, 110.. .0, 111...0,..., 111...1 14. Circuito di calcolo (10) secondo la rivendicazione 8, caratterizzato dei! fatto che detto generatore (2) di indirizzo comprende un selezionatore (6), ricevente detta sequenza binaria (N) ed atto a generare un segnale interno di posizione (S), comprendente una sequenza di 0 ed un solo 1, nella posizione da leggere appunto, nonché un azzeratore comandato (7), ricevente detto segnale interno di posizione (S), nonché detto segnale di controllo (CTRL), detto azzeratore comandato (7), a seconda del valore di detto segnale di controllo (CTR)L, lasciando un valore 1 od azzera l'uscita di un flip-flop (FFn) selezionato tramite il selezionatore (6). 15. Circuito di calcolo (10) secondo la rivendicazione 14, caratterizzato dal fatto che detto generatore (2) di indirizzo opera secondo il seguente algoritmo: posto ADD un numero binario di i bit con ADD(i)=MSB e ADD(0)=LSB ed essendo S un segnale interno di posizione al generatore 2 di indirizzo stesso se N=100...00 ==> S=i altrimenti se N=1 10...00 S=i-1 altrimenti se N=1 11. ..00 ==> S=i-2 altrimenti se N=1 1 1...
10 S=1 altrimenti S=0 inoltre: se C2=1 ==> ADD(S)=0 altrimenti ==> ADD(S)=1 16. Circuito di calcolo (10) secondo la rivendicazione 14, caratterizzato dal fatto che detto selezionatore (6) comprende una pluralità di porte logiche (PL1,...PLi) che ricevono in ingresso detta sequenza binaria (N) e che forniscono in uscita detto segnale interno di posizione (S). 17. Circuito di calcolo (10) secondo la rivendicazione 10, caratterizzato dal fatto che detto azzeratore comandato (7) comprende una pluralità di flip-flop (FF71,...,FF7i), aventi un primo terminale di ingresso collegato ad una pluralità di multiplexer (MX1,...,MXi), un secondo terminale di ingresso ricevente detto segnale di clock (CLK), un primo terminale di uscita collegato ad un terminale di ingresso di detti multiplexer (MX1,...,MXi) ed un secondo terminale di uscita collegato ad un pluralità di porte logiche (PL71,...,PL7i), nonché un terminale di controllo ricevente detto segnale di reset (RST), detti multiplexer (MX1,...,MXi) presentando un ulteriore terminale di ingresso ricevente un segnale (C), corrispondente al valore negato di detto segnale di controllo (CTRL) presente sul primo terminale di uscita (C) di detto comparatore (4) ed un terminale di controllo ricevente detto segnale interno di posizione (S) generato da detto selezionatore (6) e dette porte logiche (PL71,...,PL7i) ricevendo su di un ulteriore terminale di ingresso detta sequenza binaria (N) e fornendo su un terminale di uscita detto segnale di indirizzo (ADD).