IT202000009592A1 - Architettura di rete di comunicazione per treni - Google Patents
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Description
DESCRIZIONE
del brevetto per invenzione industriale dal titolo:
?ARCHITETTURA DI RETE DI COMUNICAZIONE PER TRENI?
Campo della tecnica
La presente invenzione si riferisce ad una architettura di rete di comunicazione per treni.
Sfondo della invenzione
Come ? noto, i diversi sistemi e sottosistemi presenti su un treno sono interconnessi tra di loro attraverso una rete di comunicazione del treno (TCN Train Communication Network) che permette lo scambio dati tra tali dispositivi.
Ogni funzione del treno associata a tali dispositivi deve essere contraddistinta da un livello di sicurezza (SIL Safety Integrity Level) che pu? variare da 0 (nel caso in cui la funzione associata sia considerata avere nessun impatto sulla sicurezza) a 4 (che ? il livello massimo di impatto sulla sicurezza).
Il Safety Integrity Level (SIL) viene anche definito come il livello di riduzione del rischio garantito da una Safety Instrumented Function (SIF) nell'ambito della Gestione della Sicurezza Funzionale nell'industria di processo. I requisiti associati a un determinato SIL possono cambiare a seconda dello standard di riferimento. In base agli standard IEC 61508 e IEC 61511 della Commissione elettrotecnica internazionale (IEC) vengono definiti 4 livelli possibili di SIL, da SIL1 (il meno affidabile) a SIL4 (il pi? affidabile), che vengono determinati con un'analisi di tipo qualitativo o quantitativo.
Le funzioni associate al livello SIL 0 richiedono un processo di sviluppo, validazione e certificazione ordinario mentre le funzioni contraddistinte dai livelli SIL 1-4 richiedono processi via via pi? onerosi.
Una buona parte dei costi di progettazione dell?architettura di una rete di comunicazione risiede nella validazione e nella certificazione delle funzioni di sicurezza.
Ad esempio il brevetto europeo EP-3.388.904 descrive una architettura di rete di comunicazione per treni in cui viene utilizzato un primo processore (CPU I) che processa solamente i dati associati ad un livello di sicurezza maggiore di zero, ed un secondo processore (CPU II) che processa solamente dati associati ad un livello di sicurezza pari a zero. In questo modo le funzioni sicure e non sicure vengono mantenute separate. Il primo ed il secondo processore comunicano da un lato, attraverso una interfaccia che realizza canali separati, con dispositivi Host. Il primo ed il secondo processore inoltre comunicano, da un secondo lato, con porte connesse con rispettive linee di comunicazione Ethernet sulle quali sono trasmessi separatamente i dati con livello di sicurezza ed i dati privi di livello di sicurezza.
Scopo della presente invenzione ? quello di fornire una architettura di rete di comunicazione per treni in cui le operazioni di validazione e certificazione delle funzioni di sicurezza abbiano un impatto minore dal punto di vista temporale e di costi, utilizzando una architettura diversa e pi? semplice di quella di cui al brevetto richiamato.
Riassunto dell?invenzione.
Lo scopo sopra detto ? raggiunto dalla presente invenzione in quanto questa ? relative ad una architettura di rete di comunicazione per treni del tipo descritto nella rivendicazione 1.
Breve descrizione dei disegni.
Per una migliore comprensione della presente invenzione verr? fornito un esempio di realizzazione illustrato nei disegni allegati che ne rappresentano una forma preferita di attuazione limitativa in cui:
La figura 1 illustra in modo schematico di rete di comunicazione per treni realizzata secondo i dettami della presente invenzione;
La figura 2 illustra in modo schematico una seconda forma di realizzazione di rete di comunicazione per treni realizzata secondo i dettami della presente invenzione; e La figura 3 illustra in modo schematico una terza forma di realizzazione di rete di comunicazione per treni realizzata secondo i dettami della presente invenzione.
La figura 4 illustra in modo schematico una quarta forma di realizzazione di rete di comunicazione per treni realizzata secondo i dettami della presente invenzione.
Descrizione dettagliata dell?esempio di attuazione dell?invenzione.
Il numero 1 indica, una architettura di rete di comunicazione per treni realizzata secondo la presente invenzione.
L?architettura comprende almeno una unit? di elaborazione centrale 3 (Main Board) disposta in una carrozza del treno ed interconnessa attraverso una rete di comunicazione 5 (di tipo noto) del treno con una pluralit? di unit? di elaborazioni periferiche 6 (I/O Collector Board). La rete di comunicazione 5 si estende lungo le carrozze (normalmente da due a dodici) che formano un convoglio ferroviario (non illustrato). Preferibilmente ma non esclusivamente ciascuna unit? di elaborazione periferica 6 ? disposta su una rispettiva carrozza.
La unit? di elaborazione centrale 3 ? realizzata da una singola scheda 7 (Board) che comprende:
un processore principale 10 (Main processor) atto a processare dati associati ad un livello di sicurezza zero, SIL 0;
un coprocessore 12 (Safe Fuction Coprocessor) atto a processare solamente dati associati ad un livello di sicurezza SIL 1 o anche SIL 2;
un bus interno 14 realizzato sulla scheda 7 e configurato per consentire una comunicazione dati bidirezionale tra il processore 10 ed il coprocessore 12; una interfaccia 16 atta ad consentire il collegamento tra il processore principale 10 e la rete esterna di comunicazione 5 del treno; la rete di comunicazione 5 esterna di tipo noto (ad esempio MVB, WTB, Ethernet) ? atta a trasmettere dati associati ad un livello di sicurezza SIL 0 e pu? essere anche utilizzata anche per trasmettere pacchetti di dati codificati con livello di sicurezza SIL 1 o SIL 2, attraverso la nota tecnica del ?black channel? che consiste nell?utilizzare un canale di comunicazione Standard anche per trasmettere tali dati SIL 1 o SIL 2, applicandovi nei coprocessori (12) le funzioni per l?implementazione di un protocollo di sicurezza, nelle schede (7) delle unit? (3,6) ai capi del ?black channel? stesso.
Il coprocessore 12 ? atto ad essere programmato in modo riconfigurabile con un software 18 che consente la validazione e la codifica di dati provenienti dal processore principale 10 secondo un protocollo sicuro di tipo noto.
Il coprocessore 12 ? inoltre configurato per trasferire i dati validati e codificati verso il processore principale 10 per la successiva trasmissione sulla rete esterna 5 di comunicazione.
La architettura 1 sopra evidenziata consente una segregazione tra i dati associati ad un livello di sicurezza SIL1-SIL2 ed i dati con livello di sicurezza minimo (livello SIL0).
In questo modo le operazioni di validazione e certificazione delle funzioni di sicurezza SIL 1- SIL 2 coinvolgono solamente il coprocessore 12. Le funzioni del processore principale 10 possono pertanto essere sviluppate con le regole relative alle funzioni richieste con livello di sicurezza SIL 0. Il software che viene installato sul processore 10 deve rispettare criteri meno stringenti rispetto al software 18 che viene installato sul coprocessore 12. Lo stesso vale per i suoi aggiornamenti. Viene cos? realizzata una soluzione ibrida in cui il costo di sviluppo e di manutenzione correttiva ed evolutiva della scheda 7 ? ridotto rispetto ad altre applicazioni note in cui tutti i componenti della scheda devono rispettare il criterio di sicurezza pari al massimo tra quelli presenti nelle funzioni.
Nell?esempio illustrato in figura 1 le unit? di elaborazione periferica 6 presentano struttura analoga a quella della unit? di elaborazione centrale 3 e comprendono su una singola scheda 7:
un processore principale 10-p (Main processor) atto a processare dati associati ad un livello di sicurezza zero;
un coprocessore 12-p (Safe Fuction Coprocessor) atto a processare solamente dati associati ad un livello di sicurezza SIL 1 o anche SIL 2;
un bus interno 14-p realizzato sulla scheda 7 e configurato per consentire una comunicazione dati bidirezionale tra il processore 10-p ed il coprocessore 12-p;
una interfaccia 16-p atta ad consentire il collegamento tra il processore principale 10-p ed il processore 10 attraverso la rete esterna di comunicazione 5 del treno.
Il processore 10 della unit? di comunicazione centrale 3 ? configurato in modo tale che:
qualora il processore 10 riceva dati associati ad un livello di sicurezza 1 o anche 2, codificati all?interno di un protocollo definito sicuro (SIL 1, SIL 2), tali dati sono trasmessi al coprocessore 12 senza elaborazione dei dati stessi; in questo modo, i dati sono solamente traferiti dal processore 10 al coprocessore 12 che provveder? alla verifica della validit? dei dati ricevuti, alla elaborazione delle funzioni di sicurezza, al confezionamento dei dati all?interno di un protocollo sicuro e alla trasmissione verso la rete di comunicazione del treno 5 attraverso il processore 10 (black channel); nel caso di funzioni elaborate dal processore 10 che contengano comandi che impattano le funzioni di sicurezza, il processore 10 trasferisce i dati di comando al coprocessore 12 che provvede alla loro validazione, in regime di sicurezza, al confezionamento dei dati all?interno di un protocollo sicuro e alla trasmissione verso la rete di comunicazione del treno 5 attraverso il processore 10 (black channel)
Qualora il processore 10 elabora comandi che impattano solo sulle funzioni con livello di sicurezza SIL 0, tali dati sono validati e processati direttamente dal processore 10 prima della trasmissione verso la rete di comunicazione 5, senza necessit? di implementazione di un protocollo sicuro.
Il coprocessore 12 ? atto ad essere programmato in modo riconfigurabile con il software 18 che consente la validazione e la codifica di dati provenienti dal processore 10 secondo un protocollo sicuro. Inoltre il coprocessore 12 ? configurato per trasferire i dati validati e codificati verso il processore 10 per la successiva trasmissione sulla rete 5 di comunicazione del treno.
Come si pu? vedere nell?esempio di figura 1 i coprocessori 12-p delle unit? periferiche 6 sono provvisti di una interfaccia 20 per il collegamento attraverso un bus locale 22 avente struttura semplificata (in particolare un BUS ? CAN) con una pluralit? di unit? di INPUT/OUTPUT 24 per lo scambio dati bidirezionale tra le unit? di INPUT/OUTPUT 24 ed il coprocessore 12-p.
Preferibilmente ma non esclusivamente le unit? di INPUT/OUTPUT 24 sono provviste di sensori atti a rilevare grandezze e parametri rilevati su una rispettiva carrozza e sono provviste di una interfaccia atta a trasformare il segnale (digitale/analogico) del sensore in un formato atto ad essere trasmesso sul bus locale 22.
Inoltre, preferibilmente ma non esclusivamente le unit? di INPUT/OUTPUT 24 sono provviste di attuatori atti a comandare grandezze e parametri elettrici su una rispettiva carrozza e sono provviste di una interfaccia atta a trasformare l?informazione trasmessa nel bus locale 22 nel segnale (digitale/analogico) dell?attuatore.
Secondo la variante prevista nella figura 2 le unit? di elaborazione periferiche 6 presentano la stessa struttura delle unit? di elaborazione periferiche della figura 1.
In questo caso, il processore principale 10-p ? provvisto di una seconda interfaccia 26 per il collegamento al bus locale 22 che in questo modo collega direttamente le unit? di INPUT/OUTPUT 24 con il processore principale 10-p.
Il processore principale 10-p ? configurato per ricevere dalle unit? di INPUT/OUTPUT 24 attraverso il bus locale 22 dati col livello di sicurezza SIL0 e SIL1, SIL2. I dati aventi livello di sicurezza SIL1, SIL 2 sono trasmessi dal processore 10-p al coprocessore 12-p senza elaborazione dei dati stessi; in questo modo, i dati sono solamente traferiti dal processore 10-p al coprocessore 12-p che provveder? alla verifica della validit? dei dati ricevuti, alla loro validazione, al confezionamento dei dati all?interno di un protocollo sicuro e alla trasmissione verso la rete di comunicazione del treno 5 attraverso il processore 10-p.
Con riferimento alla figura 3, l?unit? di elaborazione periferica 6 comprende su una singola scheda 7:
un processore principale 10-p (Main processor) atto a processare dati associati ad un livello di sicurezza zero, SIL0;
un coprocessore 12-p (Safe Fuction Coprocessor) atto a processare solamente dati associati ad un livello di sicurezza SIL 1 o SIL 2;
un primo bus interno 14-p realizzato sulla scheda 7 e configurato per consentire una comunicazione dati bidirezionale tra il processore principale 10-p ed il coprocessore 12-p;
una prima interfaccia 16-p atta ad consentire il collegamento tra il processore principale 10-p e la rete esterna di comunicazione 5 del treno;
una seconda interfaccia 27 atta ad consentire il collegamento tra il processore principale 10-p ed un secondo bus interno 28 comunicante con un bus locale 22 interconnesso con una pluralit? di unit? di INPUT/OUTPUT 24.
Il coprocessore 12-p ? provvisto di una terza interfaccia 29 comunicante con il bus locale 22 per lo scambio dati bidirezionale tra le unit? di INPUT/OUTPUT 24 ed il coprocessore 12-p attraverso il bus locale 22.
Il coprocessore 12-p ? atto a processare i dati presenti sul bus locale 22 ed associati ad un livello di sicurezza SIL 1 o SIL 2, codificati all?interno di un protocollo definito sicuro (SIL 1, SIL 2), tali dati, dopo la loro elaborazione, sono traferiti attraverso il processore 10-p alla rete di comunicazione del treno 5.
Il processore 10-p ? atto a processare i dati presenti sul bus locale 22 associati ad un livello di sicurezza 0 (SIL 0); tali dati, dopo la loro elaborazione, sono traferiti direttamente alla rete di comunicazione del treno 5.
Con riferimento alla forma di realizzazione di figura 4, l?unit? di elaborazione periferica 6 comprende su una singola scheda 7:
un unico processore principale 10-p (Main processor) atto a processare dati associati ad un livello di sicurezza zero, SIL0;
una prima interfaccia 16-p atta ad consentire il collegamento tra il processore principale 10-p ed la rete esterna di comunicazione 5 del treno;
una ulteriore interfaccia 30 atta ad consentire il collegamento tra il processore principale 10-p ed un bus locale 22 interconnesso con una pluralit? di unit? di INPUT/OUTPUT 24.
Il processore 10-p ? configurato in modo tale che qualora riceva dati associati ad un livello di sicurezza SIL 1, SIL 2 provenienti dal bus locale 22 tali dati sono traferiti dal processore 10-p verso la rete di comunicazione del treno 5 e quindi verso l?unit? di elaborazione centrale 3.
Claims (12)
1.- Architettura (1) di comunicazione di un treno in cui almeno una unit? di elaborazione centrale (3, Main Board) disposta in una carrozza del treno ? interconnessa attraverso una rete di comunicazione (5) del treno con una pluralit? di unit? di elaborazioni periferiche (6, I/O Collector Board); la rete di comunicazione (5) del treno si estende lungo le carrozze che formano un convoglio ferroviario; la rete di comunicazione (5) del treno essendo atta a trasmettere sia dati associati ad un livello di sicurezza SIL 1 e SIL 2 che dati con livello di sicurezza SIL 0;
caratterizzato dal fatto che l?unit? di elaborazione centrale (3) ? provvista di una singola scheda (7) che comprende:
un processore (10) atto a processare dati associati ad un livello di sicurezza SIL0;
un coprocessore (12) atto a processare solamente dati associati ad un livello di sicurezza SIL1-SIL2;
un bus interno (14) realizzato sulla scheda (7) e configurato per consentire una comunicazione dati bidirezionale tra il processore (10) ed il coprocessore (12);
mezzi di interfaccia (16) atti a consentire il collegamento tra il detto processore (10) e la rete di comunicazione (5) del treno;
il detto coprocessore (12) essendo atto ad essere programmato in modo riconfigurabile con un software (18) che consente la validazione e la codifica di dati provenienti dal processore (10) secondo un protocollo sicuro;
il detto coprocessore (12) essendo inoltre configurato per trasferire i dati validati e codificati verso il processore (10) per la successiva trasmissione sulla rete (5) di comunicazione (5) del treno.
2.- Architettura (1) di rete di comunicazione secondo la rivendicazione 1 in cui il processore (10) ? configurato in modo tale che:
qualora il processore (10) riceva dati associati ad un livello di sicurezza SIL 1, SIL 2, codificati all?interno di un protocollo definito sicuro, tali dati sono trasmessi al coprocessore (12) senza elaborazione dei dati stessi; i dati sono solamente traferiti dal processore (10) al coprocessore (12) che provveder? alla verifica della validit? dei dati ricevuti, alla loro validazione, al confezionamento dei dati all?interno di un protocollo sicuro e alla trasmissione verso la rete di comunicazione del treno (5) attraverso il processore (10); nel caso di funzioni elaborate dal processore (10) che contengano comandi che impattano le funzioni di sicurezza, il processore (10) trasferisce i dati di comando al processore (12) che provvede alla loro validazione, in regime di sicurezza, al confezionamento dei dati all?interno di un protocollo sicuro e alla trasmissione verso la rete di comunicazione del treno (5) attraverso il processore (10, black channel); e
qualora il processore (10) elabori comandi che impattano solo sulle funzioni con livello di sicurezza SIL 0, tali dati sono direttamente inviati verso la rete di comunicazione del treno (5), senza necessit? di validazione da parte del coprocessore (12) o di implementazione di un protocollo sicuro.
3.- Architettura secondo la rivendicazione 1 o 2, in cui l?unit? di elaborazione periferica (6) presenta struttura analoga a quella della unit? di elaborazione centrale (3) e comprende su una singola scheda (7):
un processore principale (10-p, Main processor) atto a processare dati associati ad un livello di sicurezza zero, SIL0;
un coprocessore (12-p, Safe Fuction Coprocessor) atto a processare solamente dati associati ad un livello di sicurezza SIL 1 o SIL 2;
un bus interno (14-p) realizzato sulla scheda (7) e configurato per consentire una comunicazione dati bidirezionale tra il processore principale (10-p) ed il coprocessore (12-p);
una interfaccia (16-p) atta ad consentire il collegamento tra il processore principale (10-p) e la rete esterna di comunicazione (5) del treno.
4.- Architettura (1) secondo la rivendicazione 3, in cui il coprocessore (12-p) della unit? periferica (6) ? provvisto di una interfaccia (20) per il collegamento con un bus locale (22) comunicante con una pluralit? di unit? di INPUT/OUTPUT (24) per lo scambio dati bidirezionale tra le unit? di INPUT/OUTPUT (24) ed il coprocessore (12-p).
5.- Architettura secondo la rivendicazione 4, in cui le unit? di INPUT/OUTPUT (24) sono provviste di sensori atti a rilevare grandezze e parametri rilevati su una rispettiva carrozza e sono provviste di una interfaccia atta a trasformare il segnale (digitale/analogico) del sensore in un formato atto ad essere trasmesso sul bus locale (22).
6.- Architettura secondo la rivendicazione 4 o 5, in cui le unit? di INPUT/OUTPUT (24) sono provviste di attuatori atti a comandare grandezze e parametri elettrici su una rispettiva carrozza e sono provviste di una interfaccia atta a trasformare l?informazione trasmessa nel bus locale (22) nel segnale (digitale/analogico) dell?attuatore.
7.- Architettura secondo la rivendicazione 1 o 2, in cui l?unit? di elaborazione periferica (6) presenta struttura analoga a quella della unit? di elaborazione centrale (3) e comprende su una singola scheda (7):
un processore principale (10-p, Main processor) atto a processare dati associati ad un livello di sicurezza zero, SIL0;
un coprocessore (12-p, Safe Fuction Coprocessor) atto a processare solamente dati associati ad un livello di sicurezza SIL 1 o SIL 2;
un bus interno (14-p) realizzato sulla scheda (7) e configurato per consentire una comunicazione dati bidirezionale tra il processore principale (10-p) ed il coprocessore (12-p);
una prima interfaccia (16-p) atta ad consentire il collegamento tra il processore principale (10-p) e la rete esterna di comunicazione (5) del treno;
una seconda interfaccia (26) atta ad consentire il collegamento tra il processore principale (10-p) ed una pluralit? di unit? di INPUT/OUTPUT (24) per lo scambio dati bidirezionale.
8.- Architettura secondo la rivendicazione 7, in cui il processore principale (10-p) della unit? di elaborazione periferica (6) ? configurato per ricevere dalle unit? di INPUT/OUTPUT (24) attraverso il bus locale (22) dati con livello di sicurezza SIL0 e SIL1,SIL2; i dati aventi livello di sicurezza SIL1, SIL 2 sono trasmessi dal processore (10-p) al coprocessore (12-p)senza elaborazione dei dati stessi; tali dati sono solamente traferiti dal processore (10-p) al coprocessore (12-p) che provvede alla verifica della validit? dei dati ricevuti, alla elaborazione delle funzioni di sicurezza, al confezionamento dei dati all?interno di un protocollo sicuro e alla trasmissione verso la rete di comunicazione del treno (5) attraverso il processore (10-p).
9.- Architettura secondo la rivendicazione 1 o 2, in cui l?unit? di elaborazione periferica (6) comprende su una singola scheda (7):
un processore principale (10-p, Main processor) atto a processare dati associati ad un livello di sicurezza zero, SIL 0;
un coprocessore (12-p, Safe Fuction Coprocessor) atto a processare solamente dati associati ad un livello di sicurezza SIL 1 o SIL 2;
un primo bus interno (14-p) realizzato sulla scheda (7) e configurato per consentire una comunicazione dati bidirezionale tra il processore principale (10-p) ed il coprocessore (12-p);
una prima interfaccia (16-p) atta ad consentire il collegamento tra il processore principale (10-p) e la rete esterna di comunicazione (5) del treno;
una seconda interfaccia (27) atta ad consentire il collegamento tra il processore principale (10-p) ed un secondo bus interno (28) comunicante con un bus locale (22) interconnesso con una pluralit? di unit? di INPUT/OUTPUT (24);
il coprocessore (12-p) essendo provvisto di una terza interfaccia (29) comunicante con il bus locale (22) per lo scambio dati bidirezionale tra le unit? di INPUT/OUTPUT (24) ed il coprocessore (12-p) attraverso il bus locale (22).
10.- Architettura secondo la rivendicazione 9, in cui il coprocessore (12-p) ? atto a processare i dati presenti sul bus locale (22) ed associati ad un livello di sicurezza, codificati all?interno di un protocollo definito sicuro (SIL 1, SIL 2), tali dati, dopo la loro elaborazione, sono traferiti attraverso il processore (10-p) alla rete di comunicazione del treno 5;
il processore (10-p) ? atto a processare i dati presenti sul bus locale (22) associati ad un livello di sicurezza SIL 0; tali dati, dopo la loro elaborazione, sono traferiti direttamente alla rete di comunicazione del treno (5).
11.- Architettura secondo la rivendicazione 1 o 2, in cui l?unit? di elaborazione periferica (6) comprende su una singola scheda (7):
un unico processore principale (10-p, Main processor) atto a processare dati associati ad un livello di sicurezza zero, SIL 0;
una prima interfaccia (16-p) atta a consentire il collegamento tra il processore principale (10-p) e la rete esterna di comunicazione (5) del treno;
una ulteriore interfaccia (30) atta a consentire il collegamento tra il processore principale (10-p) ed un bus locale (22) interconnesso con una pluralit? di unit? di INPUT/OUTPUT (24).
12.- Architettura (1) di rete di comunicazione secondo la rivendicazione 11, in cui il processore (10-p) ? configurato in modo tale che:
qualora il processore (10-p) riceva dati associati ad un livello di sicurezza SIL 1, SIL 2 provenienti dal detto bus locale (22) tali dati sono traferiti, senza elaborazione, dal processore (10-p) verso la rete di comunicazione del treno (5).
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Citations (3)
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