HUP0001862A2 - Eljárás és rendszer olvasás típusú műveletekhez multiprocesszoros számítógépes rendszereknél - Google Patents
Eljárás és rendszer olvasás típusú műveletekhez multiprocesszoros számítógépes rendszereknélInfo
- Publication number
- HUP0001862A2 HUP0001862A2 HU0001862A HUP0001862A HUP0001862A2 HU P0001862 A2 HUP0001862 A2 HU P0001862A2 HU 0001862 A HU0001862 A HU 0001862A HU P0001862 A HUP0001862 A HU P0001862A HU P0001862 A2 HUP0001862 A2 HU P0001862A2
- Authority
- HU
- Hungary
- Prior art keywords
- value
- storage
- memory element
- unit
- read
- Prior art date
Links
- 238000000034 method Methods 0.000 title abstract 3
- 238000003860 storage Methods 0.000 abstract 8
- 239000000872 buffer Substances 0.000 abstract 3
- 230000004044 response Effects 0.000 abstract 2
- 230000014759 maintenance of location Effects 0.000 abstract 1
- 230000001960 triggered effect Effects 0.000 abstract 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0806—Multiuser, multiprocessor or multiprocessing cache systems
- G06F12/0815—Cache consistency protocols
- G06F12/0831—Cache consistency protocols using a bus scheme, e.g. with bus monitoring or watching means
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
- Multi Processors (AREA)
Abstract
A találmány részint eljárás műltiprőcesszőrős számítógéprendszerbenegy kérést feldőlgőzó egység által kibőcsátőtt, egy kiőlvasó típűsúművelettel kapcsőlatős memóriakéslekedés javítására, ahől aszámítógéprendszer több feldőlgőzó egységből áll, amelyekmindegyikének egy kapcsőlt tárőlója van. Az eljárás a következőlépésekből áll: - egy értéket betöltenek egy memóriaelemnek legalábbaz első és másődik címén levő, illetve több tárőlóba, - az első ésmásődik tárőlót megjelölik, illetve azőnősítják a tárőlók közül azt,amelyik a legűtóbb kiőlvasőtt érték módősítatlan másőlatáttartalmazza, - kibőcsátanak egy értesítést, egy kérést feldőlgőzóegységből jelezve, hőgy az a memóriaelem címéből ki kívánja őlvasni azértéket, - és közvetítenek egy választ az első és másődik tárőló,illetve a több tárőló egyikéből jelezve, hőgy a megadőtt tárőlószőlgáltatni tűdja az értéket. A találmány másrészt ehhezkapcsőlódó számítógéprendszer amelyben van: - egy memóriaelem, - amemóriaelemhez kapcsőlt összeköttetés, - több, az összeköttetéshezkapcsőlt feldőlgőzó egység, ahől mindegyik feldőlgőzó egységnek vanegy tárőlója a memóriaegységből származó értékek tárőlására, a tárőlókközül az egyik megadőttnak eszköze van annak jelzésére, hőgy amegadőtt tárőló az adőtt memóriaelemből letöltött megősztőttmódősítatlan értéket, illetve legűtóbb kiőlvasőtt módősítatlan értékettartalmaz, ez az érték szintén megősztőtt módősítatlan értékként van atárőlók közül legalább egy másikba; és van - egy elem az adőtttárőlóból származó válasz tővábbítására, amely jelzi, hőgy az adőtttárőló szőlgáltatni tűdja az adőtt memóriaelemből betöltött értéket azérték kiőlvasását kérő feldőlgőzó egység számára. ŕ
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US08/839,479 US5946709A (en) | 1997-04-14 | 1997-04-14 | Shared intervention protocol for SMP bus using caches, snooping, tags and prioritizing |
PCT/GB1998/001002 WO1998047071A1 (en) | 1997-04-14 | 1998-04-03 | Read operations in multiprocessor computer system |
Publications (2)
Publication Number | Publication Date |
---|---|
HUP0001862A2 true HUP0001862A2 (hu) | 2000-09-28 |
HUP0001862A3 HUP0001862A3 (en) | 2001-09-28 |
Family
ID=25279832
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
HU0001862A HUP0001862A3 (en) | 1997-04-14 | 1998-04-03 | Method and system for read operations in multiprocessor computer system |
Country Status (5)
Country | Link |
---|---|
US (1) | US5946709A (hu) |
JP (1) | JPH10289156A (hu) |
KR (1) | KR100293136B1 (hu) |
HU (1) | HUP0001862A3 (hu) |
TW (1) | TW475117B (hu) |
Families Citing this family (33)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3288261B2 (ja) * | 1997-06-19 | 2002-06-04 | 甲府日本電気株式会社 | キャッシュシステム |
US6418537B1 (en) | 1997-12-07 | 2002-07-09 | Conexant Systems, Inc. | Accurate timing calibration for each of multiple high-speed clocked receivers using a single DLL |
US6633945B1 (en) | 1997-12-07 | 2003-10-14 | Conexant Systems, Inc. | Fully connected cache coherent multiprocessing systems |
US6516442B1 (en) | 1997-12-07 | 2003-02-04 | Conexant Systems, Inc. | Channel interface and protocols for cache coherency in a scalable symmetric multiprocessor system |
US6292705B1 (en) | 1998-09-29 | 2001-09-18 | Conexant Systems, Inc. | Method and apparatus for address transfers, system serialization, and centralized cache and transaction control, in a symetric multiprocessor system |
US6065077A (en) * | 1997-12-07 | 2000-05-16 | Hotrail, Inc. | Apparatus and method for a cache coherent shared memory multiprocessing system |
US6128706A (en) * | 1998-02-03 | 2000-10-03 | Institute For The Development Of Emerging Architectures, L.L.C. | Apparatus and method for a load bias--load with intent to semaphore |
US6145059A (en) * | 1998-02-17 | 2000-11-07 | International Business Machines Corporation | Cache coherency protocols with posted operations and tagged coherency states |
US6347361B1 (en) * | 1998-02-17 | 2002-02-12 | International Business Machines Corporation | Cache coherency protocols with posted operations |
US6701416B1 (en) * | 1998-02-17 | 2004-03-02 | International Business Machines Corporation | Cache coherency protocol with tagged intervention of modified values |
US6141733A (en) * | 1998-02-17 | 2000-10-31 | International Business Machines Corporation | Cache coherency protocol with independent implementation of optimized cache operations |
US6446166B1 (en) | 1999-06-25 | 2002-09-03 | International Business Machines Corporation | Method for upper level cache victim selection management by a lower level cache |
US6405285B1 (en) | 1999-06-25 | 2002-06-11 | International Business Machines Corporation | Layered local cache mechanism with split register load bus and cache load bus |
US6418513B1 (en) | 1999-06-25 | 2002-07-09 | International Business Machines Corporation | Queue-less and state-less layered local data cache mechanism |
US6385694B1 (en) | 1999-06-25 | 2002-05-07 | International Business Machines Corporation | High performance load instruction management via system bus with explicit register load and/or cache reload protocols |
US6463507B1 (en) * | 1999-06-25 | 2002-10-08 | International Business Machines Corporation | Layered local cache with lower level cache updating upper and lower level cache directories |
US6397300B1 (en) | 1999-06-25 | 2002-05-28 | International Business Machines Corporation | High performance store instruction management via imprecise local cache update mechanism |
US6434667B1 (en) | 1999-06-25 | 2002-08-13 | International Business Machines Corporation | Layered local cache with imprecise reload mechanism |
US6469988B1 (en) | 1999-07-08 | 2002-10-22 | Conexant Systems, Inc. | Low-level circuit implementation of signal flow graphs for real-time signal processing of high-speed digital signals |
US6338124B1 (en) | 1999-08-04 | 2002-01-08 | International Business Machines Corporation | Multiprocessor system bus with system controller explicitly updating snooper LRU information |
US6321305B1 (en) | 1999-08-04 | 2001-11-20 | International Business Machines Corporation | Multiprocessor system bus with combined snoop responses explicitly cancelling master allocation of read data |
US6353875B1 (en) | 1999-08-04 | 2002-03-05 | International Business Machines Corporation | Upgrading of snooper cache state mechanism for system bus with read/castout (RCO) address transactions |
US6324617B1 (en) | 1999-08-04 | 2001-11-27 | International Business Machines Corporation | Method and system for communicating tags of data access target and castout victim in a single data transfer |
US6349367B1 (en) | 1999-08-04 | 2002-02-19 | International Business Machines Corporation | Method and system for communication in which a castout operation is cancelled in response to snoop responses |
US6343347B1 (en) | 1999-08-04 | 2002-01-29 | International Business Machines Corporation | Multiprocessor system bus with cache state and LRU snoop responses for read/castout (RCO) address transaction |
US6343344B1 (en) | 1999-08-04 | 2002-01-29 | International Business Machines Corporation | System bus directory snooping mechanism for read/castout (RCO) address transaction |
US6502171B1 (en) * | 1999-08-04 | 2002-12-31 | International Business Machines Corporation | Multiprocessor system bus with combined snoop responses explicitly informing snoopers to scarf data |
US6615375B1 (en) | 2000-02-03 | 2003-09-02 | International Business Machines Corporation | Method and apparatus for tolerating unrecoverable errors in a multi-processor data processing system |
US6922756B2 (en) * | 2002-12-19 | 2005-07-26 | Intel Corporation | Forward state for use in cache coherency in a multiprocessor system |
US6976132B2 (en) * | 2003-03-28 | 2005-12-13 | International Business Machines Corporation | Reducing latency of a snoop tenure |
US7089361B2 (en) * | 2003-08-07 | 2006-08-08 | International Business Machines Corporation | Dynamic allocation of shared cache directory for optimizing performance |
US7225300B1 (en) | 2004-09-15 | 2007-05-29 | Azul Systems, Inc | Duplicate snoop tags partitioned across multiple processor/cache chips in a multi-processor system |
EP1988464B1 (en) | 2006-02-24 | 2018-11-21 | Fujitsu Ltd. | Snoop control method and information processing device |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5210845A (en) * | 1990-11-28 | 1993-05-11 | Intel Corporation | Controller for two-way set associative cache |
JPH04353947A (ja) * | 1991-02-13 | 1992-12-08 | Hewlett Packard Co <Hp> | メモリページ特性タグ付けシステム |
US5319766A (en) * | 1992-04-24 | 1994-06-07 | Digital Equipment Corporation | Duplicate tag store for a processor having primary and backup cache memories in a multiprocessor computer system |
US5555382A (en) * | 1992-04-24 | 1996-09-10 | Digital Equipment Corporation | Intelligent snoopy bus arbiter |
US5553266A (en) * | 1992-04-24 | 1996-09-03 | Digital Equipment Corporation | Update vs. invalidate policy for a snoopy bus protocol |
KR100294105B1 (ko) * | 1992-04-29 | 2001-09-17 | 썬 마이크로시스템즈, 인코포레이티드 | 멀티 프로세서 컴퓨터 시스템의 일관성 카피-백 버퍼용 방법 및 장치 |
US5528764A (en) * | 1992-12-24 | 1996-06-18 | Ncr Corporation | Bus system with cache snooping signals having a turnaround time between agents driving the bus for keeping the bus from floating for an extended period |
US5559987A (en) * | 1994-06-30 | 1996-09-24 | Digital Equipment Corporation | Method and apparatus for updating a duplicate tag status in a snoop bus protocol based computer system |
US5659708A (en) * | 1994-10-03 | 1997-08-19 | International Business Machines Corp. | Cache coherency in a multiprocessing system |
JPH09101916A (ja) * | 1995-10-06 | 1997-04-15 | Fujitsu Ltd | マルチプロセス処理装置 |
US5765196A (en) * | 1996-02-27 | 1998-06-09 | Sun Microsystems, Inc. | System and method for servicing copyback requests in a multiprocessor system with a shared memory |
-
1997
- 1997-04-14 US US08/839,479 patent/US5946709A/en not_active Expired - Lifetime
- 1997-12-11 TW TW086118651A patent/TW475117B/zh not_active IP Right Cessation
-
1998
- 1998-02-03 KR KR1019980002964A patent/KR100293136B1/ko not_active IP Right Cessation
- 1998-03-26 JP JP10078721A patent/JPH10289156A/ja active Pending
- 1998-04-03 HU HU0001862A patent/HUP0001862A3/hu unknown
Also Published As
Publication number | Publication date |
---|---|
TW475117B (en) | 2002-02-01 |
JPH10289156A (ja) | 1998-10-27 |
HUP0001862A3 (en) | 2001-09-28 |
KR19980079663A (ko) | 1998-11-25 |
KR100293136B1 (ko) | 2001-06-15 |
US5946709A (en) | 1999-08-31 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
HUP0001862A2 (hu) | Eljárás és rendszer olvasás típusú műveletekhez multiprocesszoros számítógépes rendszereknél | |
US7454574B2 (en) | Pre-fetch control method | |
CN101088074B (zh) | 用于具有不同高速缓存位置长度的高速缓存中高速缓存一致性的系统和方法 | |
US6718441B2 (en) | Method to prefetch data from system memory using a bus interface unit | |
EP1031919A3 (en) | Method for prefetching structured data | |
KR910014818A (ko) | 데이타 처리 시스템 | |
CN1732446B (zh) | 用于对存储器写入的方法 | |
KR880011678A (ko) | 메모리 액세스 제어 장치 | |
AU625687B2 (en) | Data transfer operations between two asynchronous buses | |
JP2002117074A5 (hu) | ||
JP7358287B2 (ja) | 半導体記憶装置及びその制御方法 | |
US4646230A (en) | Data transfer control system | |
KR970003709B1 (ko) | 선택적 지연 버스트를 구비한 버스 마스터 | |
JP2008234059A (ja) | データ転送装置および情報処理システム | |
KR940024599A (ko) | 데이타 요구방법 및 데이타 처리 시스템 | |
KR830008235A (ko) | 2개의 마이크로프로세서를 갖는 통신 멀티플렉서 | |
US6643736B1 (en) | Scratch pad memories | |
JPH0887435A (ja) | ファイルサーバ装置 | |
US20090248919A1 (en) | Method for external fifo acceleration | |
JP2972214B2 (ja) | 情報処理装置 | |
JP2007213304A (ja) | キャッシュメモリシステム及びマルチプロセッサシステム | |
JP3068427B2 (ja) | メッセージ制御装置 | |
JPH0137018B2 (hu) | ||
KR880002081A (ko) | 메시지 전송 장치 | |
JP2793411B2 (ja) | 入出力処理装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
FD9A | Lapse of provisional protection due to non-payment of fees |