HU187028B - Respons evaluating unit for checking operation of digital mainly momolite integrated circuits - Google Patents
Respons evaluating unit for checking operation of digital mainly momolite integrated circuits Download PDFInfo
- Publication number
- HU187028B HU187028B HU112383A HU112383A HU187028B HU 187028 B HU187028 B HU 187028B HU 112383 A HU112383 A HU 112383A HU 112383 A HU112383 A HU 112383A HU 187028 B HU187028 B HU 187028B
- Authority
- HU
- Hungary
- Prior art keywords
- input
- output
- circuit
- gate circuit
- gate
- Prior art date
Links
Landscapes
- Tests Of Electronic Circuits (AREA)
Abstract
A találmány tárgya válaszkiértékelő egység digitális, főként monolit integrált áramkörök működésének ellenőrzéséhez, várt jelminták és választ jelminták összehasonlítása és értékelése megvalósításához. A találmány szerinti egység digitális áramköröket, ideértve a nyomtatott ármköri lapon elhelyezett, a hibrid és a monolit integrált áramköröket is, mérő és minősítő berendezések, automaták részeként alkalmazható. A találmány szerinti egységnek eltérés érzékelő digitális kompaiátora van, amely digitális komparátor egy bemenetével várt érték vonalra csatlakozik, egy bemenetpárjával pedgi egy-egy komparátor kimenő vonalra van kapcsolva, továbbá minősítő áramköre van, amely minősítő áramkör első bemenetével strobe vonalra, második bemenetével a digitális komparátor első kimenetére van kötve, hibajelképző áramköre van, amely hibajelképző áramkör első bemenetére a minősítő áramkör kimenete van kötve, továbbá maszk logikája és mintavétel engedélyző áramköre van, ahol a maszk logika első bemenetére harmadik tár van kapcsolva és kimenete a hibajelképző áramkör első vezérlő bemenetére van kötve, és ahol a mintavétel engedélyező áramkör kimenete a hibajelképző áramkör második bemenetére van kapcsolva, továbbá több késleltető vonala és a késleltető vonalak kimenetére kapcsolt első multiplexere van, ahol az első multiplexer vezérlőbemenetére első tár van kötve, és az első multiplexer kimenete a strobe vonalra csatlakozik. A megoldás lényege, hogy az első multiplexer kimenete és a strobe vonal közé legalább egy vezérlőbemenettel ellátott, első bemenetével az első multiplexer kimenetére, és kimenetével pedig a strobe vonalra kötött strobe formáló áramkör van iktatva, továbbá második multiplexere van, amelynek bemenetel sorrendtartással a késleltető vonalak kimeneteire vannak kötve és kimenete a strobe formáló áramkör második bemenetére van kapcsolva, mimellett a második multiplexer vezérlőbemenetére második tár van kötve. -1-The present invention relates to a response evaluation unit for controlling the operation of digital, mainly monolithic integrated circuits, for comparing and evaluating the expected signal patterns and response patterns. The unit according to the invention can be used as part of digital circuitry, including hybrid and monolithic integrated circuits on a printed circuit board, as part of measuring and qualification devices and automata. The unit according to the invention has a digital detector of deviation detector, which is connected to a value line expected with an input of a digital comparator, one of its input pairs is connected to a comparator output line, and there is a rating circuit which is the first input of the qualifying circuit to the strobe line, its second input is the digital comparator. is connected to the first output of the fault-generating circuit, the first input of the error-generating circuit is connected to the output of the rating circuit, and there is a mask logic and sampling enable circuit, where the third input of the mask logic is connected and the output is connected to the first control input of the error detection circuit and wherein the output of the sampling enable circuit is connected to the second input of the error detection circuit, and has a plurality of delay lines and a first multiplexer connected to the output of the delay lines, wherein the first multiplexer control input is connected to the first storage and the output of the first multiplexer is connected to the strobe line. The essence of the solution is that between the output of the first multiplexer and the strobe line with its first input having at least one control input, the output of the first multiplexer is output and the strobe forming circuit bound to the strobe line is output, and the second multiplexer having the input line ordering the delay lines. and the output is connected to the second input of the strobe forming circuit, with the second multiplexer control input being connected to a second terminal. -1-
Description
A találmány tárgya válaszkiértékelő egység digitális, foként monolit integrált áramkörök működésének ellenőrzéséhez, várt jelminták és válasz jelminták összehasonlítása és értékelése megvalósításához. A találmány szerinti egység digitális áramköröket, ideértve a nyomtatott áramköri lapon elhelyezett, a hibrid integrált és a monolit integrált áramköröket is mérő és minősítő berendezések főként automaták részeként alkalmazható.BACKGROUND OF THE INVENTION The present invention relates to a response evaluation unit for monitoring the operation of digital, mainly monolithic integrated circuits, for comparing and evaluating expected signal samples and response signal samples. The unit of the present invention can be used to measure and classify digital circuits, including printed circuit boards, hybrid integrated and monolithic integrated circuits, in particular as part of automation.
A találmány szerinti egységnek eltérés érzékelő digitális komparátora van, amely digitális komparátor egy bemenetével várt érték vonalra csatlakozik, egy bemenetpáqával pedig egy-egy komparátor kimenő vonalra van kapcsolva, továbbá minősítő áramköre van, amely minősítő áramkör első bemenetével strobe vonalra, második bemenetével a digitális komparátor első kimenetére van kötve, hibajelképző áramköre van, amely hibajelképző áramkör első bemenetére a minősítő áramkör kimenete van kötve, továbbá maszk logikája és mintavétel engedélyező' áramköre van, ahol a maszk logika első bemenetére harmadik tár van kapcsolva és kimenete a hibajelképző áramkör első vezérlő bemenetére van kötve, és ahol a mintavétel engedélyező áramkör kimenete a hibajelképző áramkör második bementére van kapcsolva, továbbá több késleltető vonala és a késleltető vonalak kimenetére kapcsolt első multiplexere van, ahol az első multiplexer vezérlőbemenetére első tár van kötve, és az első multiplexer kimenete a strobe vonalra csatlakozik.The unit of the invention has a digital comparator for detecting a difference, which is connected to an expected value line by an input of a digital comparator and connected to an output line by a comparator, and a rating circuit which strikes the first input of the rating circuit and the second input of the digital comparator. connected to its first output, an error generating circuit, connected to the first input of the error generating circuit, the output of the qualifying circuit, and a mask logic and sampling enable circuit, wherein a third storage is connected to the first input of the mask logic and output to the first control input connected, and wherein the output of the sampling enable circuit is coupled to the second input of the malfunctioning circuit, and has a plurality of delay lines and a first multiplexer coupled to the output of the delay lines, wherein a first memory is connected to the control input of the first multiplexer, and the output of the first multiplexer is connected to the strobe line.
Az ismert válaszkiértékelő egységek mérendő áramkör által szolgáltatott jeleket várt jelmintával eltérés érzékelő digitális komparátor útján mind logikai érték, mind feszültségszínt tekintetében egyszerre hasonlítják össze. A komparátor kimenőjelét vagy egy pillanatban vizsgálják (élkomparálás), pél· dául az MD 104 típusú (MACRODATA cég gyártmánya; Amerikai Egyesült Államok, California) vagy az ICOMAT-110 típusú (mikroelektronikai Vállalat gyártmánya, Budapest,) berendezéseknél; vagy igényesebb berendezéseknél egy időtartományban (strobe jel alatt) vizsgálják (tartam komparálás) minősítő áramkör segítségével, például a SENTRY V., VII., VIII. típusú (FairchÚd Camera Inc. gyártmánya; Paulo Alto, California, Amerikai Egyesült Államok) a MINATO 9200 típusú (Minato Inc., terméke; Tokyo, Japán), vagy ELEKON SZF típusú (Szovjetunió) berendezések esetében.Known response evaluation units compare signals provided by a circuit to be measured with an expected signal sample by a digital comparator detecting both logic value and voltage color at the same time. The comparator output signal is either instantaneously investigated (edge mapping), for example, for MD 104 (manufactured by MACRODATA; USA, California) or ICOMAT-110 (manufactured by Microelectronics Company, Budapest); or more sophisticated equipment is tested (comparing duration) over a time range (under strobe signal) using a rating circuit such as SENTRY V, VII, VIII. type (made by FairchÚd Camera Inc.; Paulo Alto, California, USA) for MINATO 9200 (produced by Minato Inc., Tokyo, Japan) or ELEKON SZF (USSR).
Az időtartamot meghatározó ún. strobe jelet fáziqelek egy csoportjának késleltető vonal alkalmazásával való késleltetésével és azokból programtárban tárol program szerinti vezérelt multiplexer útján történő kiválasztással nyerik. A minősítő áramkör kimenő jelét, amely a mért áramkör egy adott pontján fellépő váíaszjel tartalmának helyességére hordoz információt, hibajelképző áramkörrel dolgozzák fel, ahol a hibajelképző áramkör programtárban tárolt program szerint működd maszk logikával történő vezérlésével döntik el, hogy az adott válaszjel a pillanatnyi vizsgálat tárgyát képezi-e, és a kiértékelés cíklushatáron túl való megnyújátást pedig mintavétel engedélyezd áramkörrel vezérlik.The so-called duration-determining term. The strobe signal is obtained by delaying a group of phase gels using a delay line and selecting them from a program-stored multiplexer stored in a program library. The output signal of the qualifier circuit, which carries information about the correctness of the response signal at a given point in the measured circuit, is processed by an error generating circuit, whereby controlling the error generating circuit by a program logic masked log program. and the evaluation beyond the label limit is controlled by a sampling enable circuit.
Az ismertetett válaszkiéitékelő egységek minősítő áramkörei tartam komparálás esetén is azonos időben végzik a várt minták és a kapott válaszjelek logikai értékének és feszültségének összehasonlítását. Emsek következtében a hibák mért áramkörön belüli elhelyezkedése, a hibás részáramkör kimutatása nem vagy csak redundáns vizsgálatokkal végezhető, például memória áramköröknél a memóriamező vagy a ki/bemeneti logika hibássága egymástól nem különböztethető meg.The qualifying circuits of the described response deactivation units also compare the logical values and voltages of the expected samples and the received response signals at the same time when comparing duration. As a result, the location of the faults within the measured circuit, the detection of the faulty sub-circuit can not or only be done by redundant tests, for example, in memory circuits, the errors in the memory field or I / O logic cannot be distinguished.
Az ismert válaszkiértékelő egységek általában két fázisjelből állítják elő a strobe jelet. Itt hátrányosság, hogy nagybonyolultságú integrált áramkörök (LSI, VLSI áramkörök) esetében a rendelkezésreálló strobe jelek száma kevés. Bár a strobe jelek készlete a fázisjelkészletre növelhető, de a strobe jelet kijelölő multiplexer programtárról való vezérlése következtében a strobe jelek váltása a válaszkiértékelő egység egyéb részegységeihez viszonyítva csak lassan működtethető, s ennek következtében nagysebességű vizsgálat közben strobe jel váltás nem végezhető.Known response evaluation units generally produce a strobe signal from two phase signals. A disadvantage here is that the number of strobe signals available for complex integrated circuits (LSI, VLSI circuits) is low. Although the set of strobe signals can be increased to the phase signal set, due to its control from the multiplexer library that selects the strobe signal, the change of strobe signals relative to other components of the response evaluator unit is slow and consequently no strobe signal change is performed.
Nagybonyolultságú áramkörök esetében gyakran ugyanazon a pinen megjelenő információ különböző például egyszer cím, máskor adat jellegű és ezek időzítése is egymástól eltér. A kiértékelés ilyenkor csak a strobe jelek ciklushatáron belüli helyzetének működés közben történő gyors változtatásával végezhető, amely az ismert válaszkiértékelő egységeknél nem megoldott. Probléma továbbá, hogy az olyan áramköröknél amelyeknél a logikai high-low ill low-high váltás késleltetési ideje különböző, a kiértékelés időtartománya (strobe-jel helyzete) a várt minta értékétől függően más és más kell hogy legyen. Az ismertetett válaszkiértékelő egységekben ennek a függvénykapcsolatnak mérés közben való figyelembevétele csak áttételesen, bonylultan valósítható meg.In the case of complex circuits, the information displayed on the same pin is often different, for example, one address, other times data, and their timing is different. The evaluation can then only be performed by rapidly changing the position of the strobe signals within the cycle boundary during operation, which is not the case with known response evaluation units. Another problem is that for circuits with different logic high-low and low-high switching delay times, the evaluation time range (strobe position) must be different depending on the expected sample value. In the described response evaluation units, the consideration of this function relationship during measurement can only be indirectly and billy.
Az ismertetett megoldásoknál a maszk logikai programtárról való vezérlhetőségéből származó maszkolás váltása a berendezés egyéb részegységei működéséhez viszonyítva csak lassan végezhető. Ez többfunkciójú pinek vizsgálatát olymértékben lassítja, hogy gyakran az előírt mérési sebesség nem tartható. Egyes válaszkiértékelő egységek gyorsmaszk vizsgálat pinre közös parancsot alkalmaz, ami több független kimenetcsoporttalrendelkező áramkörök esetében elfogadhatatlan, vagy minden egyes pinre független parancsbitet alkalmaz, ami viszont a berendezés kialakítását rendundánssá és igen költségessé, teszi.In the embodiments described, the change of masking from the control of the mask from the logical repository can only be performed slowly relative to the operation of other components of the device. This slows down the testing of multifunctional pins so often that the prescribed measuring speed cannot be maintained. Some response evaluation units use a common mask command on a quick mask test, which is unacceptable for multiple circuits with independent output groups, or use a single command independent bit on each pin, which in turn renders the equipment rendered very expensive.
Az ismert megoldásoknak még közös hátránya, hogy valamely mért áramkörnél egy adott pinre nézve, a csak logikai high vagy csak logikai low esetén fellépő hiba egymástól csak hosszadalmas utólagos adatfeldolgozással különböztethető meg. Ez probléma különösen memóriaáramköröknél, ahol az információ adott logikai szinthez kötött töltéstöbblet jelenti, és a hiba ennek a töltéstöbbletnek az elveszl· tése.A common disadvantage of the known solutions is that, for a given circuit, the error occurring on a given pin only for logical high or logical low can only be distinguished by lengthy post-processing. This is especially a problem with memory circuits, where the information represents a charge surplus tied to a given logical level, and the error is the loss of that charge surplus.
Az ismert megoldásoknál hátrányosság még, hogy a várt értéknek a minősítés teljes időtartama alatt fenn kell állni, és így a várt értéket generáló egység valamint a válaszkiértékelést végző egység között az étlapot működés nem biztosítható, ami a mérőberendezések működését lelassítja, vagy a kiértékelési ciklus időtartamát korlátozza.A known disadvantage of the known solutions is that the expected value must be maintained throughout the rating period, and thus the menu operation between the unit generating the expected value and the response assessment unit cannot be ensured, which slows down the operation of measuring equipment or limits the duration of the evaluation cycle. .
Hátrányosság még, hogy adott, azonos jellegű, de különböző technológiával megvalósított áramkörök esetén a kapott válasjelek eltérő logikai szintje a teljes mintqelgenerátor tesztprogramjának megváltoztatását teszi szükségessé, ami időigényes és költséges.A disadvantage is that for different circuits of the same type but implemented with different technologies, the different logic levels of the received responses require a change in the entire sample generator test program, which is time consuming and costly.
A bemutatott válaszkiértékelő egységek ismertetett hátrányosságai, főként a szűkalkalmazhatóság és a kialakításból adódó lassú vezérelhe tőség feladattá tette olyan megoldású válaszkiértékelő egység kialakítását, amely az ismertek előnyeit megtartva azok hátrányosságaitól mentes, és főként parancsjelek út-21The described disadvantages of the presented response evaluation units, in particular the scalability and the slow control resulting from the design, made it necessary to develop a solution response unit which, while maintaining the advantages of the known ones, was free from their drawbacks, and
187.028 ján való vezérléssel vagy várt érték ütemében való vezérléssel történő gyors, időtartamot kijelölő strobe jel és/vagy maszkoló jel váltást valamint olyan minősítést tesz lehetővé, amely a logikai értéke és az értékhez tartozó feszültségszintet egymástól függetlenül is képes kiértékeni, és egyben alkalmas a várt jelmintákat előállító jelmintagenerátor és a válaszkiértékelő egység átlapolt működésének biztosítására.187.028 y, allows quick change of strobe signal and / or masking signal with control over time or rate of expected value, and a rating that can independently evaluate its logic value and its associated voltage level, while also providing the expected signal patterns to provide overlapping operation of the generating signal generator and response evaluation unit.
A találmányt az a felismerés alapozza meg, hogy a meghatározott számú fázisjelekből egyszerre több fázisjel késleltetésével és az így nyert strobe jelek közül több párhuzamos előválasztását és az előválasztottak esetleges invertálásával és/vagy összegzésével és/vagy független letiltásával, s ezen funkciók parancsjel útján vagy várt érték ütemében történő vezérlésével az LSI, VLSI áramkörök méréshez szükséges gyors strobe váltás biztosítható. További felismerés, hogy a gyorsmaszkolásnak a várt érték üteméhez rögzítésével a technológiai hibák behatárolása megkönnyíthető, valamint a maszkváltás közvetlen parancsjelekből történő parancsjel kiválasztással meggyorsítható. Felismerés volt még, hogy a várt érték jelmintákat előállító jelminta generátor és a válaszkiértékelő egység átlapolt működése a várt érték jelek formálásával és/vagy átmeneti tárolásával növelhető.The present invention is based on the discovery that by delaying several phase signals from a predetermined number of phase signals and simultaneously selecting several of the resulting strobe signals and possibly inverting and / or summing and / or independently disabling the pre-selected signals, control of the LSI, VLSI circuits for fast strobe switching. A further realization is that by fixing the quick mask to the expected value rate, the detection of technological errors can be facilitated and the mask change can be accelerated by selecting a command signal from direct command signals. It was further recognized that the interleaved operation of the signal sample generator producing the expected value signal samples and the response evaluation unit can be increased by forming and / or temporarily storing the expected value signals.
A feladat találmány szerinti megoldását nyújtó válaszkiértékelő egység digitális, főként monolit integrált áramkörök működésének ellenőrzésére, várt jelminták és válasz jelminták összehasonlítására és értékelésére alkalmas. A válaszkirtékelő egységnek eltérés érzékelő digitális komparátora van, amely digitális komparátor egy bemenetével várt érték vonalra csatlakozik, egy bemenetpárjával pedig egy-egy komparátor kimenő vonalra van kapcsolva, továbbá minősítő áramköre van, amely minősítő áramkör első bemenetével strobe vonalra, második bemenetével a digitális komparátor első kimenetére van kötve, hibajelképző áramköre van, amely hibajelképző áramkör első bemenetére a minősítő áramkör kimenete van kötve, továbbá maszk logikája és mintavétel engedélyező áramköre van, ahol a maszk logika első bemenetére harmadik tár van kapcsolva és kimenete a hibajelképző áramkör első vezérlő bementére van kötve, és ahol a mintavétel engedélyező áramkör kimenete a hibajelképző áramkör második vezérlő bemenetére van kapcsolva, továbbá több késleltető vanala, és a késleltető vonalak kimenetére kapcsolt első multiplexere van, ahol az első multiplexer vezérlőbemenetére első tár van kötve, és az első multiplexer kimenete a strobe vonalra csatlakozik.The response evaluation unit providing the solution of the present invention is capable of monitoring the operation of digital, mainly monolithic integrated circuits, comparing and evaluating expected signal samples and response signal samples. The response generating unit has a digital comparator which is connected to an expected value line with one input of a digital comparator and connected to an output line of one of its input pairs, and a rating circuit which strokes the first input of the rating circuit to the first input of the digital comparator. a logic and sampling enable circuit, wherein a third storage is connected to the first input of the mask logic and its output is connected to a first control input of the error logic circuit, and wherein the output of the sampling enable circuit is coupled to the second control input of the malfunctioning circuit, and has a plurality of delay vanes and a first multiplexer coupled to the output of the delay lines, wherein a first memory is connected to the control input of the first multiplexer and the output of the first multiplexer is connected to the strobe line.
A megoldás lényege, hogy az első multiplexer kimeneté és a strobe vonal közé legalább egy vezérlőbemenettel ellátott, első bemenetével az első multiplexer kimenetére, és kimenetével pedig a strobe vonalra kötött strobe formáló áramkör van iktatva, továbbá második multiplexere van, amelynek bemenetel sorrendtartással a késleltető vonalak kimenetelre vannak kötve és kimenete a strobe formáló áramkör második bementére van kapcsolva, mimellett a második multipelxer vezérlőbemenetére második tár van kötve.The essence of the solution is that between the first multiplexer output and the strobe line there is at least one control input with a first input to the first multiplexer output and an output to the strobe line connected to a strobe forming circuit, and a second multiplexer with input delay delay form. are connected to an output, and its output is connected to a second input of the strobe forming circuit, while a second storage is connected to the control input of the second multipelxer.
A találmány szerinti egység előnyös kiviteli alakjánál a strobe formáló áramkör első vezérlőbemenetére órajel, parancsjel és üzemmódkijelölő bemenetekkel ellátott parancskiválasztó áramkör van kötve, amely a parancskiválasztó áramkör üzemmódkijelölő bemenetére tizedik tár van kapcsolva)In a preferred embodiment of the unit according to the invention, the first control input of the strobe forming circuit is coupled to a command selection circuit having a clock signal, a command signal and a mode selection input coupled to a tenth storage of the mode selection input of the command selection circuit.
A találmány szerinti egység egy másik előnyős kiviteli alakjánál a strobe formáló áramkörnek második vezérlő bemenete van, amelyre kilencedik tár van kötv e.In another preferred embodiment of the unit according to the invention, the strobe forming circuit has a second control input to which a ninth memory is connected.
A találmány szerinti egység további előnyös kiviteli alakjánál a várt érték vonal és a digitális komparátor közé parancsjel, órajel és üzemmódkijelölő bemenettel ellátott várt érték formáló és tároló áramkör van iktatva, amelynek kimenete a digitális áramkör bemenetéhez formált várt érték vonal útján kapcsolódik, és az üzemmódkijelölő bemenetére hetedik tár van kötve.In a further preferred embodiment of the unit according to the invention, an expected value forming and storing circuit is provided between the expected value line and the digital comparator having a command signal, clock and mode assignment input, the output of which is connected to the expected value line formed by the digital circuit input. seventh repository is bound.
Dyen kialakítással rendelkező egységnek célszerűen a digitális komparátor bemenetével közösített bemenetű strobe váltó formátum előállító áramköre van, amelynek üzemmódkijelölő bemenetére nyolcadik tár van kötve, és amelynek kimenetel a strobe formáló áramkör harmadik vezérlőbemeneté re/vezérlőbemeneteire van kapcsolva.The unit having this configuration preferably has a strobe converter format generating circuit having an input shared with the input of the digital comparator, having a mode assignment input connected to an eighth memory, and having an output connected to the third control input (s) of the strobe forming circuit.
A strobe formáló áramkörnek célszerűen negyedik kizáró VAGY kapuáramköre, hatodik NEM-VAGY kapuáramköre és hetedik NEM-VAGY kapuáramköre van, a negyedik kizáró VAGY kapuáramkör egyik bemenete a hatodik NEM-VAGY kapuáramkör és a hetedik NEM-VAGY kapuáramkör kimenetével van összekötve, és kimenete alkotja a strobe vonalat, a hatodik NEM-VAGY kapuáramkör egyik bemenete a második multiplexer kimenetére, a hetedik NEM-VAGY kapuáramkör egyik bemenete az első multiplexer kimenetére van kötve, és a hatodik NEM-VAGY kapuáramkör valamint a hetedik NEM-VAGY kapuáramkör másik bemenetel önmagukban vagy elágaztatva, valamint a negyedik kizáró VAGY kapuáramkör másik bemente a strobe formáló áramkör vezérlőbemenetét-vezérlőbemeneteit alkotja.Preferably, the strobe forming circuit has a fourth negative OR gate circuit, a sixth NO gate circuit, and a seventh NO gate circuit, one of the inputs of the fourth negative OR gate circuit being a sixth NO gate circuit and a seventh non-gate circuit the strobe line, one of the inputs of the sixth NOT OR gate circuit to the output of the second multiplexer, one of the inputs of the seventh NO or gate circuit is connected to the output of the first multiplexer, and the sixth NO or gate circuit of the branched, and the other input of the fourth negative OR gate circuit forms the control input control inputs of the strobe forming circuit.
A strobe váltó formátum előállító áramkörnek nyolcadik NEM-VAGY kapuáramköre és kilencedik NEM-VAGY kapuáramköre valamint ötödik kizáró VAGY kapuáramköre van, ahol az ötödik VAGY kapuáramkör első bemenete a formált várt érték vonalra kapcsolódik, a nyolcadik NEM-VAGY kapuáramkör és a kilencedik NEM-VAGY kapuáramkör első bemenete közösítve a nyolcadik tár első kimenetére, második bemenete közösítve a nyolcadik tár második kimenetére van kötve, és az ötödik kizáró VAGY kapuáramkör másik bemenete a nyolcadik tár hannadik kimenetére van kötve, az ötödik kizáró VAGY kapuáramkör egyik kimenete a nyolcadik NAGY-VAGY kapuáramkör hannadik bemenetére, ellentétes fázisú másik kimenete a kilencedik NEM-VAGY kapuáramkör harmadik bemenetére van kötve, és a nyolcadik NEM-VAGY kapuáramkör valamint a kilencedik NEM-VAGY kapuáramkör kimenete a strobe formáló áramkör egy-egy harmadik vezérlőbemenetére kapcsolódik.The strobe switching format generating circuit has an eight-NO gate circuit and a ninth NO-gate circuit and a fifth negative OR gate circuit, wherein the first input of the fifth OR gate circuit is connected to the formed expected value line and the eighth gate is NOT-VY the first input of the gate circuit is connected to the first output of the eighth store, the second input is connected to the second output of the eighth store, and the other input of the fifth negative OR is connected to the fifth output of the eighth store, one of the fifth shutter OR gate the second output of the reverse phase is connected to the third input of the ninth NO or gate circuit and the output of the eighth NO or gate circuit and the output of the ninth NO or gate circuit is connected to a third control input of the strobe forming circuit.
Az első és a második multiplexer egyszerre két strobe jel előválasztását teszi lehetővé. Az előválasztott strobe jelek egymástól független tiltása és/vagy összegzése parancsjeUel való vezérléssel a parancskiválasztó áramkör, a várt érték ütemében az üzemmódkijelölő nyolcadik tárba írt információval a strobe váltó formátum előállító áramkör útján valósítható meg, míg az Igy kapott strobe jel szükség szerinti invertálása pedig a kilencedik tárba írt információval határozható meg.The first and second multiplexers allow the pre-selection of two strobe signals simultaneously. By independently controlling and / or summing the pre-selected strobe signals with the command, the command selection circuit, through the expected value of the mode selector 8, is implemented by the strobe shift format generating circuit, and inverting the resulting strobe signal as needed. can be determined by the information written in the archive.
A találmány szerinti egység célszerű kiviteli alakjánál a digitális komparátor bemenetével közösített bemenetű maszk formátum etőáUitó áramköreIn a preferred embodiment of the unit according to the invention, the power supply circuit of the mask format shared with the input of the digital comparator
187.028 van, amelynek üzemmódkijelölő bemenetére hatodik tár van kapcsolva, és amelynek kimenete a maszk logika második bementére van kötve.187,028 having a mode selection input coupled to a sixth memory and output connected to a second input of the mask logic.
A maszk formátumú előállító áramkörnek ötödik NEM-VAGY kapuáramköre és harmadik kizáró VAGY áramköre van, ahol az ötödik NEM-VAGY kapuáramkör első és második bemenete, valamint a harmadik kizáró VAGY kapuáramkör első bemenete a hatodik tár egy-egy kimenetére van kötve, a harmadik kizáró VAGY kapuáramkör második bemenete a digitális komparátor bemenetével van közösítve és kimenete az ötödik NEM-VAGY kapuáramkör harmadik bemenetére van kapcsolva, és az ötödik NEM-VAGY kapuáramkör kímenete a maszk logika második bemenetére kapcsolódik.The mask format generating circuit has a fifth non-OR gate circuit and a third exclude OR circuit, wherein the first and second inputs of the fifth non-OR gate circuit and the first input of the third exclude OR gate circuit are connected to an output of the sixth storage, The second input of the OR gate circuit is shared with the input of the digital comparator and its output is connected to the third input of the fifth NO OR gate circuit, and the output of the fifth non-gate circuit is connected to the second input of the mask logic.
A találmány szerinti egység további célszerű kiviteli alakjánál a maszk logika harmadik bemenetére kimenetével kötött órajel, parancsjel és üzemmódkijelölő bemenettel ellátott maszkkiválasztó multiplexer van, amelynek üzemmódkiválasztó bemenetére ötödik tár van kapcsolva.In a further preferred embodiment of the unit according to the invention, there is a mask selection multiplexer connected to the third input of the mask logic with an output of a clock, a command signal and a mode selection input having a fifth storage connected to the mode selection input.
A maszk formátum előállító áramkör a formált várt érték vonalról kapott ütemezéssel a hatodik tárban lévő információnak megfeleleően, a maszk kiválasztó multiplexer pedig az ötödik tárba írt üzemmód szerint kiválasztott parancsjelekkel vezérli a maszk logikát, ill. azon keresztül maszkolja a hibajelképző áramkört.The mask format generating circuit controls the logic and mask logic according to the information stored in the sixth repository according to the formatted expected value line and the mask selection multiplexer. it masks the fault generator circuit.
A digitális komparátor és a minősítő áramkör egymással két vonalon kapcsolódik, ezáltal a logikai érték és feszültségszint külön-külön értékelhető, amelyet a negyedik tárba tárolt üzemmódot kijelölő információ határoz meg.The digital comparator and the rating circuit are interconnected on two lines so that the logic value and the voltage level can be evaluated separately, which is determined by the information that identifies the fourth stored mode.
Az első tár, a második tár, a harmadik tár, a negyedik tár, az ötödik tár, a hatodik tár, a hetedik tár, a nyolcadik tár, a kilencedik tár és a tizedik tár írható-olvasható kialakítású, ami rendszervezérlő számítógépről való átprogramozhatóságot biztosít.The first repository, the second repository, the third repository, the fourth repository, the fifth repository, the sixth repository, the eighth repository, the ninth repository, and the tenth repository are write-readable, providing programmable control from a system control computer .
A hibakijelző áramkör célszerű kialakításánál a hibajelképző áramkörnek első D tárja és második D tárja van, ahol az első D tár órajelbemenete a minősítő áramkör kimenetére, adatbemenete, a maszk logika kimenetére és törlő be menete a második D tár órajelbemenetével közösítve és törlőbemenete a második D tár órajelbemenetével közösítve a mintavétel engedélyező áramkör kimenetére van kötve, és az első D tár adatkimenete a második D tár adatbemenetére van kötve, és a második D tár kimenetei hibajel vonalakat alkotnak.In a preferred embodiment of the error display circuit, the error generating circuit comprises a first memory D and a second memory D, wherein the clock input of the first memory D is coupled to the output of the qualifier circuit, data input, mask logic output and wipe input to the second memory D. connected to its clock input, the sampling enable circuit is output, and the data output of the first storage D is connected to the data input of the second storage D, and the outputs of the second storage D form fault lines.
Az ilyen kialakítás biztosítja egyrészt a legalább egy ciklus időtartamig fennálló kimeneti jelet, másrészt megfelelő vezérléssel valamely pínen lévő információ több cikluson keresztül történő folyamatos megfigyelését.Such a design provides, on the one hand, an output signal for at least one cycle and, on the other hand, a continuous monitoring of the information on a pin for several cycles with appropriate control.
A fázisjelből strobe jelet előállító késleltető vonalakra számos, adott nagyfrekvenciás frekvenciahatárig frekvencia és kitöltéri tényező független átvitelt, állítható késleltetést eredményező megoldás alkalmazható. Igen előnyös a válaszkirtékelő egység olyan kialakítása, ahol a késleltető áramkör a fázisjel fel· és lefutó éleit szétválasztja, ezeket külön-külön késlelteti, ahol a késleltetés mértéke változtatható, majd a külön-külön késleltetett jelekből állít elő minden egyes strobe jelet. Ezt megvalósító előnyös megoldásánál a késleltető vonalnak egymással azonos kialakítású és változtatható értékű reaktív elemet, főként kondenzátort tartalmazó első késleltető-vágó tagja és második késleltető vágó tagja van, az első késleltető-vágói tag bemenete harmadik D tár, a második késleltető-vágó tag bemenete negyedik D tár kimenetére van kötve, a harmadik D tár órajelbemenete és a negyedik D tár órajelbemenete vonalvevői áramkör egy-egy ellenfázisú kimenetére, a harmadik D tár és a negyedik D tár adatbemenete pedig közösítve logikai feszültségszintet szolgáltató kapocsra van kapcsolva, az első késleltető-vágó tag és a második késleltető-vágó tag két-két kimenetével hozzárendelt első, ilL második komparátor bemenetéivel van összekötve, az első és második komparátor kimenete komparátoronként külön-külön hozzárendelt első, ill. második VAGY kapuáramkör első bemenetére van kötve, ahol az első VAGY kapuáramkör második bementére az első késleltető-vágó tag harmadik kímenete van kötve, és ahol amásodik VAGY kapuáramkör második bemenetére a második késleltető-vágó tag harmadik kimenete kapcsolódik, az első VAGY kapuáramkör egyik -ponált vagy negált - kimenete a negyedik D tár törlőbemenetére, második - negált vagy ponált kimenete az első RS tár másik beíró bemenetére van kötve, az első RS tár kimenetei rendre második RS tár bemenetelre vannak kötve, és a második RS tár kimenetéi elágaztatva egyrészt az első RS tár tiltó bemeneteire vannak visszacsatolva másrészt vonaladó áramkör egy-egy bementére vannak kötve.For delay lines generating a strobe signal from a phase signal, a variety of solutions can be used to provide variable frequency and charge factor independent transmission and adjustable delay up to a given high frequency frequency limit. It is very advantageous to design the response generator unit where the delay circuit separates the upstream and downstream edges of the phase signal, delays them separately, where the degree of delay can be varied, and then produces each strobe signal from the individually delayed signals. In a preferred embodiment, the delay line has a first delay cutter member and a second delay cutter member having a reactive element of the same design and variable value, in particular a capacitor, the first delay cutter member input third storage D, the second delay cutter member input fourth It is connected to the output of storage D, connected to one of the counter input of the third storage D and the input of the fourth D storage to the countercurrent output of the liner circuit, and the data input of the third storage D and the fourth storage is connected to a logic voltage supply terminal. and connected to the inputs of the first and second comparators associated with the two outputs of the second delay-cutting member, the outputs of the first and second comparators being assigned to each of the first and second comparators respectively. connected to a first input of a second OR gate circuit, wherein a third output of a first delay gate member is connected to a second input of a first OR gate circuit, and wherein a third output of a second OR gate circuit is connected to a third output of a second OR gate circuit the output of the first RS is connected to the second input of the RS, and the outputs of the second RS are branched on the one hand to the first RS They are connected to the inputs of the magazine and connected to one of the inputs of the linear circuit.
Az első ill. második késleltető vágó tagnak példaként, első, a hozzárendelt D tár ponált kimenetére kapcsolódó bemenete és kimenete közé kötött harmadik ellenállása, második, a hozzárendelt D tár negált kimenetére kapcsolódó bemenete és második ellenállás és a harmadik ellenállás kimenetekre kötött kapcsai közé kondenzátor van iktatva, továbbá a harmadik ellenállás kapcsai egyik elektródájukkal közösített harmadik és negyedik dióda másik elektródájához vannak kapcsolva, a harmadik és negyedik dióda közösített elektródája ötödik ellenálláson keresztiá tápfeszültségforrás egyik kapcsára van kötve, a második ellenállás kapcsai közösített másik elektródájú első és második dióda egyik elektródájához vannak kötve, ahol a közösített másik elektróda első ellenálláson keresztül a tápfeszültségforrás másik kapcsára csatlakozik, és a második ellenállás második bementre kötött kapcsa egyrészt a harmadik kimenetet alkotja, másrészt negyedik ellenálláson keresztül a tápfeszültségforrás egyik kapcsára van kötve. A kondenzátor célszerűen állítható kivitelű. A késleltető-vágó tag kialakítása a frekvenciafüggetlenséget, a szimmetrikus kivitele pedig a tápfeszültség függetlenséségt, a zajelnyomást valamint a hőmérséklet függetlenséget növeli.The first or first. a second resistor cut-off member connected, for example, between a first resistor connected to the mated output of the associated storage D, a second input connected to the negative output of the assigned storage D and a capacitor connected to the output terminals of the second resistor and third resistor; the terminals of the third resistor are connected to the other electrode of the third and fourth diode communicating with one of their electrodes, the common electrode of the third and fourth diode is crossed to one terminal of a power supply source on the fifth resistor; another electrode is connected to the other terminal of the power supply via a first resistor, and a terminal of the second resistor connected to the second input is It is connected to one of the terminals of the power supply via a fourth resistor. The capacitor is preferably of an adjustable design. The design of the delay-cutting member increases frequency independence, while its symmetrical design increases power independence, noise pressure and temperature independence.
A találmány lényegét a továbbiakban részletesebben, egy előnyös megvalósítása bemutatásával ismertetjük, hivatkozva a csatolt rajzokra, ahol azBRIEF DESCRIPTION OF THE PREFERRED EMBODIMENTS The present invention will now be described in more detail with reference to a preferred embodiment, with reference to the accompanying drawings, in which:
1. ábra a találmány szerinti válaszkiértékelő egység tömbvázlatos felépítését, aFigure 1 is a block diagram of the response evaluation unit of the present invention, a
2. ábra az 1. ábra szerinti válaszkiértékelő egység digitális komparátorán, minősítő és hibakijelző áramkörének elvi kapcsolási megoldását, aFigure 2 is a schematic diagram of a circuit diagram of the rating and error indication circuitry of a response comparator of Figure 1,
3. ábra az 1. ábra szerinti válaszkiértékelő egység strobeváltó formátum előállító áramkörének és a strobe formáló áramköre vázlatos elvi kapcsolási megoldását, aFigure 3 is a schematic diagrammatic schematic diagram of the circuitry for generating the response evaluation unit of Figure 1 and the strobe forming circuit,
4. ábra az 1. ábra szerinti válaszkiértékelő egység maszk formátum előállító áramköre vázlatos elvi kapcsolási megoldását és azFigure 4 is a schematic conceptual circuitry of the mask format generating circuit of the response evaluation unit of Figure 1 and
5. ábra pedig az 1. ábra szerinti válaszkiértékelő egység egy késleltető vonalát megvalósító áramkör· vázlatos elvi kapcsolási megoldását mutatja.Figure 5 is a schematic diagram of a circuitry for implementing a delay line of the response evaluation unit of Figure 1.
A találmány szerinti válaszkiértékelő egységnekA response evaluation unit according to the invention
187.028 az 1. ábrán láthatóan eltérésérzékelő 20 digitális komparátora, a 20 digitális komparátor kimeneteire első 32a eltérés jel vonal és maásodik 32b eltérés jel vonal útján kapcsolt 26 minősítő áramköre valamint a 26 minősítő áramkör kimentére 37 hiba vonal útján kötött 34 hibajelképző áramköre van, A 34 híbajelképző áramkör kimenetére 40 hibajel vonal kapcsolódik.187.028 is a digital comparator 20 of the difference detector, a qualifier circuit 26 coupled to the outputs of the digital comparator 20 via a first error signal line 32a and a second error signal line 32b, and an error signaling circuit 34 coupled to the output of the rating circuit 26; 40 error signal lines are connected to the output of the signal generator circuit.
A 20 digitális komparátor bemenetpárjával 24a és 24b komparátor kimenő vonalakra van kötve, amely vonalakon mért áramkör kimenő jelét komparáló ablakkomparátor kimeneti jele van, és bemenetével pedig 23 formált várt érték vonalra van kötve, amely 23 formált várt érték vonalon mért áramkör kimenetén várt értéket hordozó jel van. A 20 digitális komparátor, a 2. ábrán láthatóan egy bemenetűkkel közösített első 21 KIZÁRO-VAGY kapuáramkört és második 22 KIZÁRO-VAGY kapuáramkörök egyik bemenete közösítetten a 24a komparátor kimenő vonalra van kötve, a 21 KIZÁRO-VAGY kapuáramkör másik bemenete a 23 formált érték vonalra, a 22 KIZÁRO-VAGY kapuáramkör másik bemenete pedig a 24b komparátor kimenő vonalra van kötve. A 22 KIZÁRÓ VAGY kapuáramkör eldönti, hogy mért áramkör által szolgáltatott Jdmenő jel megengedett logikai színtű-e, és az erre vonatkozó információt a 20 digitális komparátor második kimenetén keresztül második 32b eltérés jel vonalra adja a 21 KIZÁRO-VAGY kapuáramkör pedig eldönti, hogy mért áramkör által szolgáltatott kimenő jel értéke egyezzík-e a várt értékkel, amelyre vonatkozó információt a 20 digitális komparátor első kimenetén keresztül az első 3 2a eltérés vonalra adja,The input pair of digital comparator 20 is connected to output lines of comparator 24a and 24b, which has an output signal of a window comparator comparing the output signal of the circuit, and input is connected to a shaped expected value line 23 carrying the expected value of the it is. The digital comparator 20, shown in FIG. 2, has one input of the first EXCLUSIVE or gate circuit 21 connected to the inputs and the second input of the EXCLUSIVE or gate circuits 22, the other input of the EXCLUSIVE OR gate circuit 23 and the other input of the DOOR or gate circuit 22 is connected to the comparator output line 24b. The EXCLUSIVE or gate circuit 22 determines whether the output signal provided by the measured circuit is a permitted logic color and provides the corresponding information through the second output of the digital comparator 20 to a second offset signal line 32b and the excluded or gate circuit 21 determines whether the measured circuitry the value of the output signal provided by the transmitter is the same as the expected value, for which information is provided to the first difference line 3 2a through the first output of the digital comparator 20,
A 26 minősítő áramkörnek a 2. ábrán láthatóan első 27 NEM-VAGY kapuáramköre, második 28 NEM-VAGY kapuáramköre, harmadik 20 NEM-VAGY kapuáramköre és negyedik 30 NEM-VAGY kapuáramköre van. A 27 és 28 NEM-VAGY kapuáramkörök bemenetel a 26 mfeiőátő áramkör üzemmódkijelölő bemenetelt alkotva a 26 minősítő áramkörhöz tartozó üzemmódkijelölő negyedik 48 tár kimeneteire vannak kötve. A 29 és 30 NEM-VAGY kapuáramkőr egyik bemenete közösítve van, és a 26 minősítő áramkör második bemenetére kapcsolódó 32a eltérés jel vonallal huzalozott VAGY kapcsolatban van és a 29 NEM-VAGY kapuáramkör másik bemenetére van kötve, a 28 NEM-VAGY kapuáramkör kimenete a 26 minősítő áramkör harmadik bemenetére kötött 32b eltérései vonallal huzalozott VAGY kapcsolatban van, és a 30 NEM-VAGY kapuáramkör másik bemenetére van kötve. A 29 és 30 NEM-VAGY kapuáramkör kimenete közösítve a 26 minősítő áramkör kimenetét alkotja. Mért áramkör kimeneti jelére vonatkozó és a 32a, 32b eltérésjel vonalakon megjelenő információk közül a 48 tár útján előfeszített 27 ill. 28 NEM-VAGY kapuáramkör által van kiválasztva vizsgálat tárgyát képező információ, és ez lehet mindkét információ, együtt vagy egymástól függetlenül. Azt az időtartamot, amelyben a vizsgálat érvényes, a 31 strobe vonalon jelenlévő 29 ill. 30 NEM VAGY kapuáramkör előfeszítő jel határozza meg.The rating circuit 26 has, as shown in Fig. 2, a first NO or gate circuit 27, a second NO or gate circuit 28, a third NO or gate circuit 20, and a fourth NO or gate circuit 30. The non-gate circuits 27 and 28 are connected to the outputs of the fourth mode storage selector 48 of the rating circuit 26 to form a mode selection input for the supply circuit 26. One of the inputs of the NOT or gate circuit 29 and 30 is connected and wired OR in connection with the difference signal 32a connected to the second input of the rating circuit 26 and connected to the other input of the NOT or gate circuit 29. The deviations 32b connected to the third input of the rating circuit are wire-connected OR and connected to the other input of the NO-gate circuit 30. The output of the NO or NO gate circuits 29 and 30 form the output of the qualifying circuit 26. Of the information on the output signal of the measured circuit and that displayed on the difference signal lines 32a, 32b, the bands 27 and 27 are biased by the memory 48 respectively. 28 The information to be tested is selected by a NO or NO gate circuit and can be both information, either together or independently. The length of time the test is valid is determined by the number of strokes 29 and 29 present on the strobe line 31. 30 NOT defined by gate circuit pretensioner signal.
A 26 minősítő áramkör kimenetére kötött 37 hiba vonalon a vizsgálat eredményét hordozó jel jelenik meg, és továbbítódik a 34 hibajelképző áramkörbe.The fault line 37 connected to the output of the rating circuit 26 displays a signal carrying the test result and is transmitted to the fault generating circuit 34.
A 34 hibajelképző áramkörnek első 35 D tátja és második 36 D tána van. A 35 D tár órajelbemene» te az áramkör első bemenetéként a 36 hiba vonalra van kötve, adatbemenete az áramkör első vezérlő bemenetéként 39 maszk vonalra kapcsolódik, 1 és törlőbemenete a 36 D tár órajelbemenetére közösítve az áramkör második vezérlő bemenetéként mintavétel engedélyező 38 vonalra kapcsolódik. A 35 D tár kimenetei 40 hibajel vonalakat alkotnak. Működés során, amikor a 36 hiba vonalon hibára utaló jel jelenik meg, és a 39 vonal útján maszkolással nincs tiltva, beíródik a 35 D tárba. A 35 D tár tartalma a 38 mintaengedélyező vonalon egy vagy több vizsgálati ciklust magábafoglaló kiértékelési ciklus végén érkező impulzus hatására átíródik a 36 O tár és annak tartalma a 40 hibajel vonalakra kerül, miközben a 35 D tár tartalma törlődik, és újabb hibára utaló információ fogadására alkalmassá válik.The fault signaling circuit 34 has a first 35 D gap and a second 36 D gap. The clock input of memory 35D is connected to the error line 36 as the first input of the circuit, the data input is connected to the mask line 39 as the first control input of the circuit and connected to the clock enable input 38 as the second control input of the circuit. The outputs of the storage 35 D form 40 error lines. In operation, when an error signal appears on line 36 and is not disabled by masking via line 39, it is written to storage 35D. The contents of the storage 35 D are overwritten by an impulse at the end of an evaluation cycle including one or more test cycles on the sample authorization line 38, and its contents are written to the error signal lines 40, while the contents of the storage 35 D are erased it becomes.
A válaszkiértékelő egység 23 formált várt érték vonalán mérendő áramkörtől a vizsgálati ciklus alatt elvárt jel van jelen. A válaszkiértékelő egységnek a várt értéket előállító jelmintagenerátorral való átlapolt működésének biztosítása végett a válaszkiértékelő egység az 1, ábrán látható 62 várt érték tároló és formáló áramkört tartalmazza, amelynek bemenete jelmintagenerátor kimenetére kapcsolódó várt érték vonalra van kötve. A 62 várt érték tároló és formáló áramkör üzemmódkijelöiő bementére hetedik 64 tár van kapcsolva, és az ettől származó vezérlésnek vagy közvetlen parancsvezérlésnek megfelelően órajelek által meghatározott ütemezéssel jelmintagenerátor kimeneti jelét késleltetve formált várt értéket állít elő. A 62 várt érték tároló és formáló áramkör késleltetése olymértékű, hogy kompenzálja az eltérés érzékelő 20 digitális komparátor bementpárjára érkező jeleknek mintajelgenerátor kimeneti jeléhez képesti késését.A response signal is expected from the circuit to be measured along the formed expected value line of the response evaluation unit during the test cycle. To ensure that the response evaluation unit is interleaved with the signal generator generating the expected value, the response evaluation unit comprises the expected value storage and shaping circuit 62 shown in Figure 1, the input of which is connected to the expected value line associated with the signal generator output. A seventh memory 64 is coupled to the mode display input of the expected value storage and shaping circuit 62 and generates a signal value generator output delayed by a clock-determined schedule according to the resulting control or direct command control. The delay of the expected value storage and shaping circuit 62 is such that it compensates for the delay of the signals to the input pair of the difference detector digital comparator 20 relative to the output of the sample signal generator.
A vizsgálat időtartamot meghatározó és 31 strobe vonalon érkező strobe jel előállítása végett a válaszkiértékelő egység az 1. ábrán láthatóan egy-egy fázisjel vonalra kötött 10 késleltetővonalat, az egyes 10 késleltető vonalak kimenetére egyező sorrendben kötött első 12 multiplexert és második 16 multiplex ért tartalmaz., ahol a 12 multiplexer címzőbemenetére első 14 tár, a 16 multiplexer címzőbemenetére pedig második 18 tár van kötve. A 12 és 14 multiplexer kimenete 70 strobe formáló áramkör első vezérlőbementére órajel, parancsjel és üzemmódkijelölő bemenettel ellátott 78 parancskiválasz1ó áramkör, második vezérlőbemenetére kilencedik 76 tár, harmadik vezérlőbemenetére 66 strobeváltó formátum előállító áramkör van kötve, és kimenetére kapcsolódik a 31 strobe vonal. A 78 parancskiválasztó áramkör üzemmódkijelölő bemenetére tizedik 80 tár van kapcsolva. A 66 strobeváltó formátum előállító áramkör bemenetére a 23 formált várt érték vonal és üzemmódkijelölő bemenetére nyolcadik 74 tár van kapcsolva. A 70 strobe formáló áramkörnek a 3. ábrán káthatöan hatodik 71 NEM-VAGY kapuáramköre, hetedik 72 NEM-VAGY kapuáramköre valamint negyedik 73 KIZÁRO-VAGY kapuáramköre van.In order to generate a test signal determining the duration of the test and arriving at the strobe line 31, the response evaluation unit comprises a delay line 10 connected to a phase signal line, a first multiplexer 12 connected to the output of each delay line 10 and a second multiplex 16, respectively. wherein a first magazine 14 is connected to the address input of the multiplexer 12 and a second magazine 18 is attached to the address input of the multiplexer 16. The outputs of the multiplexers 12 and 14 are connected to a first control input 78 of a strobe forming circuit 70 having a clock, command signal and mode selection input, a second control input ninth storage 7 6, A tenth memory 80 is coupled to the mode selection input of the command selection circuit 78. An eighth store 74 is connected to the input of the stroke-converting format generating circuit 66 and to the formatted expected line and mode selection input 23. The strobe forming circuit 70 in FIG. 3 has a sixth NOT gate circuit 71, a seventh NO gate circuit 72, and a fourth disconnect gate circuit 73.
A 73 KIZÁRO-VAGY kapuáramkör egyik bemenetére a 71 és 72 NEM-VAGY kapuáramkör kímenete van közösítetten kötve, másik bemenete a 70 strobe formáló áramkör második vezérlőbemenetét alkotja. A 72 NEM-VAGY kapuáramkör egyik bemenete a 70 strobe formáló áramkör első bemenetét, a 72 NEM-VAGY kapuáramkör egyik bemenete pedig a 70 strobe formáló áramkör második bemenetét alkotja. A 71, 72 NEM-VAGY kapuáramkörök másik bemenetel elágaztatva a 70 strobe formáló áramkörOne of the inputs of the OR gate circuit 73 is connected to one of the outputs of the NO or gate circuits 71 and 72 and the other input forms the second control input of the strobe forming circuit 70. One of the inputs of the non-gate circuit 72 is the first input of the strobe forming circuit 70 and one of the inputs of the non-gate circuit 72 is the second input of the strobe forming circuit 70. The non-gate circuits 71, 72 have another input branched to the strobe forming circuit 70
187.028 ellő, illetve harmadik vezérlőbemenetét alkotják. A 66 atrobeváitó formátum előállító áramkörnek nyolcadik 67 NEM-VAGY kapuáramköre, kilencedik 68 NEM-VAGY kapuáramköre, valamint ötödik 69 KIZÁRO-VAGY kapuáramköre van. A 69 KIZÁRÓ-VAGY kapuáramkör egyik bemenete a 66 strobeváltó formátum előállító áramkör bemenetét alkotja, másik bemenete valamint a 67, 68 NEM-VAGY kapuáramkörök közösített első és közösített második bemenetel a 66 strobeváltó formátum előállító áramkör üzemmódkijelölő bemenetét alkotják.They represent 187,028 enemy and third control inputs. The atracting format generation circuitry 66 has an eight-NO gate circuit 67, a ninth 68 NO gate circuit 68, and a fifth NO-gate circuit 69. One of the inputs of the EXCLUSIVE or gate circuit 69 is the input of the strobing format generator 66, the other input and the united first and common second inputs of the non-gate circuits 67,68 form the mode assignment input of the strobing format 66.
Az előbbi áramkörök a strobe jelet úgy állítják elő, hogy a fázisjel készletből az egyes fázisjeleknek a 10 késleltető vonalakon való keresztülvezetésével késleltetett fázisjel azaz storbe jel készletet hoznak létre. A 14 ÜL 18 tárról címzett 12 és 16 multiplexer e készletből egy-egy strobe jelet választ ki, amely strobe jelek a 60 strobe formáló áramkör 71 és 72 NEM-VAGY kapuáramköre egyik bemenetére jutnak. E kapuáramkörök engedélyezése vagy órajelhez Időzítetten a 80 tárban rögzített információnak meg· feleleőn a 78 parancskiválasztó áramkör közvetlen parancsvezérlése útján, vagy a 66 strobeváltó formátum előállító áramkör vezéreltségi állapotának megfelelően történik.The above circuits generate the strobe signal by generating a delayed phase signal, i.e. a storbe signal, from the phase signal set by passing each phase signal through the delay lines 10. The multiplexers 12 and 16 addressed from the memory 14 are selected from this set of strobe signals, which are supplied to one of the inputs of the NO or gate circuits 71 and 72 of the strobe forming circuit 60. Enabling these gate circuits is either timed by direct command control of the command select circuit 78 in accordance with the information stored in the memory 80, or according to the control status of the strobe switching format generator 66.
A 66 strobeváltó formátum előállító áramkör vezéreltségi állapotát a 23 formált várt érték vonalon érkező jel ütemében a 74 tárban tárolt információ határozza meg a 67 és 68 NEM-VAGY kapuáramkörben megvalósuló logikai kapcsolat szerinti. Így a 71 és 72 NEM-VAGY kapuáramkör kimenetén megjelenő jel lehet az egyik vagy másik kiválasztott ί stroben jel, azok összege vagy hiánya. A 73 KIZÁRÓ•VAGY kapuáramkör kimenetén s ezáltal a 31 strobe vonalra jutó jel a 76 tár által nyújtott vezérlésnek megfelelően lehet az előbbi jel vagy annak invertáltja·The control state of the strobe change format generation circuitry 66 is determined by the information stored in the memory 74 at the rate of the signal arriving at the formatted expected value line 23 according to the logical connection in the NOT OR 67 gate circuitry. Thus, the signal displayed at the output of the NO or NO gate circuits 71 and 72 may be one of the selected ß stroben signals, their sum or absence. At the output of the EXCLUSIVE • OR gate circuit 73, the signal to the strobe line 31 may be the former or inverted according to the control provided by the storage 76.
A 39 maszk vonalon megjelenő maszkoló jelet előállító 44 maszk logikai vezérlése a 46 tár információtartalmának niegfeleleőn vagy az 52 tár információtartalma alapján órajel ütemezéssel maszk kiválasztó 50 multiplexer és a kimenetére kötött 58 kiválasztott parancs vonal útján közvetlen parancsjel vezérléssel vagy az 54 maszk formátum előállító áramkörtől maszk formátum 57 vonal útján kapott vezérléssel történik.The logical control of the mask 44 generating the masking signal appearing on the mask line 39 is either in response to the information content of the storage pool 46 or by a clock select scheduling multiplexer 50 and its output 58 selected by a direct command signal control or mask format generator 57 is controlled by the line.
Az 54 maszk formátum előállító áramkör harmadik 56 KIZÁRO-VAGY kapuáramkört és ötödik 55 NEM-VAGY kapuáramkört foglal magába, ahol az 56 KIZÁRO-VAGY kapuáramkör egyik bemenetével a 23 formált várt érték vonalra kapcsolódik, kimenetével az 55 NEM-VAGY kapuáramkör egyik bemenetére van kötve, és az 56 KIZÁRO-VAGY kapuáramkör, valamint az 55 NEM-VAGY kapuáramkör többi bemenete 60 tár kimeneteire van kötve a 4. ábrán láthatóan. Az 55 NEM-VAGY kapuáramkör kimenetére, s egyben az 54 maszk formátum előállító áramkör kimenetére kapcsolódó maszk formátum 57 vonalon megjelenő jel a 23 formált várt érték jel és a 60 tár információtartalmának az 56 KIZÁRO-VAGY és 55 NEM-VAGY kapuáramkör által megvalósított logikai kapcsolata.The mask format generating circuit 54 comprises a third EXCLUSIVE or gate circuit 56 and a fifth NO or gate circuit 55 where it is connected to one of the inputs of the formatted expected value 23 by one of the inputs of the EXCLUSIVE or gate circuit 56 and output to one of the inputs , and the other inputs of the EXCLUSIVE or gate circuit 56 and the other inputs of the NO or gate circuit 55 are connected to the outputs of the magazine 60 as shown in FIG. The signal on line 57 of the output of the NON-OR gate circuit and the output of the mask format generating circuit 54 is the logical relationship between the formatted expected value signal 23 and the storage contents of the storage 60 implemented by the NON-OR gate 56 .
A kiértékelési ciklus végét a 42 mintavétel engedélyen áramkör határozza meg a mintavételengedélyező 38 vonalra adott impulzussal.The end of the evaluation cycle is determined by the sampling permit 42 by a pulse applied to the sampling enable line 38.
Az 5. ábra a 10 késleltető vonal egy előnyös kialakítását mutatja. A 10 késleltető vonanak egymással azonos kialakítású 110 kondenzátort tartalmazó első 85 késleltető-vágó tagja és második 86 késleltető-vágó tagja van. A 85 késleltető-vágó tag bemenete negyedik 84 D tár kimenetére van kötve. A 83 D tár órajelbemenete és 84 D tár órajelbemenete 81 vonalvevő áramkör egy-egy ellenfázisú kimenetére van kötve. A 81 vonalvevő áramkör bemenete alkotja a 10 késleltető vonal bemenetét A 83 D tár és a 84 D tár adatbemenete közösítve logikai feszültséget szolgáltató kapocsra van kötve. A 85 késleltető-vágó tag és a 86 késleltető-vágó tag két-két kimenetével hozzárendelt első 87 komparátor ill második 88 komparátor bemenetéivel van összekötve.Figure 5 shows a preferred embodiment of the delay line 10. The delay lines 10 have a first delay cutter 85 and a second delay cutter 86 having a capacitor 110 of the same design. The input of the delay cutter member 85 is connected to the output of a fourth magazine 84D. The clock input of the memory 83 D and the clock input of the memory 84 D are connected to a single-phase output of the line receiving circuit 81. The input of the line receiving circuit 81 forms the input of the delay line 10 The data inputs of the storage 83 D and the storage 84 D are connected together to a logic voltage supply terminal. The delay-cutter member 85 and the delay-cutter member 86 are connected to the inputs of the first comparator 87 and the second comparator 88, respectively, associated with two outputs of the delay member.
A 87 és 88 komparátor kimenete komparátoronként külön-külön hozzárendelt első 89 ill második 90 VAGY kapuáramkör első bemenetére van kötve. A 89 VAGY kapuáramkör második bemenetére a 85 késleltető-vágó tag harmadik kimenete, a 90 VAGY kapuáramkör második bemenetére a 86 késleltető-vágó tag harmadik kimenete kapcsolódik.The outputs of the comparators 87 and 88 are connected to the first input of the first OR 89 of the second gate circuit 90 respectively. The third input of the delay gate member 85 is connected to the second input of the OR gate circuit 89, and the third output of the delay gate member 86 to the second input of the OR gate circuit 89.
A 89 VAGY kapuáramkör negált kimenete a 83 D tár törlőbemenetére, a ponált kimenete első 91 RS tár egyik beiróbemenetére van kötve. Hasonlóan a 90 VAGY kapuáramkör negált kimenete a 84 D tár törlőbemenetére és ponált ldmenete a 91 RS tár másik beíróbemenetére van kötve.The negated output of the OR gate circuit 89 is connected to the wipe input of the memory 83 D, and the output of the pondered output is connected to one of the inputs of the first RS memory 91. Similarly, the negative output of the OR gate circuit 90 is connected to the wipe input of the memory 84 D and the pondered output of the gate circuit is connected to the other input input of the RS memory 91.
A 91 RS tár rendre második 92 RS tár bemenetéire vannak kötve, és a 92 RS tár kimenetei elágaztatva egyrészt a 91 RS tár tiltó bemenetelre vannak viszszacsatolva másrészt 82 vonaladó áramkör egy-egy bemenetére vannak kötve.The RS memory 91 is connected to the inputs of a second RS memory 92, respectively, and the outputs of the RS memory 92 are branched on one hand to the input bar of the RS memory 91 and on the other to one of the inputs of the linear circuit 82.
A 85 és 86 késleltető-vágó tagnak, mint ahogy az az 5. ábrán is látható első, a hozzárendelt 84 D tárThe delay cutter members 85 and 86, as shown in Fig. 5 first, have an associated storage 84 D
Íonált kimenetére kapcsolódó bemenete is kimenete őzé kötött harmadik 102 ellenállása, második a hozzárendelt 84 D tár negált kimenetére kapcsolódó bemenete és második kimenete közé kötött második 101 ellenállása van. A 101 ellenállás és a 102 ellenállás kimenetekre kötött kapcsai közé állítható kialakítású 110 kondenzátor van iktatva. A 102 ellenállás kapcsai katódjukkal közösített harmadik 102 dióda és negyedik 109 dióda anódjához vannak kapcsolva, 108, 109 dióda közösített kátódja ötödik 104 ellenálláson keresztül tápfeszültségforrás negatívabb kapcsára van kötve. A 101 ellenállás kapcsai közösített anódú első 106 dióda más második 107 dióda katódjához vannak kötve, ahol a közösített anód első 100 ellenálláson keresztül a tápfeszültségforrás pozitivabb kapcsára csatlakozik. A 101 ellenállás második bementre kötött kapcsa egyrészt a 86 ill 85 késleltető-vágó tag harmadik kimenetét alkotja, másrészt negyedik 103 ellenálláson keresztül a tápfeszültségforrás negatívabb kapcsára van kötve.The input connected to its ionized output also has a third resistor 102 connected to its output, a second resistor 101 connected between the negative output of the associated storage 84 D and a second output. An adjustable capacitor 110 is provided between the output terminals of the resistor 101 and the resistor 102. The terminals of the resistor 102 are connected to the anode of a third diode 102 and a fourth diode 109 shared with their cathode, and the common cathode of the diode 108, 109 is connected via a fifth resistor 104 to the negative terminal of the power supply. The terminals of the resistor 101 are connected to the cathode of another second diode 107 of the common diode 106, whereby the common anode is connected via a first resistor 100 to the more positive terminal of the power supply. The second input terminal of the resistor 101 is the third output of the delay cutter members 86 and 85 and is connected to the negative terminal of the power supply via a fourth resistor 103.
A 10 késleltető vonal 81 vonalvevő áramkör szimmetrikus bemenetére érkező impulzusokat ellenfázisú kimenetein keresztül a 83, 84 D tár órabemenetére juttatja. A 83 D tár így a bemenő jel jelfutó élének időpontjában billen, s ennek megfelelően változik a 85 ill 86 késleltető-vágó tag bemenetére jutó jel. “The delay line 10 transmits pulses to the symmetric input of the line receiving circuit 81 via its anti-phase outputs to the clock input of the memory 83,84D. The memory 83 D thus tilts at the time of the leading edge of the input signal, and the signal to the input of the delay cutter members 85 and 86 changes accordingly. "
A 85, 86 késleltető-vágó tagok a bemenetel szimmetrikus módusú jelükből exponenciális felfutású jelet állítanak elő a trimmer 110 kondenzátor 101, 102 ellenálláson keresztül való töltésével Amikor a 110 kondenzátor felületére a 100, 103 ellenállások és a 106 dióda által me^iatározott komparálási szintet eléii a 87 ÜL 88 komparátor billen és a 89 valamint 90 VAGY kapuáramkörök negált kimenetén keresztül alaphelyzetbe hozza a 83 ill 84 D tárat, miközben a megfelelő fel ill lefutó élnek megfelelőenThe delay cut-off members 85, 86 generate an exponential boost signal from their input symmetric mode signal by charging the trimmer capacitor 110 through resistors 101, 102 when the surface of capacitor 110 is preceded by a level of comparisons mediated by resistors 100, 103 and diode 106. resets the 83 and 84 D memories via the tilt comparator 87 ÜL 88 and the negated output of the 89 and 90 OR gate circuits, with the corresponding up and down edges
187.028 billenti a 91 RS tárat.187,028 tilts the 91 RS.
A 91 RS tár vezéreltségének megfelelően a 92 RS tárat billenti, ahol a visszacsatolás biztosítja a hazárdmentesítést.Depending on the control of the RS memory 91, the RS memory 92 is tilted, where the feedback ensures the disassembly.
A 85 ilL 86 késleltető-vágó tagban a 110 kondenzátor a megfelelő dióda dinamikus ellenállásán keresztül kisül, amely kisülési idő a feltöltődési időnél lényegesen rövidebb. Ez széles frekvenciatartományban gyakorlatilag kitöltési tényezőtől független mértékű késleltetést biztosítják.In the retarder-cutting member 85 ilL 86, capacitor 110 is discharged through the dynamic resistance of the corresponding diode, which is substantially shorter than the charge time. This provides virtually no load factor delay over a wide frequency range.
A kapcsolás szimmetrikus megoldás legfőbb előnye, hogy áramkörvizsgálat közben több módon vezérelhető gyors strobe jel váltást és gyors maszkjel váltást tesz lehetővé. Ez LSI, VLSI integrált áramkörök gyors mérését és minősítését is lehetővé teszi. További előnye, hogy egy integrált áramkörben adott részegységek hibás működését okozó technológiai hibákat közvetlenül behatárolhat óvá teszi.The main advantage of the switching symmetrical solution is that it allows for several controllable fast strobe signal switching and fast mask signal change during circuit testing. It also enables rapid measurement and certification of LSI, VLSI integrated circuits. A further advantage is that it directly prevents technological faults that cause malfunctioning of components in an integrated circuit.
Claims (17)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| HU112383A HU187028B (en) | 1983-03-31 | 1983-03-31 | Respons evaluating unit for checking operation of digital mainly momolite integrated circuits |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| HU112383A HU187028B (en) | 1983-03-31 | 1983-03-31 | Respons evaluating unit for checking operation of digital mainly momolite integrated circuits |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| HU187028B true HU187028B (en) | 1985-10-28 |
Family
ID=10952937
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| HU112383A HU187028B (en) | 1983-03-31 | 1983-03-31 | Respons evaluating unit for checking operation of digital mainly momolite integrated circuits |
Country Status (1)
| Country | Link |
|---|---|
| HU (1) | HU187028B (en) |
-
1983
- 1983-03-31 HU HU112383A patent/HU187028B/en not_active IP Right Cessation
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6105157A (en) | Salphasic timing calibration system for an integrated circuit tester | |
| US4577318A (en) | Self testing detection system for comparing digital signal transition times | |
| US4180203A (en) | Programmable test point selector circuit | |
| EP0136204A2 (en) | Control of signal timing apparatus in automatic test systems using minimal memory | |
| US4542505A (en) | Adjustable system for skew comparison of digital signals | |
| WO2008044391A1 (en) | Testing device, testing method, and manufacturing method | |
| US4789835A (en) | Control of signal timing apparatus in automatic test systems using minimal memory | |
| EP1039389B1 (en) | Method and apparatus for adaptively learning test error sources to reduce the total number of test measurements required in real-time | |
| US7325182B2 (en) | Method and circuit arrangement for testing electrical modules | |
| US4837521A (en) | Delay line control system for automatic test equipment | |
| KR20010024360A (en) | Format sensitive timing calibration for an integrated circuit tester | |
| KR20030074652A (en) | Semiconductor Testing Apparatus | |
| HU187028B (en) | Respons evaluating unit for checking operation of digital mainly momolite integrated circuits | |
| US6677745B2 (en) | Test apparatus for parallel testing a number of electronic components and a method for calibrating the test apparatus | |
| JPS5882346A (en) | Automatic correction for pin electronics interface circuit within electronic tester | |
| JPH0545418A (en) | Timing calibration device | |
| JP2937440B2 (en) | Integrated circuit inspection equipment | |
| SU1092508A1 (en) | Device for checking logic circuits and finding faults | |
| JPS6329277A (en) | Testing device for logic integrated circuit | |
| JP3185187B2 (en) | IC test equipment | |
| JPS6239708B2 (en) | ||
| SU1120338A1 (en) | Device for checking digital units | |
| JP2769588B2 (en) | Data output timing synchronization method in IC test equipment | |
| CN116820064A (en) | Method and device for testing safety of functions of domain controller of vehicle | |
| SU744481A1 (en) | System for centralized monitoring of radio electronic articles |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| HU90 | Patent valid on 900628 | ||
| HPC4 | Succession in title of patentee |
Owner name: BARTOS, IMRE, HU Owner name: BUEKKI, LASZLO, HU Owner name: SZAMOSKOEZI, ZOLTAN, HU Owner name: HAJDU, JOZSEF, HU |
|
| HMM4 | Cancellation of final prot. due to non-payment of fee |