FR3036807A1

FR3036807A1 - DEVICE AND DIGITAL METHOD FOR MEASURING A PHASE OF A SINUSOIDAL SIGNAL

Info

Publication number: FR3036807A1
Application number: FR1554683A
Authority: FR
Inventors: Van Laurent Pham
Original assignee: Commissariat a lEnergie Atomique CEA; Commissariat a lEnergie Atomique et aux Energies Alternatives CEA
Current assignee: Commissariat a lEnergie Atomique et aux Energies Alternatives CEA
Priority date: 2015-05-26
Filing date: 2015-05-26
Publication date: 2016-12-02
Anticipated expiration: 2035-05-26
Also published as: EP3098611A1; EP3098611B1; FR3036807B1

Abstract

L'invention concerne un procédé (METH) de mesure d'un déphasage φ induit par un système analogique déphaseur (DP) fonctionnant à une fréquence fo, comportant les étapes suivantes : a) à partir de la fréquence fo et d'un nombre entier N donnés en paramètres, générer un signal d'horloge numérique (Shn) de fréquence N.fo, b) à partir du signal d'horloge numérique (Shn), générer un premier signal de référence numérique (Sr1n) de forme cos(2π.fo.t), échantillonné selon la fréquence N.fo du signal d'horloge numérique (Shn), puis : - convertir analogiquement le premier signal de référence numérique (Sr1n), de sorte à obtenir un premier signal de référence analogique (Sr1a) - envoyer ledit premier signal de référence analogique (Srla) au système déphaseur (DP) - recevoir du système déphaseur (DP) un signal d'entrée analogique (Sga) de forme A.cos(2π.fo.t+φ), où A est un facteur de proportionnalité - échantillonner le signal d'entrée analogique (Sga) selon la fréquence N.fo du signal d'horloge numérique (Shn), de sorte à obtenir un signal d'entrée numérique (Sgn) - multiplier point à point le premier signal de référence numérique (Sr1n) et le signal d'entrée numérique (Sgn), pour fournir un premier signal produit numérique (SP1n) - sommer N valeurs du premier signal produit (SP1n), afin d'obtenir une première somme (S1) de forme (N.A/2)cos(φ) c) calculer la valeur du déphasage φ au moyen de la première somme (S1).The invention relates to a method (METH) for measuring a phase shift φ induced by an analog phase-shifting system (DP) operating at a frequency fo, comprising the following steps: a) starting from the frequency fo and a whole number N given in parameters, generating a digital clock signal (Shn) of frequency N.fo, b) from the digital clock signal (Shn), generating a first digital reference signal (Sr1n) of cos form (2π .fo.t), sampled according to the frequency N.fo of the digital clock signal (Shn), then: - analogically converting the first digital reference signal (Sr1n), so as to obtain a first analog reference signal (Sr1a sending said first analog reference signal (Srla) to the phase-shifting system (DP) - receiving from the phase-shifting system (DP) an analog input signal (Sga) of form A.cos (2π.fo.t + φ), where A is a proportionality factor - sample the analog input signal (S ga) according to the frequency N.fo of the digital clock signal (Shn), so as to obtain a digital input signal (Sgn) - to multiply point-to-point the first digital reference signal (Sr1n) and the signal of digital input (Sgn), for supplying a first digital product signal (SP1n) - summing N values of the first product signal (SP1n), in order to obtain a first sum (S1) of shape (NA / 2) cos (φ) c ) calculate the phase shift value φ by means of the first sum (S1).

Description

1 DISPOSITIF ET PROCEDE NUMERIQUE DE MESURE D'UNE PHASE D'UN SIGNAL SINUSOIDAL DOMAINE TECHNIQUE DE L'INVENTION Le domaine technique de l'invention est celui des dispositifs et procédés pour la mesure d'une phase d'un signal sinusoïdal. Une telle mesure de phase est par exemple utilisée dans les techniques de Microscopie à Sonde Locale (SPM en anglais pour Scanning Probe Microscopy) qui utilisent une boucle de régulation. C'est notamment le cas des Microscopes à Force Atomique (AFM en anglais pour Atomic Force Microscopy) et des Microscopes optiques à champ proche (NSOM en anglais pour Near-Field Scanning Optical Microscopy), mais cela peut aussi exister dans certains microscopes tunnel à balayage en mode dynamique (STM en anglais pour Scanning Tunneling Microscopy). Mais l'invention concerne aussi tous les dispositifs comportant une boucle à verrouillage de phase, et même plus généralement tous les dispositifs requérant une mesure de phase rapide.FIELD OF THE INVENTION The technical field of the invention is that of devices and methods for measuring a phase of a sinusoidal signal. Such a phase measurement is for example used in the techniques of Local Probe Microscopy (SPM) which use a control loop. This is the case of Atomic Force Microscopy (AFM) and Near Field Scanning Optical Microscopy (NSOM), but it may also exist in some tunnel microscopes. scanning in dynamic mode (STM in English for Scanning Tunneling Microscopy). But the invention also relates to all devices comprising a phase-locked loop, and even more generally all devices requiring rapid phase measurement.

ARRIERE PLAN TECHNOLOGIQUE DE L'INVENTION Le domaine où ces techniques de mesure de phase doivent être particulièrement précises et rapides est celui des Microscopes à Force Atomique. Il permet donc de bien évaluer les techniques de l'art antérieur pour la mesure de phase.BACKGROUND OF THE INVENTION The field where these phase measurement techniques must be particularly precise and fast is that of Atomic Force Microscopes. It therefore makes it possible to correctly evaluate the techniques of the prior art for phase measurement.

La microscopie à force atomique (AFM pour Atomic Force Microscopy) est une technique d'imagerie en microscopie à sonde locale permettant de visualiser la topographie de la surface d'un échantillon. Plus précisément, la technique AFM exploite les forces d'interaction (attraction/répulsion) entre les atomes de l'apex nanométrique d'une sonde locale assimilable à une pointe effilée, et les atomes surfaciques d'un échantillon. Le microscope à force atomique grâce à sa pointe, le plus souvent portée par l'extrémité libre d'un micro-levier flexible (cantilever), balaye la surface de l'échantillon dans les trois directions de l'espace. L'analyse des déflexions du micro-levier permet d'évaluer les forces d'interactions intervenant entre elle et l'échantillon.Atomic Force Microscopy (AFM) is an imaging technique using local probe microscopy to visualize the topography of the surface of a sample. Specifically, the AFM technique exploits the interaction forces (attraction / repulsion) between the atoms of the nanoscale apex of a local probe comparable to a tapered tip, and the surface atoms of a sample. The atomic force microscope with its tip, usually carried by the free end of a flexible micro-lever (cantilever), scans the surface of the sample in three directions of space. The analysis of the deflections of the micro-lever makes it possible to evaluate the forces of interactions intervening between it and the sample.

La microscopie à force atomique présente trois modes principaux : - le mode contact dans lequel la pointe appuie sur la surface et en est repoussée par les forces répulsives entre la pointe et la surface. Au cours du balayage horizontal, les directions des déviations de la pointe sont mesurées. La déviation verticale est transmise à la boucle de 3036807 2 contre réaction qui régule la hauteur de la pointe afin de maintenir constante la valeur de déviation entrée. La topographie de la surface est alors déduite des variations de hauteur de la pointe. - le mode « Tapping » ou contact intermittent, aussi appelé AM-AFM pour Amplitude 5 Modulation - Atomic Force Microscopy, dans lequel le levier vibre verticalement à une fréquence fixe proche de sa fréquence de résonance, de sorte à être en contact avec la surface au point le plus bas de la trajectoire. Au cours du balayage horizontal de la pointe, l'amplitude des oscillations est mesurée généralement par un détecteur RMS (Root Mean Square). Toutefois, l'invention peut être utilisée dans ce mode pour gagner en rapidité et en 10 précision, et fournir une information de phase que l'on enregistre simultanément à la topographie. L'amplitude d'oscillation est ici maintenue constante au moyen d'une boucle de contre-réaction, par modification de la hauteur de la pointe par rapport à la surface. La topographie de la surface est alors déduite des variations de hauteur de la pointe. - le mode sans contact NC-AFM (NC pour Non Contact, parfois appelé Near Contact) ou FM- 15 AFM pour Frequency Modulation-AFM, dans lequel le levier vibre verticalement à sa fréquence de résonance, sans contact avec la surface. Dans ce mode, les forces d'interactions modifient transitoirement cette fréquence de résonnance, la pulsation de résonnance w valant la racine carrée de la raideur divisée par la masse effective du levier. En réalité, la distance pointe/surface est si faible que les forces atomiques provoquent un effet mécanique 20 sur la pointe qui ajoute un terme de raideur (gradient de force conservatrice d'interaction). On mesure au moyen d'une démodulation à verrouillage de phase (PLL) cette variation de fréquence dépendant du gradient des forces d'interactions. Une boucle de régulation maintient la fréquence de résonnance constante au cours du balayage horizontal de la pointe, par modification de la hauteur pointe surface. La topographie de la surface est alors déduite 25 des variations de hauteur de la pointe. Une variante très proche du FM-AFM est le PM-AFM pour Phase-Modulation AFM, où le levier vibre à une fréquence fixe et où on mesure la phase entre le générateur d'excitation électrique de la pointe, qui fait vibrer la pointe, et le signal du mouvement détecté. Cette technique, a priori 30 prometteuse par sa simplicité, est peu usitée en raison de difficultés d'interprétation. Ces difficultés ont conduit au développement du Zéro Phase Mode (OPM-APM), où la phase est maintenue à la valeur -n/2 par la régulation de hauteur de la pointe. Ce mode produit des images identiques à celle du mode NC-AFM originel, mais la mise en oeuvre est beaucoup plus simple et 3036807 3 surtout d'une stabilité bien plus grande, ce qui permet d'envisager des applications de routine à l'air ou en milieu liquide. En outre, sa rapidité est bien plus élevée qu'une PLL, ce qui permet de préserver des chocs l'apex de la pointe tout en balayant plus rapidement (environ d'un facteur dix). Elle représente un perfectionnement indéniable, mais son déploiement est freiné par 5 l'absence de circuits efficaces et rapides, dédiés à ce type de mesure de phase. On connaît de l'art antérieur plusieurs procédés de mesure d'une phase d'un signal sinusoïdal. On note que pour un signal sinusoïdal de type A.sin(wt+w), on appelle amplitude la composante A, fréquence la composante w/(2n), et phase la composante (p. Si la phase à mesurer est liée à un 10 élément qui oscille à une fréquence propre, on notera cette fréquence propre fo. Et dans le cas de la microscopie à force atomique, où une pointe est appliqué sur un échantillon en exerçant dessus une certaine pression, cette pression est fonction de la fréquence de désaccord Af à laquelle on choisit de faire fonctionner la boucle d'asservissement, la fréquence totale résultante devenant alors r0=f0+,8,f. Par exemple en mode répulsif, plus le désaccord est grand, plus la force sera 15 grande. Selon un premier procédé de l'art antérieur dont le dispositif associé est illustré à la figure 1, le signal sinusoïdal Sg=A.sin(wt+w), qu'on nommera signal d'entrée, est amené en entrée d'un premier comparateur Cl. Le premier comparateur Cl détecte les passages à zéro du signal 20 d'entrée Sg pour fournir un signal carré associé Sg', représenté à la figure 2. Un signal de référence Sr=sin(wt) sinusoïdal de même fréquence que le signal d'entrée Sg est amené en entrée d'un deuxième comparateur C2. Le deuxième comparateur C2 détecte les passages à zéro du signal de référence Sr pour fournir un signal carré associé Sr', représenté à la figure 2. Les deux signaux carrés Sg' et Sr' sont alors amenés sur deux entrées d'une porte logique Ou Exclusif Pl.Atomic force microscopy has three main modes: - the contact mode in which the tip rests on the surface and is repelled by the repulsive forces between the tip and the surface. During the horizontal sweep, the directions of the tip deviations are measured. The vertical deflection is transmitted to the feedback loop which regulates the height of the tip in order to keep the entered deflection constant constant. The topography of the surface is then deduced from the variations in height of the tip. - the "Tapping" or intermittent contact mode, also called AM-AFM for Amplitude 5 Modulation - Atomic Force Microscopy, in which the lever vibrates vertically at a fixed frequency close to its resonant frequency, so as to be in contact with the surface at the lowest point of the trajectory. During the horizontal sweep of the tip, the amplitude of the oscillations is generally measured by a RMS (Root Mean Square) detector. However, the invention can be used in this mode to gain speed and accuracy, and provide phase information that is recorded simultaneously with the topography. The amplitude of oscillation is here kept constant by means of a feedback loop, by modifying the height of the tip relative to the surface. The topography of the surface is then deduced from the variations in height of the tip. - Non-contact mode NC-AFM (NC for Non Contact, sometimes called Near Contact) or FM-AFM 15 for Frequency Modulation-AFM, in which the lever vibrates vertically at its resonant frequency, without contact with the surface. In this mode, the interaction forces transiently modify this resonance frequency, the resonant pulse w being the square root of the stiffness divided by the effective mass of the lever. In reality, the tip / surface distance is so small that the atomic forces cause a mechanical effect on the tip which adds a stiffness term (conservative interaction force gradient). This frequency variation, which depends on the gradient of the interaction forces, is measured by means of a phase-locked demodulation (PLL). A control loop maintains the resonant frequency constant during the horizontal sweep of the tip, by changing the peak tip height. The topography of the surface is then deduced from the height variations of the tip. A very similar variant of the FM-AFM is the PM-AFM for AFM Phase-Modulation, where the lever vibrates at a fixed frequency and where the phase between the electrical excitation generator of the tip, which vibrates the tip, is measured. and the signal of the detected motion. This technique, a priori 30 promising by its simplicity, is little used because of difficulties of interpretation. These difficulties led to the development of Zero Phase Mode (OPM-APM), where the phase is maintained at the value -n / 2 by the height regulation of the tip. This mode produces images identical to that of the original NC-AFM mode, but the implementation is much simpler and especially of a much greater stability, which makes it possible to envisage routine applications in the air. or in liquid medium. In addition, its speed is much higher than a PLL, which allows to preserve shocks to the apex of the tip while sweeping faster (about a factor of ten). It represents an undeniable improvement, but its deployment is hampered by the absence of efficient and fast circuits, dedicated to this type of phase measurement. Several methods for measuring a phase of a sinusoidal signal are known from the prior art. Note that for a sinusoidal signal of A.sin type (wt + w), we call amplitude the component A, frequency the component w / (2n), and phase the component (p If the phase to be measured is linked to a The element that oscillates at a natural frequency, we note this natural frequency fo And in the case of atomic force microscopy, where a tip is applied to a sample by exerting on a certain pressure, this pressure is a function of the frequency of If the tuning loop is chosen to operate, the resulting total frequency then becomes r0 = f0 +, 8, f For example, in repulsive mode, the greater the mismatch, the greater the force. first method of the prior art whose associated device is illustrated in Figure 1, the sinusoidal signal Sg = A.sin (wt + w), which will be called input signal, is brought to the input of a first comparator Cl. The first comparator C1 detects the zero crossings of the input signal Sg to provide an associated square signal Sg ', shown in FIG. 2. A sinusoidal reference signal Sr = sin (wt) of the same frequency as the input signal Sg is inputted to a second C2 comparator. The second comparator C2 detects the zero crossings of the reference signal Sr to provide an associated square signal Sr ', represented in FIG. 2. The two square signals Sg' and Sr 'are then fed to two inputs of a logic gate Or Exclusive Pl.

25 Un filtre RC en sortie de la porte logique P1 permet de moyenner la tension de sortie Sp de la porte logique Pl, ladite moyenne Sp' indiquant la phase cp du signal d'entrée Sg. Toutefois la rapidité de mesure de la phase est limitée par la constante de temps du filtre RC imposant un compromis entre la rapidité et l'ondulation résiduelle en sortie du filtre RC.An RC filter at the output of the logic gate P1 makes it possible to average the output voltage Sp of the logic gate P1, said average Sp 'indicating the phase cp of the input signal Sg. However, the speed of measurement of the phase is limited by the time constant of the RC filter imposing a compromise between the speed and the residual ripple at the output of the RC filter.

30 L'ondulation résiduelle est supprimée par l'usage d'un deuxième procédé de l'art antérieur dont le dispositif associé est illustré à la figure 3. Le filtre RC est remplacé par un intégrateur 11 formé d'une pompe de charge et d'une capacité, suivi d'un échantillonneur bloqueur Eb. A la figure 4 est 3036807 4 illustré le signal Spi en sortie de l'intégrateur 11 et le signal Sp2 en sortie de l'échantillonneur bloqueur Eb, qui indique la phase cp du signal d'entrée Sg. Durant les phases de blocage, un circuit logique CL commande la décharge de la capacité pour remettre à zéro l'intégrateur 11.The residual ripple is suppressed by the use of a second method of the prior art whose associated device is illustrated in FIG. 3. The filter RC is replaced by an integrator 11 formed of a charge pump and a a capacity, followed by a sampler blocker Eb. In FIG. 4 is illustrated the signal Spi at the output of the integrator 11 and the signal Sp2 at the output of the sample-and-hold device Eb, which indicates the phase cp of the input signal Sg. During the blocking phases, a logic circuit CL controls the discharge of the capacity to reset the integrator 11.

5 Toutefois, ce deuxième procédé est très sensible au bruit, la mesure de la phase étant détériorée par les décalages (« offsets » en anglais) de tension aux passages à zéro. On connaît un troisième procédé de l'art antérieur, utilisé lorsque la réjection de bruit importe plus que la rapidité de mesure. En référence à la figure 5, le signal d'entrée Sg=A.sin(wt+cp) et le 10 signal de référence Sr=sin(wt) sont amenés en entrée d'un multiplicateur M1. En sortie du multiplicateur M1 se trouve un signal Sq à deux composantes : C1=A.cos(2wt+cp) et C2=A.cos(cp). Ledit signal de sortie Sq du multiplicateur M1 est alors appliqué à l'entrée d'un filtre passe-bas F1, pour rejeter la composante C1=A.cos(2wt+q)). En divisant la composante restante C2=A.cos(cp) par A et en inversant le cosinus, il est possible d'extraire la phase cp du signal d'entrée Sg. Ce troisième 15 procédé améliore le rapport signal sur bruit d'un facteur au moins égal à dix, mais cela au détriment de la rapidité de mesure. D'autres procédés mettent en oeuvre une double multiplication, en recourant à un deuxième signal de référence Sr=sin(wt) en quadrature avec le signal de référence Sr=cos(wt). Un tel procédé est par exemple divulgué dans le document US 7,843,627 B2. Selon ce procédé, le signal d'entrée Sg=A.sin(wt+cp) et un premier signal de 20 référence Sr1=sin(wt) sont multipliés, puis le produit résultant est échantillonné à une fréquence d'échantillonnage fixe fs=1/Ts. Enfin, N échantillons sont sommés, N étant un nombre entier positif choisi de sorte que N.Ts M.T < (N+1).Ts, où T est la période du signal d'entrée Sg et M est un nombre entier positif. Sommer N échantillons est sensiblement équivalent à intégrer le produit entre un instant 0 et un instant M.T, c'est-à-dire intégrer sur M périodes T du produit. En 25 parallèle, le signal d'entrée Sg et un deuxième signal de référence 5r2=cos(wt), pouvant être aisément généré à partir du premier, sont multipliés. Puis le produit résultant est échantillonné à la fréquence d'échantillonnage, et enfin N échantillons sont sommés. A partir des deux sommes, obtenues avec la référence et sa quadrature, l'amplitude A et la phase cp du signal d'entrée Sg sont déterminées.However, this second method is very sensitive to noise, the measurement of the phase being deteriorated by offsets in voltage at zero crossings. A third method of the prior art is known, used when the rejection of noise matters more than the speed of measurement. With reference to FIG. 5, the input signal Sg = A.sin (wt + cp) and the reference signal Sr = sin (wt) are input to a multiplier M1. At the output of the multiplier M1 is a signal Sq with two components: C1 = A.cos (2wt + cp) and C2 = A.cos (cp). Said output signal Sq of the multiplier M1 is then applied to the input of a low-pass filter F1, to reject the component C1 = A.cos (2wt + q)). By dividing the remaining component C2 = A.cos (cp) by A and inverting the cosine, it is possible to extract the phase cp from the input signal Sg. This third method improves the signal-to-noise ratio by a factor of at least ten, but this to the detriment of the speed of measurement. Other methods implement a double multiplication, by using a second reference signal Sr = sin (wt) in quadrature with the reference signal Sr = cos (wt). Such a method is for example disclosed in US Pat. No. 7,843,627 B2. According to this method, the input signal Sg = A.sin (wt + cp) and a first reference signal Sr1 = sin (wt) are multiplied, and the resulting product is sampled at a fixed sampling frequency fs = 1 / Ts. Finally, N samples are summed, N being a positive integer chosen such that N.Ts M.T <(N + 1) .Ts, where T is the period of the input signal Sg and M is a positive integer. Sommer N samples is substantially equivalent to integrating the product between a moment 0 and a moment M.T, that is to say, integrate on M periods T of the product. In parallel, the input signal Sg and a second reference signal 5r2 = cos (wt), which can easily be generated from the first, are multiplied. Then the resulting product is sampled at the sampling frequency, and finally N samples are summed. From the two sums, obtained with the reference and its quadrature, the amplitude A and the phase cp of the input signal Sg are determined.

30 Le document divulgue toutefois que l'intégration numérique (par somme des échantillons) produit une erreur variable car la durée d'intégration fixée par la période d'échantillonnage Ts (fixe) multipliée par le nombre d'échantillons N correspond rarement exactement à un multiple 3036807 5 de la période T du signal d'entrée. En effet, comme expliqué précédemment, N est choisi tel que N.Ts M.T < (N+1).Ts. Le dernier échantillon sommé n'est donc généralement pas exactement pris au temps M.T, mais légèrement avant.However, the document discloses that the numerical integration (by sum of samples) produces a variable error because the integration time fixed by the sampling period Ts (fixed) multiplied by the number of samples N rarely corresponds exactly to one. multiple 3036807 5 of the period T of the input signal. Indeed, as explained above, N is chosen such that N.Ts M.T <(N + 1) .Ts. The last sample summed is therefore not usually taken exactly at the time M.T, but slightly before.

5 Pour supprimer cette erreur, le document propose d'approximer l'erreur pour chaque période d'échantillonnage Ts, et de la retrancher. L'approximation de l'erreur est réalisée par interpolation de la fonction à intégrer (c'est-à-dire le produit du signal d'entrée Sg et le premier signal de référence Sr1) entre les points d'échantillonnage. Toutefois cela entraîne l'implémentation d'un algorithme approprié et un délai additionnel de calcul. Cette solution 10 impose donc un compromis entre la précision de l'intégration et la rapidité de calcul. D'autre part, la prise en compte précise de l'accumulation des erreurs de période d'échantillonnage en période d'échantillonnage nécessite l'implémentation d'un algorithme supplémentaire pour supprimer le risque d'accumuler une erreur due à l'imprécision.To eliminate this error, the document proposes to approximate the error for each sampling period Ts, and to subtract it. The error approximation is performed by interpolating the function to be integrated (i.e., the product of the input signal Sg and the first reference signal Sr1) between the sampling points. However, this entails the implementation of an appropriate algorithm and an additional calculation delay. This solution therefore imposes a compromise between the accuracy of the integration and the speed of calculation. On the other hand, the precise taking into account of the accumulation of sampling period errors during the sampling period requires the implementation of an additional algorithm to eliminate the risk of accumulating an error due to inaccuracy.

15 DESCRIPTION GENERALE DE L'INVENTION L'invention propose un procédé de mesure d'un déphasage induit par un système analogique déphaseur fonctionnant à une fréquence connue et délivrant un signal d'amplitude connue, ce procédé de mesure permettant des mesures rapides, précises, et présentant un rapport signal sur bruit satisfaisant. A priori, le système déphaseur ne modifie que la phase ou possède une 20 régulation en amplitude, de sorte que l'amplitude du signal appliqué au procédé de l'invention est constante et connue a priori. Cela correspond au premier mode de réalisation. Mais selon un second mode de réalisation particulier, l'invention est aussi apte à traiter des signaux dont l'amplitude n'est pas a priori connue, dès lors que le taux de variation de cette dernière reste suffisamment faible pour rester compatible avec une détection de type RMS analogique. On 25 emploiera le terme « quasi constante » dans la suite. Nous verrons plus loin que cette amplitude est néanmoins connue a posteriori avec l'aide de moyens et d'étapes annexes. L'invention propose donc un procédé de mesure d'un déphasage cp induit par un système analogique déphaseur fonctionnant à une fréquence fo et délivrant un signal d'amplitude A 30 connue et quasi constante, comportant les étapes suivantes : a) à partir de la fréquence fo et d'un nombre entier N donnés en paramètres, générer un signal d'horloge numérique de fréquence N.fo, 3036807 6 b) à partir du signal d'horloge numérique, générer un premier signal de référence numérique de forme cos(2mfo.t), échantillonné selon la fréquence N.fo du signal d'horloge numérique, puis : convertir analogiquement le premier signal de référence numérique, de sorte à 5 obtenir un premier signal de référence analogique envoyer ledit premier signal de référence analogique au système déphaseur recevoir du système déphaseur un signal d'entrée analogique de forme A.cos(2mfo.t+cp), où A est un facteur de proportionnalité connu et quasi constant échantillonner le signal d'entrée analogique selon la fréquence N.fo du signal 10 d'horloge numérique, de sorte à obtenir un signal d'entrée numérique multiplier point à point le premier signal de référence numérique et le signal d'entrée numérique, pour fournir un premier signal produit numérique sommer N valeurs du premier signal produit, afin d'obtenir une première somme Si de forme (N.A/2).cos(w) 15 c) à la fin de l'étape de sommation du § b), envoyer un signal de déclenchement de l'étape d), d) calculer la valeur du déphasage cp au moyen d'au moins la première somme Si e) dès que les moyens de calcul ont acquis l'information à traiter, et en parallèle avec ce traitement, envoi d'un signal de remise à zéro d'au moins la première somme Si.GENERAL DESCRIPTION OF THE INVENTION The invention proposes a method for measuring a phase shift induced by an analog phase-shifting system operating at a known frequency and delivering a signal of known amplitude, this measuring method enabling fast, accurate measurements to be made. and having a satisfactory signal to noise ratio. A priori, the phase-shifting system modifies only the phase or has an amplitude regulation, so that the amplitude of the signal applied to the method of the invention is constant and known a priori. This corresponds to the first embodiment. But according to a second particular embodiment, the invention is also capable of processing signals whose amplitude is not a priori known, since the rate of variation of the latter remains sufficiently low to remain compatible with a detection. analog RMS type. The term "quasi constant" will be used later. We will see later that this amplitude is nevertheless known a posteriori with the help of means and additional steps. The invention therefore proposes a method of measuring a phase shift cp induced by an analog phase-shifting system operating at a frequency fo and delivering a signal of known and virtually constant amplitude A 30, comprising the following steps: a) starting from the frequency fo and an integer N given in parameters, generating a digital clock signal of frequency N.fo, b) from the digital clock signal, generating a first cos-shaped digital reference signal ( 2mfo.t), sampled according to the frequency N.fo of the digital clock signal, then: analogically converting the first digital reference signal, so as to obtain a first analog reference signal sending said first analog reference signal to the system phase shifter receive from the phase-shifting system an analog input signal of form A.cos (2mfo.t + cp), where A is a known and almost constant proportionality factor sample the signal of analog input according to the frequency N.fo of the digital clock signal, so as to obtain a digital input signal to multiply point by point the first digital reference signal and the digital input signal, to provide a first signal produced numerically sum N values of the first signal produced, in order to obtain a first sum Si of form (NA / 2) .cos (w) 15 c) at the end of the summing step of § b), send a signal of triggering step d), d) calculating the value of the phase shift cp by means of at least the first sum Si e) as soon as the calculation means have acquired the information to be processed, and in parallel with this processing, sending a reset signal of at least the first sum Si.

20 L'expression « au moins la première somme » des alinéas d) et e) se limite à cette première somme dans le cas où la connaissance de l'amplitude est a priori (mode préférentiel appelé aussi premier mode). Elle sera explicitée ultérieurement dans le cas où cette connaissance est a posteriori (deuxième mode). L'étape e) qui mentionne « dès que les moyens de calculs ont acquis l'information à traiter », représente en pratique un délai de l'ordre de quelques fractions de microsecondes, variant avec la rapidité des circuits utilisés. Quant à cette « information à traiter », il s'agit bien évidement du premier signal produit par sommation numérique des N valeurs. Selon l'invention, le signal d'horloge utilisé pour d'une part échantillonner le signal d'entrée dont on souhaite mesurer la phase cp et d'autre part générer le premier signal de référence numérique, est d'une fréquence multiple de la fréquence fo du signal d'entrée. Le signal d'entrée numérique et le premier signal de référence numérique sont donc totalement synchrones. En conséquence, il 25 30 3036807 7 n'y a pas d'erreurs cycliques dues à des ratios qui ne seraient pas proportionnels à la période d'échantillonnage, comme cela était le cas pour le procédé décrit dans le document US 7,843,627 B2. L'estimation du sinus ou du cosinus de la phase (à un facteur près) n'est donc pas biaisée. Pour cette raison, aucun algorithme de suppression d'erreur n'est nécessaire, ce qui améliore la 5 rapidité de mesure. De plus, le rapport signal sur bruit de la mesure est très bon ; il n'y a pas besoin de filtrer des oscillations parasites (battements) qui s'ajouteraient au cosinus ou au sinus estimé via la première somme.The expression "at least the first sum" of paragraphs d) and e) is limited to this first sum in the case where the knowledge of the amplitude is a priori (preferential mode also called first mode). It will be explained later in the case where this knowledge is a posteriori (second mode). Step e) which mentions "as soon as the computing means have acquired the information to be processed", represents in practice a delay of the order of a few fractions of microseconds, varying with the speed of the circuits used. As for this "information to be processed", it is obviously the first signal produced by numerical summation of N values. According to the invention, the clock signal used for, on the one hand, sampling the input signal whose phase cp is to be measured and on the other hand generating the first digital reference signal, is of a frequency that is a multiple of the frequency fo of the input signal. The digital input signal and the first digital reference signal are therefore totally synchronous. As a result, there are no cyclic errors due to ratios that would not be proportional to the sampling period, as was the case for the method described in US Pat. No. 7,843,627 B2. The estimate of the sine or cosine of the phase (within one factor) is therefore not biased. For this reason, no error removal algorithm is necessary, which improves the speed of measurement. In addition, the signal-to-noise ratio of the measurement is very good; there is no need to filter parasitic oscillations (beats) that would add to the estimated cosine or sine via the first sum.

10 Ce dispositif est particulièrement adapté aux systèmes analogiques déphaseurs fonctionnant à une fréquence fo moyenne. Un capteur de force d'un microscope à force atomique constitue un tel système analogique déphaseur, grâce à la variation des propriétés mécaniques de son résonateur. Le procédé peut donc avantageusement être mis en oeuvre pour les modes PM-AFM, 15 FM-AFM et AM-AFM de microscopes à force atomique. Toutefois le procédé est également utilisable au sein de boucles à verrouillage de phase, de systèmes d'échographie médicale, etc. Outre les caractéristiques principales qui viennent d'être mentionnées dans le paragraphe précédent, le procédé selon le premier aspect de l'invention peut présenter une ou plusieurs 20 caractéristiques complémentaires parmi les suivantes, considérées individuellement ou selon les combinaisons techniquement possibles. La mise en oeuvre de l'étape d) présente plusieurs variantes selon les divers modes de réalisation de l'invention correspondant à la manière, a priori ou a posteriori, dont l'amplitude est connue.This device is particularly suitable for phase shifter analog systems operating at a medium fo frequency. A force sensor of an atomic force microscope constitutes such an analog phase-shifting system, thanks to the variation of the mechanical properties of its resonator. The method can therefore advantageously be implemented for the PM-AFM, FM-AFM and AM-AFM modes of atomic force microscopes. However, the method can also be used within phase-locked loops, medical ultrasound systems, etc. In addition to the main features which have just been mentioned in the preceding paragraph, the method according to the first aspect of the invention may have one or more additional characteristics among the following, considered individually or according to the technically possible combinations. The implementation of step d) has several variants according to the various embodiments of the invention corresponding to the manner, a priori or a posteriori, whose amplitude is known.

25 Dans chacun de ces modes, selon une variante les moyens de calcul peuvent être soit analogiques soit numériques. Selon un premier mode de réalisation, le facteur de proportionnalité A connu est fixé par construction, par exemple en raison de la présence d'un dispositif de contrôle automatique de 30 gain. Alors le déphasage est calculé à l'aide de la première somme seule. En pratique, on se contente le plus souvent de cos(p) déterminé par : 2.S1 cos(p) = N . A 3036807 8 Selon une réalisation préférentielle de ce mode A=1, c'est-à-dire que le signal d'entrée appliqué au procédé de mesure A.cos(2mfo.t+cp) présente la même amplitude que le signal de référence cos(2mfo.t), c'est-à-dire 1. L'expression « au moins la première somme » des alinéas c) et d) doit être interprétée comme « la 5 première somme ».Après avoir réalisé l'étape b) de manière analogique, l'invention présente deux variantes pour l'étape d), selon que les moyens de calcul sont analogiques ou numériques. Dans ce premier mode, selon une première variante les moyens de calcul sont analogiques. La valeur de cos(p) explicitée ci-dessus est aisée à obtenir par des circuits analogiques dédiés (comme par exemple l'AD734).In each of these modes, according to a variant, the calculation means can be either analog or digital. According to a first embodiment, the known factor of proportionality A is fixed by construction, for example due to the presence of an automatic gain control device. Then the phase shift is calculated using the first sum alone. In practice, we are most often satisfied with cos (p) determined by: 2.S1 cos (p) = N. According to a preferred embodiment of this mode A = 1, that is to say that the input signal applied to the measurement method A.cos (2mfo.t + cp) has the same amplitude as the signal of reference cos (2mfo.t), that is 1. The expression "at least the first sum" of paragraphs (c) and (d) shall be interpreted as "the first sum". step b) analogically, the invention has two variants for step d), depending on whether the calculation means are analog or digital. In this first mode, according to a first variant, the calculation means are analog. The value of cos (p) explained above is easy to obtain by dedicated analog circuits (such as the AD734).

10 Dans ce premier mode, selon une seconde variante les moyens de calcul sont numériques. L'une des méthodes les plus courantes consiste à utiliser une table mémorisant la fonction Arc cosinus combinée à une technique d'interpolation linéaire ou polynômiale pour calculer le déphasage (p. On peut recourir à un DSP (Digital Signal Processor) ou à un FPGA (Field-Programmable Gate Array).In this first mode, according to a second variant, the calculation means are digital. One of the most common methods is to use a table that stores the cosine arc function combined with a linear or polynomial interpolation technique to calculate the phase shift (eg, a DSP (Digital Signal Processor) or an FPGA (Field-Programmable Gate Array).

15 Selon un second mode de réalisation où le facteur de proportionnalité A est connu a posteriori, il existe aussi la possibilité d'employer des moyens de calcul analogiques ou numériques. Dans ce second mode de réalisation, le facteur de proportionnalité A est connu a posteriori, c'est-à-dire implicitement, et doit être explicité par l'adjonction de moyens annexes réalisant une étape b') en 20 parallèle de l'étape b). Alors, le procédé peut s'énoncer : Procédé (METH) de mesure d'un déphasage cp selon la revendication 1, pour lequel le facteur de proportionnalité A est connu indirectement, a posteriori, et dans lequel : i) A est explicité par l'adjonction de moyens annexes réalisant une étape b') en parallèle de l'étape b), comportant les sous-étapes suivantes : 25 ii) générer un deuxième signal de référence numérique de forme sin(2mfo.t), échantillonné selon la fréquence N.fo du signal d'horloge numérique puis : ij) multiplier point à point le deuxième signal de référence numérique et le signal d'entrée numérique Sgn, pour fournir un deuxième signal produit numérique S2 ik) sommer N valeurs du deuxième signal produit, afin d'obtenir une deuxième somme S2 30 de forme -(N.A/2).sin(q)), j) les alinéas d) et e) s'expriment par : d) calculer la valeur du déphasage cp au moyen de la première somme Si et de la deuxième somme S2 3036807 9 e) dès que les moyens de calcul ont acquis l'information à traiter, et en parallèle avec ce traitement, envoyer un signal de remise à zéro de la première somme Si et de la deuxième somme S2. En d'autres termes, dans l'étape d) le déphasage cp est calculé à la fois au moyen de la première 5 somme Si et de la deuxième somme S2, et dans l'étape f) il y a remise à zéro de la première somme Si et de la deuxièmes somme S2. L'expression « au moins la première somme » des alinéas d) et e) doit dans ce second mode être interprétée comme (( la première somme Si et la deuxième somme S2 ».According to a second embodiment where the proportionality factor A is known a posteriori, there is also the possibility of using analog or digital calculation means. In this second embodiment, the proportionality factor A is known a posteriori, that is to say implicitly, and must be explained by the addition of ancillary means performing a step b ') parallel to the step b). Then, the method can be stated: Method (METH) for measuring a phase shift cp according to claim 1, for which the proportionality factor A is known indirectly, a posteriori, and in which: i) A is explained by adding ancillary means performing a step b ') in parallel with step b), comprising the following substeps: ii) generating a second digital reference signal of sin (2mfo.t) shape, sampled according to the frequency N.fo of the digital clock signal then: ij) point-to-point multiplication of the second digital reference signal and the digital input signal Sgn, to provide a second digital product signal S2 ik) summing N values of the second product signal, in order to obtain a second sum S2 of form - (NA / 2) .sin (q)), j) subparagraphs d) and e) are expressed by: d) calculating the value of the phase shift cp by means of the first sum Si and the second sum S2 3036807 9 e) as soon as the means of calcu l have acquired the information to be processed, and in parallel with this treatment, send a reset signal of the first sum Si and the second sum S2. In other words, in step d) the phase shift cp is calculated both by means of the first sum S1 and the second sum S2, and in step f) it is reset to zero. first sum Si and second sum S2. The expression "at least the first sum" of paragraphs (d) and (e) must in this second mode be interpreted as "the first sum Si and the second sum S2".

10 Selon ce second mode de réalisation, le procédé selon l'invention peut être réécrit comme suit, les étapes b) et b') étant réalisées en parallèle : a) à partir de la fréquence fo et d'un nombre entier N donnés en paramètres, générer un signal d'horloge numérique de fréquence N.fo, b) à partir du signal d'horloge numérique, générer un premier signal de référence 15 numérique de forme cos(2mfo.t), échantillonné selon la fréquence N.fo du signal d'horloge numérique, puis : convertir analogiquement le premier signal de référence numérique, de sorte à obtenir un premier signal de référence analogique envoyer ledit premier signal de référence analogique au système déphaseur 20 recevoir du système déphaseur un signal d'entrée analogique de forme A.cos(2mfo.t+cp), où A est un facteur de proportionnalité connu et quasi constant échantillonner le signal d'entrée analogique selon la fréquence N.fo du signal d'horloge numérique, de sorte à obtenir un signal d'entrée numérique multiplier point à point le premier signal de référence numérique et le signal 25 d'entrée numérique, pour fournir un premier signal produit numérique sommer N valeurs du premier signal produit, afin d'obtenir une première somme Si de forme (N.A/2).cos(w) b') générer un deuxième signal de référence numérique de forme sin(2mfo.t), échantillonné selon la fréquence N.fo du signal d'horloge numérique puis : 30 - multiplier point à point le deuxième signal de référence numérique et le signal d'entrée numérique Sgn, pour fournir un deuxième signal produit numérique - sommer N valeurs du deuxième signal produit, afin d'obtenir une deuxième somme S2 de forme -(N.A/2).sin(w), 3036807 10 c) à la fin de l'étape de sommation du § b), envoyer un signal de déclenchement de l'étape d), d) calculer la valeur du déphasage cp au moyen d'au moins la première somme Si e) dès que les moyens de calcul ont acquis l'information à traiter, et en parallèle avec ce 5 traitement, envoi d'un signal de remise à zéro d'au moins la première somme Si. Ainsi dans ce second mode de réalisation, l'expression « au moins la première somme » désigne à la fois la première somme Si et la deuxième somme S2, le déphasage cp calculé dans l'étape c) étant calculé à la fois au moyen de la première somme et de la deuxième somme.According to this second embodiment, the method according to the invention can be rewritten as follows, steps b) and b ') being performed in parallel: a) from the frequency fo and an integer N given in parameters, generating a digital clock signal of frequency N.fo, b) from the digital clock signal, generating a first digital reference signal of cos (2mfo.t) shape, sampled according to the frequency N.fo of the digital clock signal, then: analogically converting the first digital reference signal, so as to obtain a first analog reference signal to send said first analog reference signal to the phase-shifter system to receive from the phase-shifting system an analog input signal of A.cos form (2mfo.t + cp), where A is a known and almost constant proportionality factor sample the analog input signal according to the frequency N.fo of the digital clock signal, so as to obtain ir a digital input signal to multiply point-to-point the first digital reference signal and the digital input signal, to provide a first digital product signal sum N values of the first product signal, to obtain a first sum Si of form (NA / 2) .cos (w) b ') generating a second digital reference signal of form sin (2mfo.t), sampled according to the frequency N.fo of the digital clock signal and then: 30 - multiply point to point the second digital reference signal and the digital input signal Sgn, to provide a second digital product signal - summing N values of the second product signal, to obtain a second sum S2 of form - (NA / 2) .sin (w), 3036807 c) at the end of the summing step of § b), sending a trigger signal of step d), d) calculating the value of the phase shift cp by means of at least the first sum If e) as soon as the calculation means have acquired the information to be processed, and in parallel with this processing, sending a reset signal of at least the first sum Si. Thus in this second embodiment, the expression "at least the first sum" designates both the first and second sum. sum S1 and the second sum S2, the phase shift cp calculated in step c) being calculated both by means of the first sum and the second sum.

10 Dans ce second mode aussi, l'invention présente deux variantes pour l'étape c), selon que les moyens de calcul sont analogiques ou numériques. Selon la variante analogique, l'amplitude explicitée et le déphasage sont calculables par des moyens analogiques dédiés à partir de la première somme Si et de la deuxième somme S2.In this second mode too, the invention has two variants for step c), depending on whether the calculation means are analog or digital. According to the analog variant, the explicit amplitude and the phase shift are computable by dedicated analog means from the first sum S1 and the second sum S2.

15 Des circuits analogiques (comme par exemple l'AD734) permettent d'obtenir les fonction carré et racine carrée, division et multiplication. On peut donc expliciter A par : 2 / A = -N 'IS12 +S22 avec w=2mfo, et le déphasage, par tan (cp) avec : tan (q) ) = -52/S1 20 Selon la première variante, numérique : - pour l'amplitude, ledit dispositif numérique peut calculer directement l'expression de A ci-dessus. Ceci est réalisable par des moyens conventionnels connus de l'homme du métier (unité 25 arithmétique d'un processeur DSP ou implémentation des différentes fonctions arithmétiques dans un FPGA). - pour déterminer le déphasage cp, l'une des méthodes les plus répandues consiste à utiliser une table mémorisant la fonction Arc tangente combinée à une technique d'interpolation linéaire ou polynômiale.Analog circuits (such as for example the AD734) make it possible to obtain the square and square root, division and multiplication functions. We can therefore explain A by: 2 / A = -N 'IS12 + S22 with w = 2mfo, and the phase shift, by tan (cp) with: tan (q)) = -52 / S1 20 According to the first variant, numerical for the amplitude, said digital device can directly calculate the expression of A above. This is achievable by conventional means known to those skilled in the art (arithmetic unit of a DSP processor or implementation of the various arithmetic functions in an FPGA). - To determine the phase shift cp, one of the most common methods is to use a table memorizing the tangent Arc function combined with a linear or polynomial interpolation technique.

30 3036807 11 Selon la seconde variante, numérique, les calculs de l'amplitude et du déphasage sont réalisés par un circuit ou un algorithme CORDIC qui transforme les coordonnées rectangulaires (51 et S2) en coordonnées polaires (A et cp). Généralement cet algorithme est mis en oeuvre dans un circuit ou une partie de circuit dédié que l'on appellera circuit CORDIC. Globalement, il repose sur des 5 rotations successives (itérations) d'une matrice d'un vecteur normalisé. Le CORDIC est utilisé dans l'invention pour approximer la fonction Arc Tangente. Cet algorithme de calcul de fonctions trigonométriques est maintenant standard. Ainsi, des composants CORDIC sont proposés sans surcoût par les constructeurs dans les circuits logiques 10 programmables (FPGA) qu'ils produisent. Le document suivant détaille cet algorithme : « A survey of CORDIC algorithms for FPGA based computers » de Ray Andraka, FPGA '98 Proceedings of the 1998 ACM/SIGDA sixth international symposium on Field programmable gate arrays, p191-200, ACM, New-York, 1998.According to the second, numerical variant, the calculations of the amplitude and of the phase shift are carried out by a circuit or a CORDIC algorithm which transforms the rectangular coordinates (51 and S2) into polar coordinates (A and cp). Generally this algorithm is implemented in a circuit or a part of a dedicated circuit that will be called a CORDIC circuit. Overall, it relies on successive rotations (iterations) of a matrix of a normalized vector. CORDIC is used in the invention to approximate the Arc Tangent function. This algorithm for calculating trigonometric functions is now standard. Thus, CORDIC components are offered at no additional cost by the manufacturers in the programmable logic circuits (FPGAs) they produce. The following document details this algorithm: Ray Andraka's FPGA '98 Proceedings of the 1998 ACM / SIGDA International Symposium on Field Programmable Gate Arrays, p191-200, ACM, New York, "A Survey of CORDIC algorithms for FPGA based computers" by Ray Andraka. , 1998.

15 Selon cette seconde variante numérique, utilisant un CORDIC, A et cp ne sont pas obtenues par la succession des fonctions des formules ci-dessus, mais de manière itérative, par des approximations successives qui sont propres à ce circuit ou cet algorithme. Les équations de l'algorithme CORDIC sont données ci-dessous : 20 = xi + yi.cli.2 i = yi + i = zi + cli.Tan 1(2 i) avec di=1 si yi>0 et -1 sinon. En choisissant les valeurs initiales suivantes, déterminées en utilisant les deux sommes 51 et S2: 25 xo = (w/n).A.cos yo = (w/n).A.sin Zo = 0, l'algorithme produit après p itérations : xp = (w/n).A.Ap avec Ap = .\/(1 + 2-20 30 yp = 0 zp = Tan-1(-sin(p)= cosy) L'amplitude fournie à la pième itération sera obtenue à partir de xp : A=( ii 3036807 12 et la phase directement à partir de zp. Dans un mode de réalisation non limitatif, le procédé comporte une étape de déclenchement de l'étape c), suite aux étapes de sommation des étapes b) et b').According to this second numerical variant, using a CORDIC, A and cp are not obtained by the succession of the functions of the formulas above, but iteratively, by successive approximations which are specific to this circuit or this algorithm. The equations of the algorithm CORDIC are given below: 20 = xi + yi.cli.2 i = yi + i = zi + cli.Tan 1 (2 i) with di = 1 if yi> 0 and -1 otherwise . By choosing the following initial values, determined using the two sums 51 and S2: xo = (w / n) .A.cos yo = (w / n) .A.sin Zo = 0, the algorithm produced after p iterations: xp = (w / n) .A.Ap with Ap =. \ / (1 + 2-20 30 yp = 0 zp = Tan-1 (-sin (p) = cos) The amplitude supplied to the pth iteration will be obtained from xp: A = (ii 3036807 12 and the phase directly from zp.In a non-limiting embodiment, the method comprises a step of triggering of step c), following the summing steps steps b) and b ').

5 Selon un deuxième aspect, l'invention concerne un dispositif de mesure d'un déphasage cp induit par un système analogique déphaseur fonctionnant à une fréquence fo, comportant : un synthétiseur de signal d'horloge configuré pour générer, à partir de la fréquence fo et d'un nombre entier N donnés en paramètres, un signal d'horloge 10 numérique de fréquence N.fo, un premier générateur connecté au synthétiseur, configuré pour générer, à partir du signal d'horloge numérique, un premier signal de référence numérique de forme cos(2mfo.t), échantillonné selon la fréquence N.fo du signal d'horloge numérique, 15 un convertisseur numérique analogique connecté au premier générateur, configuré pour convertir analogiquement le premier signal de référence numérique, de sorte à générer un premier signal de référence analogique, un convertisseur analogique numérique configuré pour échantillonner selon la fréquence N.fo du signal d'horloge numérique un signal d'entrée analogique de 20 forme A.cos(2mfo.t+cp) provenant du système déphaseur, où A est un facteur de proportionnalité, de sorte à obtenir un signal d'entrée numérique, un premier multiplicateur connecté au convertisseur analogique numérique, configuré pour multiplier point à point le premier signal de référence numérique et le signal d'entrée numérique, de sorte à fournir un premier signal produit 25 numérique, un premier accumulateur connecté au premier multiplicateur, configuré pour sommer N valeurs du premier signal produit, afin d'obtenir une première somme de forme (N.A/2).cos(w), un calculateur connecté au moins indirectement au premier accumulateur, 30 configuré pour calculer la valeur du déphasage cp au moins au moyen de la première somme.According to a second aspect, the invention relates to a device for measuring a phase shift cp induced by an analog phase-shifting system operating at a frequency fo, comprising: a clock signal synthesizer configured to generate, from the frequency fo and an integer N given in parameter, a digital clock signal of frequency N.fo, a first generator connected to the synthesizer, configured to generate, from the digital clock signal, a first digital reference signal of cos form (2mfo.t), sampled according to the frequency N.fo of the digital clock signal, a digital analog converter connected to the first generator, configured to convert the first digital reference signal analogically, so as to generate a first analog reference signal, an analog digital converter configured to sample at the frequency N.fo of the digital clock signal u n A.cos (2mfo.t + cp) analog input signal from the phase shifter system, where A is a proportionality factor, so as to obtain a digital input signal, a first multiplier connected to the analog converter digital, configured to multiply point-to-point the first digital reference signal and the digital input signal, so as to provide a first digital product signal, a first accumulator connected to the first multiplier, configured to sum N values of the first product signal. in order to obtain a first form sum (NA / 2). cos (w), a computer connected at least indirectly to the first accumulator, configured to calculate the phase shift value cp at least by means of the first sum.

3036807 13 Par connexion indirecte des moyens de calcul, on entend que l'intégrateur est connecté à un registre qui, lui, est connecté directement aux moyens de calcul. Outre les caractéristiques principales qui viennent d'être mentionnées dans le paragraphe précédent, le dispositif selon l'invention peut présenter une ou plusieurs caractéristiques complémentaires parmi les suivantes, 5 considérées individuellement ou selon les combinaisons techniquement possibles. Dans un mode de réalisation, le dispositif de mesure de déphasage comporte : un deuxième générateur connecté au synthétiseur, configuré pour générer, à partir du signal d'horloge numérique, un deuxième signal de référence numérique 10 de forme sin(2mfo.t), échantillonné selon la fréquence N.fo du signal d'horloge numérique, un deuxième multiplicateur connecté au convertisseur analogique numérique, configuré pour multiplier point à point le deuxième signal de référence numérique et le signal d'entrée numérique, de sorte à fournir un deuxième signal 15 produit numérique, un deuxième accumulateur connecté au deuxième multiplicateur, configuré pour sommer N valeurs du deuxième signal produit, afin d'obtenir une deuxième somme de forme -(N.A/2).sin(w), les moyens de calcul étant connectés au moins indirectement au deuxième accumulateur, et 20 étant configurés pour calculer la valeur du déphasage cp et le coefficient de proportionnalité A à la fois au moyen de la première somme et de la deuxième somme. Dans ce second mode de réalisation, le dispositif de mesure comprend : un premier registre connecté entre le premier accumulateur et les moyens de 25 calcul, pour mémoriser les valeurs de sortie du premier accumulateur, un deuxième registre connecté entre le deuxième accumulateur et les moyens de calcul, pour mémoriser les valeurs de sortie du deuxième accumulateur. Dans un mode de réalisation, le dispositif de mesure comporte un élément de contrôle connecté 30 au calculateur, ledit contrôleur étant configuré pour commander lesdits moyens de calcul.By indirect connection of the calculation means, it is meant that the integrator is connected to a register which itself is directly connected to the calculation means. In addition to the main features which have just been mentioned in the preceding paragraph, the device according to the invention may have one or more additional characteristics among the following, considered individually or according to the technically possible combinations. In one embodiment, the phase-shifter comprises: a second generator connected to the synthesizer, configured to generate, from the digital clock signal, a second digital reference signal 10 of sin (2mfo.t) form, sampled according to the frequency N.fo of the digital clock signal, a second multiplier connected to the analog-digital converter, configured to multiply point-to-point the second digital reference signal and the digital input signal, so as to provide a second signal Digital product, a second accumulator connected to the second multiplier, configured to sum N values of the second product signal, to obtain a second form sum - (NA / 2) .sin (w), the computing means being connected to the less indirectly to the second accumulator, and 20 being configured to calculate the phase shift value cp and the proportionality coefficient A at the times by the first sum and the second sum. In this second embodiment, the measuring device comprises: a first register connected between the first accumulator and the calculation means, for storing the output values of the first accumulator, a second register connected between the second accumulator and the means for calculation, to memorize the output values of the second accumulator. In one embodiment, the measuring device comprises a control element connected to the computer, said controller being configured to control said calculating means.

3036807 14 Dans un mode de réalisation, l'élément de contrôle est en outre connecté au premier accumulateur et au deuxième accumulateur, ledit élément de contrôle étant configuré pour commander ledit premier accumulateur et ledit deuxième accumulateur.In one embodiment, the control element is further connected to the first accumulator and the second accumulator, said control element being configured to control said first accumulator and said second accumulator.

5 Dans un mode de réalisation non limitatif, le premier générateur, le deuxième générateur, le premier multiplicateur, le deuxième multiplicateur, le premier accumulateur, le deuxième accumulateur, et l'élément de contrôle, sont implémentés sur un circuit numérique de type FPGA ou ASIC.In a non-limiting embodiment, the first generator, the second generator, the first multiplier, the second multiplier, the first accumulator, the second accumulator, and the control element, are implemented on a digital circuit of FPGA type or ASIC.

10 Dans un mode de réalisation non limitatif, le dispositif déphaseur est un microscope à force atomique, ou un système d'échographie. L'invention et ses différentes applications seront mieux comprises à la lecture de la description qui suit et à l'examen des figures qui l'accompagnent.In a non-limiting embodiment, the phase shifter is an atomic force microscope, or ultrasound system. The invention and its various applications will be better understood by reading the following description and examining the figures that accompany it.

15 BREVE DESCRIPTION DES FIGURES Les figures ne sont présentées qu'à titre indicatif et nullement limitatif de l'invention. Les figures montrent : - à la figure 1, déjà décrite, une représentation schématique d'un dispositif pour mettre en 20 oeuvre un procédé selon un premier art antérieur - à la figure 2, déjà décrite, un diagramme montrant des tensions à différents points du dispositif de la figure 1 - à la figure 3, déjà décrite, une représentation schématique d'un dispositif pour mettre en oeuvre un procédé selon un deuxième art antérieur 25 - à la figure 4, déjà décrite, un diagramme montrant des tensions à différents points du dispositif de la figure 3 - à la figure 5, déjà décrite, une représentation schématique d'un dispositif pour mettre en oeuvre un procédé selon un troisième art antérieur - à la figure 6, un dispositif selon un mode de réalisation de l'invention, permettant de 30 mesure le déphasage induit par un dispositif déphaseur - A la figure 7, une représentation détaillée du dispositif de la figure 6 - à la figure 8, un signal d'entrée dont la phase est à mesurer, superposé à un signal de référence - à la figure 9, un diagramme temporel d'opérations de la logique du dispositif de la figure 6 3036807 15 a la figure 10, des étapes du procédé selon un mode de réalisation de l'invention. DESCRIPTION DETAILLEE D'AU MOINS UN MODE DE REALISATION DE L'INVENTION L'invention propose un dispositif DISP et un procédé METH pour mesurer le déphasage cp induit 5 par un système déphaseur analogique DP fonctionnant à une fréquence fo, montré à la figure 6. Le système déphaseur DP est apte à délivrer un signal d'entrée analogique Sga=A.cos(wt+cp), à partir d'un premier signal de référence analogique Sr1a=cos(wt). A est l'amplitude du signal d'entrée analogique Sga ; cp est la phase du signal d'entrée analogique Sga ; w est la pulsation et vaut 2rdo.BRIEF DESCRIPTION OF THE FIGURES The figures are presented only as an indication and in no way limitative of the invention. The figures show: in FIG. 1, already described, a schematic representation of a device for implementing a method according to a first prior art; in FIG. 2, already described, a diagram showing voltages at different points of the device; FIG. 1 - in FIG. 3, already described, a schematic representation of a device for implementing a method according to a second prior art; FIG. 4, already described, a diagram showing voltages at different points; FIG. 3 is a diagrammatic representation of a device for implementing a method according to a third prior art; for measuring the phase shift induced by a phase shifter device - In FIG. 7, a detailed representation of the device of FIG. 6 - in FIG. t the phase is to be measured, superimposed on a reference signal - in FIG. 9, a time diagram of operations of the logic of the device of FIG. 6 in FIG. 10, of the steps of the method according to one embodiment of the invention. DETAILED DESCRIPTION OF AT LEAST ONE EMBODIMENT OF THE INVENTION The invention proposes a device DISP and a method METH for measuring the phase shift cp induced by an analog phase shifter system DP operating at a frequency fo, shown in FIG. The phase shifter system DP is able to deliver an analog input signal Sga = A.cos (wt + cp), from a first analog reference signal Sr1a = cos (wt). A is the amplitude of the analog input signal Sga; cp is the phase of the SGA analog input signal; w is the pulse and is worth 2rdo.

10 Dans un mode de réalisation préféré, le système déphaseur DP est un capteur de force d'un microscope à force atomique, ou un système d'échographie. En effet, le dispositif DISP et le procédé METH proposés conviennent tout particulièrement aux fréquences fo moyennes.In a preferred embodiment, the DP phase shifter system is a force sensor of an atomic force microscope, or an ultrasound system. Indeed, the proposed DISP device and METH process are particularly suitable for medium fo frequencies.

15 En considérant l'intégrale sur une période temporelle du produit entre le signal d'entrée analogique Sga et un premier signal de référence analogique Sr1a=cos(wt), on note que : 21-[/(,) I = A. cos(wt + cp) cos(t) dt = (7A. cos (p) o De même, en considérant l'intégrale sur une période temporelle du produit entre le signal d'entrée Sga et un deuxième signal de référence analogique de forme Sr2a= sin(wt), on note que : 21-[/(,) Q = A. cos(wt + cp) sin(t) dt = - (7A. sin(p) o 20 II convient de noter qu'ajouter une constante Voff au signal d'entrée analogique Sga n'affecte pas les résultats ci-dessus puisque : f021I/oe) Voff. cos(t) dt = 0 et fo Voff. sin(t) dt = Il est connu que les intégrales I et Q peuvent être approximées par les sommes 25 discrètes suivantes : n-1 2Tr I = lim Acos(w. ti + cp). cos(. ti) n->co i=13 3036807 16 n-1 21-r Q = lim - Acos(w. ti q)). sin(. ti) n->00 ncu i=o 21-r avec ti = -- (A)n Ainsi on en déduit que : n-1 Acos(w. ti q)). cos(. ti) est une approximation de -2 A. cos cp i=0 n-1 Acos(w. ti q)). sin(. t) est une approximation de - -2 A. sin q) i=o 5 La figure 6 montre un dispositif DISP de mesure de la phase du signal d'entrée Sga. Le dispositif DISP est adapté à la mise en oeuvre d'un procédé METH selon un mode de réalisation de l'invention, dont les étapes sont représentées à la figure 10. L'invention est basée sur les approximations précédentes, comme cela est détaillé ci-après.Considering the integral over a time period of the product between the analog input signal Sga and a first analog reference signal Sr1a = cos (wt), we note that: 21 - [/ (,) I = A. cos (wt + cp) cos (t) dt = (7A cos (p) o Similarly, considering the integral over a time period of the product between the input signal Sga and a second analog reference signal of form Sr2a = sin (wt), we note that: 21 - [/ (,) Q = A. cos (wt + cp) sin (t) dt = - (7A, sin (p) o 20 It should be noted that to add a constant Voff at the analog input signal Sga does not affect the above results since: f021I / oe) Voff cos (t) dt = 0 and fo Voff sin (t) dt = It is known that the integrals I and Q can be approximated by the following discrete sums: n-1 2Tr I = lim Acos (w, ti + cp) cos (.ti) n-> co i = 13 3036807 16 n-1 21-r Q = lim - Acos (w, ti q)). sin (.ti) n-> 00 ncu i = o 21 -r with ti = - (A) n Thus we deduce that: n-1 Acos (w, ti q)). cos (.ti) is an approximation of -2 A. cos cp i = 0 n-1 Acos (w, ti q)). sin (.t) is an approximation of - -2 A. sin q) i = o 5 Figure 6 shows a device DISP for measuring the phase of the input signal Sga. The device DISP is adapted to the implementation of a method METH according to one embodiment of the invention, the steps of which are shown in FIG. 10. The invention is based on the preceding approximations, as is detailed here. -after.

10 En référence à la figure 7, le dispositif DISP comporte : un convertisseur analogique/numérique CV1 un convertisseur numérique/analogique CV2. un synthétiseur de signal d'horloge GS un circuit logique programmable CLP de type FPGA ou ASIC sur lequel sont implémentés : 15 o un premier générateur G1 o un deuxième générateur G2 o un premier multiplicateur M1 o un deuxième multiplicateur M2 o un premier accumulateur Al 20 o un deuxième accumulateur A2 o un calculateur CC o un premier registre R1, sous la forme d'une bascule asynchrone o un deuxième registre R2, sous la forme d'une bascule asynchrone o un élément de contrôle CF.With reference to FIG. 7, the device DISP comprises: an analog / digital converter CV1 a digital / analog converter CV2. a clock signal synthesizer GS a FPGA or ASIC type PLC programmable logic circuit on which are implemented: o a first generator G1 o a second generator G2 o a first multiplier M1 o a second multiplier M2 o a first accumulator Al 20 o a second accumulator A2 o a calculator CC o a first register R1, in the form of an asynchronous flip-flop o a second register R2, in the form of an asynchronous flip-flop o a control element CF.

25 3036807 17 Un signal d'horloge numérique Shn est généré par le synthétiseur de signal d'horloge GS. Le signal d'horloge Shn est un signal carré d'une fréquence N.fo, N étant un nombre entier donné en paramètre et fo étant la fréquence du signal d'entrée analogique Sga et également la fréquence de travail du système déphaseur DP. Le signal d'horloge Shn est représenté à la première ligne de 5 la figure 9. On note que la fréquence N.fo du signal d'horloge numérique Shn n'a pas de rapport avec la fréquence de l'horloge propre du circuit logique programmable CLP qui peut dans certains cas atteindre plusieurs centaines de mégahertz, et qui est nécessaire au fonctionnement de toute 10 logique synchrone pour le bon fonctionnement du circuit logique programmable CLP. L'horloge propre du circuit logique programmable CLP impose une contrainte sur la fréquence N.fo du signal d'horloge numérique Shn, qui doit rester suffisamment inférieure à l'horloge propre du circuit logique programmable CLP, sans quoi il pourrait se produire des retards de traitement nuisibles au respect des délais de traitement des différentes étapes du procédé.A digital clock signal Shn is generated by the clock signal synthesizer GS. The clock signal Shn is a square signal of a frequency N.fo, N being an integer given as parameter and fo being the frequency of the analog input signal Sga and also the working frequency of the phase shifter system DP. The clock signal Shn is represented in the first line of FIG. 9. It is noted that the frequency N.fo of the digital clock signal Shn is not related to the frequency of the clock of the logic circuit. programmable CLP which can in some cases reach several hundred megahertz, and which is necessary for the operation of any synchronous logic for the smooth operation of the programmable logic circuit CLP. The clean clock of the programmable logic circuit CLP imposes a constraint on the frequency N.fo of the digital clock signal Shn, which must remain sufficiently lower than the natural clock of the programmable logic circuit CLP, otherwise there could be delays harmful to the respect of the processing times of the various stages of the process.

15 Par ailleurs, le convertisseur analogique/numérique CV1 comporte une première entrée sur laquelle est amené le signal d'entrée analogique Sga. Le convertisseur analogique/numérique CV1 comporte également une deuxième entrée via laquelle lui est fourni le signal d'horloge Shn. Le signal d'horloge Shn est fourni au convertisseur analogique/numérique CV1 par l'élément de 20 contrôle CF pour déclencher une conversion analogique/numérique du signal d'entrée analogique Sga. Ainsi, le convertisseur analogique/numérique CV1 est configuré pour numériser le signal d'entrée Sga selon la fréquence d'échantillonnage N.fo, produisant ainsi des échantillons constituant un signal d'entrée numérisé, appelé signal d'entrée numérique Sgn.On the other hand, the analog / digital converter CV1 has a first input on which the analog input signal Sga is fed. The analog / digital converter CV1 also comprises a second input via which it is provided the clock signal Shn. The clock signal Shn is supplied to the analog / digital converter CV1 by the control element CF to trigger an analog / digital conversion of the analog input signal Sga. Thus, the analog-to-digital converter CV1 is configured to digitize the input signal Sga according to the sampling frequency N.fo, thereby producing samples constituting a digitized input signal, called the digital input signal Sgn.

25 La deuxième ligne de la figure 9 représente une courbe CV1_busy montrant les phases durant lesquelles le convertisseur analogique/numérique CV1 effectue des conversions. La troisième ligne de la figure 9 montre une courbe CV1_read représentant des signaux de commande de lecture du convertisseur analogique/numérique CV1. Un signal de commande de lecture est émis par l'élément de contrôle CF dès qu'une phase de conversion est terminée, pour donner l'ordre 30 au convertisseur analogique/numérique CV1 de présenter le signal d'entrée numérique Sgn au premier multiplicateur M1 et au deuxième multiplicateur M2.The second line of Figure 9 represents a CV1_busy curve showing the phases during which the CV1 digital to analog converter performs conversions. The third line of FIG. 9 shows a CV1_read curve representing read control signals of the analog / digital converter CV1. A read command signal is issued by the control element CF as soon as a conversion phase is terminated, to give the command to the analog / digital converter CV1 to present the digital input signal Sgn to the first multiplier M1 and the second multiplier M2.

3036807 18 Le premier générateur G1 est destiné à produire un premier signal de référence numérique Sr1n, qui sera ensuite converti en un premier signal de référence analogique Sr1a à destination du système déphaseur DP. Le deuxième générateur G2 est destiné à produire un deuxième signal de référence numérique Sr2n dont l'utilisation est expliquée plus loin. On nomme communément ces 5 générations des synthèses digitales directes (DDS). Il est envisageable d'utiliser un générateur de fonction séparé externe, mais il est judicieux que le circuit logique programmable CLP génère directement le premier signal de référence numérique Sr1n et le deuxième signal de référence numérique Sr2n. Ceci élimine un surcoût et une complexité liés à un générateur externe qui devrait posséder deux sorties en quadrature. Le coût de la génération des deux signaux de 10 référence numérique est en effet marginal lorsqu'elle est réalisée par le circuit logique programmable CLP. Dans ce cas, des tables de sinus et de cosinus sont enregistrées dans une mémoire du circuit logique programmable CLP, chacune contenant N valeurs. En réalité, puisque les fonctions sin et cos sont identiques à un décalage temporel près, et sont respectivement symétriques par rapport au point zéro et à l'axe des ordonnées, il est possible d'en tenir compte 15 pour optimiser l'espace mémoire alloué à la tabulation de leurs valeurs. Le premier signal de référence numérique Sr1n et le deuxième signal de référence numérique Sr2n sont alors générés en utilisant directement les valeurs enregistrées. Le premier générateur G1 et le deuxième générateur G2 comportent une entrée via laquelle leur 20 est fourni le signal d'horloge Shn généré par le synthétiseur d'horloge GS. Le premier générateur G1 et le deuxième générateur G2 sont donc configurés pour générer chacun un signal numérique de référence selon la fréquence d'échantillonnage N.fo. Le premier signal numérique de référence Sr1n, généré par le premier générateur G1, est un signal sinusoïdal qui se présente sous la forme : Sr1n=cos(wt). Le deuxième signal numérique de référence Sr2n, généré par le deuxième 25 générateur G2, est un signal sinusoïdal qui se présente sous la forme : Sr2n=sin(wt). On note que le premier signal de référence Sr1n et le deuxième signal de référence Sr2n sont en quadrature. Le premier générateur G1 et le deuxième générateur G2 comportent chacun une sortie : la sortie du premier générateur G1 permet de délivrer le premier signal de référence Sr1n au premier 30 multiplicateur Ml; la sortie du deuxième générateur G2 permet de délivrer le deuxième signal de référence Sr2n au deuxième multiplicateur M2.The first generator G1 is intended to produce a first digital reference signal Sr1n, which will then be converted into a first analog reference signal Sr1a for the phase shifter system DP. The second generator G2 is intended to produce a second digital reference signal Sr2n whose use is explained below. These five generations are commonly called direct digital syntheses (DDS). It is conceivable to use an external separate function generator, but it is advisable that the programmable logic circuit CLP directly generates the first digital reference signal Sr1n and the second digital reference signal Sr2n. This eliminates the extra cost and complexity associated with an external generator that should have two quadrature outputs. The cost of generating the two digital reference signals is indeed marginal when it is performed by the programmable logic circuit CLP. In this case, sine and cosine tables are stored in a memory of the programmable logic circuit CLP, each containing N values. In fact, since the functions sin and cos are identical to a time shift, and are respectively symmetrical with respect to the zero point and the ordinate axis, it is possible to take into account them to optimize the allocated memory space. to the tabulation of their values. The first digital reference signal Sr1n and the second digital reference signal Sr2n are then generated by directly using the recorded values. The first generator G1 and the second generator G2 have an input via which their clock Shn generated by the clock synthesizer GS is supplied. The first generator G1 and the second generator G2 are therefore configured to each generate a reference digital signal according to the sampling frequency N.fo. The first digital reference signal Sr1n, generated by the first generator G1, is a sinusoidal signal which is in the form: Sr1n = cos (wt). The second reference digital signal Sr2n, generated by the second generator G2, is a sinusoidal signal which is in the form: Sr2n = sin (wt). It is noted that the first reference signal Sr1n and the second reference signal Sr2n are in quadrature. The first generator G1 and the second generator G2 each have an output: the output of the first generator G1 makes it possible to deliver the first reference signal Sr1n to the first multiplier M1; the output of the second generator G2 makes it possible to deliver the second reference signal Sr2n to the second multiplier M2.

3036807 19 Le premier multiplicateur M1 comporte une première entrée via laquelle lui est fourni le premier signal de référence Srin, dont les échantillons sont reçus du premier générateur G1 selon la fréquence d'échantillonnage N.fo. Le premier multiplicateur M1 comporte en outre une deuxième entrée via laquelle lui est fourni le signal d'entrée numérique Sgn, dont les échantillons sont reçus 5 du convertisseur analogique/numérique CV1 selon la fréquence N.fo. Ainsi, à chaque période d'échantillonnage 1/(N.fo), le premier multiplicateur M1 reçoit un échantillon du premier signal de référence Srin et un échantillon du signal d'entrée numérique Sgn, et les multiplie. On dira que le premier signal de référence Srin et le signal d'entrée numérique Sgn sont multipliés point à point. Ainsi, un premier signal produit numérique SPln est généré selon la fréquence N.fo. Le 10 premier multiplicateur M1 comporte en outre une sortie pour envoyer le premier signal produit SPln vers le premier accumulateur Al. La quatrième ligne de la figure 9 montre les phases Ml_busy durant lesquelles le premier multiplicateur M1 effectue des multiplications. Le premier accumulateur Al comporte une première entrée pour recevoir le premier signal 15 produit SP1n. En outre, le premier accumulateur Al comporte une deuxième entrée pour recevoir un signal de réinitialisation Rst par l'élément de contrôle CF : le premier accumulateur Al est configuré pour additionner les échantillons du premier signal produit SPln qu'il reçoit, jusqu'à réception du signal de réinitialisation Rst. La cinquième ligne de la figure 9 indique les phases Al_busy où l'accumulateur additionne effectivement. Le signal de réinitialisation Rst est 20 représenté à la sixième ligne de la figure 9. Le signal de réinitialisation Rst est envoyé par l'élément de contrôle CF après N fronts d'horloge du signal d'horloge Shn. Ainsi, N échantillons sont additionnés lors de chaque cycle du premier accumulateur Al, pour produire une première somme Si. Le premier accumulateur Al comporte une sortie pour fournir la première somme Si à la première bascule asynchrone Ri. Comme montré précédemment, la première somme Si est 25 une approximation de : N -2A. cos (1) De même, le deuxième multiplicateur M2 comporte une première entrée via laquelle lui est fourni le deuxième signal de référence Sr2n, dont les échantillons sont reçus du deuxième générateur G2 selon la fréquence N.fo. Le deuxième multiplicateur M2 comporte en outre une deuxième entrée via laquelle lui est fourni le signal d'entrée numérique Sgn, dont les échantillons 30 sont reçus du convertisseur analogique/numérique CV1 selon la fréquence N.fo. Ainsi, à chaque période d'échantillonnage 1/(N.fo), le deuxième multiplicateur M2 reçoit un échantillon du deuxième signal de référence Sr2n et un échantillon du signal d'entrée numérisé Sgn, et les 3036807 20 multiplie. On dira que le premier signal de référence Srin et le signal d'entrée numérique Sgn sont multipliés point à point. Ainsi, un deuxième signal produit numérique SP2n est généré selon la fréquence d'échantillonnage Es. Le deuxième multiplicateur M2 comporte en outre une sortie pour envoyer le deuxième signal produit SP2n vers le deuxième accumulateur A2.The first multiplier M1 comprises a first input via which it is provided the first reference signal Srin, whose samples are received from the first generator G1 according to the sampling frequency N.fo. The first multiplier M1 further comprises a second input via which it is provided the digital input signal Sgn, whose samples are received from the analog / digital converter CV1 according to the frequency N.fo. Thus, at each sampling period 1 / (N.fo), the first multiplier M1 receives a sample of the first reference signal Srin and a sample of the digital input signal Sgn, and multiplies them. It will be said that the first reference signal Srin and the digital input signal Sgn are multiplied point by point. Thus, a first digital product signal SPln is generated according to the frequency N.fo. The first multiplier M1 further includes an output for sending the first generated signal SPln to the first accumulator A1. The fourth line of Fig. 9 shows the phases Ml_busy during which the first multiplier M1 performs multiplications. The first accumulator A1 has a first input for receiving the first product signal SP1n. In addition, the first accumulator A1 has a second input for receiving a reset signal Rst by the control element CF: the first accumulator A1 is configured to add the samples of the first product signal SPln that it receives, until reception. of the reset signal Rst. The fifth line of Figure 9 indicates the phases Al_busy where the accumulator actually adds. The reset signal Rst is shown in the sixth line of FIG. 9. The reset signal Rst is sent by the control element CF after N clock edges of the clock signal Shn. Thus, N samples are added during each cycle of the first accumulator A1, to produce a first sum Si. The first accumulator A1 has an output for supplying the first sum Si to the first asynchronous latch Ri. As previously shown, the first sum Si is an approximation of: N -2A. cos (1) Similarly, the second multiplier M2 has a first input via which it is provided the second reference signal Sr2n, whose samples are received from the second generator G2 according to the frequency N.fo. The second multiplier M2 further comprises a second input via which it is provided the digital input signal Sgn, whose samples 30 are received from the analog / digital converter CV1 according to the frequency N.fo. Thus, at each sampling period 1 / (N.fo), the second multiplier M2 receives a sample of the second reference signal Sr2n and a sample of the digitized input signal Sgn, and the multipliers 306. It will be said that the first reference signal Srin and the digital input signal Sgn are multiplied point by point. Thus, a second digital product signal SP2n is generated according to the sampling frequency Es. The second multiplier M2 further comprises an output for sending the second product signal SP2n to the second accumulator A2.

5 Le deuxième accumulateur A2 comporte une première entrée pour recevoir le deuxième signal produit SP2n. En outre, le deuxième accumulateur A2 comporte une deuxième entrée pour recevoir le signal de réinitialisation Rst par l'élément de contrôle CE: le deuxième accumulateur A2 est configuré pour additionner les échantillons du deuxième signal produit SP2n qu'il reçoit, 10 jusqu'à réception du signal de réinitialisation Rst. Ainsi, N échantillons sont additionnés lors de chaque cycle du deuxième accumulateur A2, pour produire une deuxième somme S2. Le deuxième accumulateur A2 comporte une sortie pour fournir la deuxième somme S2 à la deuxième bascule asynchrone R2. Comme montré précédemment, la deuxième somme S2 est une approximation de : N - -2A. sin cp 15 La première bascule asynchrone R1 et la deuxième bascule asynchrone R2 comportent des sorties pour fournir la première somme Si et la deuxième somme S2 au calculateur CC. On note que les registres R1, R2 ne sont pas toujours nécessaires car ils peuvent être inclus dans le calculateur CC suivant l'implémentation du constructeur du dispositif DISP.The second accumulator A2 has a first input for receiving the second product signal SP2n. In addition, the second accumulator A2 has a second input for receiving the reset signal Rst by the control element CE: the second accumulator A2 is configured to add the samples of the second product signal SP2n that it receives, up to reception of the reset signal Rst. Thus, N samples are added during each cycle of the second accumulator A2, to produce a second sum S2. The second accumulator A2 has an output for supplying the second sum S2 to the second asynchronous flip-flop R2. As shown above, the second sum S2 is an approximation of: N - -2A. The first asynchronous flip-flop R1 and the second asynchronous flip-flop R2 have outputs for supplying the first sum S1 and the second sum S2 to the calculator CC. It is noted that the registers R1, R2 are not always necessary because they can be included in the computer CC according to the implementation of the manufacturer of the device DISP.

20 A un facteur près, les moyens de calcul CC reçoivent donc en entrée des approximations du cosinus et du sinus de la phase du signal d'entrée analogique Sga Les moyens de calcul CC comportent une autre entrée via laquelle leur est fourni un signal de commande d'exécution Ext, pour déclencher la réalisation de calculs par les moyens de calcul CC. Le signal de commande 25 d'exécution Ext est identique au signal de réinitialisation Rst précédemment évoqué et représenté à la sixième ligne de la figure 9. Les moyens de calcul CC sont alors capables de calculer une valeur approximée de la phase cp du signal d'entrée analogique Sga, à partir des approximations du cosinus et du sinus de la phase cp dudit signal d'entrée Sga.With a factor, the DC calculation means therefore receive at input approximations of the cosine and sine of the phase of the analog input signal Sga. The calculation means CC comprise another input via which a command signal is supplied to them. Ex execution, to trigger the realization of calculations by the DC calculation means. The execution control signal Ext is identical to the reset signal Rst previously mentioned and represented in the sixth line of FIG. 9. The calculation means CC are then capable of calculating an approximate value of the phase cp of the signal. analog input Sga, from the cosine and sinus approximations of the phase cp of said input signal Sga.

30 Les moyens de calcul CC sont constitués soit de circuits analogiques, soit d'un ou plusieurs circuits numériques.The calculation means CC consist of either analog circuits or one or more digital circuits.

3036807 21 Dans un premier mode de réalisation où le facteur de proportionnalité A est connu a priori, le déphasage est calculable par des moyens analogiques au moyen de la première somme seule, en déterminant cos(w) par : 2.S1 cos(w) = n. A 5 Mais il peut aussi être calculé par des moyens numériques. L'une des méthodes les plus simples consiste à utiliser une table mémorisant la fonction Arc cosinus combinée à une technique d'interpolation linéaire ou polynômiale pour calculer le déphasage (p. Dans le second mode de réalisation où le facteur de proportionnalité A est connu a posteriori, il 10 existe aussi la possibilité d'avoir des moyens de calcul analogiques ou numériques. En analogique, l'amplitude explicitée et le déphasage sont calculables par des moyens analogiques dédiés (comme par exemple l'AD734) à partir de la première somme Si et de la deuxièmes somme S2. Pour A, des circuits analogiques permettent d'obtenir les fonctions carré et racine carrée, division et multiplication. On peut donc expliciter A par : 2 A = -n S12 +S22 15 Et pour le déphasage, tan (cp) par le calcul suivant : tan (w)=-S2/S1 Mais il peut aussi être calculé par des moyens numériques. Pour l'amplitude, le calcul est évident (DSP, unité de calcul conventionnelle). Pour la phase, l'une des méthodes les plus simples consiste 20 à utiliser une table mémorisant la fonction Arc tan combinée à une technique d'interpolation pour calculer le déphasage (p. Selon une variante, ce calcul est réalisé par un circuit ou un algorithme CORDIC. Le document suivant détaille cet algorithme : « A survey of CORDIC algorithms for FPGA based computers » de Ray Andraka, FPGA '98 Proceedings of the 1998 ACM/SIGDA sixth international symposium on Field programmable gate arrays, p191-200, ACM, New-York, 1998.In a first embodiment where the proportionality factor A is known a priori, the phase shift is computable by analog means by means of the first sum alone, by determining cos (w) by: 2.S1 cos (w) = n. A 5 But it can also be calculated by numerical means. One of the simplest methods is to use a table that stores the cosine arc function combined with a linear or polynomial interpolation technique to compute the phase shift (p in the second embodiment where the proportionality factor A is known a At the same time, there is also the possibility of having analog or digital calculation means In analog, the explicit amplitude and the phase shift can be calculated by dedicated analog means (for example AD734) from the first sum If and of the second sum S2, for A, analog circuits make it possible to obtain the functions square and square root, division and multiplication, so we can explain A by: 2 A = -n S12 + S22 And for the phase shift, tan (cp) by the following calculation: tan (w) = - S2 / S1 But it can also be calculated by numerical means For the amplitude, the calculation is obvious (DSP, conventional calculation unit). One of the simplest methods is to use a table storing the Arc tan function combined with an interpolation technique to calculate the phase shift (p. According to one variant, this calculation is performed by a CORDIC circuit or algorithm. The following document details this algorithm: Ray Andraka's FPGA '98 Proceedings of the 1998 ACM / SIGDA International Symposium on Field Programmable Gate Arrays, p191-200, ACM, New York, "A Survey of CORDIC algorithms for FPGA based computers" by Ray Andraka. , 1998.

25 Dans ce cas, A et cp ne sont pas obtenus par la succession des fonctions des formules ci-dessus, mais de manière itérative, par des approximations successives qui sont propres à ce circuit ou cet algorithme. Les équations de l'algorithme utilisé par le calculateur CC sont données ci-dessous : 30 = xi + yi.cli.2 i 3036807 22 yi + i = zi + cli.Tan-1(21) avec di=1 si yi>0 et -1 sinon. En choisissant les valeurs initiales suivantes, qui sont choisies pour être les valeurs de sortie des 5 deux accumulateurs Al, A2: xo = (N/2).A.cos cp Vo = (N/2).A.sin cp zo = 0, l'algorithme produit après p itérations : x = -N A A n 10 2 r avec Ap = \/(1 + 2-2!) yp = zp = Tang(-simp)= cosy) L'amplitude fournie à la pième itération sera obtenue à partir de xp : A=(rc .xp)/(w.Ap) 15 et la phase directement à partir de zp. Enfin, le convertisseur numérique/analogique CV2 comporte une première entrée connectée à la sortie du premier générateur Gl. Ainsi, le premier signal de référence Srin est reçu en entrée du 20 convertisseur numérique/analogique CV2. Le convertisseur numérique/analogique CV2 comporte également une deuxième entrée via laquelle lui est fourni le signal d'horloge Shn, ledit signal d'horloge Shn permettant de déclencher un codage numérique/analogique. A partir du premier signal de référence numérique Srin, le convertisseur numérique/analogique CV2 produit un premier signal de référence analogique Srla à destination du système déphaseur DP.In this case, A and cp are not obtained by the succession of the functions of the formulas above, but iteratively, by successive approximations that are specific to this circuit or this algorithm. The equations of the algorithm used by the calculator CC are given below: ## EQU1 ## 0 and -1 otherwise. By choosing the following initial values, which are chosen to be the output values of the two accumulators Al, A2: xo = (N / 2) .A.cos cp Vo = (N / 2) .A.sin cp zo = 0, the algorithm produces after p iterations: x = -NAA n 10 2 r with Ap = \ / (1 + 2-2!) Yp = zp = Tang (-simp) = cosy The amplitude supplied to the pth Iteration will be obtained from xp: A = (rc .xp) / (w.Ap) and the phase directly from zp. Finally, the digital-to-analog converter CV2 has a first input connected to the output of the first generator G1. Thus, the first reference signal Srin is received at the input of the digital-to-analog converter CV2. The digital-to-analog converter CV2 also comprises a second input via which the clock signal Shn is supplied to it, said clock signal Shn making it possible to trigger a digital / analog coding. From the first digital reference signal Srin, the digital-to-analog converter CV2 produces a first analog reference signal Srla for the phase shifter system DP.

25 On remarque que l'élément de contrôle CF, qui reçoit le signal d'horloge numérique Shn à la fréquence N.fo, commande de manière synchrone : - la sauvegarde des accumulations des accumulateurs Al, A2 dans les registres R1, R2 - la remise à zéro des accumulateurs Al, A2 30 - le lancement des moyens de calcul CC. La figure 10 représente des étapes du procédé METH selon l'invention dans le second mode. Selon la variante, les moyens de calcul sont analogiques ou numériques.It will be noted that the control element CF, which receives the digital clock signal Shn at the frequency N.fo, synchronously controls: the backup of the accumulations of the accumulators A1, A2 in the registers R1, R2 - the reset of the accumulators A1, A2 30 - the launch of the calculation means CC. FIG. 10 represents steps of the METH method according to the invention in the second mode. According to the variant, the calculation means are analog or digital.

3036807 23 Dans sa configuration initiale, le circuit logique programmable CLP est initialisé et les conditions suivantes sont imposées : - l'indice i utilisé par le premier accumulateur Al et le deuxième accumulateur A2, variant 5 de 0 à N-1, est mis à zéro - les valeurs de sortie du premier accumulateur Al et du deuxième accumulateur A2 sont mises à zéro - les phases du premier signal de référence numérique Srin et du deuxième signal de référence numérique Sr2n sont mises à zéro, ce qui revient à dire que : 10 o le premier signal de référence numérique Srl=cos(wt) est mis à un o le deuxième signal de référence numérique Sr2=sin(wt) est mis à zéro. Au bout de N coups d'horloge du signal d'horloge Shn, c'est-à-dire à i=N-1, le dispositif DISP est remis dans sa configuration initiale (c'est-à-dire sa configuration lorsque i=0) et le calculateur CC 15 est activé par le signal de commande d'exécution Ext, comme le montre la sixième ligne de la figure 9. Selon une première étape num_Sga, le signal d'entrée analogique Sga est numérisé par le convertisseur analogique/numérique CV1 selon la fréquence d'échantillonnage N.fo, ladite 20 fréquence d'échantillonnage N.fo étant fournie par l'élément de contrôle CF. Une succession d'échantillons d'entrée composant le signal d'entrée numérique Sgn sont donc produits à la cadence de la fréquence d'échantillonnage N.fo. Selon une deuxième étape gen_Srn réalisée simultanément à la première étape num_Sga, le 25 premier signal de référence numérique Srin et le deuxième signal de référence numérique Sr2n sont générées par le premier générateur G1 et le deuxième générateur G2. Selon une troisième étape mult_Sgn_Srin, le signal d'entrée numérique Sgn et le premier signal de référence numérique Srin sont multipliés point à point par le premier multiplicateur Ml, de 30 sorte à produire le premier signal produit SP1n.In its initial configuration, the programmable logic circuit CLP is initialized and the following conditions are imposed: the index i used by the first accumulator A1 and the second accumulator A2, varying from 0 to N-1, is set to zero - the output values of the first accumulator A1 and the second accumulator A2 are set to zero - the phases of the first digital reference signal Srin and the second digital reference signal Sr2n are set to zero, which means that: the first digital reference signal s s = cos (wt) is set to one where the second digital reference signal Sr 2 = sin (wt) is set to zero. After N clock ticks Shn, i = N-1, the DISP device is returned to its initial configuration (i.e., its configuration when i = 0) and the DC computer 15 is activated by the execution control signal Ext, as shown in the sixth line of FIG. 9. In a first step num_Sga, the analog input signal Sga is digitized by the analog converter / digital CV1 according to the sampling frequency N.fo, said sampling frequency N.fo being provided by the control element CF. A succession of input samples composing the digital input signal Sgn are therefore produced at the rate of the sampling frequency N.fo. In a second step gen_Srn performed simultaneously with the first step num_Sga, the first digital reference signal Srin and the second digital reference signal Sr2n are generated by the first generator G1 and the second generator G2. In a third step mult_Sgn_Srin, the digital input signal Sgn and the first digital reference signal Srin are multiplied point by point by the first multiplier M1, so as to produce the first product signal SP1n.

3036807 24 Selon une quatrième étape mult_Sgn_Sr2n réalisée simultanément à la troisième étape, le signal d'entrée numérique Sgn et le deuxième signal de référence numérique Sr2n sont multipliés point à point par le deuxième multiplicateur M2, de sorte à produire le deuxième signal produit SP2n.In a fourth step mult_Sgn_Sr2n performed simultaneously at the third step, the digital input signal Sgn and the second digital reference signal Sr2n are multiplied point by point by the second multiplier M2, so as to produce the second product signal SP2n.

5 Selon une cinquième étape add_SP1n, N échantillons du premier signal produit SPln sont additionnés par le premier accumulateur Al, de sorte à produire la première somme Si. Comme expliqué précédemment, la première somme Si est une approximation de cos(w) à un facteur près.According to a fifth step add_SP1n, N samples of the first product signal SPln are summed by the first accumulator Al, so as to produce the first sum Si. As explained above, the first sum Si is an approximation of cos (w) to a factor near.

10 Selon une sixième étape add_SP2n réalisée simultanément à la cinquième étape, N échantillons du deuxième signal produit SP2n sont additionnés par le deuxième accumulateur A2, de sorte à produire la deuxième somme S2. Comme expliqué précédemment, la deuxième somme S2 est une approximation de sin(w) à un facteur près.According to a sixth step add_SP2n performed simultaneously with the fifth step, N samples of the second generated signal SP2n are added by the second accumulator A2, so as to produce the second sum S2. As previously explained, the second sum S2 is an approximation of sin (w) by a factor.

15 Selon une septième étape mem_Sl, la première somme Si est mémorisée par le premier registre Ri. Selon une huitième étape mem_52 réalisée simultanément à la septième étape mem_Sl, la deuxième somme S2 est mémorisée par le deuxième registre R2.According to a seventh step mem_S1, the first sum Si is memorized by the first register Ri. According to an eighth step mem_52 performed simultaneously with the seventh step mem_Sl, the second sum S2 is stored by the second register R2.

20 Selon une neuvième étape calc_Phi, le calculateur CC détermine, au moyen de la première somme Si et de la deuxième somme S2, la phase cp du signal d'entrée analogique Sga, au moyen de l'algorithme CORDIC.According to a ninth step calc_Phi, the computer CC determines, by means of the first sum S1 and the second sum S2, the phase cp of the analog input signal Sga, by means of the algorithm CORDIC.

25 Selon une dixième étape calc_A, le calculateur CC détermine, au moyen de la première somme Si et de la deuxième somme S2, l'amplitude A du signal d'entréeSg : (2/n)V.(s12 + S22). Comme vu précédemment, si l'on utilise un CORDIC, ce calcul sera effectué par itérations successives. Dans ce cas, les sommes Si, S2 sont transférées aux deux entrées de ce CORDIC qui va calculer par itérations (en général 7 ou 8) les valeurs de A et de (p. Egalement, le calcul d'amplitude selon la 30 dixième étape n'est plus nécessaire car A est donné par le CORDIC. Ce calcul est rapide et se fait aisément dans l'intervalle 1/N entre le NI' échantillon et le (N+1)'.According to a tenth step calc_A, the computer CC determines, by means of the first sum S1 and the second sum S2, the amplitude A of the input signal Sg: (2 / n) V (s12 + S22). As seen previously, if one uses a CORDIC, this calculation will be carried out by successive iterations. In this case, the sums S1, S2 are transferred to the two inputs of this CORDIC which will calculate by iterations (generally 7 or 8) the values of A and of P. Also, the amplitude calculation according to the tenth step is no longer necessary because A is given by CORDIC This computation is fast and is easily done in the interval 1 / N between the NI 'sample and the (N + 1)'.

3036807 25 On note que les accumulateurs Al, A2 somment les valeurs numériques des échantillons i respectifs pour i variant de 0 à N-1, puis à la fin de cette séquence, les sommes Si, S2 sont transférées aux deux entrées du calculateur CC qui va calculer les valeurs de A et de (p.It is noted that the accumulators A1, A2 sum the numerical values of the respective samples i for i varying from 0 to N-1, then at the end of this sequence, the sums Si, S2 are transferred to the two inputs of the calculator CC which will calculate the values of A and (p.

5 Bien entendu, l'invention n'est pas limitée aux exemples décrits et représentés car diverses modifications peuvent y être apportées sans sortir de son cadre. Par exemple, la phase cp pourrait être déterminée à partir de la première somme et/ou de la deuxième somme par un autre moyen que l'algorithme Cordic.Of course, the invention is not limited to the examples described and shown since various modifications can be made without departing from its scope. For example, the phase cp could be determined from the first sum and / or the second sum by means other than the Cordic algorithm.

Claims

REVENDICATIONS1. Method (METH) for measuring a phase shift cp induced by an analog phase-shifting system (DP) operating at a frequency fo and delivering a signal of known and almost constant amplitude A, comprising the following steps: a) from the frequency fo and an integer N given in parameters, generating a digital clock signal (Shn) of frequency N.fo, b) from the digital clock signal (Shn), generating a first digital reference signal ( Sr1n) of cos (2mfo.t) shape, sampled according to the frequency N.fo of the digital clock signal (Shn), then: analogically converting the first digital reference signal (Sr1n), so as to obtain a first signal of analog reference (Sr1a) sending said first analog reference signal (Sr1a) to the phase-shifting system (DP) receiving from the phase-shifting system (DP) an analog input signal (Sga) of form A.cos (2mfo.t + cp), where A is a proportionality factor sample the if analog input signal (Sga) according to the frequency N.fo of the digital clock signal (Shn), so as to obtain a digital input signal (Sgn) to multiply point by point the first digital reference signal (Sr1n) and the digital input signal (Sgn), for providing a first digital product signal (SP1n) summing N values of the first product signal (SP1n), to obtain a first sum (Si) of form (nA / 2). cos (w) c) at the end of the integration step of § a), send a trigger signal of step d), d) calculate the value of the phase shift cp by means of the first sum Si e) as soon as the calculation means have acquired the information to be processed, and in parallel with this processing, sending a reset signal (Rst) of at least the first sum Si.

2. Measuring method (METH) according to claim 1, for which the proportionality factor A is known directly, a priori, and whose subparagraphs d) and e) are reduced to: d) calculate the value of the phase shift cp by means of the first sum Si e) as soon as the calculation means have acquired the information to be processed, and in parallel with this processing, sending a reset signal (Rst) of the first sum Si.

3. Measuring method (METH) according to claim 1, wherein the proportionality factor A is known indirectly, a posteriori, and wherein: i) A is explained by the addition of ancillary means performing a step b ') in parallel of step b), comprising the following substeps: ii) generating a second digital reference signal of sin (2mfo.t) form, sampled according to the frequency N.fo of the digital clock signal and then: ij ) multiply point by point the second digital reference signal and the digital input signal Sgn, to provide a second digital product signal ik) sum N values of the second digital product signal, to obtain a second sum S2 of form - ( NA / 2) .sin (q)), j) subparagraphs d) and e) are expressed by: d) calculating the value of the phase shift cp by means of the first sum Si and the second sum S2 e) as soon as that the computing resources have acquired the information to be processed, and in parallel with this processing, send a reset signal (Rst) of the first sum S1 and the second sum S2.

4. Measuring method (METH) according to claim 3 comprising a step d) consisting in: determining the proportionality factor A by: A = -2V / S12 + S22, where S1 is the first sum and S2 is the second sum , and - to perform this calculation by analog means.

5. Measuring method (METH) according to claim 3, comprising a step d) evaluating using a CORDIC calculation circuit, the first iteration proportionality factor A from xp: A = (ii. xp) / (w.Ap), and the phase cp directly from zp. 3036807 28

6. Device (DISP) for measuring a phase shift cp induced by an analog phase-shifting (DP) system operating at a frequency fo, comprising: a clock signal synthesizer (GS) configured to generate, from the frequency fo and an integer N given in parameter, a digital clock signal (Shn) of frequency N.fo, a first generator (G1) connected to the synthesizer (GS), configured to generate, from the signal of digital clock (Shn), a first digital reference signal (Sr1n) of cos (2mfo.t) shape, sampled according to the frequency N.fo of the digital clock signal (Shn), a connected digital-analog converter (CV2) to the first generator (G1), configured to analogically convert the first digital reference signal (Sr1n), so as to generate a first analog reference signal (Sr1a), an analog digital converter (CV1) configured to sample at the frequency N . of the digital clock signal (Shn) an analog input signal (Sga) of form A.cos (2mfo.t + cp) from the phase-shifting system (DP), where A is a proportionality factor, so that obtaining a digital input signal (Sgn), a first multiplier (M1) connected to the analog-to-digital converter (CV1), configured to multiply point-to-point the first digital reference signal (Sri) and the digital input signal ( Sgn), so as to provide a first digital product signal (SP1n), a first accumulator (A1) connected to the first multiplier, configured to sum N values of the first product signal (SP1n), to obtain a first sum (Si ) of form (NA / 2) cos (w), calculation means (CC) connected at least indirectly to the first accumulator (A1), configured to calculate the phase shift value cp by means of the first sum (Si). 30

7. Measuring device (DISP) according to claim 6, comprising: a second generator (G2) connected to the synthesizer (GS), configured to generate, from the digital clock signal (Shn), a second signal of 3036807; numerical reference (Sr2n) of sin (2mfo.t) form, sampled according to the frequency N.fo of the digital clock signal (Shn), a second multiplier (M2) connected to the analog-digital converter (CV1), configured to multiply point the second digital reference signal (Sr2) and the digital input signal (Sgn) so as to provide a second digital product signal (SP2n), a second accumulator (A2) connected to the second multiplier configured to summon N values of the second product signal (SP1n), in order to obtain a second sum (S2) of form - (NA / 2) .sin (w), the calculation means (CC) being connected at least indirectly to the second accumulator (A2), and being configured to calculating the phase shift value cp and the proportionality coefficient A by means of the first sum (Si) and the second sum (S2). 15

The measurement device (DISP) according to claim 7, comprising: a. a first register (R1) connected between the first accumulator (A1) and the calculation means (CC), for storing the output values of the first accumulator (A1), b. a second register (R2) connected between the second accumulator (A2) and the calculating means (CC) for storing the output values of the second accumulator (A2).

9. Measuring device (DISP) according to claim 8, comprising a control element (CF) connected to the calculation means (CC), said control element (CF) being configured to control said calculating means (CC).

10. Measuring device (DISP) according to claim 9, the control element (CF) being further connected to the first accumulator (A1) and the second accumulator (A2), said control element (CF) being configured to control said first accumulator (A1) and said second accumulator (A2).

11. Device (DISP) according to one of claims 10 or 11, wherein the first generator (G1), the second generator (G2), the first multiplier (M1), the second 3036807 multiplier (M2), the first accumulator (Al), the second accumulator (A2), and the control element (CF) are implemented on a programmable logic circuit, such as an FPGA or an ASIC. 5