FR3033664A1 - ADJUSTABLE THRESHOLD VOLTAGE TRANSISTOR - Google Patents
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- 239000002159 nanocrystal Substances 0.000 claims abstract description 74
- 239000004065 semiconductor Substances 0.000 claims abstract description 57
- 229910052751 metal Inorganic materials 0.000 claims abstract description 21
- 239000002184 metal Substances 0.000 claims abstract description 21
- 230000005669 field effect Effects 0.000 claims abstract description 19
- 239000000463 material Substances 0.000 claims abstract description 9
- 230000000694 effects Effects 0.000 claims description 16
- 230000005684 electric field Effects 0.000 claims description 11
- 238000000034 method Methods 0.000 claims description 10
- 239000000203 mixture Substances 0.000 claims description 6
- 230000035699 permeability Effects 0.000 claims description 6
- 239000000126 substance Substances 0.000 claims description 5
- 230000005686 electrostatic field Effects 0.000 claims description 3
- 230000010287 polarization Effects 0.000 claims description 3
- 230000003287 optical effect Effects 0.000 claims 1
- 150000004767 nitrides Chemical class 0.000 description 25
- 239000007789 gas Substances 0.000 description 19
- 239000000758 substrate Substances 0.000 description 12
- 229910002704 AlGaN Inorganic materials 0.000 description 10
- 239000012212 insulator Substances 0.000 description 10
- 230000005641 tunneling Effects 0.000 description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 230000015556 catabolic process Effects 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 5
- 229910004298 SiO 2 Inorganic materials 0.000 description 5
- 229910045601 alloy Inorganic materials 0.000 description 5
- 239000000956 alloy Substances 0.000 description 5
- 239000003990 capacitor Substances 0.000 description 5
- 238000005530 etching Methods 0.000 description 5
- 230000006870 function Effects 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 5
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 4
- 238000000231 atomic layer deposition Methods 0.000 description 3
- 238000000151 deposition Methods 0.000 description 3
- 230000008021 deposition Effects 0.000 description 3
- 239000006185 dispersion Substances 0.000 description 3
- 238000000407 epitaxy Methods 0.000 description 3
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- 229910052799 carbon Inorganic materials 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 229910052759 nickel Inorganic materials 0.000 description 2
- 229910052757 nitrogen Inorganic materials 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 2
- 229910010271 silicon carbide Inorganic materials 0.000 description 2
- 238000004088 simulation Methods 0.000 description 2
- 229910000838 Al alloy Inorganic materials 0.000 description 1
- 229910005331 FeSi2 Inorganic materials 0.000 description 1
- 102000008857 Ferritin Human genes 0.000 description 1
- 108050000784 Ferritin Proteins 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 229910004129 HfSiO Inorganic materials 0.000 description 1
- 229910010413 TiO 2 Inorganic materials 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 229910008814 WSi2 Inorganic materials 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 238000005275 alloying Methods 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 238000000429 assembly Methods 0.000 description 1
- 230000000712 assembly Effects 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 229910002056 binary alloy Inorganic materials 0.000 description 1
- PMHQVHHXPFUNSP-UHFFFAOYSA-M copper(1+);methylsulfanylmethane;bromide Chemical compound Br[Cu].CSC PMHQVHHXPFUNSP-UHFFFAOYSA-M 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 230000001939 inductive effect Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 230000005012 migration Effects 0.000 description 1
- 238000013508 migration Methods 0.000 description 1
- 229910052763 palladium Inorganic materials 0.000 description 1
- 230000000737 periodic effect Effects 0.000 description 1
- 239000012071 phase Substances 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000005240 physical vapour deposition Methods 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 239000002243 precursor Substances 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 230000011514 reflex Effects 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 229910052594 sapphire Inorganic materials 0.000 description 1
- 239000010980 sapphire Substances 0.000 description 1
- 239000004054 semiconductor nanocrystal Substances 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
- 238000004513 sizing Methods 0.000 description 1
- 238000000348 solid-phase epitaxy Methods 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- 229910002058 ternary alloy Inorganic materials 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 231100000331 toxic Toxicity 0.000 description 1
- 230000002588 toxic effect Effects 0.000 description 1
- 229910052723 transition metal Inorganic materials 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
- H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
- H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
- H01L29/2003—Nitride compounds
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- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/51—Insulating materials associated therewith
- H01L29/517—Insulating materials associated therewith the insulating material comprising a metallic compound, e.g. metal oxide, metal silicate
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- General Physics & Mathematics (AREA)
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- Manufacturing & Machinery (AREA)
- Junction Field-Effect Transistors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Thin Film Transistor (AREA)
Abstract
L'invention concerne un transistor à effet de champ (1) à haute mobilité électronique, comprenant : -des première et deuxième couches semiconductrices (12, 13) superposées pour former une couche de gaz d'électrons (14) à leur interface; -une grille de commande (2) formée sur la deuxième couche semiconductrice (13) ; Dans lequel la grille de commande (2) comprend : -une première couche d'oxyde de grille (22) ; -des nanocristaux (23) de matériau conducteur ou semi-conducteur, les nanocristaux présentant une charge électrostatique, lesdits nanocristaux étant isolés électriquement les uns des autres par la première couche d'oxyde de grille ; -un métal de grille (21) formé sur la première couche d'oxyde de grille (22).A high electron mobility field effect transistor (1) comprises: first and second semiconductor layers (12, 13) superimposed to form an electron gas layer (14) at their interface; a control gate (2) formed on the second semiconductor layer (13); Wherein the control gate (2) comprises: a first gate oxide layer (22); nanocrystals (23) of conductive or semiconductor material, the nanocrystals having an electrostatic charge, said nanocrystals being electrically isolated from each other by the first gate oxide layer; a gate metal (21) formed on the first gate oxide layer (22).
Description
1 TRANSISTOR A HETEROJONCTION A TENSION DE SEUIL AJUSTABLE L'invention concerne les transistors à haute mobilité électronique basés sur la présence d'hétérojonctions, et en particulier la fabrication de tels 5 transistors de type normalement bloqué. De nombreuses applications électroniques nécessitent dorénavant une amélioration de performances surtout dans l'électronique embarquée à destination de l'automobile et des transports terrestres, dans l'aéronautique, dans les systèmes médicaux ou dans des solutions domotiques par exemple. 10 Ces applications nécessitent pour la plupart des commutateurs pour forte puissance fonctionnant dans des gammes de fréquences fréquemment supérieures au megahertz. Historiquement, des commutateurs de puissance ont longtemps fait appel à des transistors à effet de champ basés sur un canal semi-conducteur, le plus 15 souvent du silicium. Pour des fréquences plus faibles, les transistors à jonction sont préférés car ils supportent des densités de courant plus élevées. Cependant, du fait de la tension de claquage relativement limitée de chacun de ces transistors, les applications de puissance nécessitent l'utilisation d'un grand nombre de transistors en série, ou des transistors plus longs, ce qui aboutit à 20 une résistance de passage plus élevée. Les pertes à travers ces transistors en série sont considérables, aussi bien en régime établi qu'en commutation. Une alternative pour des commutateurs de puissance, notamment à hautes fréquences, est l'utilisation de transistors à effet de champ à haute mobilité d'électrons, également désignés par le terme de transistor à effet de 25 champ à hétérostructure. Un tel transistor inclut la superposition de deux couches semi-conductrices ayant des bandes interdites différentes qui forment un puit quantique à leur interface. Des électrons sont confinés dans ce puits quantique pour former un gaz bidimensionnel d'électrons. Pour des raisons de tenue en haute tension et en température, ces transistors sont choisis de façon 30 à présenter une large bande d'énergie interdite. Pour certaines applications, notamment des applications de sécurité en vue d'isoler un circuit en cas de dysfonctionnement d'un système de commande, on utilise des transistors HEMT du type normalement bloqué, c'est-à-dire que leur tension de seuil de commutation est positive, de sorte que le 35 transistor reste bloqué en l'absence de signal de commande. Du fait de la nature intrinsèquement conductrice de la couche de gaz d'électrons formée entre une source et un drain, il est technologiquement plus facile de réaliser un transistor à hétérojonction de type normalement passant. 3033664 2 Cependant, plusieurs procédés de fabrication ont été développés en vue de former des transistors à hétérojonction de type normalement bloqué. Il est connu de réaliser des grilles de commande de type Schottky pour des transistors à hétérojonction de type normalement bloqué. Cependant, de tels transistors sont inadaptés pour de l'électronique de puissance du fait des niveaux de fuite en courant entre grille et drain et du fait de la sensibilité de la courbe courant/tension à la température. Différents procédés de fabrication ont aussi été développés pour réaliser des grilles de type MIS pour des transistors à heterojonction de type normalement bloqué.The invention relates to high-mobility electronic transistors based on the presence of heterojunctions, and in particular the manufacture of such normally-blocked type transistors. Numerous electronic applications now require performance improvements, especially in on-board electronics for the automotive and land transport industries, in aeronautics, in medical systems or in home automation solutions, for example. These applications require for the most part high power switches operating in frequency ranges frequently greater than the megahertz. Historically, power switches have long relied on field effect transistors based on a semiconductor channel, most often silicon. For lower frequencies, junction transistors are preferred because they support higher current densities. However, because of the relatively limited breakdown voltage of each of these transistors, the power applications require the use of a large number of series transistors, or longer transistors, resulting in passing resistance. higher. The losses through these series transistors are considerable, both in steady state and in commutation. An alternative for power switches, especially at high frequencies, is the use of high electron mobility field effect transistors, also referred to as heterostructure field effect transistors. Such a transistor includes the superposition of two semiconductor layers having different forbidden bands which form a quantum well at their interface. Electrons are confined in this quantum well to form a two-dimensional gas of electrons. For reasons of resistance to high voltage and temperature, these transistors are chosen so as to have a wide band of forbidden energy. For certain applications, in particular safety applications for isolating a circuit in the event of a malfunction of a control system, normally-blocked type HEMT transistors are used, that is to say that their threshold voltage of switching is positive, so that the transistor remains blocked in the absence of a control signal. Because of the inherently conductive nature of the electron gas layer formed between a source and a drain, it is technologically easier to provide a normally-passed heterojunction transistor. However, several manufacturing processes have been developed to form normally blocked type heterojunction transistors. It is known to produce Schottky type control gates for heterojunction transistors of normally blocked type. However, such transistors are unsuitable for power electronics due to current leakage levels between gate and drain and due to the sensitivity of the current / voltage curve to temperature. Various manufacturing methods have also been developed for producing MIS type grids for heterojunction transistors of normally blocked type.
Selon une première approche, on superpose une couche binaire de nitrure de type III et une couche ternaire de nitrure de type III pour former une couche de gaz d'électrons à l'interface entre ces nitrures. On réalise un renfoncement par gravure dans la couche ternaire de nitrure afin de réduire localement l'épaisseur de cette couche ternaire. Lorsque l'épaisseur locale de la couche ternaire de nitrure est suffisamment faible, par exemple de 2 à 3 nm pour du AlGaN, le gaz d'électrons disparaît au niveau du renfoncement. Ensuite, on forme la grille au niveau du renfoncement. Le processus de gravure du renfoncement est encore insuffisamment maîtrisé pour garantir une épaisseur satisfaisante de la couche ternaire de nitrure dans le renfoncement. Selon une alternative, on réalise la gravure jusqu'à la couche binaire de nitrure, avec comme inconvénient d'avoir localement un fonctionnement de type MOSFET et donc une résistance à l'état passant relevée. En outre, l'état de surface obtenu lors de la gravure du renfoncement implique un piégeage d'une quantité importante de charges lors de la formation ultérieure d'un isolant de grille, ce qui perturbe le fonctionnement du transistor. Selon une deuxième approche, on superpose une couche binaire de nitrure de type III et une couche ternaire de nitrure de type III pour former une couche de gaz d'électrons à l'interface entre ces nitrures. On réalise un dopage de type P de la partie supérieure de la couche ternaire de nitrure, puis une gravure de la partie dopée pour conserver un élément dopé au niveau de la grille à former. L'état de surface obtenu lors de cette gravure est mauvais. En outre, ce procédé est incompatible avec des grilles de type MIS, ce qui induit des fuites entre grille et drain d'un niveau trop important.According to a first approach, a binary layer of type III nitride and a ternary layer of type III nitride are superimposed to form a layer of electron gas at the interface between these nitrides. A recess is made by etching in the ternary nitride layer in order to locally reduce the thickness of this ternary layer. When the local thickness of the ternary layer of nitride is sufficiently low, for example from 2 to 3 nm for AlGaN, the electron gas disappears at the recess. Then, the grid is formed at the recess. The process of etching the recess is still insufficiently controlled to ensure a satisfactory thickness of the ternary nitride layer in the recess. According to an alternative, the etching is carried out up to the nitride binary layer, with the disadvantage of locally having a MOSFET-type operation and thus a raised on-state resistance. In addition, the surface state obtained during the etching of the recess involves trapping a large amount of charges during the subsequent formation of a gate insulator, which disrupts the operation of the transistor. According to a second approach, a binary layer of type III nitride and a ternary layer of type III nitride are superimposed to form a layer of electron gas at the interface between these nitrides. P type doping of the upper part of the ternary nitride layer is carried out, followed by etching of the doped part to preserve a doped element at the level of the grid to be formed. The surface condition obtained during this engraving is bad. In addition, this method is incompatible with grids of the MIS type, which induces leakage between the grid and the drain of an excessive level.
Selon une troisième approche, on superpose une couche binaire de nitrure de type III et une couche ternaire de nitrure de type III pour former une couche de gaz d'électrons à l'interface entre ces nitrures. On réalise un dopage de type P par implantation dans la couche binaire ou dans la couche ternaire jusqu'à la couche de gaz d'électrons, au niveau de la grille à former. Cependant, 3033664 3 les dopants implantés nécessitent une activation difficile à mettre en oeuvre, notamment par nécessité d'un chauffage à une température supérieure à 900°, incompatible avec la technologie CMos. Un tel procédé permet la formation d'une grille de type MIS mais n'est pas compatible avec des paramètres 5 d'adaptation de la tension de seuil. Par conséquent, la tension de seuil des transistors obtenus connaît d'importantes dispersions pour différents lots de transistors. Selon une quatrième approche, on superpose une couche binaire de nitrure de type III et une couche ternaire de nitrure de type III pour former une 10 couche de gaz d'électrons à l'interface entre ces nitrures. On forme un isolant de grille dans lequel des charges électrostatiques sont piégées, puis on forme le métal de grille sur cet isolant. Les charges électrostatiques piégées permettent d'ajuster plus précisément la valeur de la tension de seuil du transistor HEMT. L'isolant de grille est usuellement formé par superposition d'une couche 15 inférieure d'isolant chargée, surmontée d'une couche supérieure d'isolant non chargée. La couche inférieure d'isolant est par exemple chargée dès son dépôt ou par une étape d'implantation. Un tel procédé aboutit en pratique à piéger des charges à l'interface entre la couche inférieure et la couche supérieure, ce qui induit des fortes dispersions des tensions de seuil des transistors formés.According to a third approach, a binary type III nitride binary layer and a ternary type III nitride layer are superimposed to form a layer of electron gas at the interface between these nitrides. P-type doping is carried out by implantation in the binary layer or in the ternary layer to the electron gas layer, at the level of the gate to be formed. However, the implanted dopants require activation that is difficult to implement, in particular by the necessity of heating at a temperature greater than 900 °, incompatible with CMOS technology. Such a method allows the formation of a MIS type gate but is not compatible with threshold voltage matching parameters. Consequently, the threshold voltage of the transistors obtained has large dispersions for different batches of transistors. According to a fourth approach, a binary layer of type III nitride and a ternary layer of type III nitride are superimposed to form a layer of electron gas at the interface between these nitrides. A gate insulator is formed in which electrostatic charges are trapped, and the gate metal is formed on this insulator. The trapped electrostatic charges make it possible to adjust more precisely the value of the threshold voltage of the HEMT transistor. The gate insulator is usually formed by superimposing a bottom layer of charged insulator surmounted by a top layer of unfilled insulator. The lower layer of insulation is for example charged as soon as it is deposited or by an implantation step. Such a method results in practice in trapping charges at the interface between the lower layer and the upper layer, which induces high dispersions of the threshold voltages of the transistors formed.
20 L'invention vise à résoudre un ou plusieurs de ces inconvénients. L'invention porte ainsi sur un transistor à effet de champ à haute mobilité électronique, comprenant : -des première et deuxième couches semiconductrices superposées pour former une couche de gaz d'électrons à leur interface; 25 -une grille de commande formée sur la deuxième couche semiconductrice; Dans lequel la grille de commande comprend : -une première couche d'oxyde de grille; -des nanocristaux de matériau conducteur ou semi-conducteur, les 30 nanocristaux présentant une charge électrostatique, lesdits nanocristaux étant isolés électriquement les uns des autres par la première couche d'oxyde de grille, -un métal de grille formé sur la première couche d'oxyde de grille. Selon une variante, la perméabilité diélectrique relative de la première 35 couche d'oxyde de grille est au moins égale à 5. Selon encore une variante, ladite première couche d'oxyde de grille contient essentiellement du A1203.The invention aims to solve one or more of these disadvantages. The invention thus relates to a high electron mobility field effect transistor, comprising: first and second semiconductor layers superimposed to form a layer of electron gas at their interface; A control gate formed on the second semiconductor layer; Wherein the control gate comprises: a first gate oxide layer; nanocrystals of conducting or semiconductor material, the nanocrystals having an electrostatic charge, said nanocrystals being electrically isolated from each other by the first gate oxide layer, a gate metal formed on the first layer of gate oxide. According to one variant, the relative dielectric permeability of the first gate oxide layer is at least 5. According to another variant, said first gate oxide layer essentially contains Al 2 O 3.
3033664 4 Selon une autre variante, le transistor comprend une deuxième couche d'oxyde de grille disposée entre les nanocristaux et la deuxième couche semiconductrice. Selon encore une autre variante, lesdites première et deuxième couches 5 d'oxyde de grille présentent une même composition chimique. Selon une variante, ladite première couche d'oxyde de grille présente une épaisseur supérieure à la deuxième couche d'oxyde de grille. Selon encore une variante, ladite première couche d'oxyde de grille présente une épaisseur comprise entre 6 et 20nm et dans lequel ladite 10 deuxième couche d'oxyde de grille présente une épaisseur comprise entre 1 et 10nm. Selon une variante, lesdits nanocristaux sont positionnés à une interface entre la deuxième couche semiconductrice et ladite première couche d'oxyde de grille.According to another variant, the transistor comprises a second gate oxide layer disposed between the nanocrystals and the second semiconductor layer. According to yet another variant, said first and second gate oxide layers have the same chemical composition. Alternatively, said first gate oxide layer has a thickness greater than the second gate oxide layer. According to another variant, said first gate oxide layer has a thickness of between 6 and 20 nm and wherein said second gate oxide layer has a thickness of between 1 and 10 nm. According to one variant, said nanocrystals are positioned at an interface between the second semiconductor layer and said first gate oxide layer.
15 L'invention porte en outre sur un procédé de réglage de la tension de seuil d'un transistor à effet de champ à haute mobilité électronique, comprenant les étapes de : -fourniture d'un transistor à effet de champ à haute mobilité électronique, comprenant : 20 -des première et deuxième couches semiconductrices superposées pour former une couche de gaz d'électrons à leur interface ; -une grille de commande formée sur la deuxième couche semiconductrice et présentant ; -une première couche d'oxyde de grille; 25 -des nanocristaux de matériau conducteur ou semi-conducteur, lesdits nanocristaux étant isolés électriquement les uns des autres par la première couche d'oxyde de grille ; -un métal de grille formé sur la couche d'oxyde de grille; -application d'un champ électrique sur les nanocristaux et sur l'interface 30 entre les première et deuxième couches semiconductrices, de façon générer un courant tunnel entre ladite interface et lesdits nanocristaux. Selon une variante, ladite application du champ électrique inclut l'application d'un potentiel sur le métal de grille supérieur au potentiel sur une électrode de conduction dudit transistor à effet de champ à haute mobilité 35 électronique. Selon encore une variante, la différence de potentiel entre le métal de grille et ladite électrode de conduction est au moins égale à 5V et au maximum égale à 15V.The invention further relates to a method for adjusting the threshold voltage of a high electron mobility field effect transistor, comprising the steps of: providing a high electron mobility field effect transistor, comprising: first and second semiconductor layers superimposed to form an electron gas layer at their interface; a control gate formed on the second semiconductor layer and having; a first layer of gate oxide; Nanocrystals of conductive or semiconductor material, said nanocrystals being electrically isolated from each other by the first gate oxide layer; a gate metal formed on the gate oxide layer; -Application of an electric field on the nanocrystals and on the interface 30 between the first and second semiconductor layers, so as to generate a tunnel current between said interface and said nanocrystals. Alternatively, said application of the electric field includes applying a potential on the gate metal greater than the potential on a conduction electrode of said high mobility electronic field effect transistor. According to another variant, the potential difference between the gate metal and said conduction electrode is at least equal to 5V and at most equal to 15V.
3033664 5 Selon une autre variante, lesdits nanocristaux appliquent un champ électrostatique sur l'interface entre lesdites première et deuxième couches semiconductrices à l'issue de ladite application dudit champ électrique, de sorte que ledit transistor est alors bloqué en l'absence de polarisation appliquée sur 5 ledit métal de grille. D'autres caractéristiques et avantages de l'invention ressortiront clairement de la description qui en est faite ci-après, à titre indicatif et nullement limitatif, en référence aux dessins annexés, dans lesquels : 10 -les figures 1 et 2 sont des vues en coupe de deux variantes de transistors HEMT pouvant être mises en oeuvre dans le cadre de l'invention ; -les figures 3 à 7 sont des vues en coupe d'un transistor selon la figure 1 durant différentes étapes d'un exemple de procédé de fabrication ; 15 La figure 1 est une vue en coupe transversale schématique d'un premier exemple de transistor 1 de type HEMT (également désigné par le terme de transistor à effet de champ à haute mobilité d'électrons) pour la mise en oeuvre de l'invention. Le transistor 1 comporte un substrat 11, éventuellement une couche 20 tampon non illustrée et disposée sur le substrat 11, une couche semiconductrice 12 (par exemple de type III-V, par exemple en nitrure d'élément III, typiquement du GaN), une couche semi-conductrice 13 en un autre matériau (par exemple de type III-V, par exemple en nitrure d'élément III, typiquement du AlGaN) et une couche de gaz d'électrons 14 intrinsèquement formée de façon 25 connue en soi à l'interface entre les couches 12 et 13. Le substrat 11 peut être un isolant ou un semiconducteur de type silicium intrinsèque ou dopé. Le substrat 11 pourra par exemple être de type silicium à orientation de maille (111). Le substrat 11 peut également être du carbure de silicium, ou du saphir. Le substrat 11 peut présenter une épaisseur de l'ordre de 30 650 pm, typiquement comprise entre 500 pm et 2mm. La couche tampon déposée sur le substrat 11 sert d'intermédiaire entre ce substrat et la couche semi conductrice 12, pour permettre une adaptation de maille entre le substrat 11 et cette couche semi conductrice 12. La couche tampon peut typiquement être en nitrure d'aluminium.According to another variant, said nanocrystals apply an electrostatic field on the interface between said first and second semiconductor layers at the end of said application of said electric field, so that said transistor is then blocked in the absence of bias applied. on said gate metal. Other features and advantages of the invention will emerge clearly from the description which is given below, by way of indication and in no way limiting, with reference to the appended drawings, in which: FIGS. 1 and 2 are views in cutting two variants of HEMT transistors that can be implemented in the context of the invention; FIGS. 3 to 7 are sectional views of a transistor according to FIG. 1 during different stages of an example of a manufacturing method; FIG. 1 is a schematic cross-sectional view of a first example of HEMT type transistor 1 (also referred to as a high electron mobility field effect transistor) for carrying out the invention. . The transistor 1 comprises a substrate 11, optionally a buffer layer 20 not illustrated and arranged on the substrate 11, a semiconductor layer 12 (for example of III-V type, for example element III nitride, typically GaN), a semiconductor layer 13 made of another material (for example of III-V type, for example of element III nitride, typically AlGaN) and a layer of electron gas 14 intrinsically formed in a manner known per se to interface between the layers 12 and 13. The substrate 11 may be an insulator or semiconductor intrinsic or doped silicon type. The substrate 11 may, for example, be of silicon type with a mesh orientation (111). The substrate 11 may also be silicon carbide, or sapphire. The substrate 11 may have a thickness of the order of 650 μm, typically between 500 μm and 2 mm. The buffer layer deposited on the substrate 11 serves as an intermediate between this substrate and the semiconductor layer 12, to allow mesh matching between the substrate 11 and the semiconductor layer 12. The buffer layer may typically be aluminum nitride .
35 La couche semi conductrice 12 peut typiquement présenter une épaisseur comprise entre 100nm et 511m. La couche semi conductrice 12 peut être formée de façon connue en soit par épitaxie sur la couche tampon. La couche semi conductrice 12 est typiquement un alliage binaire de nitrure d'élément III, par exemple du GaN.The semiconductor layer 12 may typically have a thickness between 100 nm and 511m. The semiconductor layer 12 may be formed in a known manner by either epitaxy on the buffer layer. The semiconductor layer 12 is typically a binary element III nitride alloy, for example GaN.
3033664 6 La couche semi conductrice 13, typiquement appelée couche barrière, peut typiquement présenter une épaisseur comprise entre 5nm et 40nm, par exemple de 25nm. La couche semi conductrice 13 peut être formée de façon connue en soit par épitaxie sur la couche semi conductrice 12. La couche semi 5 conductrice 13 est typiquement un alliage ternaire de nitrure d'élément III, par exemple de l'AlGaN ou alliage binaire de nitrure d'élément III, par exemple du AIN. Le transistor 1 comporte de façon connue en soi des électrodes de 10 conduction 16 et 17 disposées sur la couche semi conductrice 13. L'une de ces électrodes sera désignée comme la source, l'autre électrode sera désignée comme le drain du transistor 1. Une grille de commande 2 est positionnée sur la couche semi conductrice 13 entre les électrodes de conduction 16 et 17. La grille de commande 2 comporte un oxyde de grille disposé sur la 15 couche semi conductrice 13. L'oxyde de grille est isolant électriquement. L'oxyde de grille comporte une couche inférieure 24 et une couche supérieure 22. Des nanocristaux 23 sont positionnés à l'interface entre la couche inférieure 24 et la couche supérieure 22. Un métal de grille 21 est disposé sur la couche supérieure 22.The semiconductor layer 13, typically called a barrier layer, can typically have a thickness of between 5 nm and 40 nm, for example 25 nm. The semiconductor layer 13 may be formed in known manner by epitaxy on the semiconductor layer 12. The semiconductor layer 13 is typically a ternary alloy of element III nitride, for example AlGaN or binary alloy of Element III nitride, for example AlN. Transistor 1 comprises in a manner known per se conduction electrodes 16 and 17 disposed on the semiconductor layer 13. One of these electrodes will be designated as the source, the other electrode will be designated as the drain of transistor 1. A control gate 2 is positioned on the semiconductor layer 13 between the conduction electrodes 16 and 17. The control gate 2 comprises a gate oxide disposed on the semiconductor layer 13. The gate oxide is electrically insulating. The gate oxide comprises a lower layer 24 and an upper layer 22. Nanocrystals 23 are positioned at the interface between the lower layer 24 and the upper layer 22. A gate metal 21 is disposed on the upper layer 22.
20 Les nanocristaux 23 sont formés en matériau conducteur électriquement ou en matériau semi-conducteur. Des nanocristaux 23 sont isolés électriquement les uns des autres par la couche supérieure 22. Les nanocristaux 23 présentent une charge électrostatique de sorte qu'une zone 15 est formée à l'interface entre les couches 12 et 13 et à l'aplomb de la grille 2, 25 zone 15 dans laquelle le gaz d'électrons est supprimé en l'absence de polarisation de la grille 21. Les nanocristaux 23 et leurs charges électrostatiques permettent ainsi de former un transistor HEMT 1 de type normalement bloqué. Du fait que les nanocristaux 23 sont isolés électriquement les uns des autres, leurs charges électrostatiques sont plus facilement conservées et les 30 fuites de ces charges électrostatiques par les bords de la grille 2 sont fortement amoindries. Cette structure va à l'encontre du réflexe de l'homme du métier, de réaliser un élément continu pour obtenir une charge électrostatique homogène. Les charges électrostatiques des nanocristaux 23 sont obtenues par l'application d'un champ électrique à l'interface entre les couches semi 35 conductrices 12 et 13 sous la grille 2, de façon à faire transiter les électrons de la couche de gaz d'électrons 14 vers les nanocristaux 23 par effet tunnel. Un tel champ électrique est par exemple généré en appliquant une différence de potentiel entre le métal de grille 21 et une des électrodes de conduction 16 ou 17, comme cela sera détaillé par la suite. Lorsque le potentiel sur le métal de 3033664 7 grille 21 est supérieur au potentiel sur une des électrodes de conduction, les électrons sont attirés vers les nanocristaux 23. Avantageusement, la couche supérieure 22 et/ou la couche inférieure 24 5 est de type High-K, c'est-à-dire à haute perméabilité diélectrique. Une couche d'isolant à haute perméabilité diélectrique désignera par la suite un matériau dont la perméabilité diélectrique relative est au moins égale à 5. Avantageusement, cette perméabilité diélectrique relative sera au moins égale à 6, voire au moins égale à 7. La couche supérieure 22 pourra par exemple (mais 10 non limitativement) être réalisée en A1203 Hf02, Ta205, Zr02, TiO2 ou en mélange de ces oxydes, par exemple HfSiO, HfZrO, Nanolaminates Hf02/A1203. La couche 22 sera préférentiellement en A1203 réalisée par dépôt de couches atomiques en phase chimique (ALD).Nanocrystals 23 are formed of electrically conductive material or semiconductor material. Nanocrystals 23 are electrically isolated from each other by the upper layer 22. The nanocrystals 23 have an electrostatic charge so that a zone 15 is formed at the interface between the layers 12 and 13 and vertically above the grid 2, 25 zone in which the electron gas is removed in the absence of polarization of the gate 21. The nanocrystals 23 and their electrostatic charges thus make it possible to form a HEMT transistor 1 of normally blocked type. Because the nanocrystals 23 are electrically insulated from each other, their electrostatic charges are more easily retained and the leakage of these electrostatic charges through the edges of the grid 2 are greatly reduced. This structure goes against the reflex of the skilled person, to achieve a continuous element to obtain a homogeneous electrostatic charge. The electrostatic charges of the nanocrystals 23 are obtained by the application of an electric field at the interface between the semi-conducting layers 12 and 13 under the gate 2, so as to pass the electrons of the electron gas layer. 14 to the nanocrystals 23 by tunnel effect. Such an electric field is for example generated by applying a potential difference between the gate metal 21 and one of the conduction electrodes 16 or 17, as will be detailed later. When the potential on the grid metal 21 is greater than the potential on one of the conduction electrodes, the electrons are attracted to the nanocrystals 23. Advantageously, the upper layer 22 and / or the lower layer 24 is of the high-voltage type. K, that is to say with high dielectric permeability. An insulating layer with a high dielectric permeability will subsequently designate a material whose relative dielectric permeability is at least equal to 5. Advantageously, this relative dielectric permeability will be at least equal to 6, or even at least equal to 7. The upper layer 22 may for example (but not limited to) be carried out in Al 2 O 3 HfO 2, Ta 2 O 5, ZrO 2, TiO 2 or in a mixture of these oxides, for example HfSiO, HfZrO, Nanolaminates HfO 2 / Al 2 O 3. The layer 22 will preferably be made of Al 2 O 3 produced by atomic layer deposition in chemical phase (ALD).
15 L'utilisation d'une couche supérieure 22 et/ou d'une couche inférieure 24 de type High-K permet d'obtenir une charge électrostatique importante des nanocristaux 23 (et donc une variation de tension de seuil importante pour le transistor 1) même pour une tension de programmation réduite. Avantageusement, la couche supérieure 22 et la couche inférieure 24 20 présentent une même composition chimique. Ainsi, on limite les charges électrostatiques piégées à l'interface entre les couches 22 et 24, ce qui limite les dispersions pour la tension de seuil du transistor 1. Les nanocristaux 23 en semi-conducteur sont par exemple des nanocristaux de silicium. Les nanocristaux de silicium peuvent subir des étapes 25 de recuit et/ou de post-traitement ( par exemple traitement sous azote ou carbone dans un four conduisant à la formation de SiN, SiC). Les nanocristaux 23 conducteurs sont par exemple des nanocristaux métalliques appartenant aux colonnes du Ni et Co dans le tableau périodique des éléments avantageusement Ni, Pd, Pt. Les nanocristaux peuvent aussi être 30 formés en W, Ti, Ta. Ils peuvent aussi être formés par alliage d'un élément métallique de transition avec du silicium (siliciure), de l'azote (nitrure) ou du carbone (carbure) soit directement au cours du dépôt , soit par post-traitement dans un four de recuit, par exemple WSi2, WN, TiN, TaN, TaC. Enfin, les nanocristaux peuvent aussi être sous forme pure d'aluminium ou en alliages 35 d'aluminium (nitrure, siliciure ou carbure) par exemple des agglomérats d'Al, ou WAI, WAIN. De façon générale, les nanocristaux sont avantageusement distants les uns des autres de distances comprises entre 1 et 2 nm.The use of an upper layer 22 and / or a lower layer 24 of the High-K type makes it possible to obtain a high electrostatic charge of the nanocrystals 23 (and therefore a significant threshold voltage variation for the transistor 1). even for a reduced programming voltage. Advantageously, the upper layer 22 and the lower layer 24 have the same chemical composition. Thus, the electrostatic charges trapped at the interface between the layers 22 and 24 are limited, which limits the dispersions for the threshold voltage of the transistor 1. The semiconductor nanocrystals 23 are, for example, silicon nanocrystals. The silicon nanocrystals may undergo annealing and / or post-treatment steps (eg treatment under nitrogen or carbon in an oven leading to the formation of SiN, SiC). The conducting nanocrystals 23 are, for example, metallic nanocrystals belonging to the Ni and Co columns in the periodic table of the elements advantageously Ni, Pd, Pt. The nanocrystals can also be formed in W, Ti, Ta. They can also be formed by alloying a transition metal element with silicon (silicide), nitrogen (nitride) or carbon (carbide) either directly during the deposition or by post-treatment in a furnace. annealed, for example WSi2, WN, TiN, TaN, TaC. Finally, the nanocrystals can also be in pure form of aluminum or of aluminum alloys (nitride, silicide or carbide), for example Al agglomerates, or WAI, WAIN. In general, the nanocrystals are advantageously spaced from each other by distances of between 1 and 2 nm.
3033664 8 La présence du gaz d'électrons 14 à l'interface entre les couches semi conductrices 12 et 13 permet de disposer d'électrons à proximité des nanocristaux 23 pour charger ces nanocristaux 23 par effet tunnel. La tension de seuil du transistor 1 sera ajustée en fonction de la charge électrostatique des 5 nanocristaux 23 par ces électrons, à l'origine d'un champ électrostatique repoussant les électrons à l'interface entre les couches 12 et 13 sous la grille 2 en l'absence de polarisation de cette grille. La tension de seuil du transistor 1 sera ainsi adaptée en fonction de l'amplitude de la tension de programmation et de la durée d'application de cette tension de programmation.The presence of the electron gas 14 at the interface between the semiconductor layers 12 and 13 makes it possible to have electrons in the vicinity of the nanocrystals 23 to charge these nanocrystals 23 by tunnel effect. The threshold voltage of the transistor 1 will be adjusted as a function of the electrostatic charge of the nanocrystals 23 by these electrons, at the origin of an electrostatic field pushing the electrons at the interface between the layers 12 and 13 under the gate 2. the lack of polarization of this grid. The threshold voltage of transistor 1 will thus be adapted as a function of the amplitude of the programming voltage and the duration of application of this programming voltage.
10 Le dimensionnement de la couche inférieure 24 et de la couche supérieure 22 est déterminé pour permettre à la fois une migration d'électrons à travers les couches 13 et 24 par effet tunnel, et l'absence de claquage des couches 13, 24 ou 22 lors de l'application d'une tension de programmation. Une épaisseur d'oxyde équivalente tox ou EOT (correspondant à du 15 Si02) à partir de l'épaisseur réelle tmat d'un isolant est calculée par la formule suivante : t'- EOT - (3.9 X tmat K ) 20 Avec K la constante diélectrique relative de l'isolant considéré, en considérant que le Si02 a une constante diélectrique relative de 3,9. Le champ électrique utilisé pour piéger des électrons dans les nanocristaux 23 est compris entre 1 et 10 MV/cm pour du Si02.The sizing of the lower layer 24 and the upper layer 22 is determined to allow both an electron migration through the layers 13 and 24 by tunneling effect, and the absence of breakdown of the layers 13, 24 or 22 when applying a programming voltage. An equivalent toxic oxide or EOT thickness (corresponding to SiO 2) from the actual thickness tmat of an insulator is calculated by the following formula: EOT - (3.9 X tmat K) With K relative dielectric constant of the considered insulator, considering that the SiO 2 has a relative dielectric constant of 3.9. The electric field used to trap electrons in the nanocrystals 23 is between 1 and 10 MV / cm for SiO 2.
25 Avec des couches 22 et 24 en A1203 et une couche 13 en AlGaN : -on suppose que l'épaisseur réelle de la couche de AlGaN 13 est de 10 nm (EOT de 4,59nm avec du AlGaN présentant une permittivité diélectrique relative de 8,5). Le champ de déclenchement d'effet tunnel à travers la couche 13 étant de 2,5 MV/cm, la tension nécessaire pour déclencher un effet tunnel à 30 travers la couche 13 seule est alors de 2,5 V; -on souhaite par exemple utiliser une épaisseur EOT de mm de la couche 24 superposée à l'épaisseur de lOnm de la couche de AlGaN 13, avec une épaisseur EOT de lOnm pour la couche 22 ; -le champ électrique de claquage du A1203 est approximé à 5 MV/cm et le 35 champ électrique de claquage du AlGaN est approximé à 5 MV/cm ; -on utilise par exemple une couche 24 d'une épaisseur réelle de 2 nm (pour une épaisseur EOT de 0,74nm, avec K=10,6). Le champ de déclenchement d'effet tunnel à travers la couche 24 étant de 2,5 MV/cm, la 3033664 9 tension nécessaire pour déclencher un effet tunnel à travers la couche 24 seule est de 2,5 V; -on utilise par exemple une couche 22 d'une épaisseur réelle de 8 nm (pour une épaisseur EOT de 2,94 nm). Le champ de déclenchement d'effet 5 tunnel à travers la couche 22 étant de 2,5 MV/cm, la tension nécessaire pour déclencher un effet tunnel à travers la couche 22 seule est de 2 V ; -une tension de programmation de 5 V s'avère donc suffisante pour générer l'effet tunnel de chargement des nanocristaux 23. Une tension de programmation de 10V permet de ne pas induire de claquage des couches 22, 10 24 et 13. Avec une couche d'AlGaN 13 d'une épaisseur de 20 nm (EOT de 9,18 nm), avec des couches 22 et 24 identiques à celles décrites ci-dessus, une tension de programmation de 7,5 s'avère suffisante pour gérer l'effet tunnel de 15 chargement des nanocristaux 23. Une tension de programmation de 12,5V permet de ne pas induire de claquage des couches 22, 24 et 13. De façon générale, une couche 13 en AlGaN présentera usuellement une épaisseur comprise entre 10 et 20 nm.With layers 22 and 24 of A1203 and AlGaN layer 13: it is assumed that the actual thickness of the AlGaN layer 13 is 10 nm (EOT 4.59 nm with AlGaN having a relative dielectric permittivity of 8 , 5). Since the tunneling effect field across the layer 13 is 2.5 MV / cm, the voltage necessary to trigger a tunneling effect through the layer 13 alone is then 2.5 V; for example, it is desired to use a thickness EOT of mm of the layer 24 superimposed on the thickness of 10 nm of the AlGaN layer 13, with a thickness EOT of 10 nm for the layer 22; the electrical breakdown field of A1203 is approximated to 5 MV / cm and the electrical breakdown field of AlGaN is approximated to 5 MV / cm; for example, a layer 24 with a real thickness of 2 nm (for an EOT thickness of 0.74 nm, with K = 10.6) is used. Since the tunneling effect field across layer 24 is 2.5 MV / cm, the voltage required to trigger a tunneling effect across layer 24 alone is 2.5 V; for example, a layer 22 with an actual thickness of 8 nm (for an EOT thickness of 2.94 nm) is used. Since the tunneling effect field across the layer 22 is 2.5 MV / cm, the voltage required to trigger a tunneling effect across the layer 22 alone is 2 V; a programming voltage of 5 V is therefore sufficient to generate the loading tunnel effect of the nanocrystals 23. A programming voltage of 10V makes it possible not to induce breakdown of the layers 22, 24 and 13. With a layer of AlGaN 13 with a thickness of 20 nm (EOT of 9.18 nm), with layers 22 and 24 identical to those described above, a programming voltage of 7.5 proves to be sufficient to manage the nanocrystals loading tunnel effect 23. A programming voltage of 12.5V makes it possible not to induce breakdown of the layers 22, 24 and 13. In general, a layer 13 made of AlGaN will usually have a thickness of between 10 and 20. nm.
20 La couche inférieure 24 présentera avantageusement une épaisseur réelle comprise entre 1 et 10 nm. Cette épaisseur pourra par exemple être de 2 nm. La couche supérieure 22 présentera avantageusement une épaisseur réelle comprise entre 6 et 20 nm. Cette épaisseur pourra par exemple être de 8 25 nm, ou de 13 nm. La couche supérieure présentera une épaisseur avantageusement supérieure à celle de la couche inférieure 24. En l'absence de charges électrostatiques dans les nanocristaux 23, le transistor 1 se comporte comme un transistor de type normalement passant. En 30 appliquant une charge électrostatique appropriée dans les nanocristaux 23, on transforme le transistor 1 en transistor de type normalement bloqué. Ainsi, des transistors dans un même circuit intégré pourront sélectivement être de type normalement passant ou normalement bloqué, en fonction d'étapes de programmation respectives induisant des charges électrostatiques différentes 35 dans leur nanocristaux 23 de différents transistors HEMT. Des tensions de seuil positives d'un transistor 1 seront obtenues en chargeant les nanocristaux 23 d'électrons par effet tunnel. On peut également envisager d'obtenir des tensions de seuil positives d'un transistor 1 en appliquant une tension sur la grille de commande inférieure à celle d'une de ses 3033664 10 électrodes de conduction, de sorte que la tension de programmation chasse les électrons des nanocristaux 23 par effet tunnel à travers la couche semiconductrice 13 notamment. Une re-programmation peut être réalisée au cours du cycle de vie du 5 circuit intégré, par exemple pour modifier ou pour équilibrer la tension de seuil de certains transistors. La grille 2 d'un tel transistor 1 peut être modélisée comme suit. La grille 2 peut notamment être modélisée par deux capacités Cl et C2 en série, la 10 capacité C2 étant formée par la couche d'isolant supérieure 22 entre le métal de grille 21 et les nanocristaux 23, et la capacité Cl étant formée par la couche d'isolant inférieure 24 entre les nanocristaux 23 et l'interface entre les couches semi conductrices 12 et 13. On désignera par Vfg le potentiel des nanocristaux 23 et par Qfg la 15 charge des nanocristaux 23. On suppose que la capacité Cl présente une électrode connectée à la masse alors que la capacité C2 présente une électrode connectée au potentiel de grille Vg. On désignera par : -11in le courant tunnel à travers la couche d'isolant 24 vers les nanocristaux 23 ; 20 -11out le courant tunnel à travers la couche d'isolant 24 depuis les nanocristaux 23 ; -I2in le courant tunnel à travers la couche d'isolant 22 vers les nanocristaux 23 ; -I2out le courant tunnel à travers la couche d'isolant 22 depuis les 25 nanocristaux 23 ; Les relations suivantes sont alors applicables : C2 Qfg Vfg - *Vg + C1+ C2 C1+C2 dQfg = (Ili n+ Ilout)- (12in + I2out) dt Les courants 11in, 11 out, I2in et I2out sont par exemple calculés avec une approximation WKB (pour Wentzel Kramers Brilloin). La figure 8 illustre une simulation de variation de tension de seuil d'un transistor HEMT en fonction d'une durée de programmation, pour différentes tensions de programmation Vg, dans l'hypothèse d'une couche inférieure 24 30 35 3033664 11 d'une épaisseur de 5 nm en Si02 et d'une couche supérieure 22 d'une épaisseur de 10 nm en Si02. La figure 9 illustre une simulation de variation de tension de seuil d'un transistor HEMT en fonction d'une durée de programmation, pour différentes 5 tensions de programmation Vg, dans l'hypothèse d'une couche inférieure 24 d'une épaisseur réelle de 2 nm en A1203 et d'une couche supérieure 22 d'une épaisseur réelle de 8 nm en A1203. On constate que l'amplitude des tensions de programmation et la durée de leur application sont nettement plus réduites dans ce cas de figure pour obtenir une variation de tension de seuil donnée.The lower layer 24 will advantageously have a real thickness of between 1 and 10 nm. This thickness may for example be 2 nm. The upper layer 22 will advantageously have a real thickness of between 6 and 20 nm. This thickness may for example be 825 nm, or 13 nm. The upper layer will have a thickness advantageously greater than that of the lower layer 24. In the absence of electrostatic charges in the nanocrystals 23, the transistor 1 behaves like a transistor of normal type. By applying an appropriate electrostatic charge in the nanocrystals 23, the transistor 1 is converted into a normally blocked type transistor. Thus, transistors in the same integrated circuit can selectively be of the normally conducting or normally blocked type, as a function of respective programming steps inducing different electrostatic charges in their nanocrystals 23 of different HEMT transistors. Positive threshold voltages of a transistor 1 will be obtained by charging the electron nanocrystals 23 by tunnel effect. It is also conceivable to obtain positive threshold voltages of a transistor 1 by applying a voltage on the control gate that is lower than that of one of its conduction electrodes, so that the programming voltage drives out the electrons. nanocrystals 23 by tunneling effect through the semiconductor layer 13 in particular. Re-programming can be performed during the life cycle of the integrated circuit, for example to modify or balance the threshold voltage of some transistors. The gate 2 of such a transistor 1 can be modeled as follows. The grid 2 can notably be modeled by two capacitors C1 and C2 in series, the capacitor C2 being formed by the upper insulating layer 22 between the gate metal 21 and the nanocrystals 23, and the capacitor C1 being formed by the layer lower insulation 24 between the nanocrystals 23 and the interface between the semiconductor layers 12 and 13. The Vfg will be designated the potential of the nanocrystals 23 and Qfg the charge of the nanocrystals 23. It is assumed that the capacitor C1 has an electrode connected to the ground while the capacitor C2 has an electrode connected to the gate potential Vg. The tunnel current will be designated by: -11in through the insulating layer 24 towards the nanocrystals 23; -11out the tunnel current through the insulating layer 24 from the nanocrystals 23; -I2in the tunnel current through the insulating layer 22 to the nanocrystals 23; -I2out the tunnel current through the insulating layer 22 from the nanocrystals 23; The following relations are then applicable: C2 Qfg Vfg - * Vg + C1 + C2 C1 + C2 dQfg = (Ili n + Ilout) - (12in + I2out) dt The currents 11in, 11 out, I2in and I2out are for example calculated with an approximation WKB (for Wentzel Kramers Brilloin). FIG. 8 illustrates a simulation of threshold voltage variation of a HEMT transistor as a function of a programming duration, for different programming voltages Vg, assuming a lower layer of a thickness of 5 nm in SiO 2 and an upper layer 22 with a thickness of 10 nm in SiO 2. FIG. 9 illustrates a simulation of a threshold voltage variation of a HEMT transistor as a function of a programming duration, for different programming voltages Vg, assuming a lower layer 24 with a real thickness of 2 nm in A1203 and an upper layer 22 with a real thickness of 8 nm in A1203. It can be seen that the amplitude of the programming voltages and the duration of their application are much smaller in this case to obtain a given threshold voltage variation.
10 La figure 2 est une vue en coupe transversale schématique d'un deuxième exemple de transistor 1 de type HEMT. Le transistor 1 de la figure 2 diffère de celui de la figure 1 uniquement par la structure de sa grille de commande 2. Comme dans l'exemple de la figure 1, la grille de commande 2 est 15 positionnée sur la couche semi conductrice 13 entre les électrodes de conduction 16 et 17. La grille de commande 2 comporte un oxyde de grille disposé sur la couche semi conductrice 13. L'oxyde de grille est isolant électriquement. L'oxyde de grille est ici dépourvu de couche inférieure. Des nanocristaux 23 sont 20 positionnés directement contre la couche semi conductrice 13. Les nanocristaux 23 sont recouverts par une couche supérieure 22 de l'oxyde de grille. Un métal de grille 21 est disposé sur la couche supérieure 22. Les nanocristaux 23 sont également formés en matériau conducteur électriquement ou en matériau semi-conducteur. Des nanocristaux 23 sont 25 isolés électriquement les uns des autres par la couche supérieure 22. Les nanocristaux 23 présentent également une charge électrostatique de sorte que la zone 15 à l'aplomb de la grille 2 et à l'interface des couches 12 et 13 est dépourvue de gaz d'électrons. Comme dans l'exemple de la figure 1, les charges électrostatiques des nanocristaux 23 sont obtenues par l'application 30 d'un champ électrique à l'interface entre les couches semi conductrices 12 et 13 sous la grille 2, de façon à faire transiter les électrons de la couche de gaz d'électrons 14 vers les nanocristaux 23 par effet tunnel. L'effet tunnel est ici facilité par l'absence de couche inférieure de l'oxyde de grille.Fig. 2 is a schematic cross-sectional view of a second example of HEMT transistor 1. The transistor 1 of FIG. 2 differs from that of FIG. 1 only by the structure of its control gate 2. As in the example of FIG. 1, the control gate 2 is positioned on the semiconductor layer 13 between the conduction electrodes 16 and 17. The control gate 2 comprises a gate oxide disposed on the semiconductor layer 13. The gate oxide is electrically insulating. The gate oxide here is devoid of a lower layer. Nanocrystals 23 are positioned directly against the semiconductor layer 13. The nanocrystals 23 are covered by an upper layer 22 of the gate oxide. A gate metal 21 is disposed on the upper layer 22. The nanocrystals 23 are also formed of electrically conductive material or semiconductor material. Nanocrystals 23 are electrically isolated from one another by the upper layer 22. The nanocrystals 23 also exhibit an electrostatic charge so that the area 15 vertically above the grid 2 and at the interface of the layers 12 and 13 is devoid of electron gas. As in the example of FIG. 1, the electrostatic charges of the nanocrystals 23 are obtained by the application of an electric field at the interface between the semiconductor layers 12 and 13 under the gate 2, so as to transit the electrons of the electron gas layer 14 to the nanocrystals 23 by tunnel effect. The tunnel effect is here facilitated by the absence of a lower layer of the gate oxide.
35 Les figures 3 à 7 illustrent différentes étapes d'un procédé de fabrication d'un transistor 1 tel qu'illustré à la figure 1. À la figure 3, on dispose d'un précurseur du transistor 1, comportant un substrat 11, une couche tampon non illustrée et disposée sur le substrat 11, une première couche 12 d'un alliage de semi-conducteur de type III-V disposée sur 3033664 12 la couche tampon, et une deuxième couche 13 d'un alliage semi-conducteur de type III-V de façon à former un gaz d'électrons 14 à l'interface entre les couches 12 et 13. Ces différentes couches peuvent présenter les compositions, dimensions et structures telles que détaillées précédemment. Dans un souci de 5 lisibilité, le gaz d'électrons est illustré sous forme de couche 14 à l'interface entre la couche 12 et la couche 13. Une couche d'isolant inférieure 24 est disposée sur la couche semi conductrice 13, au moins au niveau de la grille de commande à former. La couche d'isolant 24 est avantageusement de type High K. La couche d'isolant 10 24 est par exemple formée en A1203. La couche d'isolant 24 est par exemple formée par épitaxie. À la figure 4, on a déposé des nanocristaux 23 sur la face supérieure de la couche d'isolant 24. Les nanocristaux 23 sont ici épars. La formation des nanocristaux 23 peut comprendre un dépôt physique en phase vapeur d'un 15 métal, suivi d'une étape de recuit. Le document `Very small-size and highdensity 13-FeSi2 nanocrystal assemblies grown on a Si(100) substrate using an embedded solid-phase epitaxy and bionanoprocess with protein ferritin' publié dans Applied Physics Letters Volume 91, pages 203102 à 203102-3 en novembre 2007, décrit un exemple de procédé de formation de nanocristaux 20 épars. À la figure 5, on a déposé une couche d'isolant supérieure 22 sur les nanocristaux 23 et la couche d'isolant inférieure 24. La couche d'isolant supérieure 22 est par exemple formée par une reprise du dépôt amorphe préférentiellement par dépôt par couches atomiques ou ALD (pour Atomic Layer 25 Déposition en langue anglaise). La couche d'isolant supérieure 22 présente avantageusement la même composition chimique que la couche inférieure 24. La couche d'isolant supérieure 22 permet d'isoler électriquement des nanocristaux 23 épars. À la figure 6, on a déposé un métal de grille 21 sur la couche d'isolant 30 supérieure 22. La grille 2 est mise en forme, par exemple par photolithographie. Par ailleurs, des électrodes de conduction (non illustrées) du transistor 1 ont également été formées sur la couche semi conductrice 13. À ce stade, la couche de gaz d'électrons 14 sous la grille 2 est continue et le transistor 1 est alors de type normalement passant.FIGS. 3 to 7 illustrate various steps of a method of manufacturing a transistor 1 as illustrated in FIG. 1. In FIG. 3, there is a precursor of transistor 1, comprising a substrate 11, a buffer layer not shown and disposed on the substrate 11, a first layer 12 of a type III-V semiconductor alloy disposed on the buffer layer, and a second layer 13 of a semiconductor alloy of the type III-V so as to form an electron gas 14 at the interface between the layers 12 and 13. These different layers can have the compositions, dimensions and structures as detailed above. For the sake of readability, the electron gas is illustrated as a layer 14 at the interface between the layer 12 and the layer 13. A lower insulator layer 24 is disposed on the semiconductor layer 13, at least at the level of the control gate to be formed. The insulating layer 24 is advantageously of the High K type. The insulating layer 24 is, for example, formed of Al 2 O 3. The insulating layer 24 is for example formed by epitaxy. In Figure 4, nanocrystals 23 were deposited on the upper face of the insulating layer 24. The nanocrystals 23 are here scattered. The formation of the nanocrystals 23 may comprise a physical vapor deposition of a metal, followed by an annealing step. The document `Very small-size and high-density 13-FeSi2 nanocrystal assemblies grown on Si (100) substrate using an embedded solid-phase epitaxy and bionanoprocess with protein ferritin 'published in Applied Physics Letters Volume 91, 203102 pages to 203102-3. November 2007, describes an example of a method of forming scattered nanocrystals. In FIG. 5, an upper insulating layer 22 is deposited on the nanocrystals 23 and the lower insulating layer 24. The upper insulating layer 22 is formed, for example, by a resumption of the amorphous deposit, preferably by layer deposition. atomic or ALD (for Atomic Layer 25 Deposition in English language). The upper insulating layer 22 advantageously has the same chemical composition as the lower layer 24. The upper insulating layer 22 is used to electrically isolate scattered nanocrystals 23. In FIG. 6, a gate metal 21 is deposited on the upper insulating layer 22. The gate 2 is shaped, for example by photolithography. Moreover, conduction electrodes (not shown) of the transistor 1 have also been formed on the semiconductor layer 13. At this stage, the electron gas layer 14 under the gate 2 is continuous and the transistor 1 is then normally passing type.
35 À la figure 7, une polarisation est appliquée sur le métal de grille 21 de la grille 2. Le potentiel sur le métal de grille 21 est supérieur au potentiel appliqué sur les électrodes de conduction, de sorte qu'un champ électrique, tel qu'illustré par la flèche en biais, est appliqué sur l'interface entre les couches semi conductrices 12 et 13 et sous la grille 2. Lorsque ce champ présente une 3033664 13 amplitude suffisante, les électrons alors présents au niveau de cette interface sous la grille 2 traversent la couche semi conductrice 13 et la couche isolante 24 puis chargent les nanocristaux 23, comme illustré par les flèches. Des lors, le transistor 1 présente une zone dépourvue d'électrons sous la grille 2 à l'interface 5 entre les couches semi conductrices 12 et 13, de sorte qu'un transistor 1 de type normalement bloqué est formé. Dans les exemples qui sont détaillés auparavant, les couches 12 et 13 sont des nitrures d'éléments de type III. D'autres alliages semi-conducteurs 10 parmi les alliages semi-conducteurs de type III-V peuvent également être utilisés pour les couches 12 et 13. On peut par exemple envisager de former les couches 12 ou 13 avec du InP ou du GaAs.In FIG. 7, a bias is applied to the gate metal 21 of the gate 2. The potential on the gate metal 21 is greater than the potential applied to the conduction electrodes, so that an electric field, such as illustrated by the bias arrow, is applied on the interface between the semiconductor layers 12 and 13 and under the gate 2. When this field has a sufficient amplitude, the electrons then present at this interface under the grid 2 pass through the semiconductor layer 13 and the insulating layer 24 and then charge the nanocrystals 23, as illustrated by the arrows. Therefore, the transistor 1 has a zone free of electrons under the gate 2 at the interface 5 between the semiconductor layers 12 and 13, so that a transistor 1 of normally blocked type is formed. In the examples which are detailed previously, the layers 12 and 13 are nitrides of type III elements. Other semiconductor alloys of type III-V semiconductor alloys may also be used for layers 12 and 13. For example, it may be possible to form layers 12 or 13 with InP or GaAs.
Claims (13)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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Applications Claiming Priority (1)
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Publications (1)
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Family
ID=53794295
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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Country Status (1)
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---|---|
FR (1) | FR3033664A1 (en) |
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---|---|---|---|---|
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Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
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US20090173934A1 (en) * | 2008-01-09 | 2009-07-09 | Jain Faquir C | Nonvolatile memory and three-state FETs using cladded quantum dot gate structure |
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