FR3009147A1

FR3009147A1 - DIFFERENTIAL AMPLIFIER

Info

Publication number: FR3009147A1
Application number: FR1357283A
Authority: FR
Inventors: Tual Stephane Le; Pratap Narayan Singh
Original assignee: STMicroelectronics SA; STMicroelectronics Pvt Ltd
Current assignee: STMicroelectronics SA; STMicroelectronics Pvt Ltd
Priority date: 2013-07-24
Filing date: 2013-07-24
Publication date: 2015-01-30

Abstract

L'invention concerne un amplificateur différentiel comportant : une première branche (201) comprenant un premier transistor (202) et un premier composant (204) ; une deuxième branche (211) comprenant un deuxième transistor (212) et un deuxième composant (214) ; dans lequel le premier transistor comprend un noeud de commande adapté à recevoir un premier signal d'entrée différentiel (IN+), et un autre noeud de commande (224) adapté à recevoir un premier signal de contreréaction (VBG+) basé sur au moins un deuxième signal de sortie (OUT+) provenant de la deuxième branche, et le deuxième transistor comprend un noeud de commande adapté à recevoir un deuxième signal d'entrée différentiel (IN-), et un autre noeud de commande (226) adapté à recevoir un deuxième signal de contre-réaction (VBG_) basé sur au moins un premier signal de sortie (OUT-) provenant de la première branche.The invention relates to a differential amplifier comprising: a first branch (201) comprising a first transistor (202) and a first component (204); a second branch (211) comprising a second transistor (212) and a second component (214); wherein the first transistor comprises a control node adapted to receive a first differential input signal (IN +), and another control node (224) adapted to receive a first feedback signal (VBG +) based on at least a second output signal (OUT +) from the second branch, and the second transistor comprises a control node adapted to receive a second differential input signal (IN-), and another control node (226) adapted to receive a second feedback signal (VBG_) based on at least a first output signal (OUT-) from the first branch.

Description

B12571 - 12-GR1-0868 AMPLIFICATEUR DIFFERENTIEL DOMAINE La présente demande concerne le domaine des circuits d'amplification et en particulier un amplificateur différentiel. ARRIERE-PLAN Pour l'amplification à faible bruit de signaux diffé- rentiels analogiques, on utilise souvent des circuits basés sur une paire de transistors en montage différentiel. Dans un tel circuit, les signaux d'entrée différentiels commandent une paire de transistors pour diriger un courant dans l'une ou l'autre de deux charges afin de générer des signaux de sortie différentiels. La conductivité des transistors, le niveau du courant et la résistance des charges sont choisis de façon à assurer un gain souhaité. Dans la conception d'amplificateurs différentiels, on a souvent pour objectif d'obtenir le plus grand gain possible. Cependant, il y a un problème technique pour obtenir une augmentation du gain sans avoir les inconvénients d'une augmentation du bruit, d'une réduction de l'excursion de la tension de sortie, d'une augmentation de la consommation d'énergie et/ou d'une réduction de la largeur de bande de l'amplificateur. Il existe donc un besoin dans la technique d'un amplificateur différentiel amélioré ayant un gain relativement B12571 - 12-GR1-0868 2 élevé, sans avoir certains ou la totalité des inconvénients susmentionnés. RE SUME Un objet de modes de réalisation de la présente 5 description est de répondre au moins partiellement à un ou plusieurs besoins de l'art antérieur. Selon un aspect, on prévoit un amplificateur différentiel comprenant : une première branche comprenant un premier transistor et un premier composant couplés en série entre des 10 première et deuxième tensions d'alimentation, un premier noeud de sortie entre le premier transistor et le premier composant fournissant un premier signal de sortie différentiel ; une deuxième branche comprenant un deuxième transistor et un deuxième composant couplés en série entre les première et 15 deuxième tensions d'alimentation, un deuxième noeud de sortie entre le deuxième transistor et le deuxième composant fournissant un deuxième signal de sortie différentiel ; dans lequel le premier transistor comprend un noeud de commande adapté à recevoir un premier signal d'entrée différentiel et un 20 autre noeud de commande adapté à recevoir un premier signal de contre-réaction basé sur au moins le deuxième signal de sortie, et le deuxième transistor comprend un noeud de commande adapté à recevoir un deuxième signal d'entrée différentiel et un autre noeud de commande adapté à recevoir un deuxième signal de 25 contre-réaction basé sur au moins le premier signal de sortie. Selon un mode de réalisation, l'autre noeud de commande du premier transistor est couplé au deuxième noeud de sortie, et l'autre noeud de commande du deuxième transistor est couplé au premier noeud de sortie. 30 Selon un mode de réalisation, l'amplificateur différentiel comprend en outre un circuit de contre-réaction couplé aux premier et deuxième noeuds de sortie et agencé pour générer les premier et deuxième signaux de contre-réaction. Selon un mode de réalisation, le circuit de contre-35 réaction comprend un autre amplificateur différentiel ayant une B12571 - 12-GR1-0868 3 première entrée couplée au premier noeud de sortie et une deuxième entrée couplée au deuxième noeud de sortie. Selon un mode de réalisation, le circuit de contre-réaction comprend : un troisième transistor ayant un noeud de 5 commande couplé au premier noeud de sortie et un premier noeud de courant principal couplé à une première source de courant et à l'autre noeud du deuxième transistor ; et un quatrième transistor ayant un noeud de collunande couplé au deuxième noeud de sortie et un premier noeud de courant principal couplé à une 10 deuxième source de courant et à l'autre noeud du premier transistor. Selon un mode de réalisation, chacun des premier et deuxième transistors a une structure SOI (semiconducteur sur isolant), et les autres noeuds de commande sont couplés à des 15 grilles arrière des premier et deuxième transistors. Selon un mode de réalisation, chacun des premier et deuxième transistors comprend une couche semiconductrice isolée de la grille arrière par une couche d'isolant. Selon un mode de réalisation, chacun des premier et 20 deuxième transistors est un transistor à substrat massif ayant des canaux formés dans des caissons de type P correspondants, un caisson de type N étant disposé de façon à isoler électriquement les caissons de type P par rapport à un substrat de type P. Selon un mode de réalisation, chacun des premier et 25 deuxième transistors comprend un premier noeud de courant principal couplé à un noeud commun couplé à la deuxième tension d'alimentation par l'intermédiaire d'une source de courant comilune. Selon un mode de réalisation, les premier et deuxième 30 composants sont des charges. Selon un mode de réalisation, les premier et deuxième composants sont des résistances ayant chacune une résistance comprise entre 50 et 5000 ohms. Selon un mode de réalisation, le premier composant est 35 un cinquième transistor ayant un noeud de commande adapté à B12571 - 12-GR1-0868 4 recevoir le premier signal d'entrée différentiel et un autre noeud de commande adapté à recevoir le premier signal de contre-réaction, et le deuxième composant est un sixième transistor ayant un noeud de commande adapté à recevoir le deuxième signal d'entrée différentiel et un autre noeud de commande adapté à recevoir le deuxième signal de contre-réaction. Selon un autre aspect, on prévoit une bascule de verrouillage de données comprenant : l'amplificateur différentiel susmentionné ; un premier commutateur couplé entre un premier noeud d'entrée de l'amplificateur différentiel et le noeud de commande du premier transistor ; et un deuxième commutateur couplé entre un deuxième noeud d'entrée de l'amplificateur différentiel et le noeud de commande du deuxième transistor.This application relates to the field of amplification circuits and in particular a differential amplifier. B12571 - 12-GR1-0868 DIFFERENTIAL AMPLIFIER DOMAINE BACKGROUND For low-noise amplification of analog differential signals, circuits based on a pair of differential-mount transistors are often used. In such a circuit, the differential input signals control a pair of transistors to direct a current in one or the other of two loads to generate differential output signals. The conductivity of the transistors, the current level and the resistance of the charges are chosen to provide a desired gain. In the design of differential amplifiers, it is often the goal to obtain the greatest gain possible. However, there is a technical problem in obtaining an increase in gain without having the disadvantages of an increase in noise, a reduction in the excursion of the output voltage, an increase in energy consumption and / or a reduction in the bandwidth of the amplifier. There is therefore a need in the art for an improved differential amplifier having a relatively high gain without some or all of the above-mentioned disadvantages. SUMMARY An object of embodiments of the present disclosure is to at least partially meet one or more needs of the prior art. In one aspect, there is provided a differential amplifier comprising: a first branch comprising a first transistor and a first component coupled in series between first and second supply voltages, a first output node between the first transistor and the first providing component; a first differential output signal; a second branch comprising a second transistor and a second component coupled in series between the first and second supply voltages, a second output node between the second transistor and the second component providing a second differential output signal; wherein the first transistor comprises a control node adapted to receive a first differential input signal and another control node adapted to receive a first feedback signal based on at least the second output signal, and the second transistor comprises a control node adapted to receive a second differential input signal and another control node adapted to receive a second feedback signal based on at least the first output signal. According to one embodiment, the other control node of the first transistor is coupled to the second output node, and the other control node of the second transistor is coupled to the first output node. According to one embodiment, the differential amplifier further comprises a feedback circuit coupled to the first and second output nodes and arranged to generate the first and second feedback signals. According to one embodiment, the feedback circuit comprises another differential amplifier having a first input coupled to the first output node and a second input coupled to the second output node. According to one embodiment, the feedback circuit comprises: a third transistor having a control node coupled to the first output node and a first main current node coupled to a first power source and the other power node. second transistor; and a fourth transistor having a clamp node coupled to the second output node and a first main stream node coupled to a second current source and to the other node of the first transistor. According to one embodiment, each of the first and second transistors has an SOI (semiconductor on insulator) structure, and the other control nodes are coupled to rear gates of the first and second transistors. According to one embodiment, each of the first and second transistors comprises a semiconductor layer isolated from the rear gate by an insulating layer. According to one embodiment, each of the first and second transistors is a solid-substrate transistor having channels formed in corresponding P-type wells, an N-type well being arranged to electrically isolate the P-type wells. to a P-type substrate. According to one embodiment, each of the first and second transistors comprises a first main current node coupled to a common node coupled to the second supply voltage via a power source. comilune. According to one embodiment, the first and second components are charges. According to one embodiment, the first and second components are resistors each having a resistance of between 50 and 5000 ohms. According to one embodiment, the first component is a fifth transistor having a control node adapted to receive the first differential input signal and another control node adapted to receive the first signal. counter-reaction, and the second component is a sixth transistor having a control node adapted to receive the second differential input signal and another control node adapted to receive the second feedback signal. In another aspect, there is provided a data latch comprising: the aforementioned differential amplifier; a first switch coupled between a first input node of the differential amplifier and the control node of the first transistor; and a second switch coupled between a second input node of the differential amplifier and the control node of the second transistor.

Selon un mode de réalisation, la bascule de verrouil- lage de données comprend en outre un troisième commutateur couplé entre les premier et deuxième noeuds de sortie. Selon un autre aspect, on prévoit un procédé pour former un amplificateur différentiel, comprenant : former une première branche comprenant un premier transistor et un premier composant couplés en série entre des première et deuxième tensions d'alimentation, un noeud de commande du premier transistor étant adapté à recevoir un premier signal d'entrée différentiel ; former une deuxième branche comprenant un deuxième transistor et un deuxième composant couplés en série entre les première et deuxième tensions d'alimentation, un noeud de commande du deuxième transistor étant adapté à recevoir un deuxième signal d'entrée différentiel ; coupler un autre noeud de commande du deuxième transistor à un premier noeud de sortie entre le premier transistor et le premier composant ; et coupler un autre noeud de commande du premier transistor à un deuxième noeud de sortie entre le deuxième transistor et le deuxième composant.According to one embodiment, the data latch further includes a third switch coupled between the first and second output nodes. According to another aspect, there is provided a method for forming a differential amplifier, comprising: forming a first branch comprising a first transistor and a first component coupled in series between first and second supply voltages, a control node of the first transistor being adapted to receive a first differential input signal; forming a second branch comprising a second transistor and a second component coupled in series between the first and second supply voltages, a control node of the second transistor being adapted to receive a second differential input signal; coupling another control node of the second transistor to a first output node between the first transistor and the first component; and coupling another control node of the first transistor to a second output node between the second transistor and the second component.

B12571 - 12-GR1-0868 BRÈVE DESCRIPTION DES DESSINS Les caractéristiques et avantages susmentionnés, et d'autres, apparaîtront clairement avec la description détaillée suivante de modes de réalisation, donnée à titre illustratif et 5 non limitatif, en référence aux dessins joints dans lesquels : la figure 1 illustre schématiquement un amplificateur différentiel selon un mode de réalisation qui a été proposé ; les figures 2 à 9 illustrent schématiquement des amplificateurs différentiels selon des exemples de réalisation 10 de la présente description ; la figure 10A est une vue en coupe d'une structure de transistor selon un mode de réalisation de la présente invention ; la figure 10B est une vue en coupe de la structure 15 d'une paire de transistors selon un mode de réalisation de la présente description ; et la figure 11 illustre schématiquement un dispositif selon un exemple de réalisation de la présente description. DESCRIPTION DETAILLEE 20 La figure 1 illustre schématiquement un amplificateur différentiel 100 qui a été proposé, basé sur une paire de transistors en montage différentiel. Le circuit 100 comprend une branche 101 comprenant un transistor MOS à canal N (NMOS) 102 couplé en série avec une 25 résistance 104 entre une tension d'alimentation VDD et un noeud 106. Une grille du transistor 102 reçoit un signal d'entrée différentiel IN+ sur un noeud d'entrée 108 de l'amplificateur, et un noeud de sortie 110 entre le transistor 102 et la résistance 104 fournit un signal de sortie différentiel OUT-. 30 Le circuit 100 comprend aussi une branche 111 comprenant un transistor NMOS 112 couplé en série avec une résistance 114 entre une tension d'alimentation VDD et le noeud 106. Une grille du transistor 112 reçoit un signal d'entrée différentiel IN- sur un noeud d'entrée 118 de l'amplificateur, B12571 - 12-GR1-0868 6 et un noeud de sortie 120 entre le transistor 112 et la résistance 114 fournit un signal de sortie différentiel OUT+. Le noeud 106 est couplé à la masse par l'intermédiaire d'une source de courant 122.BRIEF DESCRIPTION OF THE DRAWINGS The above-mentioned and other features and advantages will become apparent from the following detailed description of embodiments, given by way of illustration and without limitation, with reference to the accompanying drawings in which: : Figure 1 schematically illustrates a differential amplifier according to an embodiment that has been proposed; Figures 2 to 9 schematically illustrate differential amplifiers according to Embodiments 10 of the present description; Fig. 10A is a sectional view of a transistor structure according to an embodiment of the present invention; Fig. 10B is a sectional view of the structure of a pair of transistors according to an embodiment of the present description; and Figure 11 schematically illustrates a device according to an exemplary embodiment of the present description. DETAILED DESCRIPTION FIG. 1 schematically illustrates a differential amplifier 100 that has been proposed, based on a pair of differential-mount transistors. The circuit 100 comprises a branch 101 comprising an N-channel MOS transistor (NMOS) 102 coupled in series with a resistor 104 between a supply voltage VDD and a node 106. A gate of the transistor 102 receives a differential input signal IN + on an input node 108 of the amplifier, and an output node 110 between the transistor 102 and the resistor 104 provides a differential output signal OUT-. The circuit 100 also comprises a branch 111 comprising an NMOS transistor 112 coupled in series with a resistor 114 between a supply voltage VDD and the node 106. A gate of the transistor 112 receives a differential input signal IN- on a node amplifier input 118, B12571 - 12-GR1-0868 6 and an output node 120 between transistor 112 and resistor 114 provides a differential output signal OUT +. Node 106 is coupled to ground via a current source 122.

Le transistor 102 est un transistor à double grille comprenant une grille arrière 124, qui est connectée au noeud d'entrée 108. Le transistor 112 est aussi un transistor à double grille comprenant une grille arrière 126, qui est connectée au noeud d'entrée 118.Transistor 102 is a double gate transistor having a back gate 124, which is connected to input node 108. Transistor 112 is also a double gate transistor having a back gate 126, which is connected to input node 118 .

En fonctionnement, le courant généré par la source de courant 122 va être dirigé par la branche 101 ou la branche 111 sur la base des niveaux relatifs des signaux d'entrée différentiels IN+, IN-. Le gain appliqué aux signaux d'entrée différentiels au niveau des noeuds de sortie 110, 120 est déterminé par l'équation suivante : Gain-(Gm+Gmb).R où Gra est la transconductance de grille avant des transistors 102, 112, égale au rapport entre la variation de courant au niveau de leurs noeuds de sortie et la variation de tension correspondante au niveau de leurs grilles de commande principales, G est la transconductance de grille arrière des transistors 102, 112, égale au rapport entre la variation de courant au niveau de leurs noeuds de sortie et la variation de tension correspondante au niveau de leurs grilles arrière, et R est la résistance de chacune des résistances 104, 114. Le couplage de la grille arrière des transistors 102, 112 aux noeuds d'entrée 108, 118 assure par conséquent une augmentation du gain de l'amplificateur différentiel 100, mais seulement avec une étendue limitée. En effet, la transcon- ductance de grille arrière G est en générale de l'ordre de seulement un dixième de la transconductance de grille avant Gra, et par conséquent l'augmentation de gain n'est que d'environ 10%.In operation, the current generated by the current source 122 will be directed by the branch 101 or the branch 111 based on the relative levels of the differential input signals IN +, IN-. The gain applied to the differential input signals at output nodes 110, 120 is determined by the following equation: Gain- (Gm + Gmb) .R where Gra is the gate transconductance before transistors 102, 112, equal the ratio of the current variation at their output nodes to the corresponding voltage variation at their main control gates, G is the backward gate transconductance of the transistors 102, 112, equal to the ratio of the current variation. at their output nodes and the corresponding voltage variation at their rear gates, and R is the resistance of each of the resistors 104, 114. The coupling of the back gate of the transistors 102, 112 to the input nodes 108 , 118 therefore provides an increase in the gain of the differential amplifier 100, but only with a limited extent. Indeed, the back gate transcon- ductance G is generally of the order of only one tenth of the gate transconductance before Gra, and therefore the gain increase is only about 10%.

B12571 - 12-GR1-0868 7 La figure 2 illustre schématiquement un amplificateur différentiel 200 selon un exemple de réalisation de la présente description. Le circuit 200 comprend une branche 201 comprenant un 5 transistor 202, par exemple un transistor NMOS, couplé en série avec un composant 204 entre une tension d'alimentation VDD et un noeud 206. Un noeud de commande, par exemple la grille, du transistor 202 reçoit un signal d'entrée différentiel IN+ sur un noeud d'entrée 208 de l'amplificateur, et un noeud de sortie 210 10 entre le transistor 202 et la charge 204 fournit un signal de sortie différentiel OUT-. Le circuit 200 comprend aussi une branche 211 comprenant un transistor 212, par exemple un transistor NMOS, couplé en série avec un composant 214 entre la tension 15 d'alimentation VDD et le noeud 206. Un noeud de commande, par exemple la grille, du transistor 212 reçoit un signal d'entrée différentiel IN- sur un noeud d'entrée 218 de l'amplificateur, et un noeud de sortie 220 entre le transistor 212 et la charge 214 fournit un signal de sortie différentiel OUT+. 20 Dans l'exemple illustré en figure 2, l'amplificateur 200 est basé sur une paire de transistors en montage différentiel, les composants 204, 214 étant des charges, comme des résistances ou d'autres types de charges actives ou passives, et le noeud 206 étant couplé à la masse par l'inter- 25 médiaire d'une source de courant 222. Cependant, dans des variantes de réalisation décrites plus en détail ci-après, les composants pourraient être d'autres types de dispositifs, et la source de courant 222 pourrait être omise. Le transistor 202 comprend un autre noeud de commande 30 224, et le transistor 212 comprend un autre noeud de commande 226. Par exemple, les transistors 202 et 212 sont des transistors à substrat massif, et les autres noeuds de commande 224, 226 sont des connexions de substrat de ces transistors. A titre de variante, les transistors 202, 212 peuvent avoir une 35 structure SOI (silicium sur isolant), et les autres noeuds de B12571 - 12-GR1-0868 8 commtande 224 et 226 sont des grilles arrière des transistors. Par exemple, comme on va le décrire plus en détail ci-après, les transistors 202 et 212 sont du type UTBB (à corps ultra mince et BOX).B12571 - 12-GR1-0868 7 Figure 2 schematically illustrates a differential amplifier 200 according to an exemplary embodiment of the present description. The circuit 200 comprises a branch 201 comprising a transistor 202, for example an NMOS transistor, coupled in series with a component 204 between a supply voltage VDD and a node 206. A control node, for example the gate, of the transistor 202 receives a differential input signal IN + on an input node 208 of the amplifier, and an output node 210 between the transistor 202 and the load 204 provides a differential output signal OUT-. The circuit 200 also comprises a branch 211 comprising a transistor 212, for example an NMOS transistor, coupled in series with a component 214 between the supply voltage VDD and the node 206. A control node, for example the gate, of the transistor 212 receives a differential input signal IN- on an input node 218 of the amplifier, and an output node 220 between the transistor 212 and the load 214 provides a differential output signal OUT +. In the example illustrated in FIG. 2, the amplifier 200 is based on a pair of differential-mounted transistors, the components 204, 214 being loads, such as resistors or other types of active or passive loads, and the Node 206 is coupled to ground via a current source 222. However, in alternative embodiments described in more detail below, the components could be other types of devices, and the current source 222 could be omitted. The transistor 202 comprises another control node 224, and the transistor 212 comprises another control node 226. For example, the transistors 202 and 212 are solid-state transistors, and the other control nodes 224, 226 are substrate connections of these transistors. Alternatively, the transistors 202, 212 may have an SOI (Silicon On Insulator) structure, and the other 224 and 226 commtands 224 are back grids of the transistors. For example, as will be described in more detail below, the transistors 202 and 212 are of the UTBB type (ultra-thin body and BOX).

Le circuit 200 comprend en outre un circuit de contre- réaction 228, qui reçoit les signaux de sortie OUT-, OUT+ provenant des noeuds de sortie 210, 220 respectivement, et fournit des tensions de contre-réaction VBG+ et VBG_ aux autres noeuds de commande 224, 226 des transistors 202, 212, respectivement. En fonctionnement, comme dans le circuit 100 de la figure 1, le courant généré par la source de courant 222 va être dirigé dans la branche 201 ou 211 sur la base des niveaux relatifs des signaux d'entrée différentiels IN+, IN. Le gain appliqué aux signaux d'entrée différentiels sur les noeuds de sortie 210, 220 est déterminé par l'équation suivante : Gain=Gm.R/(1-A) où Gm est la transconductance de grille avant de chacun des transistors 202, 212, égale au rapport entre la variation de courant sur leurs noeuds de sortie et la variation de tension correspondante sur leurs grilles de commande principales, R est la résistance de chacune des charges 204, 214, et A est le gain de contre-réaction positive qui est fonction de Gmb.R, où G est la transconductance de grille arrière de chacun des transistors 202, 212, égale au rapport entre la variation de courant sur leurs noeuds de sortie et la variation de tension sur leurs grilles arrière. Afin d'éviter d'avoir un gain infini, la transconductance de grille arrière Ger, la résistance R des charges 204, et un éventuel facteur d'amplification du circuit de contre-réaction 228, sont par exemple choisis de telle sorte que le gain de contre-réaction positive A soit inférieur à 1. Le gain global de l'amplificateur différentiel est ainsi augmenté de 1/(1-A) par rapport à un amplificateur différentiel sans contre-réaction. Il apparaîtra clairement à 35 l'homme de l'art qu'une telle augmentation du gain peut être B12571 - 12-GR1-0868 9 utilisée pour augmenter le niveau différentiel des signaux de sortie OUT+, OUT-, ou en variante celle-ci pourrait être utilisée en plus ou à la place pour réduire le courant généré par la source de courant 222 et/ou pour réduire la taille des transistors 202, 212. Dans un exemple, les charges 204, 214 ont chacune une résistance R dans une plage de 50 à 5000 ohms, et les transistors 202, 212 ont chacun une transconductance de grille avant Gm dans une plage de 1 à 100 mA/V, et une transconductance de grille arrière G comprise entre Gm/8 et Gm/20. La figure 3 illustre schématiquement plus en détail l'amplificateur différentiel 200 de la figure 2 selon un exemple de réalisation dans lequel le circuit de contre-réaction 228 comprend une connexion 302 couplant le noeud de sortie 210 à l'autre noeud de commande 226 du transistor 212, et une connexion 304 couplant le noeud de sortie 220 à l'autre noeud de commande 224 du transistor 202. Dans le mode de réalisation de la figure 3, le gain de contre-réaction positive A est par conséquent égal à G.R, où G est la transconductance de chacun des transistors 202, 212, et R est la résistance de chacune des charges 204, 214. Cela conduit à un gain de : Gain=Gm.R/(1-G .R) Dans un exemple, Gm.R est compris entre 4 et 10, et 25 Gmb est inférieur ou égal à Gm/10. Le gain de contre-réaction positive A est par exemple choisi inférieur à 1. La figure 4 illustre schématiquement plus en détail le circuit d'amplification 200 de la figure 2 selon l'autre exemple de réalisation dans lequel le circuit de contre-réaction 228 30 comprend un amplificateur différentiel 402. L'amplificateur différentiel 402 comporte une entrée négative couplée au noeud de sortie 210, une entrée positive couplée au noeud de sortie 220, une sortie positive couplée à l'autre noeud de commande 224 du transistor 202, et une sortie négative couplée à l'autre 35 noeud de commande 226 du transistor 212.The circuit 200 further comprises a feedback circuit 228, which receives the output signals OUT-, OUT + from the output nodes 210, 220 respectively, and provides feedback voltages VBG + and VBG_ to the other control nodes. 224, 226 transistors 202, 212, respectively. In operation, as in the circuit 100 of FIG. 1, the current generated by the current source 222 will be directed into the branch 201 or 211 on the basis of the relative levels of the differential input signals IN +, IN. The gain applied to the differential input signals on the output nodes 210, 220 is determined by the following equation: Gain = Gm.R / (1-A) where Gm is the forward gate transconductance of each of the transistors 202, 212, equal to the ratio of the current variation on their output nodes to the corresponding voltage variation on their main control gates, R is the resistance of each of the loads 204, 214, and A is the positive feedback gain. which is a function of Gmb.R, where G is the back gate transconductance of each of the transistors 202, 212, equal to the ratio of the current variation on their output nodes to the voltage variation on their back gates. In order to avoid having an infinite gain, the back gate transconductance Ger, the resistance R of the charges 204, and a possible amplification factor of the feedback circuit 228, are for example chosen so that the gain positive feedback rate A is less than 1. The overall gain of the differential amplifier is thus increased by 1 / (1-A) with respect to a differential amplifier without feedback. It will be apparent to one skilled in the art that such an increase in gain may be used to increase the differential level of the output signals OUT +, OUT-, or alternatively this could be used in addition or instead to reduce the current generated by the current source 222 and / or to reduce the size of the transistors 202, 212. In one example, the charges 204, 214 each have a resistor R in a range of from 50 to 5000 ohms, and the transistors 202, 212 each have a gate transconductance before Gm in a range of 1 to 100 mA / V, and a back gate transconductance G of between Gm / 8 and Gm / 20. FIG. 3 schematically illustrates in more detail the differential amplifier 200 of FIG. 2 according to an exemplary embodiment in which the feedback circuit 228 comprises a connection 302 coupling the output node 210 to the other control node 226 of the transistor 212, and a connection 304 coupling the output node 220 to the other control node 224 of the transistor 202. In the embodiment of FIG. 3, the positive feedback gain A is therefore equal to GR, where G is the transconductance of each of the transistors 202, 212, and R is the resistance of each of the charges 204, 214. This leads to a gain of: Gain = Gm.R / (1-G .R) In one example, Gm.R is between 4 and 10, and 25 Gmb is less than or equal to Gm / 10. The positive feedback gain A is for example chosen to be less than 1. FIG. 4 schematically illustrates in more detail the amplification circuit 200 of FIG. 2 according to the other exemplary embodiment in which the feedback circuit 228 30 comprises a differential amplifier 402. The differential amplifier 402 comprises a negative input coupled to the output node 210, a positive input coupled to the output node 220, a positive output coupled to the other control node 224 of the transistor 202, and a negative output coupled to the other control node 226 of the transistor 212.

B12571 - 12-GR1-0868 10 L'amplificateur différentiel 228 est par exemple mis en oeuvre par une paire de transistors en montage différentiel, et a un gain B. Le gain de contre-réaction positive dans l'amplificateur 200 est ainsi égal à E.G.R. Ici encore, le gain de contre-réaction positive est par exemple sélectionné pour être inférieur à 1. La figure 5 illustre schématiquement plus en détail le circuit d'amplification 200 de la figure 2 selon un autre exemple de réalisation dans lequel le circuit de contre-réaction 228 comprend une paire de transistors connectés selon un montage en source suiveuse. En particulier, le circuit de contre-réaction 228 comprend un transistor 502 couplé en série avec une source de courant 504 entre la tension d'alimentation VDD et la masse et ayant son noeud de commande couplé au noeud de sortie 210. Un noeud 506 entre le transistor 502 et la source de courant 504 est couplé à l'autre noeud de commande 226 du transistor 212. De façon similaire, un transistor 508, aussi par exemple un transistor NMOS, est couplé en série avec une source de courant 510 entre la tension d'alimentation VDD et la masse, et a son noeud de commande couplé au noeud de sortie 220. Un noeud 512 entre le transistor 508 et la source de courant 510 est couplé à un autre noeud de commande 224 du transistor 202. En fonctionnement, les transistors en source suiveuse 502, 508 réduisent les tensions de contre-réaction VBG+, VBG_ d'une tension grille-source VGS. Un avantage d'une telle configuration est que, vu depuis les noeuds de sortie 210, 220, l'impédance du circuit de contre-réaction 228 est élevée, avec une charge capacitive relativement faible, conduisant ainsi à des performances élevées pour l'amplificateur. En outre, dans le cas où les transistors 202 et 212 sont mis en oeuvre sous forme de transistors à substrat massif, en général les tensions VBG+, VBG appliquées aux noeuds 224, 226 ne devraient pas être supérieures de plus d'une tension de diode par rapport à la tension du noeud de drain de chaque transistor, mettant ainsi une contrainte sur le gain de l'amplificateur. La réduction des B12571 - 12-GR1-0868 11 tensions de contre-réaction par les tensions grille-source des transistors 502 et 508 relâche ainsi cette contrainte sur le gain de l'amplificateur. Dans l'exemple de la figure 5, les composants 204, 214 5 sont des résistances, mais comme cela a été indiqué précédenuent, dans des variantes de réalisation, on pourrait utiliser d'autres composants. La figure 6 illustre schématiquement l'amplificateur différentiel 200 de la figure 2 selon un autre exemple de 10 réalisation adapté à fonctionner comme une bascule à verrouil- lage, dans lequel le gain de contre-réaction positive est supérieur à 1. Un commutateur 602 est couplé entre le noeud d'entrée 208 et le noeud de commande du transistor 202, et un commutateur 604 est couplé entre le noeud d'entrée 218 et le 15 noeud de commande du transistor 212. En outre, un coffmmtateur 606 est par exemple couplé entre les noeuds de sortie 210 et 220 de l'amplificateur. Dans certains modes de réalisation, le commutateur 606 pourrait être omis. Les commutateurs 602, 604 et 606 sont tous contrôlés par un signal de commande commun T. 20 Dans le mode de réalisation de la figure 6, le gain de contre-réaction positive est par exemple supérieur à 1, de sorte que les signaux de sortie vont aller vers leurs limites de sortie, par exemple la limite haute étant proche du niveau de la tension d'alimentation VDD et la limite basse étant proche du 25 niveau de la tension d'alimentation VDD moins R.I, où R est la résistance des résistances 204 et 214, et I est proche du courant passant dans le miroir de courant 222. En fonctionnement, pendant une phase d'acquisition, juste avant que les signaux d'entrée différentiels IN+, IN-30 doivent être échantillonnés, le signal de commande T est activé pour fermer les commutateurs 602 et 604, couplant ainsi les noeuds d'entrée 208, 218 aux noeuds de commande des transistors 202, 212. Le commutateur 606 est aussi fermé, ce qui amène les noeuds de sortie 210, 220 proches du même potentiel. Ensuite, 35 pendant une phase de verrouillage dans laquelle le signal B12571 - 12-GR1-0868 12 d'entrée est converti en des états numériques, le signal de commande T est modifié pour ouvrir les commutateurs 602, 604 et 606, déconnectant les noeuds de sortie 210, 220 l'un de l'autre, et isolant les noeuds d'entrée 208, 218 des transistors 202, 212. Le gain entre les noeuds d'entrée et de sortie du circuit va ainsi aller vers l'infini, et les signaux de sortie OUT-, OUT+ divergent sur la base des niveaux d'entrée différentiels à l'instant où les commutateurs 602, 604 et 606 sont ouverts. En particulier, l'une des tensions de sortie OUT- et OUT+ va passer au niveau haut, et l'autre au niveau bas, en fonction des niveaux relatifs des signaux d'entrée IN+, IN-. Cet état est ensuite maintenu jusqu'à une nouvelle phase d'acquisition. La figure 7 illustre un amplificateur différentiel 700 selon un autre exemple très similaire au circuit de la figure 2, mais qui est adapté à une mise en oeuvre CMOS. En particulier, plutôt que d'être une charge passive, le composant 204 est un transistor PMOS 702, qui reçoit aussi sur son noeud de commande le signal d'entrée IN+. De façon similaire, plutôt que d'être une charge passive, le composant 214 est un transistor PMOS 704, qui reçoit sur son noeud de commande le signal d'entrée IN-. Le transistor 702 comprend un autre noeud de commande 706, et le transistor 704 comprend un autre noeud de commande 708. Par exemple, chacun des transistors 702 et 704 a une structure SOI (silicium sur isolant), et les noeuds 706, 708 sont des grilles arrière des transistors. L'autre noeud de commande 706 est couplé, à une sortie du circuit de contre-réaction 228 pour recevoir le signal de contre-réaction VBG+, et l'autre noeud de commande 708 est couplé à l'autre sortie du circuit de contre-réaction 228 pour recevoir le signal de contre-réaction VBG_. En fonctionnement, le gain de l'amplificateur différentiel CMOS de la figure 7 est le suivant : Gmp GmN 1 Gdsp GdsN 1- A où A est le gain de contre-réaction positive égal à : Gain = B12571 - 12-GR1-0868 A = GdsP GdsN et où Gmp est la transconductance de grille avant de chacun des transistor PMOS 702, 704, GmN est la transconductance de grille avant de chacun des transistors NMOS 202, 212, Gdsp est la conductance de sortie de chacun des transistors PMOS 702, 704, GdsN est la conductance de sortie de chacun des transistors NMOS 202, 212, Gmbp est la transconductance de grille arrière de chacun des transistors PMOS 702, 704, et GmbN est la transconductance de grille arrière de chacun des transistors NMOS 202, 212. Le gain de contre-réaction positive est par exemple inférieur à 1. Dans l'exemple de la figure 7, le circuit de contre-réaction 228 est mis en oeuvre par une simple connexion à partir 15 des noeuds de sortie 210, 220 vers les noeuds de commande 706, 224 et 708, 226 respectivement. Les transistors 202, 212, 702 et 704 dans le circuit de la figure 7 sont tous par exemple du type SOI. Dans certains modes de réalisation, les transistors 202 et 702 pourraient être 20 formés avec un caisson commun, par exemple un caisson de type N, s'étendant en dessous de la couche d'isolation de la couche SOI. En effet, la même tension VBG+ est appliquée à la grille arrière de chacun de ces transistors. De façon similaire, les transistors 212, 704 pourraient être formés avec un caisson 25 cottunun, par exemple un caisson de type N, s'étendant en dessous de la couche d'isolation de la couche SOI. En effet, la même tension VBG_ est appliquée à la grille arrière de chacun de ces transistors. Dans certains modes de réalisation, il pourrait y 30 avoir un décalage en courant continu entre la tension VBG+ appliquée aux noeuds 224 et 706 des transistors 202 et 702 respectivement. De façon similaire, il pourrait y avoir un décalage en courant continu entre la tension VBG_ appliquée aux noeuds 226 et 708 dés transistors 212 et 704 respectivement. Par 13 Gmbp GmbN B12571 - 12-GR1-0868 14 exemple, les tensions appliquées aux grilles arrière des transistors 702 et 704 pourraient être décalées de façon positive par rapport aux tensions appliquées aux grilles arrière des transistors 202 et 212. L'homme de l'art saura comment pourrait être mis en oeuvre un tel décalage en courant continu, par exemple en utilisant des montages en source suiveuse ou des condensateurs préchargés. Dans de tels modes de réalisation, chacun des transistors 202 et 702, et des transistors 212 et 704 est formé dans un caisson séparé.The differential amplifier 228 is for example implemented by a pair of differential-mounted transistors, and has a gain B. The gain of positive feedback in the amplifier 200 is thus equal to EGR Here again, the positive feedback gain is for example selected to be less than 1. FIG. 5 schematically illustrates in more detail the amplification circuit 200 of FIG. 2 according to another exemplary embodiment in which the counter circuit -action 228 comprises a pair of transistors connected in a follower source arrangement. In particular, the feedback circuit 228 comprises a transistor 502 coupled in series with a current source 504 between the supply voltage VDD and ground and having its control node coupled to the output node 210. A node 506 between the transistor 502 and the current source 504 is coupled to the other control node 226 of the transistor 212. Similarly, a transistor 508, also for example an NMOS transistor, is coupled in series with a current source 510 between the supply voltage VDD and ground, and has its control node coupled to the output node 220. A node 512 between the transistor 508 and the current source 510 is coupled to another control node 224 of the transistor 202. In operation the follower source transistors 502, 508 reduce the feedback voltages VBG +, VBG_ of a gate-source voltage VGS. An advantage of such a configuration is that, seen from the output nodes 210, 220, the impedance of the feedback circuit 228 is high, with a relatively low capacitive load, thus leading to high performance for the amplifier . Furthermore, in the case where the transistors 202 and 212 are implemented in the form of solid-state transistors, in general the voltages VBG +, VBG applied to the nodes 224, 226 should not be greater by more than one diode voltage. relative to the voltage of the drain node of each transistor, thus putting a constraint on the gain of the amplifier. The reduction of the feedback voltages by the gate-source voltages of the transistors 502 and 508 thus releases this constraint on the gain of the amplifier. In the example of FIG. 5, the components 204, 214 are resistors, but as indicated above, in alternative embodiments, other components could be used. FIG. 6 schematically illustrates the differential amplifier 200 of FIG. 2 according to another exemplary embodiment adapted to function as a latching latch, wherein the positive feedback gain is greater than 1. A switch 602 is coupled between the input node 208 and the control node of the transistor 202, and a switch 604 is coupled between the input node 218 and the control node of the transistor 212. In addition, a driver 606 is for example coupled between the output nodes 210 and 220 of the amplifier. In some embodiments, the switch 606 could be omitted. Switches 602, 604 and 606 are all controlled by a common control signal T. In the embodiment of FIG. 6, the positive feedback gain is, for example, greater than 1, so that the output signals will go to their output limits, for example the high limit being close to the level of the supply voltage V DD and the low limit being close to the level of the supply voltage V DD minus R 1, where R is the resistance of the resistors 204 and 214, and I is close to the current flowing in the current mirror 222. In operation, during an acquisition phase, just before the differential input signals IN +, IN-30 must be sampled, the control signal T is activated to close the switches 602 and 604, thus coupling the input nodes 208, 218 to the control nodes of the transistors 202, 212. The switch 606 is also closed, which brings the output nodes 210, 220 close to the same pot ential. Then, during a latch phase in which the input signal is converted to digital states, the control signal T is changed to open the switches 602, 604 and 606, disconnecting the nodes 210, 220 of one another, and isolating the input nodes 208, 218 of the transistors 202, 212. The gain between the input and output nodes of the circuit will thus go to infinity, and the output signals OUT-, OUT + diverge on the basis of the differential input levels at the instant that the switches 602, 604 and 606 are open. In particular, one of the output voltages OUT- and OUT + will go high, and the other at the low level, depending on the relative levels of the input signals IN +, IN-. This state is then maintained until a new acquisition phase. FIG. 7 illustrates a differential amplifier 700 according to another example very similar to the circuit of FIG. 2, but which is adapted to a CMOS implementation. In particular, rather than being a passive load, the component 204 is a PMOS transistor 702, which also receives on its control node the input signal IN +. Similarly, rather than being a passive load, the component 214 is a PMOS transistor 704, which receives on its control node the input signal IN-. The transistor 702 includes another control node 706, and the transistor 704 includes another control node 708. For example, each of the transistors 702 and 704 has a SOI (silicon on insulator) structure, and the nodes 706, 708 are rear grids of the transistors. The other control node 706 is coupled to an output of the feedback circuit 228 to receive the feedback signal VBG +, and the other control node 708 is coupled to the other output of the counter circuit. reaction 228 to receive the feedback signal VBG_. In operation, the gain of the CMOS differential amplifier of FIG. 7 is as follows: Gmp GmN 1 Gdsp GdsN 1- A where A is the positive feedback gain equal to: Gain = B12571 - 12-GR1-0868 A = GdsP GdsN and where Gmp is the forward gate transconductance of each PMOS transistor 702, 704, GmN is the forward gate transconductance of each of the NMOS transistors 202, 212, Gdsp is the output conductance of each of the PMOS transistors 702, 704, GdsN is the output conductance of each of the NMOS transistors 202, 212, p p is the back gate transconductance of each of the PMOS transistors 702, 704, and N N is the back gate transconductance of each of the NMOS transistors 202, 212. The positive feedback gain is, for example, less than 1. In the example of FIG. 7, the feedback circuit 228 is implemented by a simple connection from the output nodes 210, 220 to the control nodes 706, 224 and 708, 226 respectively. The transistors 202, 212, 702 and 704 in the circuit of FIG. 7 are all, for example, of the SOI type. In some embodiments, transistors 202 and 702 could be formed with a common box, for example an N-type box, extending below the SOI layer isolation layer. Indeed, the same voltage VBG + is applied to the back gate of each of these transistors. Similarly, transistors 212, 704 could be formed with a cottunun box, for example an N-type box, extending below the SOI layer isolation layer. Indeed, the same voltage VBG_ is applied to the back gate of each of these transistors. In some embodiments, there could be a DC offset between the VBG + voltage applied to the nodes 224 and 706 of the transistors 202 and 702, respectively. Similarly, there could be a DC offset between voltage VBG_ applied to nodes 226 and 708 of transistors 212 and 704, respectively. For example, the voltages applied to the rear gates of transistors 702 and 704 could be positively shifted with respect to the voltages applied to the rear gates of transistors 202 and 212. The The art will know how such a DC offset could be implemented, for example using follower source arrangements or preloaded capacitors. In such embodiments, each of transistors 202 and 702, and transistors 212 and 704 are formed in a separate well.

La figure 8 illustre schématiquement un amplificateur différentiel 800 très similaire à celui de la figure 7, mais dans lequel la contre-réaction 228 est mise en oeuvre par un amplificateur différentiel 802 similaire à l'amplificateur différentiel 402 de la figure 4.FIG. 8 diagrammatically illustrates a differential amplifier 800 very similar to that of FIG. 7, but in which the feedback 228 is implemented by a differential amplifier 802 similar to the differential amplifier 402 of FIG. 4.

Ainsi le gain de contre-réaction positive devient égal à : B. Gmbp GmbN Gdsp GdsN où B est le gain de l'amplificateur différentiel 802. La figure 9 illustre schématiquement un amplificateur 20 différentiel 900 très similaire au circuit 200 de la figure 2, excepté qu'il correspond à une mise en oeuvre PMOS, dans laquelle les transistors 202, 212 ont été remplacés par des transistors PMOS 902, 912, et le circuit a été inversé, le noeud de masse étant remplacé par une tension d'alimentation VDD, la 25 tension d'alimentation VDD étant remplacée par un noeud de masse. Pour le reste, les éléments de l'amplificateur 900 sont les mêmes que ceux de l'amplificateur 200 de la figure 2, et portent de mêmes références numériques et ne vont pas être décrits de nouveau en détail. 30 La figure 10A illustre, dans une vue en coupe, la structure de l'un des transistors 202, 212 selon un exemple de réalisation dans lequel ces transistors sont des transistors SOI (silicium/isolant), et par exemple des transistors FDSOI (SOI complètement déplétés) du type UTBB (à corps ultramince et BOX).Thus, the positive feedback gain becomes equal to: B. Gmbp, Gdsp GdsN, where B is the gain of the differential amplifier 802. FIG. 9 schematically illustrates a differential amplifier 900 very similar to the circuit 200 of FIG. except that it corresponds to a PMOS implementation, in which the transistors 202, 212 have been replaced by PMOS transistors 902, 912, and the circuit has been inverted, the ground node being replaced by a supply voltage V DD the supply voltage V DD being replaced by a ground node. For the rest, the elements of the amplifier 900 are the same as those of the amplifier 200 of Figure 2, and have the same reference numerals and will not be described again in detail. FIG. 10A illustrates, in a sectional view, the structure of one of the transistors 202, 212 according to an exemplary embodiment in which these transistors are SOI (silicon / insulator) transistors, and for example FDSOI transistors (SOI completely depleted) of the UTBB type (ultra-thin body and BOX).

B12571 - 12-GR1-0868 15 L'homme de l'art saura comment la structure pourrait être adaptée à une mise en oeuvre PMOS pour mettre en oeuvre les transistors 702, 704 de la figure 7 et les transistors 902, 912 de la figure 9.B12571 - 12-GR1-0868 Those skilled in the art will know how the structure could be adapted to a PMOS implementation to implement transistors 702, 704 of FIG. 7 and transistors 902, 912 of FIG. 9.

Dans l'exemple de la figure 10A, le transistor comprend un empilement de grille 1002 comprenant une couche isolante 1003 formée sur un film mince de silicium bordé de chaque côté par des régions isolantes 1004, 1006, qui sont par exemple des isolations à tranchées peu profondes (STI). Le film de silicium a par exemple une épaisseur comprise entre 5 et 10 nm. Le film de silicium comprend une région de silicium centrale 1008 située directement en dessous de la couche isolante 1003 de l'empilement de grille 1002 et formant une région de canal, et des régions de type N fortement dopées 1010 et 1012 de chaque côté de la région 1008, formant la source et le drain du transistor. Une couche d'isolant 1014 est formée en dessous du film de silicium et s'étend jusqu'aux régions isolantes 1004, 1006 de chaque côté. La couche d'isolant 1014 est par exemple une couche de BOX (oxyde enterré) constituée de SiO2, et qui a par exemple une épaisseur comprise entre 20 et 30 nm. Un caisson 1016 est par exemple formé en dessous de la couche isolante 1014, et assure une grille arrière du dispositif. Une région fortement dopée 1018 est par exemple formée entre la région isolante 1006 et une autre région isolante 1020 et contacte le caisson 1016. La région 1018 forme l'autre noeud de commande, ou grille arrière, du dispositif qui permet au caisson 1016 d'être polarisé par la tension de contre-réaction positive ou négative VBG+ or VBG_.In the example of FIG. 10A, the transistor comprises a gate stack 1002 comprising an insulating layer 1003 formed on a silicon thin film bordered on each side by insulating regions 1004, 1006, which are, for example, insulations with little trenching. deep (STI). The silicon film has for example a thickness of between 5 and 10 nm. The silicon film comprises a central silicon region 1008 located directly below the insulating layer 1003 of the gate stack 1002 and forming a channel region, and heavily doped N-type regions 1010 and 1012 on either side of the region 1008, forming the source and the drain of the transistor. An insulator layer 1014 is formed below the silicon film and extends to insulating regions 1004, 1006 on each side. The insulating layer 1014 is for example a layer of BOX (buried oxide) consisting of SiO2, and which has for example a thickness of between 20 and 30 nm. A box 1016 is for example formed below the insulating layer 1014, and provides a rear gate of the device. A heavily doped region 1018 is for example formed between the insulating region 1006 and another insulating region 1020 and contacts the caisson 1016. The region 1018 forms the other control node, or rear gate, of the device which allows the caisson 1016 to be polarized by the positive or negative feedback voltage VBG + or VBG_.

La figure 10A illustre le cas dans lequel le caisson 1016 est un caisson de type P (PWELL) et le contact 1018 est une région de type P fortement dopée. Dans un tel cas, un caisson profond de type N (DNWELL) 1021 s'étend par exemple en dessous du PWELL 1016, isolant le PWELL 1016 du substrat de type P 1022.Fig. 10A illustrates the case in which well 1016 is a P-type well (PWELL) and contact 1018 is a heavily doped P-type region. In such a case, an N-type deep well (DNWELL) 1021 extends for example below the PWELL 1016, isolating the PWELL 1016 from the P-type substrate 1022.

L'interface latérale entre le PWELL 1016 et le caisson de type N B12571 - 12-GR1-0868 16 (NWELL) profond 1021 est par exemple positionnée directement en dessous des régions isolantes 1004 et 1020, et le NWELL profond 1021 s'étend par exemple latéralement vers l'extérieur jusqu'à d'autres régions isolantes 1024, 1026 de chaque côté. Une région de type N fortement dopée 1028 est par exemple formée entre les régions isolantes 1004 et 1024, et fournit une région de contact pour le NWELL 1021, qui est par exemple couplée à VDD. Il apparaîtra clairement à l'homme de l'art que, dans des variantes de réalisation, le PWELL 1016 et la région P+ 1018 pourraient être remplacés par un_ NWELL et une région N+ dans l'une ou l'autre d'une mise en oeuvre NMOS ou PMOS, et dans un tel cas le NWELL profond 1021 pourrait par exemple être omis, le caisson 1016 étant formé directement au-dessus du substrat de type P 1022.The lateral interface between the PWELL 1016 and the deep N-type well B12571 - 12-GR1-0868 16 (NWELL) 1021 is for example positioned directly below the insulating regions 1004 and 1020, and the deep NWELL 1021 extends through example laterally outward to other insulating regions 1024, 1026 on each side. A strongly doped N-type region 1028 is for example formed between insulating regions 1004 and 1024, and provides a contact region for NWELL 1021, which is for example coupled to VDD. It will be apparent to those skilled in the art that, in alternative embodiments, the PWELL 1016 and the P + region 1018 could be replaced by a NWELL and an N + region in either of the embodiments. In this case the deep NWELL 1021 could for example be omitted, the box 1016 being formed directly above the P-type substrate 1022.

Les transconductances de grille avant et arrière Gm et Gmb du transistor de la figure 10A dépendent des épaisseurs respectives des couches isolantes 1003, 1014 des grilles avant et arrière. Par exemple, la couche isolante 1003 de la grille avant a une épaisseur comprise entre 1 et 5 nm, et la couche isolante 1014 de la grille arrière a une épaisseur comprise entre 20 et 30 nm. En outre, le rapport Gm/G est par exemple sensiblement égal au rapport Tb/Tf, Tb étant l'épaisseur de la couche isolante 1014, et Tf étant l'épaisseur de la couche isolante 1003.The front and back gate transconductances Gm and Gmb of the transistor of FIG. 10A depend on the respective thicknesses of the insulating layers 1003, 1014 of the front and rear gates. For example, the insulating layer 1003 of the front gate has a thickness between 1 and 5 nm, and the insulating layer 1014 of the back gate has a thickness between 20 and 30 nm. In addition, the ratio Gm / G is for example substantially equal to the ratio Tb / Tf, Tb being the thickness of the insulating layer 1014, and Tf being the thickness of the insulating layer 1003.

La figure 10B illustre, dans une vue en coupe, la structure des deux transistors 202, 212 selon un exemple de réalisation dans lequel ces transistors sont des transistors sur substrat massif, formés dans des caissons isolés. La structure de chacun de ces transistors est très similaire à celle de la figure 10A, et des éléments communs portent les mêmes références, avec l'ajout d'une lettre "A" pour désigner les éléments du transistor 202, et d'une lettre "B" pour désigner des éléments du transistor 212. Ces éléments ne vont être décrits de nouveau en détail. Dans le mode de réalisation de la figure 10B, la couche isolante 1014 n'est pas présente, les B12571 - 12-GR1-0868 17 canaux des transistors étant formés directement dans les caissons de type P (PWELL) respectifs 1016A et 1016B. Il sera clair pour l'homme de l'art que dans des mises en oeuvre PMOS, les PWELL 1016A, 1016B et les régions P+ 1018A, 5 1018B sont par exemple remplacés par des NWELL et une région N+, et ainsi le NWELL profond 1021 pourrait par exemple être omis. La figure 11 illustre schématiquement un dispositif électronique comprenant un amplificateur différentiel 1102 correspondant à l'un des modes de réalisation décrits ici.FIG. 10B illustrates, in a sectional view, the structure of the two transistors 202, 212 according to an exemplary embodiment in which these transistors are solid-state transistors, formed in isolated caissons. The structure of each of these transistors is very similar to that of FIG. 10A, and common elements bear the same references, with the addition of a letter "A" to designate the elements of the transistor 202, and a letter "B" to designate elements of transistor 212. These elements will not be described again in detail. In the embodiment of FIG. 10B, the insulating layer 1014 is not present, the channels of the transistors being formed directly in the respective P-type wells (PWELL) 1016A and 1016B. It will be clear to those skilled in the art that in PMOS implementations, the PWELLs 1016A, 1016B and the P + regions 1018A, 1018B are for example replaced by NWELL and N + region, and thus the deep NWELL 1021 could for example be omitted. Fig. 11 schematically illustrates an electronic device comprising a differential amplifier 1102 corresponding to one of the embodiments described herein.

10 L'amplificateur différentiel 1102 reçoit des signaux d'entrée IN+, IN- et fournit des signaux de sortie différentiels OUT+, OUT-, fournis à un autre bloc de traitement 1104, qui par exemple traite les signaux de sortie OUT+, OUT- en fonction de l'application particulière.The differential amplifier 1102 receives input signals IN +, IN- and provides differential output signals OUT +, OUT-, supplied to another processing block 1104, which for example processes the output signals OUT +, OUT- in function of the particular application.

15 Un avantage des modes de réalisation décrits ici est que le gain d'un amplificateur différentiel, et en particulier d'une paire de transistors différentiels, est augmenté d'une manière simple et efficace. Avec la description ainsi faite d'un mode de réali20 sation illustratif, diverses altérations, modifications et améliorations apparaîtront facilement à l'homme de l'art. Par exemple, bien que des exemples particuliers du circuit de contre-réaction 228 ait été décrits en relation avec les divers modes de réalisation, il sera clair pour l'homme de 25 l'art que dans des variantes de réalisation, des circuits de contre-réaction basés sur l'un quelconque de ces exemples, ou comprenant des circuits différents, pourraient être utilisés. En outre, bien que dans les circuits représentés dans les diverses figures, les tensions d'alimentation haute et basse 30 soient à VDD et à la masse, il est clair que toute tènsion adaptée pourrait être utilisée, celle-ci pouvant dépendre de la technologie des transistors. En outre, il sera clair pour l'homme de l'art que les transistors représentés comme étant des transistors MOS à canal 35 P pourraient être remplacés dans des variantes de réalisation B12571 - 12-GR1-0868 18 par des transistors MOS à canal N, et vice-versa. En outre, les divers transistors pourraient être mis en oeuvre avec des technologies de transistors différentes de la technologie MOS, comme la technologie HEMT (transistor à mobilité électronique élevée). En outre, il sera clair pour l'homme de l'art que les différents éléments des modes de réalisation décrits ici pourraient être recombinés dans des variantes de réalisation, selon des combinaisons quelconques.An advantage of the embodiments described herein is that the gain of a differential amplifier, and in particular of a pair of differential transistors, is increased in a simple and efficient manner. With the description thus made of an illustrative embodiment, various alterations, modifications and improvements will readily be apparent to those skilled in the art. For example, although particular examples of the feedback circuit 228 have been described in connection with the various embodiments, it will be clear to one skilled in the art that in alternative embodiments, counter circuits -action based on any of these examples, or including different circuits, could be used. Further, although in the circuits shown in the various figures, the high and low supply voltages are at VDD and ground, it is clear that any suitable connection could be used, which may be technology dependent. transistors. In addition, it will be clear to those skilled in the art that the transistors shown as P-channel MOS transistors could be replaced in alternative embodiments by N-channel MOS transistors. , and vice versa. In addition, the various transistors could be implemented with technologies of transistors different from the MOS technology, such as HEMT (high electron mobility transistor) technology. In addition, it will be clear to those skilled in the art that the various elements of the embodiments described herein could be recombined into alternative embodiments, in any combination.

Claims

REVENDICATIONS1. A differential amplifier comprising: a first branch (201) including a first transistor (202) and a first component (204) coupled in series between first and second supply voltages (VDD, GND), a first output node (210) between the first transistor (202) and the first component (204, 702) providing a first differential output signal (OUT-); a second branch (211) comprising a second transistor (212) and a second component (214) coupled in series between the first and second supply voltages (VDD, GND), a second output node (220) between the second transistor (212) and the second component (214, 704) providing a second differential output signal (OUT +); wherein the first transistor comprises a control node adapted to receive a first differential input signal (IN +) and another control node (224) adapted to receive a first feedback signal (VBG +) based on at least one second output signal (OUT +), and the second transistor comprises a control node adapted to receive a second differential input signal (IN-) and another control node (226) adapted to receive a second feedback signal (VBG_) based on at least the first output signal (OUT-).

A differential amplifier according to claim 1, wherein the other control node (224) of the first transistor is coupled to the second output node (220), and the other control node (226) of the second transistor is coupled to the first output node (2101.

A differential amplifier according to claim 1 or 2, further comprising a feedback circuit (228) coupled to the first and second output nodes (210, 220) and arranged to generate the first and second feedback signals ( VBG +, VBG -) - B12571 - 12-GR1-0868 20

A differential amplifier according to claim 3, wherein the feedback circuit (228) comprises another differential amplifier (402, 802) having a first input coupled to the first output node (210) and a second input coupled to the second input output node (220).

A differential amplifier according to claim 3 or 4, wherein the feedback circuit (228) comprises: a third transistor (502) having a control node coupled to the first output node (210) and a first node of main current coupled to a first current source (504) and to the other node (226) of the second transistor; and a fourth transistor (508) having a control node coupled to the second output node (220) and a first main current node coupled to a second current source (510) and to the other node (224) of the first transistor.

The differential amplifier according to any of claims 1 to 5, wherein each of the first and second transistors has an SOI (semiconductor on insulator) structure, and wherein the other control nodes are coupled to rear gates of the first ones. and second transistors.

The differential amplifier of claim 6, wherein each of the first and second transistors comprises a semiconductor layer (1008) isolated from the back gate by a layer (1014) of insulation.

A differential amplifier according to any one of claims 1 to 7, wherein each of the first and second transistors is a solid-substrate transistor having channels formed in corresponding P-boxes (1016A, 1016B), wherein a N-type well (1021) is arranged to electrically isolate the P-type wells from a P-type substrate (1022) .B12571 - 12-GR1-0868 21

The differential amplifier according to any one of claims 1 to 8, wherein each of the first and second transistors comprises a first main current node coupled to a common node (206) coupled to the second supply voltage (GND) by via a common power source (222).

The differential amplifier according to any one of claims 1 to 9, wherein the first and second components are charges.

The differential amplifier of claim 10, wherein the first and second components are resistors each having a resistance between 50 and 5000 ohms.

A differential amplifier according to any one of claims 1 to 8, wherein the first component is a fifth transistor (702) having a control node adapted to receive the first differential input signal (IN +) and another node of control (706) adapted to receive the first feedback signal (VBG +), and the second component is a sixth transistor (704) having a control node adapted to receive the second differential input signal (IN-) and a another control node (708) adapted to receive the second feedback signal (VBG_).

A data latch comprising: the differential amplifier of any one of claims 1 to 11; a first switch (602) coupled between a first input node (208) of the differential amplifier and the control node of the first transistor (202); and a second switch (604) coupled between a second input node (218) of the differential amplifier and the control node of the second transistor (212).

14. Data latch switch according to. claim 13, further comprising a third switch (606) coupled between the first and second output nodes.B12571 - 12-GR1-0868 22

A method of forming a differential amplifier, comprising: forming a first branch (201) comprising a first transistor (202) and a first component (204, 702) coupled in series between first and second supply voltages (VDD, GND ), a control node of the first transistor being adapted to receive a first differential input signal (IN +); forming a second branch (211) comprising a second transistor (212) and a second component (214, 705) coupled in series between the first and second supply voltages (VDD, GND), a control node of the second transistor being adapted receiving a second differential input signal (IN-); coupling another control node (226) of the second transistor to a first output node (210) between the first transistor (202) and the first component (204, 702); and coupling another control node (224) of the first transistor to a second output node (220) between the second transistor (212) and the second component (214, 704).