FR3006520A1

FR3006520A1 - PWM CURRENT MODE TYPE VOLTAGE ELEVATOR WITH INBOARD RAMP GENERATOR AND OFFSET CANCELLATION

Info

Publication number: FR3006520A1
Application number: FR1301300A
Authority: FR
Inventors: Hafid Amrani; Hubert Cordonnier
Original assignee: CDDIC SAS
Current assignee: CDDIC SAS
Priority date: 2013-06-03
Filing date: 2013-06-03
Publication date: 2014-12-05
Anticipated expiration: 2033-06-03
Also published as: FR3006520B1

Abstract

Ces circuits sont destinés à réaliser des élévateur de tension de type dc-dc en mode courant pwm (ou MLI, signifiant modulation de largeur d'impulsions) avec un générateur de rampe imbriqué et une annulation d'offset en tension, qui peuvent être utilisés dans les domaines de la gestion de la puissance, par exemple pour les panneaux solaires photovoltaïques. Dans ces domaines qui demandent des forts courants de charge, les architectures d'élévateur de tension de type dc-dc en mode courant pwm sont appropriés, étant donné la stabilité de leur boucle de contre-réaction, et leur réponse transitoire. Ces nouveaux circuits permettent d'éliminer le circuit de générateur de rampe en dent de scie des circuits traditionnels, en l'imbriquant directement dans la boucle de contre-réaction de la mesure en courant, ce qui réduit le courant de consommation du circuit, la surface et le cout du circuit. Le mode commun du comparateur différentiel de tension est augmenté à une valeur appropriée, ce qui permet à la fois de pouvoir utiliser un circuit de comparateur différentiel de tension simplifié qui a un courant de consommation réduit et une taille réduite, et permet également d'éliminer l'offset en tension qui est systématiquement crée en sortie des circuits traditionnels. Enfin, l'offset en tension qui résulte des dissymétries du circuit peuvent être facilement annulées sans ajout de circuit supplémentaire dédié.These circuits are intended to realize dc-dc current mode voltage boosters pwm (or PWM, meaning pulse width modulation) with a nested ramp generator and a voltage offset cancellation, which can be used in the areas of power management, for example for photovoltaic solar panels. In those areas that require high load currents, dc-dc current-type voltage booster architectures pwm are appropriate, given the stability of their feedback loop, and their transient response. These new circuits eliminate the ramp-like ramp generator circuit of conventional circuits by embedding it directly in the feedback loop of the current measurement, which reduces the consumption current of the circuit, the surface and the cost of the circuit. The common mode of the differential voltage comparator is increased to a suitable value, which allows both to be able to use a simplified voltage differential comparator circuit which has a reduced power consumption and a reduced size, and also eliminates the voltage offset which is systematically created at the output of traditional circuits. Finally, the voltage offset resulting from the asymmetries of the circuit can be easily canceled without adding additional dedicated circuit.

Description

- 1 - Elévateur de tension de type mode courant pwm avec générateur de rampe imbriqué et annulation d'offset DESCRIPTION DE L'INVENTION Ces circuits sont destinés à réaliser des élévateur de tension de type dc-dc en mode courant pwm (signifiant MLI ou Modulation de Largeur d'Impulsions) avec un générateur de rampe imbriqué et une annulation d'offset (signifiant décalage) en tension, qui peuvent être utilisés dans les domaines de la gestion de la puissance et dans les domaines des panneaux solaires photovoltaïques. Dans ces domaines qui demandent des forts courants de charge, les architectures d'élévateur de tension de type dc-dc en mode courant pwm sont plus appropriés que les architectures d'élévateur de tension de type dc-dc en mode tension pwm, étant donné la stabilité de leur boucle de contre- réaction, et leur réponse transitoire. Ce type de circuit est traditionnellement réalisé un élévateur de tension de type dc-dc en mode courant pwm, incluant un circuit élévateur de tension de type dc-dc classique, un circuit de générateur de rampe en dent de scie, et un circuit optionnel d'annulation d'offset en tension. Ces circuits traditionnels nécessitent également un comparateur différentiel de tension qui fonctionne à un mode commun d'entrée proche de zéro volt, étant donné qu'il compare une mesure en tension, avec une mesure en courant qui est multipliée par une résistance de petite valeur dont la tension différentielle est proche de zéro volt. De plus, à cause du mode commun d'entrée de ce comparateur différentiel de tension qui est proche de zéro volt, un offset en tension est systématiquement dans la tension de sortie de l'élévateur de tension. Ces nouveaux circuits présentés ici, permettent d'éliminer le circuit de générateur de rampe en dent de scie, en l'imbriquant directement dans la boucle de contre-réaction de la mesure en courant, ce qui réduit le courant de consommation du circuit et réduit la surface et le cout du circuit. De plus, le mode commun du comparateur différentiel de tension est augmenté à une valeur appropriée, ce qui permet à la fois de pouvoir utiliser un circuit de comparateur différentiel de tension simplifié qui a un courant de consommation réduit et une taille réduite, et permet également d'éliminer l'offset en tension qui est systématiquement crée en sortie des circuits traditionnels. Enfin, l'offset en tension qui résulte des dissymétries du circuit peuvent être facilement annulées sans ajout de circuit supplémentaire dédié.- 1 - Voltage lift of the current mode type pwm with nested ramp generator and offset cancellation DESCRIPTION OF THE INVENTION These circuits are intended to realize dc-dc type voltage booster in current mode pwm (meaning PWM or Modulation of Pulse Width) with a nested ramp generator and offset offset (meaning offset) in voltage, which can be used in the fields of power management and in the fields of photovoltaic solar panels. In these areas, which require high load currents, dc-dc voltage booster architectures in pwm current mode are more suitable than dc-dc voltage booster architectures in pwm voltage mode, given that the stability of their feedback loop, and their transient response. This type of circuit is traditionally realized a dc-dc current mode voltage booster pwm, including a typical dc-dc voltage booster circuit, a sawtooth ramp generator circuit, and an optional circuit d cancellation of voltage offset. These conventional circuits also require a differential voltage comparator which operates at a common input mode close to zero volts, since it compares a voltage measurement with a current measurement which is multiplied by a small value resistance of which the differential voltage is close to zero volts. In addition, because of the common input mode of this differential voltage comparator which is close to zero volts, a voltage offset is always in the output voltage of the voltage booster. These new circuits, presented here, eliminate the ramp-like ramp generator circuit by embedding it directly in the feedback loop of the current measurement, which reduces the consumption current of the circuit and reduces the surface and cost of the circuit. In addition, the common mode of the differential voltage comparator is increased to a suitable value, which allows both to be able to use a simplified voltage differential comparator circuit which has a reduced power consumption and a reduced size, and also allows to eliminate the voltage offset that is systematically created at the output of traditional circuits. Finally, the voltage offset resulting from the asymmetries of the circuit can be easily canceled without adding additional dedicated circuit.

DOMAINE TECHNIQUE DE L'INVENTION Avec cette l'invention, les circuits présentés se rapportent généralement aux circuits implémentés sur une seule puce de circuits mixtes (digital et analogique), dans les nouvelles technologies (nano technologies) CMOS, et dans les technologies CMOS plus anciennes (et peu coûteuses). Plus spécifiquement mais non exclusivement, la révélation actuelle se rapporte aux circuFts de gestion de la puissance sur une seule puce dans les applications de gestion de puissance tels que les générateurs d'alimentation en tension, et les applications de panneaux solaires photovoltaïques. La description qui suit fait référence à ces champs d'application pour des facilités d'illustration uniquement. - 2 - Ces circuits sont destinés à réaliser des élévateur de tension de type dc-dc en mode courant pwm avec un générateur de rampe imbriqué et une annulation d'offset en tension, qui peuvent être utilisés dans les domaines de la gestion de la puissance et dans les domaines des panneaux solaires photovoltaïques. Dans ces domaines qui demandent des forts courants de charge, les architectures d'élévateur de tension de type dc-dc en mode courant pwm sont plus appropriés que les architectures d'élévateur de tension de type dc-dc en mode tension pwm, étant donné la stabilité de leur boucle de contre-réaction, et leur réponse transitoire. ETAT DE LA TECHNIQUE ANTERIEURE Ce type de circuit est traditionnellement réalisé un élévateur de tension de type dc-dc en mode courant pwm, incluant un circuit élévateur de tension de type dc-dc classique, un circuit de générateur de rampe en dent de scie afin de stabiliser la boucle de contre-réaction, et un circuit optionnel d'annulation d'offset en tension. Ces circuits traditionnels nécessitent également un comparateur différentiel de tension qui fonctionne à un mode commun d'entrée proche de zéro volt, étant donné qu'il compare une mesure en tension, avec une mesure en courant qui est multipliée par une résistance de petite valeur dont la tension différentielle est proche de zéro volt. De plus, à cause du mode commun d'entrée de ce comparateur différentiel de tension qui est proche de zéro volt, un offset en tension est systématiquement dans la tension de sortie de l'élévateur de tension.TECHNICAL FIELD OF THE INVENTION With this invention, the circuits presented generally relate to circuits implemented on a single chip of mixed circuits (digital and analog), in new technologies (nano technologies) CMOS, and in CMOS technologies more old (and inexpensive). More specifically, but not exclusively, the present disclosure relates to single-chip power management circuFts in power management applications such as voltage power generators, and photovoltaic solar panel applications. The following description refers to these fields of application for ease of illustration only. - 2 - These circuits are intended to realize dc-dc voltage boosters in current mode pwm with a nested ramp generator and a voltage offset cancellation, which can be used in the fields of power management. and in the fields of photovoltaic solar panels. In these areas, which require high load currents, dc-dc voltage booster architectures in pwm current mode are more suitable than dc-dc voltage booster architectures in pwm voltage mode, given that the stability of their feedback loop, and their transient response. STATE OF THE PRIOR ART This type of circuit is traditionally made a current type dc-dc voltage booster pwm, including a typical dc-dc type voltage booster circuit, a sawtooth ramp generator circuit in order to to stabilize the feedback loop, and an optional voltage offset cancellation circuit. These conventional circuits also require a differential voltage comparator which operates at a common input mode close to zero volts, since it compares a voltage measurement with a current measurement which is multiplied by a small value resistance of which the differential voltage is close to zero volts. In addition, because of the common input mode of this differential voltage comparator which is close to zero volts, a voltage offset is always in the output voltage of the voltage booster.

DESCRIPTION BREVE DE L'INVENTION Ces circuits sont destinés à réaliser des élévateur de tension de type dc-dc en mode courant pwm avec un générateur de rampe imbriqué et une annulation d'offset en tension, qui peuvent être utilisés dans les domaines de la gestion de la puissance et dans les domaines des panneaux solaires photovoltaïques. Dans ces domaines qui demandent des forts courants de charge, les architectures d'élévateur de tension de type dc-dc en mode courant pwm sont plus appropriés que les architectures d'élévateur de tension de type dc-dc en mode tension pwm, étant donné la stabilité de leur boucle de contre-réaction, et leur réponse transitoire. Ces nouveaux circuits présentés ici, comparativement aux circuits traditionnels, permettent d'éliminer le circuit de générateur de rampe en dent de scie, en l'imbriquant directement dans la boucle de contre-réaction de la mesure en courant, ce qui réduit le courant de consommation du circuit et réduit la surface et le cout du circuit. De plus, le mode commun du comparateur différentiel de tension est augmenté à une valeur appropriée, ce qui permet à la fois de pouvoir utiliser un circuit de comparateur différentiel de tension simplifié qui a un courant de consommation réduit et une taille réduite, et permet également d'éliminer l'offset en tension qui est systématiquement crée en sortie des circuits traditionnels. Enfin, l'offset en tension qui résulte des dissymétries du circuit peuvent être facilement annulées sans ajout de circuit supplémentaire dédié. BREVE PRESENTATION DES FIGURES - 3 - Les figures d'accompagnement, qui sont incorporées dans ce brevet, illustrent une ou plusieurs implémentations de la présente invention et, associées avec la description détaillée, servent à expliquer les principes et les réalisations de l'invention. Dans les figures attachées:, La figure 1 (FIG. 1) est tin schéma électrique du nouveau circuit élévateur de tension de type mode courant pwm avec générateur de rampe imbriqué et annulation d'offset. DESCRIPTION DETAILLEE DE L'INVENTION Ces circuits sont destinés à réaliser des élévateur de tension de type dc-dc en mode courant pwm avec un générateur de rampe imbriqué et une annulation d'offset en tension, qui peuvent être utilisés dans les domaines de la gestion de la puissance et dans les domaines des panneaux solaires photovoltaïques. Dans ces domaines qui demandent des forts courants de charge, les architectures d'élévateur de tension de type dc-dc en mode courant pwm sont plus appropriés que les architectures d'élévateur de tension de type dc-dc en mode tension pwm, étant donné la stabilité de leur boucle de contre-réaction, et leur réponse transitoire. Ceux qui ont de la compétence dans ce domaine à l'état de l'art se rendront compte que la description détaillée qui suit de la présente invention est d'illustration seulement et n'est pas limitative de quelque façon. D'autres modes de réalisation de la présente invention se suggéreront aisément à de telles personnes bénéficiant des avantages de cette invention. Les références détaillent des réalisations de la présente invention, comme illustré dans les schémas joints. Le cas échéant, les mêmes indicateurs de référence seront employés dans tous les schémas et dans la description détaillée qui suit, pour se rapporter à la même chose ou aux pièces semblables. Dans un intérêt de clarté, tous les dispositifs courants des réalisations décrites ci-dessus ne sont pas montrés et décrits.BRIEF DESCRIPTION OF THE INVENTION These circuits are intended to realize dc-dc voltage boosters in current mode pwm with a nested ramp generator and a voltage offset cancellation, which can be used in the fields of management. power and in the fields of photovoltaic solar panels. In these areas, which require high load currents, dc-dc voltage booster architectures in pwm current mode are more suitable than dc-dc voltage booster architectures in pwm voltage mode, given that the stability of their feedback loop, and their transient response. These new circuits presented here, compared to traditional circuitry, eliminate the saw-tooth ramp generator circuit by embedding it directly in the feedback loop of the current measurement, reducing the current of the current. consumption of the circuit and reduces the surface and cost of the circuit. In addition, the common mode of the differential voltage comparator is increased to a suitable value, which allows both to be able to use a simplified voltage differential comparator circuit which has a reduced power consumption and a reduced size, and also allows to eliminate the voltage offset that is systematically created at the output of traditional circuits. Finally, the voltage offset resulting from the asymmetries of the circuit can be easily canceled without adding additional dedicated circuit. BRIEF DESCRIPTION OF THE FIGURES The accompanying figures, which are incorporated in this patent, illustrate one or more implementations of the present invention and, together with the detailed description, serve to explain the principles and embodiments of the invention. In the attached figures, FIG. 1 (FIG.1) is a circuit diagram of the new current mode voltage booster circuit pwm with nested ramp generator and offset cancellation. DETAILED DESCRIPTION OF THE INVENTION These circuits are intended to realize dc-dc voltage boosters in current mode pwm with a nested ramp generator and a voltage offset cancellation, which can be used in the fields of management. power and in the fields of photovoltaic solar panels. In these areas, which require high load currents, dc-dc voltage booster architectures in pwm current mode are more suitable than dc-dc voltage booster architectures in pwm voltage mode, given that the stability of their feedback loop, and their transient response. Those skilled in the art will realize that the following detailed description of the present invention is illustrative only and not in any way limiting. Other embodiments of the present invention will be readily apparent to such persons benefiting from the advantages of this invention. The references detail embodiments of the present invention, as illustrated in the accompanying drawings. Where appropriate, the same reference indicators will be used in all diagrams and in the detailed description that follows, to refer to the same or similar parts. For the sake of clarity, all current devices of the embodiments described above are not shown and described.

Bien entendu, dans le développement de telles implémentations, de nombreuses décisions spécifiques devront être prise selon l'application et les contraintes liées au marché, étant donné que ces buts spécifiques varieront d'une exécution à l'autre et d'un réalisateur à l'autre. D'ailleurs, un tel effort de développement pourrait être complexe et long, mais néanmoins serait une entreprise courante de ceux qui ont de la compétence dans ce domaine à l'état de l'art.Of course, in the development of such implementations, many specific decisions will have to be made depending on the application and market-related constraints, as these specific goals will vary from run to run and from developer to project. 'other. Moreover, such a development effort could be complex and time-consuming, but nevertheless would be a common undertaking of those with state-of-the-art expertise in this field.

En se tournant maintenant vers les figures : - La figure 1 (FIG. 1) est un schéma électrique du nouveau circuit élévateur de tension de type mode courant pwm avec générateur de rampe imbriqué et annulation d'offset, Le circuit est d'abord constitué de la partie classique et traditionnelle d'un circuit élévateur de tension de type mode courant pwm, constituée des éléments (1) (2) (3) (4) (5) (6) (7) (8) (9) (10) (11) (12) (13) (14) (15) et (16). L'alimentation du circuit est dénommée VDD, et la sortie en tension du circuit est dénommée VOUT qui est une tension supérieure à VDD (circuit élévateur de tension). L'étage de puissance du circuit est constitué d'une inductance Ll (1), d'une diode de puissance Dl (2), d'une capacité de découplage Cl (3), et d'un transistor nmos de puissance MN1 (4). Une résistance RS (5) est placée sur la source du transistor nmos de puissance MN1 (4) afin de mesure - 4 - son courant qui est aussi le courant de l'inductance lorsque ce transistor nmos est passant (lorsque sa tension de grille VGN est à l'état haut). Le courant de la résistance RS (5) est ainsi transformé en une tension VRS qui est la tension de mesure en courant du circuit élévateur de tension de type mode courant pwm.Turning now to the figures: - Figure 1 (FIG 1) is a circuit diagram of the new current mode voltage booster circuit pwm with nested ramp generator and offset cancellation, the circuit is initially constituted the conventional and conventional part of a current-type voltage booster circuit pwm consisting of elements (1) (2) (3) (4) (5) (6) (7) (8) (9) ( 10) (11) (12) (13) (14) (15) and (16). The power supply of the circuit is called VDD, and the voltage output of the circuit is called VOUT which is a voltage higher than VDD (voltage booster circuit). The power stage of the circuit consists of an inductance L1 (1), a power diode D1 (2), a decoupling capacitance C1 (3), and a nmos transistor of power MN1 ( 4). An RS resistor (5) is placed on the source of the nmos power transistor MN1 (4) in order to measure its current which is also the current of the inductance when this nmos transistor is conducting (when its gate voltage VGN is in the high state). The current of the resistor RS (5) is thus transformed into a voltage VRS which is the current measurement voltage of the current-type voltage booster circuit pwm.

Un pont diviseur formé des résistances R1 (12) et R2 (13) génère une tension VFB qui est proportionnelle à la tension VOUT du circuit. Un amplificateur différentiel de tension (16) et deux résistances R3 (14) et R4 (15) amplifient cette tension VFB en une tension VFB2 qui est la tension de mesure en tension du circuit élévateur de tension de type mode courant pwm. La tension de référence VREF permet de définir la valeur de la tension VOUT de sortie.A splitter bridge formed of the resistors R1 (12) and R2 (13) generates a voltage VFB which is proportional to the voltage VOUT of the circuit. A voltage differential amplifier (16) and two resistors R3 (14) and R4 (15) amplify this voltage VFB to a voltage VFB2 which is the voltage measurement voltage of the current mode voltage booster circuit pwm. The reference voltage VREF makes it possible to define the value of the output voltage VOUT.

Dans les circuits traditionnels, un comparateur différentiel de tension (11) compare la somme d'une tension en forme de rampe en dent de scie (pour respecter un critère de stabilité de la boucle de contre-réaction) et de la tension VRS de mesure en courant du circuit élévateur de tension de type mode courant pwm, avec la tension VFB2 qui est la tension de mesure en tension du circuit élévateur de tension de type mode courant pwm. La sortie digitale de ce comparateur différentiel de tension (11) est dénommée CMP. Un générateur de pulse (signifiant générateur de signal carré) (10) génère un signal digital PULSE en forme de pulse qui est à l'état haut pendant une petite fraction de sa période (signal de faible rapport cyclique). Une bascule R-S est constituée des portes logiques NOR (8) et (9) et de l'inverseur (7). Un circuit (6) permet de générer une tension de sortie VGN, qui est en phase avec son signal digital d'entrée, et qui permet de piloter la grille du transistor nmos de puissance MN1 (4) avec des pentes appropriées. Le circuit traditionnel fonctionne alors ainsi : lorsque le signal PULSE est à l'état haut, quel que soit l'état du signal CMP (PULSE est prioritaire devant CMP), la sortie de la bascule R-S donne un signal VGN à l'état haut (il s'agit du set de la bascule R-S), ce qui rend passant le nmos de puissance MN1 (4) qui charge alors l'inductance L1 (1). La tension VRS augmente alors avec une pente positive de dérivée constante (cette pente est égale à VDD/L1). Si t=0 est l'instant où le signal PULSE passe l'état haut, nous pouvons écrire l'équation suivante : VRS = tIRS*VDD/L1] + VRSO où VRSO est la VRS à l'instant t=0 VRS est alors un signal périodique de rampe en dent de scie. Etant donné que RS est une résistance de faible valeur (quelques milli ohm à quelques centaines de milli ohm, choisie selon le courant maximum de l'inductance), la tension VRS est une tension de faible valeur (quelques centaines de milli volts). Dans le circuit traditionnel, en considérant que la tension VFB2 varie lentement (plus lentement que le courant de l'inductance et que la période de commutation du convertisseur dc-dc), le comparateur (11) commute sa sortie à l'état bas, lorsque la tension VRS, qui augmente, dépasse la tension VFB2. Alors la sortie de la bascule R-S donne un signal VGN à l'état bas (il s'agit du reset de la bascule R-S, étant donné que le signal PULSE est à l'état bas à ce moment), ce qui coupe le nmos de puissance MN1 (4), et recharge la capacité Cl (3) par le courant continu de l'inductance Li (1). Le signal VGN, le courant de l'inductance Li (1) et la tension de sortie vou-p sont alors des signaux de type PWM qui commutent à la fréquence du signal PULSE. - 5 - Dans le circuit traditionnel, la tension moyenne de VRS (dénommée VRS_AVG, de faible valeur quelques centaines de milli volts) , le gain de l'étage amplificateur de tension R4/R3 formé par l'amplificateur différentiel de tension (16) et les deux résistance R3 (14) et R4 (15) définissent la tension de mode commun d'entrée du comparateur différentiel de tension (11) qui est égal à VRS_AVG, et la valeur de la tension VOUT de sortie grâce aux équations suivantes : l(R4) = (VREF-VRS_AVG)/R4 l(R3) = l(R4) VFB = VREF + [I(R3)*R3] = VREF + [(VREF-VRS_AVG)*(R3/R4)] I(R2) = VFB/R2 l(R1) = l(R3) + l(R2) = [(VREF-VRS_AVG)/R4] + [VREF/R2] + [(VREF-VRS_AVG)*(R3/R4)/R2] VOUT = VFB + [I(R1)*R1] VOUT = VREF + [(VREF-VRS_AVG)*(R3/R4)] + [(VREF-VRS_AVG)*R1/R4] + [VREF*R1/R2] + [(VREF-VRS_AVG)*R1* (R3/R4)/R2] Alors VOUT = VOUT_IDEAL + VOUT_ERROR Avec VOUT_IDEAL = VREF * [1+(R1/R2)] est la valeur attendue idéalement pour VOUT (pont diviseur R1, R2) Et VOUT_ERROR = (VREF-VRS_AVG) * [(R3/R4) + ((R1/R4)*(1+(R3/R2))] En conclusion de ces équations, dans le circuit traditionnel, le comparateur différentiel de tension (11) doit pouvoir fonctionner avec un mode commun d'entrée proche de zéro volt (VRS_AVG). De plus, dans le circuit traditionnel, un offset (VOUT_ERROR) est systématiquement crée sur la tension de sortie VOUT. Dans le circuit traditionnel, la solution pour réduire cet offset est de choisir un gain R4/R3 très grand (R3/R4 est très petit) et de choisir des valeurs de résistances de R1 et R2 beaucoup plus petites que la résistance R4. Ceci a pour effet de dégrader la stabilité du circuit (gain R4/R3 très grand), et d'augmenter le courant de consommation du circuit (résistances R1 et R2 petites). Dans notre nouveau circuit, un amplificateur différentiel de tension (26), un transistor nmos MN2 (25), une résistance R6 (27) et un transistor pmos MP2 (28) monté en diode, crée un courant l(R6) = [VREF-Vsg(MP2)]/R6 Un miroir de courant formé de deux transistors pmos MP3 (24) et MP4 (23) recopie ce courant avec un gain K: l(MP4)=K* l(R6) = KIVREF-Vsg(MP2)]/R6 Ce courant traverse un transistor MP1 (17) dont la grille est connectée à la tension VRS, en série avec une résistance R5 (18) pour générer une tension VRS2 : VRS2 = VRS+VCM Avec VCM = Vsg(MP1)+[R5* l(MP4)] La capacité C3 (19) filtre dans le temps les variations de la tension de mode commun VCM générée. Un générateur de pulse (22) qui est à l'état haut signal pendant une petite fraction de sa période (signal de faible rapport cyclique) et qui a la même période que le signal PULSE qui définit la fréquence de tommutation du convertisseur dc-dc pwm, permet de décharger périodiquement la capacité C2 (21). Ainsi, cette capacité C2 (21) est déchargée par l'interrupteur SVV1 (20) fermé - 6 - pendant un court instant lorsque le générateur de pulse (22) est à l'état haut, et elle est chargée par le courant constant l(MP4) lorsque l'interrupteur SW1 (20) est ouvert c'est-à-dire lorsque le générateur de pulse (22) est à l'état bas. Ainsi, la tension différentielle aux bornes de la capacité C2 (21) est un signal périodique en forme de rampe en dent de scie à la fréquence de commutation du convertisseur dc-dc. Cette tension différentielle en forme de rampe en dent de scie est ajoutée à la tension VRS de mesure en courant, ceci est fait de manière imbriquée sur la même branche de circuit. Ainsi, dans notre nouveau circuit, la partie formée par le transistor pmos MP4 (23), l'interrupteur SW1 (20), la capacité C2 (21), la résistance R5 (18) et le transistor pmos MP1 (17) forme à la fois un générateur de rampe (à pente croissante, afin de stabiliser le convertisseur dc-dc de type mode courant pwm) imbriqué dans la boucle de contre-réaction du convertisseur dc-dc, et une adaptation du mode commun du comparateur différentiel en tension (11) qui aura pour effet (comme montré dans les équations ci-dessous) d'annuler l'offset systématique en tension qui existe dans le circuit traditionnel.In conventional circuits, a differential voltage comparator (11) compares the sum of a sawtooth ramp voltage (to meet a stability criterion of the feedback loop) and the measured VRS voltage. current of the current-type voltage booster circuit pwm, with the voltage VFB2 which is the voltage measurement voltage of the current-type voltage booster circuit pwm. The digital output of this differential voltage comparator (11) is called CMP. A pulse generator (signifier square signal generator) (10) generates a PULSE pulse-shaped digital signal which is in the high state for a small fraction of its period (low duty cycle signal). An R-S flip-flop consists of the NOR (8) and (9) logic gates and the inverter (7). A circuit (6) makes it possible to generate an output voltage VGN, which is in phase with its digital input signal, and which makes it possible to drive the gate of the nmos power transistor MN1 (4) with appropriate slopes. The traditional circuit then functions as follows: when the PULSE signal is in the high state, whatever the state of the CMP signal (PULSE takes precedence over CMP), the output of the RS flip-flop gives a high-level VGN signal (This is the set of the RS flip-flop), which makes the nmos of power MN1 (4) which then charges the inductance L1 (1). The VRS voltage then increases with a constant derivative positive slope (this slope is equal to VDD / L1). If t = 0 is the moment when the PULSE signal passes the high state, we can write the following equation: VRS = tIRS * VDD / L1] + VRSO where VRSO is the VRS at time t = 0 VRS is then a periodic signal ramp ramp sawtooth. Since RS is a low value resistor (a few milli ohm to a few hundred milli ohm, chosen according to the maximum current of the inductor), the VRS voltage is a low value voltage (a few hundred milli volts). In the conventional circuit, considering that the voltage VFB2 varies slowly (slower than the current of the inductor and the switching period of the dc-dc converter), the comparator (11) switches its output to the low state, when the VRS voltage, which increases, exceeds the voltage VFB2. Then the output of the rocker RS gives a signal VGN in the low state (it is about the reset of the rocker RS, since the signal PULSE is in the low state at this moment), which cuts the nmos power supply MN1 (4), and recharges the capacitance Cl (3) by the direct current of the inductance Li (1). The signal VGN, the current of the inductance Li (1) and the output voltage vou-p are then PWM type signals which switch at the frequency of the signal PULSE. In the conventional circuit, the average VRS voltage (called VRS_AVG, low value a few hundred milli volts), the gain of the voltage amplifier stage R4 / R3 formed by the differential voltage amplifier (16). and the two resistor R3 (14) and R4 (15) define the input common mode voltage of the differential voltage comparator (11) which is equal to VRS_AVG, and the value of the output voltage VOUT by the following equations: l (R4) = (VREF-VRS_AVG) / R4 l (R3) = 1 (R4) VFB = VREF + [I (R3) * R3] = VREF + [(VREF-VRS_AVG) * (R3 / R4)] I (R2) = VFB / R2 1 (R1) = 1 (R3) + 1 (R2) = [(VREF-VRS_AVG) / R4] + [VREF / R2] + [(VREF-VRS_AVG) * (R3 / R4) / R2] VOUT = VFB + [I (R1) * R1] VOUT = VREF + [(VREF-VRS_AVG) * (R3 / R4)] + [(VREF-VRS_AVG) * R1 / R4] + [VREF * R1 / R2] + [(VREF-VRS_AVG) * R1 * (R3 / R4) / R2] Then VOUT = VOUT_IDEAL + VOUT_ERROR With VOUT_IDEAL = VREF * [1+ (R1 / R2)] is the value expected ideally for VOUT (divider bridge R1, R2) and VOUT_ERROR = (VREF-VRS_AVG) * [(R3 / R4) + ((R1 / R4) * (1+ (R3 / R2))] In conclusion of these equations, in the traditional circuit, the differential voltage comparator (11) must be able to operate with a common mode of close input zero volts (VRS_AVG). Moreover, in the traditional circuit, an offset (VOUT_ERROR) is systematically created on the output voltage VOUT. In the traditional circuit, the solution to reduce this offset is to choose a very large gain R4 / R3 (R3 / R4 is very small) and to choose resistance values of R1 and R2 much smaller than the resistance R4. This has the effect of degrading the stability of the circuit (very large gain R4 / R3), and increasing the consumption current of the circuit (small resistors R1 and R2). In our new circuit, a voltage differential amplifier (26), a nmos MN2 transistor (25), a resistor R6 (27) and a diode-mounted PMOS transistor PM2 (28) create a current l (R6) = [VREF -Vsg (MP2)] / R6 A current mirror formed of two PMOS transistors MP3 (24) and MP4 (23) copies this current with a gain K: 1 (MP4) = K * 1 (R6) = KIVREF-Vsg ( MP2)] / R6 This current flows through a transistor MP1 (17) whose gate is connected to the voltage VRS, in series with a resistor R5 (18) to generate a voltage VRS2: VRS2 = VRS + VCM With VCM = Vsg (MP1 ) + [R5 * l (MP4)] The capacitance C3 (19) filters over time the variations of the generated common mode voltage VCM. A pulse generator (22) which is in the high signal state for a small fraction of its period (low duty cycle signal) and which has the same period as the PULSE signal which defines the dc-dc converter switching frequency pwm, periodically discharges C2 (21). Thus, this capacitor C2 (21) is discharged by the switch SVV1 (20) closed - 6 - for a short time when the pulse generator (22) is in the high state, and is charged by the constant current l (MP4) when the switch SW1 (20) is open, that is to say when the pulse generator (22) is in the low state. Thus, the differential voltage across capacitor C2 (21) is a periodic ramp-shaped signal at the switching frequency of the dc-dc converter. This sawtooth ramp differential voltage is added to the current measurement voltage VRS, this is done nested on the same circuit branch. Thus, in our new circuit, the portion formed by the PMOS transistor MP4 (23), the switch SW1 (20), the capacitor C2 (21), the resistor R5 (18) and the PMOS transistor MP1 (17) form both a ramp generator (with increasing slope, in order to stabilize the dc-dc converter of the current mode type pwm) embedded in the feedback loop of the dc-dc converter, and an adaptation of the common mode of the differential comparator in voltage (11) which will have the effect (as shown in the equations below) of canceling the systematic tension offset that exists in the traditional circuit.

Les équations suivantes peuvent être écrites : VCM = Vsg(MP1)+[R5* l(MP4)] = Vsg(MP1)+[ KIVREF-Vsg(MP2)]*(R5/R6)] En choisissant L(MP1)=L(MP2) et W(MP1)=K*W(MP2) où W et L désignent les tailles des transistors pmos MP1 (17) et MP2 (28), et étant donné que l(MP1)=K*1(MP2) grâce au miroir de courant de gain K qui est formé des deux transistors pmos MP3 (24) et MP4 (23), nous avons 20 Vsg(MP1)=Vsg(MP2) Et en choisissant K=R6/R5 (c'est-à-dire R6=K*R5), nous obtenons VCM = VREF Alors étant donné que VRS2RAMP=V(C2)+VCM+VRS, et que V(C2) est l'amplitude du signal de rampe en dent de scie qui a une faible valeur (inférieure à quelque centaines de milli volts), et que VRS est une tension de faible valeur (inférieure à quelque centaines de milli volts), nous avons une 25 tension de mode commun VRS2RAMP_AVG du comparateur différentiel de tension (11) qui est presque égale à VREF : VRS2RAMP_AVG = VREF. Ainsi, dans notre nouveau circuit, contrairement au circuit traditionnel, le mode commun d'entrée (VRS2RAMP_AVG = VREF) du comparateur différentiel de tension (11) n'est pas nul (ou proche de zéro), ce qui permet d'utiliser un circuit de comparateur différentiel de tension (11) simplifié qui a 30 un courant de consommation réduit et une taille réduite. Aussi, les équations de la tension de sortie VOUT du convertisseur dc-dc deviennent : VOUT = VOUT_IDEAL + VOUT_ERROR Avec VOUT_IDEAL = VREF * [1+(R1/R2)] est la valeur attendue idéalement pour VOUT (pont diviseur R1, R2) 35 Et VOUT_ERROR = (VREF- VRS2RAMP_AVG) * [(R3/R4) + ((R1/R4)*(1+(R3/R2))] = 0 Ainsi, l'offset systématique VOUT_ERROR sur la tension de sortie VOUT qui existe dans le circuit traditionnel est annulé par notre nouveau circuit, et VOUT = VOUT_IDEAL = VREF * [1+(R1/R.2)]. Un autre avantage de notre circuit est de pouvoir également et facilement annuler les dissymétries du circuit sans ajout de circuit supplémentaire dédié : en effet, si on dénomme VOFFSET l'offset lié 40 aux dissymétries du circuit, équivalent ramené en entrée du comparbteur différentiel de tension - 7 - (11), l'offset ajouté à la tension idéale de sortie est : VOUT_ERROR = (VREF- VRS2RAMP_AVG + VOFFSET)* [(R3/R4) + ((R1/R4)*(1+(R3/R2))] VCM = Vsg(MP1)+[R5* l(MP4)] = Vsg(MP1)+[ KIVREF-Vsg(MP2)r(R5/R6)] Etant donné que Vsg(MP1)=Vsg(MP2), l'équation ci-dessus devient: VCM = Vsg(MP1)+[ KIVREF-Vsg(MP1)]*(R5/R6)] Etant donné que VRS2RAMP_AVG = VCM, nous obtenons: VOUT_ERROR = VERROR * H Où VERROR = VREF - Vsg(MP1) - (KIVRÉF-Vsg(MP1)]*(R5/R6)) + VOFFSET Et H=(R3/R4) + ((R1/R4)*(1+(R3/R2)) VERROR = ([VREF - Vsg(MP1)] * [1- K*(R5/R6)]) + VOFFSET Ainsi, l'offset VERROR lié aux dissymétries (VOFFSET) du circuit peut être annulé en ajustant et choisissant la résistance R6 tel que : K*(R5/R6) = 1 + [VOFFSET/ (VREF - Vsg(MP1))] Ce circuit comporte: Une inductance Ll (1), dont la borne positive est connectée à l'alimentation VDD du circuit. Une diode de puissance D1 (2) dont l'anode est connectée à la borne négative de l'inductance Ll (1), et dont la cathode est connectée à la sortie VOUT du circuit.The following equations can be written: VCM = Vsg (MP1) + [R5 * l (MP4)] = Vsg (MP1) + [KIVREF-Vsg (MP2)] * (R5 / R6)] By choosing L (MP1) = L (MP2) and W (MP1) = K * W (MP2) where W and L denote the sizes of pmos transistors MP1 (17) and MP2 (28), and since l (MP1) = K * 1 (MP2) ) thanks to the gain current mirror K which is formed of the two PMOS transistors MP3 (24) and MP4 (23), we have 20 Vsg (MP1) = Vsg (MP2) And choosing K = R6 / R5 (that is ie R6 = K * R5), we obtain VCM = VREF Then since VRS2RAMP = V (C2) + VCM + VRS, and V (C2) is the amplitude of the sawtooth ramp signal which has a low value (less than a few hundred milli volts), and that VRS is a low value voltage (less than a few hundred milli volts), we have a common mode voltage VRS2RAMP_AVG of the differential voltage comparator (11) which is almost equal to VREF: VRS2RAMP_AVG = VREF. Thus, in our new circuit, unlike the traditional circuit, the common input mode (VRS2RAMP_AVG = VREF) of the differential voltage comparator (11) is not zero (or close to zero), which makes it possible to use a Simplified differential voltage comparator circuit (11) which has a reduced power consumption current and a reduced size. Also, the equations of the output voltage VOUT of the dc-dc converter become: VOUT = VOUT_IDEAL + VOUT_ERROR With VOUT_IDEAL = VREF * [1+ (R1 / R2)] is the value expected ideally for VOUT (divider bridge R1, R2) And VOUT_ERROR = (VREF-VRS2RAMP_AVG) * [(R3 / R4) + ((R1 / R4) * (1+ (R3 / R2))] = 0 Thus, the systematic offset VOUT_ERROR on the output voltage VOUT which exists in the traditional circuit is canceled by our new circuit, and VOUT = VOUT_IDEAL = VREF * [1+ (R1 / R.2)] Another advantage of our circuit is to be able also and easily cancel the dissymmetries of the circuit without addition additional dedicated circuit: indeed, if VOFFSET is denoted the offset 40 to the asymmetries of the circuit, equivalent brought back to the input of the differential voltage comparator - 7 - (11), the offset added to the ideal output voltage is: VOUT_ERROR = (VREF- VRS2RAMP_AVG + VOFFSET) * [(R3 / R4) + ((R1 / R4) * (1+ (R3 / R2))] VCM = Vsg (MP1) + [R5 * l (MP4)] = Vsg (MP1) + [KIVREF- Vsg (MP2) r (R5 / R6)] Since Vsg (MP1) = Vsg (MP2), the equation above becomes: VCM = Vsg (MP1) + [KIVREF-Vsg (MP1)] * (R5 / R6)] Since VRS2RAMP_AVG = VCM, we get: VOUT_ERROR = VERROR * H Where VERROR = VREF - Vsg (MP1) - (KIVREF-Vsg (MP1)] * (R5 / R6)) + VOFFSET And H = ( R3 / R4) + ((R1 / R4) * (1+ (R3 / R2)) VERROR = ([VREF - Vsg (MP1)] * [1- K * (R5 / R6)]) + VOFFSET Thus, the the VOFFSET offset of the circuit can be canceled by adjusting and selecting the resistor R6 such that: K * (R5 / R6) = 1 + [VOFFSET / (VREF - Vsg (MP1))] This circuit comprises: An inductance L1 (1) whose positive terminal is connected to the VDD supply of the circuit. A power diode D1 (2) whose anode is connected to the negative terminal of the inductor L1 (1), and whose cathode is connected to the output VOUT of the circuit.

Une capacité Cl (3) qui est connectée entre la sortie VOUT du circuit et la masse. Une résistance RS (5) de petite valeur, dont la borne négative est connectée à la masse. Un transistor nmos de puissance MN1 (4) dont le drain est connecté à la borne négative de l'inductance Ll (1), et dont la source est connectée à la borne positive de la résistance RS (5). Un circuit (6) dont la sortie pilote la grille du transistor nmos de puissance MN1 (4). Un générateur de signal digital en forme de pulse (10), deux portes NOR (8) et (9), et un inverseur (7). Le générateur de signal digital en forme de pulse (10) a sa sortie connectée à la première entrée de la porte NOR (9). La sortie de la porte NOR (8) est connectée à la deuxième entrée de la porte NOR (9). La sortie de la porte NOR (9) est connectée à la fois à la deuxième entrée de la porte NOR (8) et à l'entrée de l'inverseur (7). La sortie de l'inverseur (7) est connectée à l'entrée du circuit (6). Un comparateur différentiel de tension (11), dont la sortie est connectée à la première entrée de la porte NOR (8).A capacitance Cl (3) which is connected between the output VOUT of the circuit and the ground. A RS (5) resistor of small value, whose negative terminal is connected to ground. A nmos transistor of power MN1 (4) whose drain is connected to the negative terminal of the inductor L1 (1), and whose source is connected to the positive terminal of the resistor RS (5). A circuit (6) whose output drives the gate of the nmos power transistor MN1 (4). A pulsed digital signal generator (10), two NOR gates (8) and (9), and an inverter (7). The pulse-shaped digital signal generator (10) has its output connected to the first input of the NOR gate (9). The output of the NOR gate (8) is connected to the second input of the NOR gate (9). The output of the NOR gate (9) is connected both to the second input of the NOR gate (8) and to the input of the inverter (7). The output of the inverter (7) is connected to the input of the circuit (6). A differential voltage comparator (11) whose output is connected to the first input of the NOR gate (8).

Un pont diviseur résistif formé de deux résistance R1 (12) et R2 (13). La borne positive de la résistance R1 (12) est connectée à la sortie VOUT du circuit. La borne négative de la résistance R1 (12) est connectée à la borne positive de la résistance R2 (13). La borne négative de la résistance R2 (13) est connectée à la masse. Un amplificateur différentiel de tension (16) et deux résistances R3 (14) et R4 (15). La résistance R3 (14) a sa borne positive connectée à la borne positive de la résistance R2 (13). La résistance R3 (14) a sa borne négative connectée à la fois à la borne - 8 - positive de la résistance R4 (15) et à l'entrée négative de l'amplificateur différentiel de tension (16). La borne négative de la résistance R4 (15) est connectée à la fois à sortie de l'amplificateur différentiel de tension (16) et à l'entrée négative du comparateur différentiel de tension (11). L'entrée positive de l'amplificateur différentiel de tension (16) est connectée à la référence de tension VREF du circuit. Un amplificateur différentiel de tension (26), un transistor nmos MN2 (25), un transistor pmos MP2 (28), et une résistance R6 (27). Le transistor pmos MP2 (28) a sa grille et son drain connectés à la masse. Le transistor pmos MP2 (28) a sa source connectée à la borne négative de la résistance R6 (27). Le transistor nmos MN2 (25) a sa source 10 connectée à la fois à la borne positive de la résistance R6 (27) et à l'entrée négative de l'amplificateur différentiel de tension (26). L'amplificateur différentiel de tension (26) a son entrée positive connectée à la référence de tension VREF du circuit. L'amplificateur différentiel de tension (26) a sa sortie connectée à la grille du transistor nmos MN2 (25).A resistive divider bridge formed of two resistor R1 (12) and R2 (13). The positive terminal of the resistor R1 (12) is connected to the output VOUT of the circuit. The negative terminal of resistor R1 (12) is connected to the positive terminal of resistor R2 (13). The negative terminal of resistor R2 (13) is connected to ground. A differential voltage amplifier (16) and two resistors R3 (14) and R4 (15). Resistor R3 (14) has its positive terminal connected to the positive terminal of resistor R2 (13). Resistor R3 (14) has its negative terminal connected to both the positive terminal of resistor R4 (15) and the negative input of voltage differential amplifier (16). The negative terminal of the resistor R4 (15) is connected both to the output of the differential voltage amplifier (16) and to the negative input of the differential voltage comparator (11). The positive input of the differential voltage amplifier (16) is connected to the voltage reference VREF of the circuit. A differential voltage amplifier (26), a nmos MN2 transistor (25), a PM2 PMOS transistor (28), and a resistor R6 (27). The pmos transistor MP2 (28) has its gate and drain connected to ground. The pmos transistor MP2 (28) has its source connected to the negative terminal of the resistor R6 (27). The nmos transistor MN2 (25) has its source 10 connected to both the positive terminal of the resistor R6 (27) and the negative input of the differential voltage amplifier (26). The differential voltage amplifier (26) has its positive input connected to the voltage reference VREF of the circuit. The differential voltage amplifier (26) has its output connected to the gate of the nmos MN2 transistor (25).

15 Un miroir de courant formé de deux transistors pmos MP3 (24) et MP4 (23). Les transistors pmos MP3 (24) et MP4 (23) ont leurs sources connectées à l'alimentation VDD du circuit. Les transistors pmos MP3 (24) et MP4 (23) ont leurs grilles connectées à la fois au drain du transistor pmos MP3 (24) et au drain du transistor nmos MN2 (25). Un transistor pmos MP1 (17), une résistance R5 (18), deux capacités C3 (19) et C2 20 (21), un interrupteur SW1 (20), un générateur de signal digital en forme de pulse (22). Le générateur de signal digital en forme de pulse (22) a la même fréquence que le générateur de signal digital en forme de pulse (10) et commande l'ouverture et la fermeture de l'interrupteur SW1 (20). L'interrupteur SW1 (20) est connecté en parallèle avec la capacité C2 (21). La borne positive de la capacité C2 (21) est connectée à la 25 fois au drain du transistor pmos MP4 (23) et à l'entrée positive du comparateur différentiel de tension (11). La borne négative de la capacité C2 (21) est connectée à la fois à la borne positive de la résistance R5 (18) et à la borne positive de la capacité C3 (19). La borne négative de la résistance R5 (18) est connectée à la source du transistor pmos MP1 (17). Le drain du transistor pmos MP1 (17) est connecté à la masse. La 30 grille du transistor pmos MP1 (17) est connectée à la fois à la borne négative de la capacité C3 (19) et à la borne positive de la résistance RS (5).A current mirror formed of two PMOS transistors MP3 (24) and MP4 (23). The pmos transistors MP3 (24) and MP4 (23) have their sources connected to the VDD power supply of the circuit. The PMOS transistors MP3 (24) and MP4 (23) have their gates connected to both the drain of the PMOS transistor MP3 (24) and the drain of the nmos MN2 transistor (25). A pmos transistor MP1 (17), a resistor R5 (18), two capacitors C3 (19) and C2 (21), a switch SW1 (20), a pulsed digital signal generator (22). The pulse-shaped digital signal generator (22) has the same frequency as the pulse-shaped digital signal generator (10) and controls the opening and closing of the switch SW1 (20). The switch SW1 (20) is connected in parallel with the capacitor C2 (21). The positive terminal of the capacitance C2 (21) is connected both to the drain of the PMOS transistor MP4 (23) and to the positive input of the differential voltage comparator (11). The negative terminal of capacitance C2 (21) is connected both to the positive terminal of resistor R5 (18) and to the positive terminal of capacitor C3 (19). The negative terminal of resistor R5 (18) is connected to the source of PMOS transistor MP1 (17). The drain of PMOS transistor MP1 (17) is connected to ground. The gate of PMOS transistor MP1 (17) is connected to both the negative terminal of capacitor C3 (19) and the positive terminal of resistor RS (5).

Claims

REVENDICATIONS1. Voltage lift of the current mode type pwm (or PWM, meaning pulse width modulation) with nested ramp generator and offset cancellation, characterized in that it is a switched circuit type dc-dc voltage booster current mode type pwm whose sawtooth ramp generator is nested in the feedback loop of the current measurement of the dc-dc converter, and whose common mode of the differential voltage comparator is non-zero and increased to a value of appropriate value which makes it possible to use a simplified differential voltage comparator circuit, and which makes it possible to eliminate the voltage offset which is systematically generated at the output of the conventional circuits, and which also makes it possible to cancel the voltage offset which results from the asymmetries of the circuit without adding additional dedicated circuit, and in that it comprises: an inductance L1 (1), the positive terminal of which is connected to the VDD power supply of the circ uit - a power diode D1 (2) whose anode is connected to the negative terminal of the inductor L1 (1), and whose cathode is connected to the output VOUT of the circuit - a capacitor C1 (3) which is connected between the output VOUT of the circuit and the ground - a resistance RS (5) of small value, whose negative terminal is connected to the ground - a nmos transistor of power MN1 (4) whose drain is connected to the negative terminal of the inductance L1 (1), and whose source is connected to the positive terminal of the resistor RS (5) - a circuit (6) whose output drives the gate of the nmos power transistor MN1 (4) - a generator pulse-shaped digital signal (10), two NOR gates (8) and (9), and an inverter (7), said pulse-shaped digital signal generator (10) has its output connected to the first input of the NOR gate (9), said NOR gate (8) has its output connected to the second input NOR gate (9), said NOR gate (9) has its output conn connected both to the second input of the NOR gate (8) and to the input of the inverter (7), said inverter (7) has its output connected to the input of the circuit (6) - a differential comparator voltage converter (11) whose output is connected to the first input of the NOR gate (8) - a resistive divider bridge formed of two resistor R1 (12) and R2 (13), said resistor R1 (12) has its terminal positive connected to the output VOUT of the circuit, said resistor R1 (12) has its negative terminal connected to the positive terminal of the resistor R2 (13), said resistor R2 (13) has its negative terminal connected to the ground - a differential amplifier voltage (16) and two resistors R3 (14) and R4 (15), said resistor R3 (14) has its positive terminal connected to the positive terminal of the resistor R2 (13), said resistor R3 (14) has its terminal negative connected to both the positive terminal of the resistor R4 (15) and to the negative input of the differential amplifier said voltage resistor (16), said resistor R4 (15) has its negative terminal connected both to the output of the differential voltage amplifier (16) and to the negative input of the differential voltage comparator (11), said differential voltage amplifier (16) has its positive input connected to the voltage reference VREF of the circuit; a voltage differential amplifier (26), a nmos transistor MN2 (25), a PMos transistor MP2 (28), and a resistor R6 (27), said pmos transistor MP2 (28) has its gate and drain connected to ground, said pmos transistor MP2 (28) has its source connected to the negative terminal of the resistor R6 (27), said nmos transistor MN2 (25) has its source connected to both the positive terminal of the resistor R6 (27) and to the negative input of the differential voltage amplifier (26), said differential voltage amplifier (26) has its positive input connected to the voltage reference VREF of the circuit, ledi t differential voltage amplifier (26) has its output connected to the gate of nmos transistor MN2 (25) - a current mirror formed of two pmos transistors MP3 (24) and MP4 (23), said PMOS transistors MP3 (24) and MP4 (23) have their sources connected to the power supply VDD of the circuit, said PMOS transistors MP3 (24) and MP4 (23) have their gates connected to both the drain of the PMOS transistor MP3 (24) and the drain of the NMOS transistor. MN2 (25) - a pmos transistor MP1 (17), a resistor R5 (18), two capacitors C3 (19) and C2 (21), a switch SW1 (20), a pulsed digital signal generator (22) ), said pulse-shaped digital signal generator (22) has the same frequency as the pulse-shaped digital signal generator (10) and controls the opening and closing of the switch SW1 (20), said switch SW1 (20) is connected in parallel with capacitance C2 (21), said capacitor C2 (21) has its positive terminal connected to both drain of PMOS transistor MP4 (23) and at the positive input of differential voltage comparator (11), said capacitor O2 (21) has its negative terminal connected to both the positive terminal of resistor R5 (18) and to the positive terminal of the capacitor C3 (19), said resistor R5 (18) has its negative terminal connected to the source of the PMOS transistor MP1 (17), said PMOS transistor MP1 (17) has its drain connected to ground, said transistor pmos MP1 (17) has its gate connected to both the negative terminal of the capacitor C3 (19) and to the positive terminal of the resistor RS (5) 25