FR3004875A1

FR3004875A1 - DIFFERENTIAL ANALOG-TO-DIGITAL CONVERTER WITH PERIODIC CHANNEL SWITCHING

Info

Publication number: FR3004875A1
Application number: FR1353657A
Authority: FR
Inventors: Francois Bore
Original assignee: e2v Semiconductors SAS
Current assignee: Teledyne e2v Semiconductors SAS
Priority date: 2013-04-22
Filing date: 2013-04-22
Publication date: 2014-10-24
Anticipated expiration: 2033-04-22
Also published as: FR3004875B1

Abstract

L'invention concerne les convertisseurs analogique-numérique, et plus spécialement les convertisseurs de haute résolution et haute linéarité fonctionnant en mode différentiel. Le convertisseur possède un étage d'entrée différentiel recevant un signal d'entrée (Vinp, Vinn) à convertir et ayant deux sorties (S, S'). La chaîne de conversion comprend ensuite un étage suiveur-bloqueur (THA) et une chaîne de conversion (QUA, ENC) avec un circuit de codage (ENC) fournissant un code numérique correspondant au niveau de signal d'entrée. Le traitement de signal est entièrement différentiel. Selon l'invention, pour éviter un échauffement non symétrique des deux voies de traitement, on prévoit un circuit de commutation (SW) apte à commander une interversion périodique des niveaux des deux sorties différentielles de l'étage d'entrée, et un moyen de correction du code numérique, apte à modifier le code numérique en fonction de l'état d'interversion des sorties différentielles pour fournir un code numérique dépendant de la valeur du signal différentiel d'entrée mais indépendant de l'état d'interversion.The invention relates to analog-to-digital converters, and more particularly to high resolution and high linearity converters operating in differential mode. The converter has a differential input stage receiving an input signal (Vinp, Vinn) to be converted and having two outputs (S, S '). The conversion chain then comprises a follower-blocker stage (THA) and a conversion chain (QUA, ENC) with a coding circuit (ENC) providing a digital code corresponding to the input signal level. Signal processing is entirely differential. According to the invention, to avoid non-symmetrical heating of the two processing channels, a switching circuit (SW) is provided capable of controlling a periodic inversion of the levels of the two differential outputs of the input stage, and a means of correction of the numerical code, able to modify the numerical code according to the state of inversion of the differential outputs to provide a numerical code dependent on the value of the differential input signal but independent of the state of inversion.

Description

CONVERTISSEUR ANALOGIQUE-NUMERIQUE DIFFERENTIEL AVEC COMMUTATION PERIODIQUE DES VOIES L'invention concerne les convertisseurs analogique-numérique, et plus spécialement les convertisseurs de haute résolution et haute linéarité fonctionnant en mode différentiel, c'est-à-dire dans lesquels les signaux analogiques d'entrée à convertir sont appliqués en différentiel à une chaîne de traitement différentielle. La chaîne de traitement, représentée à la figure 1, comprend notamment un amplificateur d'entrée différentiel très linéaire AMP1 et un circuit suiveur-bloqueur THA. L'amplificateur d'entrée différentiel comporte deux entrées Ep et En, l'une recevant une tension Vinp et l'autre recevant une tension Vin,. Ces deux tensions sont référencées par rapport à une masse commune de la chaîne de traitement, et le signal analogique différentiel qu'on veut convertir est la différence (Vinp - Vine). L'amplificateur d'entrée a deux sorties S et S' fournissant respectivement des tensions Voutp et Vout, dont la différence, proportionnelle à la différence des tensions d'entrée, constitue le signal différentiel appliqué au circuit suiveur-bloqueur. Le circuit suiveur-bloqueur fournit à partir des tensions Voutp et Vout, une tension différentielle bloquée, stabilisée pendant le temps nécessaire pour effectuer une conversion analogique-numérique de cette tension. La chaîne de traitement différentielle est constituée de manière symétrique pour que les tensions d'entrée Vinp et Vin, soient traitées de manière symétrique. Elle peut être considérée comme comportant deux voies identiques qui fonctionnent en parallèle, l'une traitant le signal Vinp et l'autre traitant le signal Vin,. Lorsque le signal différentiel d'entrée est très petit par rapport à la dynamique de signaux acceptable, on peut considérer que les voies fonctionnent vraiment de manière symétrique. Mais lorsque le signal différentiel est important, on constate le phénomène suivant : la consommation de puissance de l'une des voies devient différente de la consommation de puissance de l'autre voie. Il en résulte un échauffement différent des transistors des deux voies et donc une variation de température différente pour les transistors d'une paire différentielle. Or, ces transistors ont un gain de transconductance nominal qui est le même dans les mêmes conditions de température, mais qui varie si la température varie. Il en résulte que pour un signal d'entrée d'amplitude importante le gain des deux voies devient déséquilibré, ce qui fausse la proportionnalité entre la valeur Vinp- Vine et la valeur Voutp - Vaut,. Ce phénomène, néfaste pour la linéarité, est malheureusement d'autant plus marqué qu'on cherche une bonne linéarité de fonctionnement de toute la chaîne de traitement analogique. En effet, une bonne linéarité est obtenue à la condition que les transistors soient polarisés par des courants élevés. L'échauffement est alors plus grand et les différences d'échauffement dans une paire de branches différentielles sont également plus grandes. Lorsque les signaux d'entrée sont à très haute fréquence, le phénomène de différence d'échauffement disparaît en raison du fait que les constantes de temps thermiques sont relativement élevées : les transistors des deux voies n'ont pas le temps de s'échauffer différemment avant que le signal s'inverse et inverse le sens de la différence de température. Mais à plus basse fréquence, la difficulté existe. En particulier dans des applications telles que la conversion analogique-numérique dans un oscilloscope numérique, on veut pouvoir traiter des signaux d'entrée ayant des fréquences basses ou très basses, au-dessous de 1 Mégahertz, voire même des signaux continus. Dans ce cas, la constante de temps thermique ne permet pas de neutraliser l'effet des échauffements différents dans une paire de branches.The invention relates to analog-to-digital converters, and more particularly to high-resolution and high-linearity converters operating in differential mode, that is to say in which the analog signals of FIG. input to be converted are applied in differential to a differential processing chain. The processing chain, represented in FIG. 1, comprises in particular a very linear differential input amplifier AMP1 and a follower-and-hold circuit THA. The differential input amplifier comprises two inputs Ep and En, one receiving a voltage Vinp and the other receiving a voltage Vin ,. These two voltages are referenced with respect to a common ground of the processing chain, and the differential analog signal that one wants to convert is the difference (Vinp - Vine). The input amplifier has two outputs S and S 'respectively supplying voltages Voutp and Vout, the difference of which, proportional to the difference of the input voltages, constitutes the differential signal applied to the follower-blocker circuit. The follower-blocker circuit supplies, from the voltages Voutp and Vout, a locked differential voltage, stabilized for the time necessary to perform an analog-digital conversion of this voltage. The differential processing chain is symmetrically formed so that the input voltages Vinp and Vin are symmetrically processed. It can be considered as comprising two identical channels that operate in parallel, one processing the Vinp signal and the other processing the Vin signal. When the input differential signal is very small relative to the acceptable signal dynamics, it can be considered that the channels really work symmetrically. But when the differential signal is important, there is the following phenomenon: the power consumption of one of the channels becomes different from the power consumption of the other channel. This results in different heating of the transistors of the two channels and therefore a different temperature variation for the transistors of a differential pair. Now, these transistors have a nominal transconductance gain which is the same under the same temperature conditions, but which varies if the temperature varies. As a result, for an input signal of large amplitude the gain of the two channels becomes unbalanced, which distorts the proportionality between the value Vinp-Vine and the value Voutp - Vaut ,. This phenomenon, which is detrimental to linearity, is unfortunately all the more marked since we are seeking a good linearity of operation of the entire analog processing chain. Indeed, good linearity is obtained on the condition that the transistors are biased by high currents. The heating is then greater and the differences in heating in a pair of differential branches are also greater. When the input signals are at very high frequency, the heating difference phenomenon disappears due to the fact that the thermal time constants are relatively high: the transistors of the two channels do not have time to warm up differently. before the signal reverses and reverses the direction of the temperature difference. But at a lower frequency, the difficulty exists. Particularly in applications such as analog-to-digital conversion in a digital oscilloscope, it is desired to be able to process input signals having low or very low frequencies, below 1 Megahertz, or even continuous signals. In this case, the thermal time constant does not make it possible to neutralize the effect of the different heating in a pair of branches.

Pour éviter le mieux possible cette difficulté, l'invention propose un convertisseur analogique-numérique ayant un étage d'entrée différentiel recevant un signal différentiel d'entrée à convertir et ayant deux sorties différentielles, suivi d'un étage de suivi et maintien à deux entrées différentielles fournissant périodiquement un niveau de signal différentiel bloqué représentant le niveau de signal d'entrée à convertir, et une chaîne de conversion recevant périodiquement le niveau de signal différentiel bloqué et comprenant un circuit de codage fournissant un code numérique correspondant à ce niveau, caractérisé en ce qu'il comporte un circuit de commutation apte à commander une interversion périodique des niveaux des deux sorties différentielles de l'étage d'entrée, et un moyen de correction du code numérique apte à modifier le code numérique en fonction de l'état d'interversion des sorties différentielles pour fournir un code numérique dépendant de la valeur du signal différentiel d'entrée mais indépendant de l'état d'interversion.To avoid this difficulty, the invention proposes an analog-digital converter having a differential input stage receiving an input differential signal to be converted and having two differential outputs, followed by a two-step tracking and holding stage. differential inputs periodically providing a blocked differential signal level representing the input signal level to be converted, and a conversion string periodically receiving the locked differential signal level and comprising a coding circuit providing a digital code corresponding to that level, characterized in that it comprises a switching circuit able to control a periodic inversion of the levels of the two differential outputs of the input stage, and a digital code correction means able to modify the digital code according to the state of reversing the differential outputs to provide a numeric code depends ant of the value of the differential signal input but independent of the state of inversion.

La période de commutation est de préférence un multiple 2N de la période de fonctionnement de l'étage de suivi et maintien, où N est un nombre entier supérieur ou égal à 1. Cette période est de préférence programmable et le circuit de commutation est de préférence débrayable, les sorties différentielles n'étant pas interverties périodiquement lorsque le circuit est débrayé. Le circuit de commutation fournit un signal de commutation qui est appliqué à l'étage d'entrée différentiel, et qui est appliqué également, à travers un circuit à retard, au circuit de codage pour annuler l'effet sur la valeur du code de l'interversion des niveaux de sortie de l'étage d'entrée différentiel. La correction appliquée au code numérique dépend du type de codage du convertisseur. Pour un convertisseur qui fournit un code binaire, la correction comprend une inversion du bit le plus significatif (MSB) du code. Pour un convertisseur qui fournit un code thermométrique, la correction comprend une inversion du nombre de 1 et du nombre de zéros dans le code. La commutation des sorties différentielles de l'étage d'entrée se fait de préférence à un moment où l'étage de suivi et maintien est dans un mode bloqué, c'est-à-dire pendant une demi-période d'échantillonnage pendant laquelle le niveau de sortie qu'il fournit est maintenu fixe.The switching period is preferably a multiple 2N of the operating period of the tracking and holding stage, where N is an integer greater than or equal to 1. This period is preferably programmable and the switching circuit is preferably disengageable, the differential outputs are not periodically inverted when the circuit is disengaged. The switching circuit provides a switching signal which is applied to the differential input stage, and which is also applied, through a delay circuit, to the coding circuit to cancel the effect on the code value of the signal. reversal of the output levels of the differential input stage. The correction applied to the digital code depends on the type of coding of the converter. For a converter that provides a binary code, the correction includes a reversal of the most significant bit (MSB) of the code. For a converter that provides a thermometric code, the correction includes an inversion of the number of 1's and the number of zeros in the code. The switching of the differential outputs of the input stage is preferably at a time when the tracking and holding stage is in a locked mode, ie for a half-sampling period during which the output level it provides is kept fixed.

L'inversion du code numérique de sortie se fait avec la périodicité de l'inversion des niveaux des sorties différentielles de l'étage d'entrée, mais avec un décalage temporel correspondant au temps nécessaire à la conversion analogique-numérique, de manière qu'il y ait bien une corrélation entre l'état des sorties différentielles et l'état du code numérique engendré par la conversion. Lorsque l'étage d'entrée différentiel comprend une paire de branches différentielles alimentées par un courant constant, avec dans chaque branche un transistor et une charge reliée au collecteur de ce transistor, on prévoit dans l'étage d'entrée un circuit d'aiguillage pour connecter alternativement le collecteur de chaque transistor à l'une ou à l'autre des sorties de l'étage, sous la commande du signal de commutation. Dans le cas où la charge reliée au collecteur d'un transistor comporte un transistor de type cascode monté entre le collecteur et la sortie 5 de l'étage, on prévoit alors de relier au collecteur non pas un transistor cascode mais une paire de transistors de type cascode reliés l'un à une des sorties différentielles l'autre à l'autre sortie, les transistors étant commandés en opposition de phase par le signal de commutation et son complément logique. 10 L'inversion périodique des sorties différentielles de l'étage d'entrée, avec l'inversion correspondante du code numérique de sortie permet une amélioration de la linéarité (amélioration du coefficient de non-linéarité intégrale INL, c'est-à-dire diminution de la déviation par rapport à la réponse linéaire idéale), et également une possibilité de calibration du 15 décalage de tension d'entrée (offset) lorsque l'amplificateur d'entrée est muni d'un système de réglage de l'offset. L'endroit où s'effectue l'inversion est le plus en amont possible dans la voie analogique de traitement du signal d'entrée. A l'intérieur de l'étage d'entrée différentiel, on peut envisager d'intervertir les niveaux de 20 sorties différentielles par un croisement des charges de l'étage d'entrée plutôt que par un croisement des entrées de l'étage d'entrée, bien que cette dernière solution soit également possible. D'autres caractéristiques et avantages de l'invention apparaîtront 25 à la lecture de la description détaillée qui suit et qui est faite en référence aux dessins annexés dans lesquels : - la figure 1 représente l'architecture générale d'un convertisseur analogique-numérique ; - la figure 2 représente un étage d'entrée différentiel ; 30 - la figure 3 représente un convertisseur analogique-numérique selon l'invention ; - la figure 4 représente un étage d'entrée différentiel modifié pour permettre la mise en oeuvre de l'invention.The inversion of the digital output code is done with the periodicity of the inversion of the levels of the differential outputs of the input stage, but with a time offset corresponding to the time required for the analog-digital conversion, so that there is indeed a correlation between the state of the differential outputs and the state of the digital code generated by the conversion. When the differential input stage comprises a pair of differential branches fed by a constant current, with in each branch a transistor and a load connected to the collector of this transistor, an input circuit is provided in the input stage. for alternately connecting the collector of each transistor to one or the other of the outputs of the stage, under the control of the switching signal. In the case where the load connected to the collector of a transistor comprises a cascode type transistor mounted between the collector and the output 5 of the stage, it is then expected to connect to the collector not a cascode transistor but a pair of transistors. cascode type connected to one of the differential outputs the other to the other output, the transistors being controlled in phase opposition by the switching signal and its logical complement. The periodic inversion of the differential outputs of the input stage, with the corresponding inversion of the digital output code, makes it possible to improve the linearity (improvement of the integral nonlinearity coefficient INL, that is to say decreased deviation from the ideal linear response), and also a possibility of calibration of the input voltage offset when the input amplifier is provided with an offset control system. The place where the inversion takes place is as far upstream as possible in the analog input signal processing channel. Within the differential input stage, it is possible to invert the differential output levels by crossing the input stage loads rather than crossing the stage inputs. entry, although the latter solution is also possible. Other characteristics and advantages of the invention will become apparent on reading the detailed description which follows and which is given with reference to the appended drawings in which: FIG. 1 represents the general architecture of an analog-digital converter; - Figure 2 shows a differential input stage; FIG. 3 represents an analog-digital converter according to the invention; FIG. 4 represents a differential input stage modified to allow the implementation of the invention.

Le convertisseur analogique-numérique de la figure 1 comporte comme on l'a dit un étage d'entrée différentiel AMP1 recevant des tensions analogiques Vinp et Vine dont la différence Vinp -Vine représente le signal différentiel d'entrée analogique à convertir en un code numérique représentant ce signal. Le rôle de l'étage d'entrée est un rôle d'amplification et d'adaptation d'impédance. L'étage d'entrée comporte deux sorties différentielles S et S' sur lesquelles apparaissent des tensions Voutp et Vaut, dont la différence représente encore le signal d'entrée à convertir, l'amplificateur étant linéaire. Ces sorties sont reliées aux entrées d'un étage de suivi et de maintien THA qui est un circuit suiveur-bloqueur actionné par une horloge périodique à haute fréquence CLK. Pendant une demi-période de l'horloge CLK (demi-période de suivi CLKT), l'étage de suivi et de maintien laisse passer le signal qu'il reçoit des sorties S et S' de l'étage d'entrée ; pendant l'autre demi-période (demi-période de blocage CLKH), l'étage de suivi et de maintien bloque le niveau de signal tel qu'il l'a reçu à la fin de la demi-période précédente. Les sorties du circuit suiveur bloqueur THA sont appliquées aux entrées d'un amplificateur AMP2 qui réalise également une fonction d'adaptation d'impédance. Les sorties de ce deuxième étage d'amplification sont appliquées aux entrées d'un circuit de quantification analogique QUA qui représente le coeur du convertisseur. Ce circuit de quantification détermine dans quelle gamme de tensions se situe le niveau analogique reçu, par rapport à une gamme de niveaux possibles. Les multiples sorties analogiques de ce circuit de quantification sont appliquées à des circuits de mise en forme LTCH qui les transforment en signaux logiques qui vont permettre de définir un code numérique représentant le niveau de signal analogique reçu. Ce code numérique est produit dans un circuit de codage ENC recevant les sorties du circuit de mise en forme. Le circuit de codage produit un code binaire ou un code de Gray ou encore un code thermométrique à partir de l'état logique des sorties des circuits LTCH. Enfin, les sorties du circuit de codage peuvent être appliquées à une série d'amplificateurs BUF dont les sorties constituent les sorties numériques du convertisseur analogique-numérique.The analog-digital converter of FIG. 1 comprises, as has been said, a differential input stage AMP1 receiving analog voltages Vinp and Vine whose difference Vinp -Vine represents the differential signal of analog input to be converted into a digital code representing this signal. The role of the input stage is a role of amplification and impedance matching. The input stage comprises two differential outputs S and S 'on which voltages Voutp and Vaut appear, the difference of which still represents the input signal to be converted, the amplifier being linear. These outputs are connected to the inputs of a tracking and holding stage THA which is a follower-blocker circuit powered by a high frequency periodic clock CLK. During a half-period of the clock CLK (half-tracking period CLKT), the tracking and maintenance stage passes the signal it receives from the outputs S and S 'of the input stage; during the other half-period (half-blocking period CLKH), the tracking and holding stage blocks the signal level as it was received at the end of the previous half-period. The outputs of the follower circuit THA are applied to the inputs of an amplifier AMP2 which also performs an impedance matching function. The outputs of this second amplification stage are applied to the inputs of an analog quantization circuit QUA which represents the heart of the converter. This quantization circuit determines in which range of voltages the received analog level is located, with respect to a range of possible levels. The multiple analog outputs of this quantization circuit are applied to LTCH shaping circuits which transform them into logic signals which will make it possible to define a digital code representing the received analog signal level. This digital code is produced in an ENC coding circuit receiving the outputs of the formatting circuit. The coding circuit produces a binary code or a Gray code or a thermometric code from the logic state of the outputs of the LTCH circuits. Finally, the outputs of the coding circuit can be applied to a series of amplifiers BUF whose outputs constitute the digital outputs of the analog-digital converter.

Un séquenceur SEQ contrôle le fonctionnement des différents circuits indiqué ci-dessus. Il est cadencé par l'horloge CLK, ou par une fréquence multiple de CLK, et il définit en particulier les phases de suivi CLKT et de maintien CLKH du suiveur-bloqueur THA.A sequencer SEQ controls the operation of the various circuits indicated above. It is clocked by the CLK clock, or by a frequency multiple of CLK, and it defines in particular the CLKT tracking and CLKH tracking phases of the THA follower and blocker.

La figure 2 représente à titre d'exemple une constitution de l'étage d'entrée différentiel AMP1 . Il s'agit d'un étage d'amplification linéaire utilisant une paire de branches différentielles avec un transistor Ti, Tl dans chaque branche. Ici, les transistors sont des transistors bipolaires, mais ils pourraient être des transistors MOS. Les émetteurs des transistors des deux branches de la paire sont reliés entre eux à travers des résistances d'émetteur respectives identiques R, R'. La paire est alimentée en courant sortant par une source de courant SC connectée au point de jonction des résistances. Les branches comportent des charges symétriques reliées au collecteur du transistor de la branche respective et alimentées par une tension d'alimentation Vdd. Dans cet exemple, la charge est constituée par un ensemble d'une résistance de charge Rc, R'c et d'un transistor T2, T'2 dit "transistor cascade". Les transistors cascode réalisent une adaptation d'impédance et un changement de niveau de mode commun des signaux de sortie. Ils sont insérés entre le collecteur d'un transistor (Ti ou Tl ) et la sortie de l'étage (S ou S') et ont leurs bases connectées entre elles (et pouvant être connectées à un potentiel fixe Vcasc). Les bases des transistors d'entrée Ti, Tl servent à appliquer un 25 signal d'entrée différentiel Vinp - Vine. Les collecteurs des transistors cascode T2, T'2 servent de sorties S, S' de l'étage et fournissent une tension différentielle Voutn, Voutp. De préférence, le signal d'entrée Vin, Vine n'est pas appliqué directement aux bases des transistors Ti, Tl mais il est appliqué par 30 l'intermédiaire d'un étage de linéarisation de gain unitaire. Cet étage assure une contre-réaction avec gain élevé de l'émetteur du transistor Ti (ou respectivement Tl ) vers la base de ce transistor. Pour Vin, l'étage de linéarisation comprend une paire différentielle de branches alimentées par une source de courant de valeur I. La base du transistor T3 reçoit la tension 35 Vin. La charge du transistor T3 est une résistance ; la charge du transistor T4 est une source de courant de valeur 1/2 moitié de la source de courant qui alimente la paire. Le collecteur du transistor T4 est relié à la base du transistor Ti. La base du transistor T4 reçoit en retour la tension sur l'émetteur du transistor Ti. La tension d'entrée Vinp est propagée sur la base du transistor Ti. Les deux transistors T3 et T4 constituent un amplificateur de contre-réaction de l'émetteur de Ti vers la base de Ti, améliorant la linéarité de l'étage d'entrée différentiel. L'étage de linéarisation pour l'entrée Vin, est identique à celui de l'entrée Vin, l'entrée Vin, étant appliquée à la base du transistor T'3. La tension d'entrée Vin, est propagée sur la base du transistor T'l avec un rebouclage de l'émetteur de T'l vers la base de T'4 et du collecteur de T'4 vers la base de T'l. L'étage d'entrée de la figure 2 est donné à titre d'exemple. Les étages de linéarisation sont facultatifs ; la tension dynamique d'entrée Vinp - Vin, est reportée des bases de T3 et T'3 sur les bases de Ti et T'l. Les entrées Ep et En du convertisseur peuvent donc être considérées comme étant soit les bases de Ti et T'1 soit les bases de T3 et T'3. Les sorties S et S' de l'étage AMP1, sur lesquels apparaissent les tensions de sortie Voutp et Voutn sont reliées aux entrées de l'étage suiveur- bloqueur THA (non représenté sur la figure 2). Ce dernier comporte essentiellement deux capacités de stockage pour recevoir les niveaux de tension Voutp et Vout, pendant une phase de suivi (demi-période d'horloge CLKT) et pour maintenir ces niveaux ensuite pendant une phase de blocage (demi-période d'horloge CLKH) pendant laquelle est exécutée la conversion analogique-numérique dans les étages qui suivent. Selon l'invention, on prévoit qu'on inverse périodiquement le signe du signal analogique à convertir à l'intérieur de l'étage d'entrée ou à la sortie de l'étage d'entrée, c'est-à-dire très en amont dans la chaîne de conversion, et on inverse périodiquement le résultat de la conversion en synchronisme avec l'inversion du signe du signal (avec la latence appropriée), de manière que le résultat de la conversion soit transparent pour l'utilisateur, c'est-à-dire que la sortie numérique du convertisseur représente la valeur Vin-Vinn indépendamment de cette inversion périodique.FIG. 2 represents by way of example a constitution of the differential input stage AMP1. It is a linear amplification stage using a pair of differential branches with a transistor Ti, Tl in each branch. Here, the transistors are bipolar transistors, but they could be MOS transistors. The emitters of the transistors of the two branches of the pair are interconnected through respective identical emitter resistors R, R '. The pair is supplied with current flowing through a current source SC connected to the junction point of the resistors. The branches comprise symmetrical loads connected to the collector of the transistor of the respective branch and supplied by a supply voltage Vdd. In this example, the load is constituted by a set of a load resistor Rc, R'c and a transistor T2, T'2 said "cascade transistor". The cascode transistors provide impedance matching and a common mode level change of the output signals. They are inserted between the collector of a transistor (Ti or Tl) and the output of the stage (S or S ') and have their bases connected to each other (and connectable to a fixed potential Vcasc). The bases of the input transistors Ti, Tl serve to apply a differential input signal Vinp-Vine. The collectors of the cascode transistors T2, T'2 serve as outputs S, S 'of the stage and provide a differential voltage Voutn, Voutp. Preferably, the input signal Vin, Vine is not applied directly to the bases of the transistors Ti, Tl but it is applied via a unit gain optimization stage. This stage provides a feedback with high gain of the emitter of the transistor Ti (or T1 respectively) to the base of this transistor. For Vin, the linearization stage comprises a differential pair of branches fed by a current source of value I. The base of the transistor T3 receives the voltage Vin. The charge of transistor T3 is a resistor; the charge of the transistor T4 is a current source of value 1/2 half of the current source which feeds the pair. The collector of the transistor T4 is connected to the base of the transistor Ti. The base of the transistor T4 receives back the voltage on the emitter of the transistor Ti. The input voltage Vinp is propagated on the basis of the transistor Ti. Both transistors T3 and T4 constitute a feedback amplifier from the Ti emitter to the Ti base, improving the linearity of the differential input stage. The linearization stage for the input Vin is identical to that of the input Vin, the input Vin being applied to the base of the transistor T'3. The input voltage Vin is propagated on the base of the transistor T'l with a loopback of the emitter of T'l towards the base of T'4 and the collector of T'4 towards the base of T'l. The input stage of Figure 2 is given as an example. The linearization stages are optional; the dynamic input voltage Vinp - Vin, is reported from the bases of T3 and T'3 on the basis of Ti and T'l. The inputs Ep and En of the converter can therefore be considered as being the bases of Ti and T'1 or the bases of T3 and T'3. The outputs S and S 'of the stage AMP1, on which the output voltages Voutp and Voutn appear, are connected to the inputs of the follower-and-hold stage THA (not shown in FIG. 2). The latter essentially comprises two storage capacities for receiving the voltage levels Voutp and Vout, during a tracking phase (half-clock period CLKT) and for maintaining these levels then during a blocking phase (half-clock period). CLKH) during which the analog-digital conversion is performed in the following stages. According to the invention, it is expected that the sign of the analog signal to be converted within the input stage or at the output of the input stage, that is to say very upstream in the conversion chain, and the result of the conversion is periodically reversed in synchronism with the inversion of the sign of the signal (with the appropriate latency), so that the result of the conversion is transparent to the user, c that is, the digital output of the converter represents the Vin-Vinn value regardless of this periodic inversion.

La figure 3 représente les modifications d'architecture générale du convertisseur qui en résultent. Le séquenceur SEQ comporte maintenant un circuit de commutation périodique SW qui commande l'interversion périodique des niveaux des deux sorties différentielles de l'étage d'entrée et qui agit sur le codeur ENC avec un retard approprié pour corriger le code numérique de sortie en fonction de l'état d'interversion des sorties différentielles. L'action du circuit de commutation SW s'exerce sur l'amplificateur d'entrée AMP1, et ce dernier reçoit à cet effet des signaux périodiques complémentaires SWH et SWL fournis par le circuit SW. L'étage AMP1 est modifié comme on le verra et il fournit sur ses sorties S et S' un signal proportionnel au signal d'entrée Vin, Vine mais dont le signe est inversé à chaque demi-période de la commutation. La période peut être quelconque, pourvue qu'elle soit faible devant les constantes de temps thermique du circuit, le but étant d'éviter que ne s'établisse une différence de température entre les éléments (notamment les transistors) des deux voies qui traitent le signal différentiel, comme on l'a expliqué précédemment. La période de commutation peut être notamment la période de 20 l'horloge CLK ou un multiple 2N (N supérieur ou égal à 1) de cette période, par exemple deux fois, quatre fois ou huit fois la période de l'horloge CLK. Le signal de commutation SWH SWL est par ailleurs transmis, avec un retard établi par un circuit à retard DL, au circuit de codage ENC, pour commander périodiquement l'inversion numérique du code fourni par le 25 codeur. Le retard correspond au temps de latence de la chaîne de conversion analogique-numérique pour qu'il y ait une correspondance entre le code obtenu (inversé ou non inversé) et le signal analogique (inversé ou non inversé) en sortie du suiveur bloqueur THA. La commutation à l'intérieur de l'étage d'entrée AMP1 est faite en 30 fonction de la constitution de cet étage. Elle peut s'effectuer sur les entrées (bases des transistors Ti et T'1 ou même bases des transistors T3 et T'3). Toutefois on préfère faire la commutation sur les charges de l'étage AMP1, c'est-à-dire qu'on préfère inverser les connexions entre les collecteurs des transistors Ti et T'1 et les sorties S et S' de l'étage plutôt qu'inverser les connexions entre les entrées de l'étage et les bases des transistors Ti, T'1 ou T3, T'3. La figure 4 montre par exemple comment l'étage d'entrée de la figure 2 peut être modifié pour que les signaux Voutp et Vaut, soient périodiquement intervertis. Dans cet exemple, on dédouble la paire de transistors cascode T2 et T'2 en deux paires identiques de transistors cascode, T2, T'2 et T2a, T'2a. Les transistors d'une paire sont rendus conducteurs périodiquement pendant que les transistors de l'autre paire sont bloqués et réciproquement. Pour cela, les bases des transistors T2 et T'2 de la première paire sont commandés par le signal SWH ; les bases des transistors T2a et T'2a de la deuxième paire sont commandés par le signal complémentaire SWL. Les collecteurs des transistors T2 et T'2a sont reliés à la sortie S ; les collecteurs des transistors T2a et T'2 sont reliés à la sortie S'. Ainsi, pour un même signal d'entrée Vin, Vine, le signal Voutp est appliqué alternativement sur la sortie S pendant les demi-périodes SWH et sur la sortie S' pendant les demi-périodes SWL; et réciproquement, le signal Vaut, est appliqué sur la sortie S' pendant les demi-périodes SWH et sur la sortie S pendant les demi-périodes SWL.Figure 3 shows the resulting general architecture changes of the converter. The sequencer SEQ now comprises a periodic switching circuit SW which controls the periodic inversion of the levels of the two differential outputs of the input stage and which acts on the encoder ENC with an appropriate delay to correct the digital output code according to the state of inversion of the differential outputs. The action of the switching circuit SW is exerted on the input amplifier AMP1, and the latter receives for this purpose complementary periodic signals SWH and SWL provided by the circuit SW. The AMP1 stage is modified as will be seen and it provides on its outputs S and S 'a signal proportional to the input signal Vin, Vine but whose sign is reversed at each half-period of the switching. The period can be arbitrary, provided that it is small compared to the thermal time constants of the circuit, the aim being to prevent a difference in temperature between the elements (in particular the transistors) of the two channels which process the differential signal, as explained previously. The switching period may be in particular the period of the clock CLK or a multiple 2N (N greater than or equal to 1) of this period, for example twice, four times or eight times the period of the clock CLK. The switching signal SWH SWL is furthermore transmitted, with a delay set by a delay circuit DL, to the encoding circuit ENC, for periodically controlling the digital inversion of the code supplied by the encoder. The delay corresponds to the latency of the analog-to-digital conversion chain so that there is a correspondence between the obtained code (inverted or non-inverted) and the analog signal (inverted or non-inverted) at the output of the blocking follower THA. The switching inside the input stage AMP1 is made according to the constitution of this stage. It can be performed on the inputs (bases of transistors Ti and T'1 or even bases of transistors T3 and T'3). However, it is preferred to switch on the loads of the AMP1 stage, that is to say it is preferred to reverse the connections between the collectors of the transistors Ti and T'1 and the outputs S and S 'of the stage rather than reversing the connections between the inputs of the stage and the bases of the transistors Ti, T'1 or T3, T'3. FIG. 4 shows, for example, how the input stage of FIG. 2 can be modified so that the signals Voutp and Vaut are periodically inverted. In this example, the pair of cascode transistors T2 and T'2 are split into two identical pairs of cascode transistors, T2, T'2 and T2a, T'2a. The transistors of one pair are periodically turned on while the transistors of the other pair are blocked and vice versa. For this, the bases of the transistors T2 and T'2 of the first pair are controlled by the signal SWH; the bases of the transistors T2a and T'2a of the second pair are controlled by the complementary signal SWL. The collectors of the transistors T2 and T'2a are connected to the output S; the collectors of the transistors T2a and T'2 are connected to the output S '. Thus, for the same input signal Vin, Vine, the signal Voutp is alternately applied on the output S during half-periods SWH and on the output S 'during half-periods SWL; and conversely, the signal Vaut, is applied on the output S 'during half-periods SWH and on the output S during half-periods SWL.

Lorsque le code fourni par le circuit de codage numérique est un code binaire pur, la correction de code engendrée par le signal de commutation SWH ou SWL peut être une simple inversion du bit le plus significatif de la conversion, ce bit représentant le signe du signal numérisé. Si le code était différent, la correction pourrait être différente. Par exemple, si le code est un code thermométrique comprenant un nombre de 1 consécutifs suivi d'un nombre de zéros consécutifs, la correction de code consisterait à remplacer le nombre de 1 par le nombre de zéros et réciproquement. La commutation est de préférence programmable : on choisit de faire ou ne pas faire une commutation, par exemple en fonction de l'application dans laquelle est utilisé le convertisseur. Pour une application de conversion analogique-numérique de signaux radiofréquence, la commutation est inutile et sera désactivée. Pour une application de conversion de signaux de fréquence inférieure à 1 MHz (dans un oscilloscope par exemple) la commutation sera activée. La période de commutation est elle-même réglable et peut être réglée par exemple par choix d'un coefficient multiplicateur 2N de la période de fonctionnement du suiveur-bloqueur. N est un entier supérieur ou égal à 1, de préférence égal à 1,2 ou 3.When the code provided by the digital coding circuit is a pure binary code, the code correction generated by the switching signal SWH or SWL may be a simple inversion of the most significant bit of the conversion, this bit representing the sign of the signal scanned. If the code was different, the correction could be different. For example, if the code is a thermometric code comprising a number of consecutive 1 followed by a number of consecutive zeros, the code correction would be to replace the number of 1 by the number of zeros and vice versa. The switching is preferably programmable: one chooses to do or not to switch, for example depending on the application in which the converter is used. For an application of analog-to-digital conversion of radiofrequency signals, the switching is useless and will be deactivated. For a signal conversion application of less than 1 MHz frequency (in an oscilloscope for example) the switching will be activated. The switching period is itself adjustable and can be adjusted for example by choosing a multiplier 2N of the operating period of the follower and blocker. N is an integer greater than or equal to 1, preferably equal to 1.2 or 3.

La figure 5 représente un exemple de signaux de commutation SWH dans quatre cas différents A, B, C, D : cas où la commutation est désactivée, cas où elle est activée avec des périodes égales à deux fois, quatre fois ou huit fois la période de l'horloge CLK. Les signaux SWL, non représentés, sont complémentaires des signaux SWH.FIG. 5 shows an example of SWH switching signals in four different cases A, B, C, D: in which case switching is deactivated, in which case it is activated with periods equal to twice, four times or eight times the period of the CLK clock. The SWL signals, not shown, are complementary to the SWH signals.

La commutation s'effectue exclusivement lorsque le suiveur- bloqueur THA est en mode bloqué (pendant que CLKT est au niveau bas, CLKH au niveau haut), pour ne pas introduire de perturbation dans la chaîne de conversion en aval du suiveur bloqueur. Les fronts de montée des signaux SWH sont donc de préférence retardés par rapport aux fronts de montée de l'horloge CLK. Il est souhaitable que l'amplificateur différentiel d'entrée AMP1 comporte des moyens d'autocalibration de l'offset (c'est-à-dire de la tension de décalage d'entrée pour laquelle le signal différentiel de sortie est égal à zéro). Avec le principe adopté pour la chaîne de conversion, on peut facilement présenter une tension fixe en entrée, et obtenir un niveau numérique de sortie dont la variation périodique représente l'offset. En fonction de ce niveau on réglera l'offset pour ramener celui-ci à zéro.25Switching is carried out exclusively when the THA follower and blocker is in the locked mode (while CLKT is low, CLKH high), in order not to introduce a disturbance in the conversion chain downstream of the blocking follower. The rising edges of the signals SWH are therefore preferably delayed with respect to the rising edges of the clock CLK. It is desirable that the input differential amplifier AMP1 has means for autocalibration of the offset (i.e., the input offset voltage for which the differential output signal is equal to zero) . With the principle adopted for the conversion chain, it is easy to present a fixed voltage input, and obtain a digital output level whose periodic variation represents the offset. Depending on this level, the offset will be set to zero.

Claims

REVENDICATIONS1. An analog-to-digital converter having a differential input stage receiving an input differential signal (Vin, Vine) to be converted and having two differential outputs (S, S '), followed by a tracking and sustaining stage (THA) at two differential inputs periodically providing a blocked differential signal level representing the input signal to be converted, and a conversion chain (QUA, ENC) receiving the locked differential signal level and comprising an encoding circuit (ENC) providing a digital code corresponding to this level, characterized in that it comprises a switching circuit (SW) adapted to control a periodic inversion of the levels of the two differential outputs of the input stage, and a digital code correction means adapted to modify the numerical code according to the state of inversion of the differential outputs to provide a numerical code dependent on the value of the differential input signal but independent of the state of reversal.

2. Converter according to claim 1, characterized in that the period of the switching circuit is a multiple 2N of the operating period of the tracking stage and maintenance, where N is an integer greater than or equal to 1.

3. Converter according to one of claims 1 and 2, characterized in that the period of the switching circuit is programmable.

4. Converter according to one of claims 1 to 3, characterized in that the switching circuit is disengageable, the differential outputs are not periodically inverted when the circuit is disengaged.

5. Converter according to one of claims 1 to 4, characterized in that the switching circuit provides a switching signal (SWH, SWL) which is applied to the differential input stage, and which is applied also, through a delay circuit (DL), to the coding circuit for canceling the effect of the inversion of the output levels of the differential input stage.

6. Converter according to claim 5, characterized in that the reversal control of the differential outputs takes place during a half-period of operation of the monitoring and maintenance stage during which the monitoring and maintenance stage provides a blocked signal level.

7. Converter according to one of claims 5 and 6, characterized in that the differential input stage comprises a pair of differential branches fed by a constant current, having in each branch a transistor (Ti, T-1) and a load connected to the collector of this transistor, and an inversion circuit for alternately connecting the collector of each transistor to one or the other of the outputs (S, S ') of the stage under the control of the signal of switching.

8. Converter according to claim 7, characterized in that the load connected to the collector of a transistor comprises a pair of cascode-type transistors furthermore connected to one of the differential outputs and the other to the other output. transistors being controlled in phase opposition by the switching signal and its complement.