FR2991528A1

FR2991528A1 - Pipeline type analog-to-digital converter for converting analog signal to digital signal, has digital-to-analog converter providing complementary currents, where currents are derived from branches of differential amplifying pair

Info

Publication number: FR2991528A1
Application number: FR1255203A
Authority: FR
Inventors: Jean-Alain Nicolas; Richard Morisson
Original assignee: e2v Semiconductors SAS
Current assignee: Teledyne e2v Semiconductors SAS
Priority date: 2012-06-05
Filing date: 2012-06-05
Publication date: 2013-12-06
Anticipated expiration: 2032-06-05
Also published as: FR2991528B1

Abstract

The converter has a rapid digital-to-analog converter (DAC1) providing complementary currents of constant sum, where one of the currents is proportional to analog-to-digital conversion results. A unit provides an output voltage including a differential amplifying pair with branches, where the branches have transistors (T0, T'0), resistive loads (G1.R) connected between a reference voltage and a collector of the transistor, a current source connected to an emitter of the transistor and emitter resistor (2R) connected between the emitters. Currents of the converter are derived from the branches.

Description

CONVERTISSEUR ANALOGIQUE-NUMERIQUE PIPELINE L'invention concerne une nouvelle structure de convertisseur analogique-numérique rapide de haute résolution. Par haute résolution on entend une conversion sur 12 bits au moins, de préférence entre 12 et 16 bits.The invention relates to a novel structure of high resolution fast analog-digital converter. By high resolution is meant conversion at least 12 bits, preferably between 12 and 16 bits.

Pour faire une conversion en numérique d'un signal analogique, avec une haute résolution, on a déjà proposé d'utiliser une architecture en cascade dite "pipeline". Cette architecture comprend M étages en cascade. Chaque étage échantillonne un signal qu'il reçoit sur son entrée et il fournit k1 bits d'une conversion analogique-numérique partielle de ce signal ; il reconvertit en analogique, avec le même rapport de conversion, le résultat de la conversion numérique sur k1 bits ; il fait la différence entre l'échantillon et le résultat de la reconversion, et il amplifie cette différence. Cette différence analogique amplifiée sert de signal d'entrée à l'étage immédiatement en aval ; les opérations d'échantillonnage du signal d'entrée, conversion en numérique, reconversion en analogique, soustraction et amplification pour fournir une différence analogique, sont répétées dans cet étage aval, et ainsi de suite jusqu'à la fin de la série de circuits. La dernière différence peut être convertie en numérique par un dernier convertisseur de faible résolution. Le premier circuit de la série fournit k1 bits de poids le plus fort ; les circuits suivants fournissent des groupes de poids de plus en plus faibles ; le convertisseur flash à la sortie du dernier étage fournit les bits de poids les plus faibles de la conversion. Le nombre k1 est de préférence le même pour tous les étages. Ce type d'architecture fonctionne très bien à la condition que les circuits de soustraction soient extrêmement linéaires. La contrainte de linéarité diminue quand on avance dans la chaîne en cascade puisque la dynamique du signal se réduit progressivement au fur et à mesure des soustractions, mais les premiers étages doivent avoir une excellente linéarité. Le circuit qui effectue la reconversion en analogique des k1 bits en vue de la soustraction doit également être très linéaire. Pour faire fonctionner avec succès cette architecture, on a utilisé dans la technique antérieure des circuits de soustraction à capacités commutées ; ces circuits à capacités commutées utilisent des amplificateurs opérationnels rebouclés par des capacités, transférant des charges électriques entre l'entrée et la sortie de l'amplificateur, par des commutations successives. Le gain de ces amplificateurs est donné par des rapports de capacités et ce gain est indépendant du niveau des signaux d'entrée ; cela permet d'avoir une très bonne linéarité dans un circuit intégré, d'autant plus que les technologies de la micro-électronique permettent de fabriquer des capacités dont les valeurs sont dans des rapports bien contrôlés, ne dérivant pas avec la température ou avec d'autres facteurs.To make a digital conversion of an analog signal, with a high resolution, it has already been proposed to use a cascade architecture called "pipeline". This architecture includes M cascading stages. Each stage samples a signal that it receives on its input and it provides k1 bits of a partial analog-digital conversion of this signal; it converts back to analog, with the same conversion ratio, the result of the digital conversion on k1 bits; it makes the difference between the sample and the result of the conversion, and it amplifies this difference. This amplified analog difference serves as an input signal to the stage immediately downstream; the sampling operations of the input signal, digital conversion, reconversion to analog, subtraction and amplification to provide an analog difference, are repeated in this downstream stage, and so on until the end of the series of circuits. The last difference can be converted to digital by a last low resolution converter. The first circuit of the series provides k1 bits of the strongest weight; the following circuits provide groups of weights becoming weaker; the flash converter at the output of the last stage provides the least significant bits of the conversion. The number k1 is preferably the same for all stages. This type of architecture works very well provided that the subtraction circuits are extremely linear. The linearity constraint decreases as one moves forward in the chain in cascade since the dynamic of the signal is gradually reduced as subtractions progress, but the first stages must have excellent linearity. The circuit that reconverts the k1 bits to analog for subtraction must also be very linear. To successfully operate this architecture, switched capacity subtraction circuits have been used in the prior art; these switched capacitor circuits use operational amplifiers looped back by capacitors, transferring electrical charges between the input and the output of the amplifier, by successive commutations. The gain of these amplifiers is given by capacitance ratios and this gain is independent of the level of the input signals; this makes it possible to have a very good linearity in an integrated circuit, especially as the technologies of the micro-electronics make it possible to manufacture capacities whose values are in reports well controlled, not deriving with the temperature or with d other factors.

Mais le gros inconvénient de ces structures est leur faible vitesse de fonctionnement. Cette faible vitesse vient principalement des commutations de capacité. Il est difficile de dépasser une vitesse de conversion de plus de 250 millions d'échantillons par seconde pour un convertisseur de 12 bits. Pour augmenter cette vitesse on est en pratique obligé de revenir à d'autres architectures de conversion, mais au prix d'une diminution de la résolution ou alors au prix d'une augmentation de l'encombrement sur un circuit intégré. Or on souhaite pour certaines applications conserver une haute résolution et augmenter la vitesse jusqu'à 1 gigahertz, voire 1,5 gigahertz et 20 au-delà. On a proposé également d'utiliser comme soustracteur un amplificateur linéaire non bouclé qui reçoit d'un côté la tension d'entrée échantillonnée et de l'autre une tension issue du convertisseur numérique-analogique et qui est le résultat de la reconversion numérique-analogique de 25 k1 bits. L'invention a pour but de proposer une structure de conversion qui bénéficie des avantages des convertisseurs à structure pipeline et qui améliore en outre la rapidité et la linéarité de chacun des étages en cascade. 30 Pour atteindre ces buts, l'invention propose un convertisseur analogique-numérique de type pipeline, de résolution N bits, comportant une série de M étages en cascade, chaque étage recevant un signal d'entrée et comportant : - un échantillonneur-bloqueur pour échantillonner périodiquement 35 le signal d'entrée, - un convertisseur analogique-numérique interne à l'étage, convertissant le signal d'entrée sur un nombre de bits k1 plus faible que N ; - un convertisseur numérique-analogique de k1 bits pour fournir un signal analogique reconverti à partir du résultat de la conversion interne sur k1 bits, - et un moyen de soustraction pour fournir une tension de sortie représentant la différence, amplifiée par un gain supérieur à 1, entre le signal échantillonné et le signal analogique reconverti, cette tension de sortie étant appliquée comme signal d'entrée de l'étage suivant, caractérisé en ce que - le convertisseur numérique-analogique est un convertisseur en courant fournissant deux courants complémentaires de somme constante dont l'un est proportionnel au résultat de la conversion analogique-numérique sur k1 bits, - le moyen de soustraction comprend une paire différentielle amplificatrice avec deux branches comportant chacune un transistor respectif, une résistance de charge respective reliée entre une tension de référence et le collecteur ou le drain du transistor, une source de courant reliée à l'émetteur ou la source du transistor, une résistance d'émetteur étant reliée entre les émetteurs ou les sources des deux transistors de la paire, la tension de sortie étant prise entre les résistances de charge, - et les courants du convertisseur sont dérivés chacun d'une branche respective de la paire.But the big disadvantage of these structures is their low speed of operation. This low speed comes mainly from capacity switching. It is difficult to exceed a conversion rate of more than 250 million samples per second for a 12-bit converter. To increase this speed it is in practice obliged to return to other conversion architectures, but at the cost of a decrease in resolution or at the cost of an increase in congestion on an integrated circuit. Or we want for some applications to maintain a high resolution and increase the speed up to 1 Gigahertz or 1.5 Gigahertz and 20 beyond. It has also been proposed to use as a subtractor a linear unbuffered amplifier which receives on one side the sampled input voltage and on the other a voltage from the digital-to-analog converter and which is the result of the digital-to-analog conversion. of 25 k1 bits. The object of the invention is to propose a conversion structure which benefits from the advantages of pipeline structure converters and which also improves the speed and linearity of each of the stages in cascade. To achieve these objects, the invention proposes an N-bit resolution pipeline-type analog-to-digital converter comprising a series of cascaded M stages, each stage receiving an input signal and comprising: a sample-and-hold device for periodically sampling the input signal; an internal analog to digital converter at the stage, converting the input signal to a number of bits k1 smaller than N; a k1-bit digital-to-analog converter for supplying an analog signal converted from the result of the internal conversion on k1 bits, and a subtraction means for providing an output voltage representing the difference, amplified by a gain greater than 1 between the sampled signal and the reconverted analog signal, this output voltage being applied as an input signal of the next stage, characterized in that - the digital-to-analog converter is a current converter providing two complementary constant sum currents one of which is proportional to the result of the k1-bit analog-to-digital conversion, the subtraction means comprises an amplifying differential pair with two branches each comprising a respective transistor, a respective load resistor connected between a reference voltage and the collector or transistor drain, a current source connected to the emi or the source of the transistor, a transmitter resistor being connected between the emitters or the sources of the two transistors of the pair, the output voltage being taken between the load resistors, - and the currents of the converter are each derived from a respective branch of the pair.

La paire différentielle amplificatrice est de préférence montée en boucle ouverte, c'est-à-dire qu'il n'y a pas de branche de contreréaction entre la ou les sorties de la paire et la ou les entrées. Le convertisseur numérique-analogique comporte deux sorties fournissant deux courants dont la somme est constante. L'un des courants peut être appliqué à une des résistances de charge de la paire différentielle amplificatrice, et l'autre à l'autre résistance de charge. Cependant, on préfère que ces courants soient appliqués aux émetteurs des transistors de la paire différentielle. De préférence encore, la paire différentielle comporte, associé à 35 chaque branche, un amplificateur opérationnel de compensation ayant une entrée non-inverseuse constituant une entrée du soustracteur, une entrée inverseuse reliée à l'émetteur ou la source du transistor de la branche, et une sortie reliée à une base du transistor. Le gain en tension de la paire différentielle amplificatrice de 5 chaque étage a de préférence un gain égal à 2k1 Enfin, deux perfectionnements peuvent être prévus : le premier consiste à prévoir que les courants sur les deux sorties du convertisseur numérique-analogique sont figés à une valeur fixe et identique sur les deux sorties pendant que l'échantillonneur-bloqueur est en phase 10 d'échantillonnage (ou phase de suivi de la tension d'entrée) et cessent d'être figés à une valeur fixe lorsque l'échantillonneur bloqueur passe en phase de blocage (ou phase de maintien de la tension échantillonnée) ; le deuxième consiste à prévoir des moyens pour court-circuiter la tension de sortie du moyen de soustraction pendant que l'échantillonneur-bloqueur est en phase 15 d'échantillonnage et interrompre ce court-circuit lorsque l'échantillonneur bloqueur passe en phase de blocage. Ces perfectionnements servent à limiter les bruits dus à la commutation de courant des convertisseurs numérique analogique et à éviter les réinjections de tension de la sortie d'un étage vers les capacités des échantillonneurs-bloqueurs pendant la phase 20 d'échantillonnage. D'autres caractéristiques et avantages de l'invention apparaîtront à la lecture de la description détaillée qui suit et qui est faite en référence aux dessins annexés dans lesquels : 25 - la figure 1 représente une structure existante de convertisseur analogique numérique à architecture pipeline ; - la figure 2 représente un étage de cette structure ; - la figure 3 représente un étage de la structure conforme à l'invention ; 30 - la figure 4 représente une réalisation de l'amplificateur différentiel en boucle ouverte, similaire à celle de la figure 3 mais en technologie MOS ; - la figure 5 représente un convertisseur numérique-analogique en courant, produisant deux courants dont la somme est constante ; - la figure 6 représente l'allure générale en dents de scie de la 35 tension en sortie de l'amplificateur différentiel ; - la figure 7 représente une autre réalisation de l'ensemble convertisseur numérique analogique et amplificateur différentiel, avec une soustraction de courant des collecteurs des transistors des branches différentielles ; - la figure 8 représente un amplificateur différentiel dans lequel l'influence des tensions base-émetteur de la paire différentielle est compensée par des amplificateurs opérationnels ; - la figure 9 représente un exemple d'amplificateur opérationnel ; - la figure 10 représente une réalisation de la figure 8 dans 10 laquelle les amplificateurs opérationnels AO et AO' sont réalisés d'une manière particulièrement simple correspondant à celle de la figure 9 ; - la figure 11 représente un moyen pour neutraliser le fonctionnement du convertisseur numérique-analogique pendant la phase d'échantillonnage ; 15 - la figure 12 représente un amplificateur différentiel avec transistors cascode et des moyens pour court-circuiter les sorties de l'amplificateur pendant la phase d'échantillonnage. Le convertisseur analogique-numérique à architecture pipeline de 20 la figure 1 est représenté, pour simplifier, en mode non différentiel avec une entrée de signal Vin. Il faut comprendre que c'est une simplification de représentation et en réalité toutes les tensions analogiques seront des tensions différentielles, en commençant par la tension d'entrée Vin qui sera appliquée sous forme d'une différence entre une tension Vin+ sur une entrée 25 et une tension Vin- sur une autre entrée, la tension Vin- variant en sens inverse de la tension Vint. Le convertisseur comprend plusieurs étages de conversion intermédiaire en cascade (dans cet exemple trois) ayant chacun une entrée analogique, une sortie analogique et une sortie numérique. Les étages sont 30 différentiels. Ils sont en cascade en ce sens que la sortie analogique différentielle de l'un constitue l'entrée analogique différentielle du suivant. Les étages sont désignés par MDAC1, MDAC2, MDAC3 sur la figure 1. Ils ont une fonction d'échantillonnage de niveau de signal, une fonction de conversion analogique-numérique partielle, et une fonction d'établissement 35 d'un résidu de signal qui sera appliqué à l'entrée de l'étage suivant où ce résidu subira les mêmes fonctions. Ils ont une sortie numérique pour le résultat de la conversion partielle et une sortie analogique pour le résidu analogique. Les sorties numériques de chaque étage fournissent les bits 5 successifs de la conversion analogique-numérique. Si chaque étage fournit k1 bits, le premier étage fournit les k1 bits de poids le plus fort, le deuxième fournit les k1 bits suivants, etc.. Le nombre k1 pourrait être différent d'un étage au suivant, mais dans la pratique il est préférable qu'il soit le même et dans la suite on considérera que c'est le même pour tous les étages ; k1 est 10 de préférence égal à 2, 3 ou 4. Le dernier étage peut avoir sa sortie analogique différentielle reliée à un dernier convertisseur analogique-numérique CNV de faible résolution qui est soit un "convertisseur flash" qui fonctionne par comparaison du signal analogique avec plusieurs références de tension soit 15 un convertisseur à repliement et interpolation. Ce convertisseur final CNV fournit k2 bits qui sont les bits de poids le plus faible de la conversion. Il ne fournit pas de sortie analogique contrairement aux étages en cascade qui le précèdent. Au total, s'il y a M étages, le convertisseur a une résolution 20 numérique de N= (M.k1 + k2) bits. Les bits de sortie des étages intermédiaires MDAC1 à MDAC3 peuvent être chargés dans des étages correspondants d'un registre à décalage RD. La sortie série de ce registre fournit un résultat de conversion de M.k1 bits ; les k2 bits du convertisseur flash de sortie s'ajoutent aux M.k1 25 bits pour fournir le résultat final de la conversion sur (M.k1 + k2) bits. Des systèmes de correction d'erreurs de conversion (COR) peuvent être prévus en sortie pour retraiter les bits de la conversion en fonction d'erreurs identifiées (par exemple des erreurs de linéarité ou de raccordement aux limites des changements de bits). 30 Le convertisseur fonctionne sous la commande d'une horloge générale CLK symétrique qui cadence les échantillonnages de signaux et les conversions : tous les étages fonctionnent en parallèle de manière synchrone.The differential amplifier pair is preferably mounted in an open loop, that is to say that there is no counter-reactive branch between the output (s) of the pair and the input (s). The digital-to-analog converter has two outputs providing two currents whose sum is constant. One of the currents can be applied to one of the load resistances of the differential amplifier pair, and the other to the other load resistor. However, it is preferred that these currents be applied to the transmitters of the transistors of the differential pair. More preferably, the differential pair comprises, associated with each branch, an operational compensating amplifier having a non-inverting input constituting an input of the subtractor, an inverting input connected to the emitter or the source of the transistor of the branch, and an output connected to a base of the transistor. The voltage gain of the amplifying differential pair of each stage preferably has a gain equal to 2k1. Finally, two improvements can be provided: the first is to provide that the currents on the two outputs of the digital-to-analog converter are fixed at a minimum. fixed and identical value on both outputs while the sample-and-hold is in sampling phase (or input voltage tracking phase) and stop being fixed at a fixed value as the sample-and-hold passes. during the blocking phase (or maintenance phase of the sampled voltage); the second is to provide means for short-circuiting the output voltage of the subtracting means while the sample-and-hold is in the sampling phase and interrupting this short-circuit when the sample-and-hold is in blocking phase. These improvements serve to limit the noise due to the current switching of the digital-to-analog converters and to avoid voltage feedback from the output of a stage to the sample-and-hold capacitors during the sampling phase. Other features and advantages of the invention will become apparent on reading the detailed description which follows and which is made with reference to the appended drawings in which: FIG. 1 represents an existing structure of pipeline-based analog-to-digital converter; - Figure 2 shows a stage of this structure; FIG. 3 represents a stage of the structure according to the invention; FIG. 4 represents an embodiment of the open loop differential amplifier, similar to that of FIG. 3 but in MOS technology; FIG. 5 represents a current-to-analog converter, producing two currents whose sum is constant; FIG. 6 shows the general sawtooth appearance of the output voltage of the differential amplifier; FIG. 7 represents another embodiment of the digital-to-analog converter and differential amplifier assembly, with a current subtraction of the collectors of the transistors of the differential branches; FIG. 8 represents a differential amplifier in which the influence of the base-emitter voltages of the differential pair is compensated by operational amplifiers; FIG. 9 represents an example of an operational amplifier; FIG. 10 shows an embodiment of FIG. 8 in which the operational amplifiers A0 and A0 'are made in a particularly simple manner corresponding to that of FIG. 9; FIG. 11 represents a means for neutralizing the operation of the digital-analog converter during the sampling phase; Fig. 12 shows a differential amplifier with cascode transistors and means for shorting the outputs of the amplifier during the sampling phase. The pipeline architecture analog-to-digital converter of FIG. 1 is shown, for simplicity, in a non-differential mode with a Vin signal input. It should be understood that this is a simplification of representation and in reality all the analog voltages will be differential voltages, starting with the input voltage Vin which will be applied as a difference between a voltage Vin + on an input 25 and a voltage Vin- on another input, the voltage Vin- varying in the opposite direction of the voltage Vint. The converter comprises a plurality of cascaded intermediate conversion stages (in this example three) each having an analog input, an analog output, and a digital output. The floors are 30 differentials. They are cascaded in that the differential analog output of one is the differential analog input of the next. The stages are designated MDAC1, MDAC2, MDAC3 in FIG. 1. They have a signal level sampling function, a partial analog-to-digital conversion function, and a signal residue establishment function which will be applied to the input of the next stage where this residue will undergo the same functions. They have a digital output for the result of the partial conversion and an analog output for the analog residue. The digital outputs of each stage provide the successive bits of the analog-to-digital conversion. If each stage provides k1 bits, the first stage provides the k1 bits of highest weight, the second provides the next k1 bits, etc. The number k1 could be different from one stage to the next, but in practice it is it is preferable that it be the same and in the following we will consider that it is the same for all the stages; k1 is preferably 2, 3 or 4. The last stage can have its differential analog output connected to a last low resolution CNV analog-to-digital converter which is either a "flash converter" which operates by comparison of the analog signal with several voltage references are a folding and interpolating converter. This final converter CNV provides k2 bits which are the least significant bits of the conversion. It does not provide an analog output unlike the cascading stages that precede it. In total, if there are M stages, the converter has a digital resolution of N = (M.k1 + k2) bits. The output bits of the intermediate stages MDAC1 to MDAC3 can be loaded into corresponding stages of a shift register RD. The serial output of this register provides a conversion result of M.k1 bits; the output flash converter's large bits are added to the 25-bit M.k1 to provide the final result of the conversion on (M.k1 + k2) bits. Conversion error correction (COR) systems may be provided at the output to reprocess the bits of the conversion based on identified errors (eg linearity errors or connection to bit change limits). The converter operates under the control of a symmetrical CLK general clock that clockes signal samplings and conversions: all stages operate in parallel synchronously.

Dans cette structure, un étage intermédiaire tel que MDAC1 comprend essentiellement, comme cela est représenté sur la figure 2 (représentation simplifiée en mode non-différentiel) : - un échantillonneur-bloqueur ECH1 recevant le signal analogique 5 Vin (en différentiel : Vint, Vin-) présent à l'entrée de l'étage et stockant dans des capacités de stockage Cs le niveau Ve (en différentiel : Vet, Ve-) de ce signal à la fin d'une phase d'échantillonnage ; l'échantillonneur-bloqueur ECH1 peut comprendre un amplificateur différentiel tampon de gain unitaire Al, un élément capacitif d'échantillonnage Cs (en pratique deux capacités 1 0 d'échantillonnage puisque le système est différentiel), et des commutateurs pour appliquer à la capacité un niveau de signal d'entrée pendant la phase d'échantillonnage CLK et interrompre cette application pendant une phase de blocage CLKb complémentaire de la phase CLK ; - un convertisseur analogique-numérique élémentaire rapide 15 ADC1 recevant la même valeur analogique de signal d'entrée Vin, et fournissant kl bits représentant la valeur numérique sur kl bits du signal d'entrée ; pour des raisons de synchronisation, la valeur analogique Vin est appliquée à travers un amplificateur tampon de gain unitaire A2 et un filtre passe-bas retardateur Rc, Cc ; le but de ce filtre retardateur est de 20 synchroniser les signaux qui arrivent plus loin sur un soustracteur ; - un convertisseur numérique-analogique rapide DAC1 recevant les kl bits et les convertissant à nouveau en une tension analogique Vdac (Vdac+ et Vdac- en différentiel) ; - un soustracteur SUBI recevant d'une part le niveau de signal 25 échantillonné Ve et d'autre part le signal analogique Vdac issu du convertisseur DAC1, et fournissant une tension de sortie Vout (Vout+ - Vout-) représentant la différence entre ces deux niveaux, amplifiée par un gain G1 supérieur à 1 ; le gain G1 est de préférence égal à 2k1 C'est cette tension de sortie Vout qui est appliquée comme signal 30 d'entrée de l'étage suivant. Son niveau représente le signal d'entrée échantillonné par l'échantillonneur ECH1, dont on a soustrait une valeur qui représente les k1 bits de poids fort du signal d'entrée, et qui, après cette soustraction, est amplifié par un gain G1 supérieur à 1. Du fait de l'amplification du soustracteur, ce signal de résidu présenté à l'entrée de l'étage suivant MDAC2 est donc ramené à une échelle G1 fois plus grande que sa valeur à l'entrée de l'étage MDAC1. En mode différentiel, le soustracteur reçoit d'une part les deux tensions échantillonnées Ve+ et Ve- et d'autre part les deux tensions 5 reconverties Vdac+ et Vdac-, pour produire la différence entre ces deux tensions différentielles. Les étages fonctionnent tous de la même manière, le signal d'entrée d'un étage donné étant le signal de résidu Vout de l'étage précédent. Les étages successifs de la série utilisent des transistors de 10 tailles de plus en plus réduites et des courants de référence de plus en plus petits. Ils sont de moins en moins encombrants dans le circuit intégré quand on va de l'amont vers l'aval dans la série d'étages. Selon l'invention on remplace le soustracteur par une simple paire 15 de branches différentielles dont les entrées reçoivent la tension d'entrée échantillonnée, et on utilise comme convertisseur numérique-analogique un convertisseur numérique-analogique en courant qui fournit deux courants complémentaires (Idac+, Mac-) de somme constante, dont l'un est proportionnel au résultat de la conversion analogique-numérique sur k1 bits. 20 Ces courants sont soustraits des courants principaux des branches de la paire différentielle. Le reste de la structure pipeline de la figure 1 est conservé, ainsi que l'échantillonneur ECH1 et le convertisseur analogique-numérique ADC1 de la figure 2. 25 La figure 3 représente le schéma d'étage de conversion MDAC1 selon l'invention. Il est représenté en mode différentiel contrairement à celui de la figure 2. Les tensions d'entrée Vin+ et Vin- de l'étage sont échantillonnées dans un échantilloneur-bloqueur ECH1 et stockées dans deux capacités de stockage Cs à la fin d'une phase d'échantillonnage ; 30 l'échantillonneur-bloqueur ECH1 peut comprendre un amplificateur différentiel tampon de gain unitaire Al et des commutateurs pour appliquer à la capacité un niveau de signal d'entrée pendant la phase d'échantillonnage CLK et interrompre cette application pendant une phase de blocage CLKb complémentaire de la phase CLK. 35 Un convertisseur analogique-numérique élémentaire rapide ADC1 reçoit les mêmes valeur analogique de signal d'entrée Vin+ et Vin- par l'intermédiaire d'un amplificateur tampon A2 de gain unitaire et d'un filtre passe-bas retardateur Rc, Cc ; le but de ce filtre retardateur est d'introduire un retard égal à celui qui est produit par l'échantillonneur-bloqueur. Le convertisseur ADC1 fournit k1 bits représentant la valeur numérique sur k1 bits du signal d'entrée. Un convertisseur numérique-analogique rapide DAC1 reçoit les k1 bits et les reconvertit en un courant analogique Idac+ représentant ces k bits et un autre courant analogique Idac- tel que Idac+ + Idac- soit constant quel que soit la valeur numérique convertie entre 0 et 2k1-1. Le convertisseur DAC1 a donc deux sorties dans lesquelles s'établissent des courants complémentaires Idac+ et Idac-.In this structure, an intermediate stage such as MDAC1 essentially comprises, as represented in FIG. 2 (simplified representation in non-differential mode): an ECH1 sample-and-hold unit receiving the analog Vin signal (in differential: Vint, Vin -) present at the input of the stage and storing in storage capacity Cs the level Ve (differential: Vet, Ve-) of this signal at the end of a sampling phase; the sample-and-hold device ECH1 may comprise a unity gain buffer differential amplifier A1, a capacitive sampling element Cs (in practice two sampling capacities since the system is differential), and switches to apply to the capacitance a input signal level during the CLK sampling phase and interrupt this application during a CLKb blocking phase complementary to the CLK phase; a fast elementary analog-digital converter ADC1 receiving the same analog value of input signal Vin, and supplying kl bits representing the digital value on kl bits of the input signal; for reasons of synchronization, the analog value Vin is applied through a unity gain buffer amplifier A2 and a self-limiting low-pass filter Rc, Cc; the purpose of this delay filter is to synchronize the signals which arrive further on a subtracter; a fast digital-analog converter DAC1 receiving the kl bits and converting them again into an analog voltage Vdac (Vdac + and Vdac- differential); a subtractor SUBI receiving on the one hand the sampled signal level Ve and on the other hand the analog signal Vdac coming from the converter DAC1, and supplying an output voltage Vout (Vout + - Vout-) representing the difference between these two levels , amplified by a gain G1 greater than 1; the gain G1 is preferably equal to 2k1. This output voltage Vout is applied as the input signal of the next stage. Its level represents the input signal sampled by the sampler ECH1, from which a value which represents the k1 most significant bits of the input signal has been subtracted, and which, after this subtraction, is amplified by a gain G1 greater than 1. Due to the amplification of the subtracter, this residue signal presented at the input of the next stage MDAC2 is thus brought back to a scale G1 times greater than its value at the input of the stage MDAC1. In differential mode, the subtractor receives on the one hand the two sampled voltages Ve + and Ve- and on the other hand the two voltages 5 reconverted Vdac + and Vdac-, to produce the difference between these two differential voltages. The stages all operate in the same way, the input signal of a given stage being the residue signal Vout of the previous stage. The successive stages of the series use increasingly smaller transistors of 10 sizes and smaller reference currents. They are less and less bulky in the integrated circuit when going from upstream to downstream in the series of stages. According to the invention, the subtractor is replaced by a simple pair of differential branches whose inputs receive the sampled input voltage, and a digital to analog converter is used as a digital-to-analog converter which supplies two complementary currents (Idac +, Mac-) constant sum, one of which is proportional to the result of the analog-to-digital conversion on k1 bits. These currents are subtracted from the main currents of the branches of the differential pair. The remainder of the pipeline structure of Fig. 1 is retained, along with the ECH1 sampler and the ADC1 analog-to-digital converter of Fig. 2. Fig. 3 shows the conversion stage scheme MDAC1 according to the invention. It is represented in differential mode unlike that of FIG. 2. The input voltages Vin + and Vin- of the stage are sampled in a sample-and-hold unit ECH1 and stored in two storage capacities Cs at the end of a phase sampling; The ECH1 sample-and-hold device may comprise a unity gain buffer differential amplifier A1 and switches for applying an input signal level to the capacitor during the CLK sampling phase and interrupting this application during a complementary CLKb blocking phase. of the CLK phase. A fast elementary analog-to-digital converter ADC1 receives the same analog input signal value Vin + and Vin- via a unity gain buffer amplifier A2 and a self-limiting low pass filter Rc, Cc; the purpose of this delay filter is to introduce a delay equal to that produced by the sample-and-hold device. The ADC1 converter provides k1 bits representing the digital value on k1 bits of the input signal. A fast digital-to-analog converter DAC1 receives the k1 bits and converts them back to an Idac + analog current representing these k bits and another Idac-like analog current such as Idac + + Idac- is constant regardless of the digital value converted between 0 and 2k1. 1. The converter DAC1 thus has two outputs in which complementary currents Idac + and Idac- are established.

Les tensions échantillonnées sont appliquées chacune à une entrée d'un amplificateur différentiel en boucle ouverte de gain G1 supérieur à 1 et de préférence égal à 2k1. Le gain G1 est défini par un simple rapport de résistances internes à l'amplificateur. Cet amplificateur est constitué par une paire de branches différentielles comprenant chacune : - un transistor respectif TO pour la première branche, T'O pour la deuxième, - une charge résistive RcO, Rc'0 (de même valeur pour les deux branches) reliée entre une source de tension de référence commune aux deux branches (ici une tension d'alimentation Vcc de l'amplificateur) et le 25 collecteur du transistor de la branche, - une source de courant respective SCO, SC'0 (de valeur 10) reliée à l'émetteur du transistor pour tirer un courant de l'émetteur du transistor. Les branches différentielles sont rigoureusement symétriques : les transistors TO, T'O sont identiques, les résistances sont égales, et les 30 sources de courant sont égales. Enfin, les émetteurs sont reliés entre eux par une résistance d'équilibrage Re. L'entrée différentielle est constituée par les bases des transistors ; la tension d'entrée à amplifier est la tension différentielle Ve = Ve+ - Ve-, issue de l'échantillonneur-bloqueur et appliquée entre les bases 35 des transistors. La sortie différentielle Vout = Vout - Vout- est prise entre les charges résistives ; c'est la différence entre les tensions présentes aux bornes des deux charges résistives RcO, Rc'0. Il n'y pas d'élément de contre-réaction entre la sortie différentielle et l'entrée différentielle.The sampled voltages are each applied to an input of an open gain differential amplifier G1 greater than 1 and preferably equal to 2k1. The gain G1 is defined by a simple ratio of internal resistances to the amplifier. This amplifier consists of a pair of differential branches each comprising: - a respective transistor TO for the first branch, T'O for the second, - a resistive load RcO, Rc'0 (of the same value for the two branches) connected between a reference voltage source common to both branches (here a supply voltage Vcc of the amplifier) and the collector of the branch transistor; a respective current source SCO, SC'0 (of value 10) connected to the emitter of the transistor to draw a current from the emitter of the transistor. The differential branches are rigorously symmetrical: the transistors TO, T'O are identical, the resistances are equal, and the current sources are equal. Finally, the emitters are interconnected by a balancing resistor Re. The differential input is constituted by the bases of the transistors; the input voltage to be amplified is the differential voltage Ve = Ve + - Ve-, resulting from the sample-and-hold circuit and applied between the bases 35 of the transistors. The differential output Vout = Vout - Vout - is taken between the resistive loads; it is the difference between the voltages present across the two resistive loads RcO, Rc'0. There is no feedback element between the differential output and the differential input.

Le gain en tension G1 de cet amplificateur est, au premier ordre, le double du rapport Rc0/Re. G1 = 2Rc0/Re C'est globalement un rapport de deux résistances. Si on veut être plus précis, ce rapport fait intervenir aussi au second ordre (lorsque la résistance Re est faible), la résistance interne rE de l'émetteur du transistor et une résistance équivalente du transistor qui est l'inverse de la transconductance Gm du transistor polarisé par une source de courant. Cette transconductance est Gm = lo/(kT/q) ; lo est la valeur du courant de polarisation de la source de courant reliée à l'émetteur ; k la constante de Boltzmann, T la température absolue, q la charge de l'électron. Pour simplifier, on considère dans la suite que le gain G1 de l'amplificateur est égal au rapport 2Rc0/Re, que la résistance d'équilibrage Re est égale à 2R, R étant une valeur arbitraire choisie en fonction de la taille des transistors, que les résistances de collecteur Rc0 et Rc'0 sont égales à G1.R, G1 étant le gain souhaité, supérieur à 1 et proche de 2k1, de l'amplificateur différentiel. Selon l'invention, on dérive un courant Idac+ hors de la première branche différentielle et un courant complémentaire Idac- hors de la 25 deuxième branche, ces courants variant en fonction de la valeur numérique (entre 0 et 2k1-1) convertie, le total des deux courants étant constant. Dans la réalisation de la figure 3, le courant dérivé est pris sur l'émetteur du transistor. C'est la solution préférée, mais on verra qu'on peut 30 aussi prélever le courant sur le collecteur (à condition que ce soit sur les deux branches à la fois). On relie donc directement les deux sorties du convertisseur numérique-analogique aux émetteurs des deux transistors TO et T'0. Ainsi, le courant tiré de l'émetteur du transistor TO est IO + Idac+ et 35 le courant tiré de l'émetteur du transistor T'0 est 10 + !clac-. Ces courants Idac et Idac- circulent également dans les résistances de charge Rc0 et Rc'0 et introduisent des chutes de tension correspondantes dans ces résistances. En l'absence de courants Idac+ et Idac-, la différence de potentiel 5 Vout - Vout- est égale à G1.(Ve+ - Ve-). Il en est de même si les courants Idac+ et Idac- sont identiques. Mais si les courants ne sont pas identiques, la différence de potentiel Vout - Vout- devient égale à G1.(Ve+ - Ve-) + RcO.(Idac+ - Idac-), qui est encore égale à G1.(Ve+ - Ve-) + G1.R.(Idac+ - Idac-). En effet, le potentiel de sortie Vout- est diminué de G1.R.Idac+ 10 lorsqu'un courant Idac+ non nul est dérivé par le convertisseur DAC1 ; et de même, le potentiel de sortie Vout diminue de G1.R.Idac- lorsqu'un courant Idac- non nul est dérivé par le convertisseur. Si la conversion analogique numérique faite par le convertisseur 15 ADC1 est telle qu'un bit représente un incrément de tension différentielle Vinc à l'entrée de l'étage et donc G1.Vinc à la sortie de l'étage, alors on prévoit que la conversion numérique-analogique en courant faite par le convertisseur DAC1 est telle qu'un bit établit un incrément de courant 11 égal à Vinc/2R. Ainsi, pour une conversion numérique d'un incrément d'un bit, le courant 20 Idac+ augmentera de 11 = Vinc/2R, le courant Idac- diminuera d'un incrément I1 = Vinc/2R, et la tension de sortie Vout - Vout- augmentera de 2G1.R.I1 soit G1.Vinc- Cette condition est nécessaire pour qu'un incrément de tension Vinc correspondant à un bit converti par le convertisseur ADC soit d'un côté 25 échantillonné puis amplifié par un gain G1 pour donner un incrément de tension G1 .Vinc en sortie de la paire différentielle et d'un autre côté converti en un bit puis reconverti en un incrément de courant 11 qui engendre un incrément de tension G1.Vinc. Ainsi, une fraction d'un incrément Vinc se retrouvera en sortie de la paire différentielle sous forme de cette fraction 30 amplifiée par le gain G1. Cette fraction constitue un résidu de conversion et ce résidu sert de tension d'entrée différentielle à l'étage de conversion suivant. Sur la figure 3, les transistors de l'amplificateur sont des 35 transistors bipolaires NPN.The voltage gain G1 of this amplifier is, in the first order, twice the ratio Rc0 / Re. G1 = 2Rc0 / Re This is basically a ratio of two resistors. If we want to be more precise, this ratio also involves the second order (when the resistor Re is low), the internal resistance rE of the emitter of the transistor and an equivalent resistance of the transistor which is the inverse of the transconductance Gm of transistor biased by a current source. This transconductance is Gm = lo / (kT / q); lo is the value of the bias current of the current source connected to the transmitter; k the Boltzmann constant, T the absolute temperature, q the charge of the electron. For simplicity, it is considered in the following that the gain G1 of the amplifier is equal to the ratio 2Rc0 / Re, that the balancing resistor Re is equal to 2R, R being an arbitrary value chosen according to the size of the transistors, that the collector resistors Rc0 and Rc'0 are equal to G1.R, G1 being the desired gain, greater than 1 and close to 2k1, of the differential amplifier. According to the invention, an Idac + current is derived from the first differential branch and a complementary current Idac- from the second branch, these currents varying as a function of the digital value (between 0 and 2k1-1) converted, the total both currents being constant. In the embodiment of FIG. 3, the derived current is taken from the emitter of the transistor. This is the preferred solution, but it will be seen that it is also possible to draw the current on the collector (provided that it is on both branches at the same time). The two outputs of the digital-to-analog converter are therefore directly connected to the emitters of the two transistors TO and T'0. Thus, the current drawn from the emitter of the transistor TO is IO + Idac + and the current drawn from the emitter of the transistor T'0 is 10 +! Clac-. These currents Idac and Idac- also circulate in the load resistors Rc0 and Rc'0 and introduce corresponding voltage drops in these resistors. In the absence of Idac + and Idac- currents, the potential difference Vout - Vout - is equal to G1 (Ve + - Ve-). It is the same if the currents Idac + and Idac- are identical. But if the currents are not identical, the potential difference Vout - Vout- becomes equal to G1 (Ve + - Ve-) + RcO. (Idac + - Idac-), which is still equal to G1. (Ve + - Ve- ) + G1.R. (Idac + - Idac-). Indeed, the output potential Vout- is decreased by G1.R.Idac + 10 when a non-zero Idac + current is derived by the converter DAC1; and likewise, the output potential Vout decreases by G1.R.Idac- when a non-zero Idac-current is derived by the converter. If the digital analog conversion made by the converter ADC1 is such that a bit represents a differential voltage increment Vinc at the input of the stage and therefore G1.Vinc at the output of the stage, then it is expected that the Digital-to-analog conversion in current made by the converter DAC1 is such that a bit establishes a current increment 11 equal to Vinc / 2R. Thus, for a digital conversion of one bit increment, the Idac + current will increase by 11 = V1 / 2R, the Idac current will decrease by an increment I1 = V1 / 2R, and the output voltage Vout - Vout. This condition is necessary so that a voltage increment Vinc corresponding to a bit converted by the converter ADC is on one side 25 sampled and then amplified by a gain G1 to give a value equal to 1 G1.V. voltage increment G1 .Vinc output of the differential pair and another side converted into a bit and then converted back to a current increment 11 which generates a voltage increment G1.Vinc. Thus, a fraction of an increment Vinc will be found at the output of the differential pair in the form of this fraction 30 amplified by the gain G1. This fraction constitutes a conversion residue and this residue serves as a differential input voltage at the next conversion stage. In Fig. 3, the transistors of the amplifier are NPN bipolar transistors.

La figure 4 représente la même structure d'amplificateur en technologie MOS. La structure est exactement la même : les émetteurs, base, et collecteurs des transistors NPN sont remplacés par les source, grille, et drain des transistors NMOS. On utilisera donc les appellations émetteur, base et collecteur pour désigner indifféremment les bornes d'un transistor bipolaire ou d'un transistor MOS, et on représentera les transistors comme des transistors bipolaires. Un exemple simple de convertisseur numérique-analogique en courant à sorties différentielles est représenté à la figure 5 dans le cas où k1 est égal à 2. On utilise 2k1-1, donc trois, sources de courant identiques SC1, SC2, SC3 dont les courants de même valeur 11 = V;nc/2R sont aiguillés vers une sortie ou l'autre par des commutateurs selon la valeur des bits bo (poids faible) et b1 (poids fort) de la valeur numérique à convertir : pour une valeur binaire 00, les sources sont toutes aiguillées vers la sortie Idac- ; et pour les autres valeurs, une, deux ou trois sources sont aiguillées vers la sortie Idac+, la ou les autres sources restant aiguillées vers la sortie Idac-. Le courant total Idac+ + Idac- est constant et égal à (2k1 -1)11. Un petit décodeur d'entrée du convertisseur reçoit les k1 bits, ici les bits bo et b1, et établit la commande d'aiguillage appropriée pour obtenir ce résultat. Avec deux bits, le décodeur ne comprend qu'une porte ET et une porte OU. Le principe serait le même pour k1>2, avec (2k1-1) sources identiques et un décodeur un peu plus complexe, ou bien avec k1 sources pondérées de poids binaires respectifs 1, 2, ...k1, et cette fois sans décodeur, les bits commandant directement les commutateurs. La figure 6 représente un diagramme des tensions analogiques de la paire différentielle qui reçoit d'une part les entrées Ve+ et Ve- et d'autre part les courants Idac+ et Idac- , ceci dans l'exemple où k1 = 2, c'est-à-dire 2 bits donc quatre niveaux de courant Idac+ possibles. Les niveaux de tension d'entrée différentielle à convertir s'échelonnent entre -2V;nc et +2V;nc. La conversion analogique-numérique se fait par paliers de V;nc et la reconversion se fait par paliers de courant G1.Vinc = 2G1.R.I1. En ligne oblique continue montante, on a représenté la tension 35 linéairement croissante Ve+ ; en créneaux montants par paliers de G1.R.11 en trait continu, on a représenté les incréments de tension engendrés dans la résistance Rc'0 par la conversion d'un bit. En lignes tiretées on a représenté également Ve- (ligne oblique descendante) et les incréments de tension engendrés dans la résistance Rc0 (créneaux descendants par paliers de G1.R.11). Enfin, en ligne pointillée en dent de scie on a représenté la différence Vout - Vout- = G1(Ve+ - Ve-) - G1.R(Idac+ - !clac-) qui varie en restant dans une gamme d'amplitudes égale à 2 fois G1.V;nc. Un des avantages de l'utilisation d'une paire différentielle associée 10 à un prélèvement de courant sur les émetteurs des transistors de la paire différentielle est l'excellente linéarité du signal de sortie sur toute la gamme des tensions d'entrée appliquées. La distorsion harmonique d'ordre 3 est particulièrement réduite et elle ne dépend pas de la gamme de valeurs dans laquelle se situe la tension 15 échantillonnée Ve qui fait l'objet de la conversion sur k1 bits (c'est-à-dire que la forme de la courbe de distorsion harmonique en fonction de la tension ne dépend pas du résultat numérique de la conversion, elle est la même pour un résultat binaire 00 en bas de gamme ou pour un résultat 11 en haut de gamme), ceci grâce à la soustraction d'un courant qui s'ajuste en fonction de 20 la valeur grossière de la tension Ve. Dans cette réalisation on peut prendre de préférence 11 = 10. Dans une autre réalisation, représentée à la figure 7, on prévoit que les courants Idac+ et Idac- sont prélevés non pas sur les émetteurs mais 25 sur les collecteurs des transistors. Cette solution fonctionne avec le même effet principal qui est de modifier la tension aux bornes des résistances de charge en proportion du courant généré par le convertisseur numérique-analogique. Toutefois, cette solution est moins avantageuse du point de vue de la linéarité et du point de vue de la tension d'alimentation Vcc qui doit être 30 plus élevée que dans la solution de la figure 3. La constitution de l'amplificateur en boucle ouverte de gain G1 sous forme d'une paire de branches différentielles simples peut être améliorée en utilisant une configuration telle que celle de la figure 8. 35 L'amplificateur est toujours un amplificateur en boucle ouverte, c'est-à-dire qu'il n'y a pas de boucle de contre-réaction entre les sorties Vout+, Voutprises sur les collecteurs des transistors et les entrées Vet, Ve-. Mais un amplificateur opérationnel de compensation à grand gain (A0, A'0) est inséré dans chaque branche entre l'entrée de l'amplificateur linéaire et la base du transistor de la branche correspondante. L'entrée non-inverseuse de l'amplificateur opérationnel est l'entrée Ve+ ou Ve- de l'amplificateur linéaire ; l'entrée inverseuse de l'amplificateur opérationnel est reliée à l'émetteur du transistor de la branche correspondante ; la sortie de l'amplificateur opérationnel est reliée à la base du transistor.Figure 4 shows the same amplifier structure in MOS technology. The structure is exactly the same: the emitters, base, and collectors of the NPN transistors are replaced by the source, gate, and drain of the NMOS transistors. We will therefore use the names transmitter, base and collector to designate indifferently the terminals of a bipolar transistor or a MOS transistor, and the transistors will be represented as bipolar transistors. A simple example of a differential current digital-to-analog converter is shown in FIG. 5 in the case where k1 is equal to 2. 2k1-1 is used, hence three identical current sources SC1, SC2, SC3 whose currents of the same value 11 = V; nc / 2R are switched to one output or the other by switches according to the value of the bits b0 (least significant) and b1 (most significant) of the digital value to be converted: for a binary value 00 , the sources are all directed towards the exit Idac-; and for other values, one, two or three sources are routed to the Idac + output, the other source or sources remaining switched to the Idac- output. The total current Idac + + Idac- is constant and equal to (2k1 -1) 11. A small input decoder of the converter receives the k1 bits, here the bits bo and b1, and establishes the appropriate switching command to obtain this result. With two bits, the decoder includes only one AND gate and one OR gate. The principle would be the same for k1> 2, with (2k1-1) identical sources and a decoder a little more complex, or with k1 weighted sources of respective bit weights 1, 2, ... k1, and this time without a decoder , the bits directly controlling the switches. FIG. 6 represents a diagram of the analog voltages of the differential pair which receives on the one hand the inputs Ve + and Ve- and on the other hand the currents Idac + and Idac-, this in the example where k1 = 2, it is ie 2 bits so four possible Idac + current levels. The differential input voltage levels to be converted range from -2V; nc to + 2V; nc. The analog-to-digital conversion is done in stages of V; nc and the reconversion is done in steps of current G1.Vinc = 2G1.R.I1. In continuous rising oblique line, the linearly increasing voltage Ve + is represented; in step slots in G1.R.11 in solid lines, the voltage increments generated in the resistor Rc'0 are represented by the conversion of a bit. In dashed lines there is also represented Ve- (oblique descending line) and the voltage increments generated in the resistor Rc0 (step-down slots in G1.R.11). Finally, in a dotted line, the difference Vout - Vout- = G1 (Ve + - Ve-) - G1.R (Idac + -! Clac-) varies, remaining in a range of amplitudes equal to 2 times G1.V; nc. One of the advantages of using a differential pair associated with a current draw on the emitters of the differential pair transistors is the excellent linearity of the output signal over the entire range of applied input voltages. The harmonic distortion of order 3 is particularly small and does not depend on the range of values in which the sampled voltage Ve is situated which is the subject of the conversion on k1 bits (i.e. shape of the harmonic distortion curve as a function of the voltage does not depend on the numerical result of the conversion, it is the same for a binary result 00 at the low end or for a result 11 at the high end), this thanks to the subtraction of a current which adjusts as a function of the coarse value of the voltage Ve. In this embodiment, it is preferable to take 11 = 10. In another embodiment, represented in FIG. 7, it is expected that the currents Idac + and Idac- are taken not on the emitters but on the collectors of the transistors. This solution works with the same main effect which is to change the voltage across the load resistors in proportion to the current generated by the digital-to-analog converter. However, this solution is less advantageous from the point of view of the linearity and the point of view of the supply voltage Vcc which must be higher than in the solution of FIG. 3. The constitution of the open-loop amplifier G1 gain as a pair of single differential branches can be improved by using a configuration such as that of FIG. 8. The amplifier is always an open loop amplifier, i.e. there is no feedback loop between the outputs Vout +, Voutprises on the collectors of the transistors and the inputs Vet, Ve-. But a high gain compensation operational amplifier (A0, A'0) is inserted in each branch between the input of the linear amplifier and the base of the transistor of the corresponding branch. The non-inverting input of the operational amplifier is the input Ve + or Ve- of the linear amplifier; the inverting input of the operational amplifier is connected to the emitter of the transistor of the corresponding branch; the output of the operational amplifier is connected to the base of the transistor.

Les avantages de ce schéma sont une meilleure immunité de l'amplificateur contre les différences de tensions émetteur-base de la paire différentielle, donc une meilleure linéarité et une plus faible sensibilité du gain par rapport aux variations de température.The advantages of this scheme are a better immunity of the amplifier against differences in emitter-base voltages of the differential pair, therefore a better linearity and a lower sensitivity of the gain with respect to temperature variations.

L'amplificateur opérationnel AO ou AO' est constitué de préférence avec un seul étage d'amplification et a un produit gain x bande passante très élevé. Il n'introduit pas de retard dans le fonctionnement du soustracteur. La figure 9 représente un exemple simple d'un tel amplificateur opérationnel à un seul étage d'amplification. Il comporte une paire différentielle de deux transistors NPN (ou NMOS) 00, Q'0 constituant l'unique étage amplificateur. Le collecteur de 00 est relié à Vcc, le collecteur de Q'0 à une charge active ; les émetteurs des transistors sont reliés entre eux et reliés à des sources de courant identiques de valeur i0. La charge active est constituée par un transistor PNP (ou PMOS) 01. Le courant dans cette charge est fixé à i0 par un transistor Q2 parcouru par un courant fixe i0. Le transistor 01 est monté en miroir de courant pour recopier le courant i0 du transistor Q2. La sortie de cet étage amplificateur est prise sur le collecteur de 30 Q'0. Un étage tampon de gain unitaire, constitué par un transistor Q3 monté en collecteur commun peut être prévu. La sortie de l'amplificateur opérationnel AO est alors prise sur l'émetteur du transistor Q3. La figure 10 représente une réalisation simple de l'amplificateur à gain G1 de la figure 8, dans lequel les amplificateurs opérationnels sont 35 constitués d'une manière particulièrement simple, avec une paire différentielle de deux transistors QO et Q'0, une source de courant de valeur i0 pour alimenter le collecteur du transistor Q'0 et une source de courant de valeur 2i0 pour alimenter la paire différentielle du côté des émetteurs réunis.The operational amplifier AO or AO 'preferably consists of a single amplification stage and has a very high gain x bandwidth product. It does not introduce a delay in the operation of the subtractor. FIG. 9 represents a simple example of such an operational amplifier with a single amplification stage. It comprises a differential pair of two NPN transistors (or NMOS) 00, Q'0 constituting the single amplifier stage. The collector of 00 is connected to Vcc, the collector of Q'0 to an active load; the emitters of the transistors are interconnected and connected to identical current sources of value i0. The active load is constituted by a PNP (or PMOS) transistor 01. The current in this load is set to i0 by a transistor Q2 traversed by a fixed current i0. Transistor 01 is mounted in current mirror to copy current i0 of transistor Q2. The output of this amplifier stage is taken on the collector Q'0. A unity gain buffer stage constituted by a transistor Q3 mounted as a common collector may be provided. The output of the operational amplifier AO is then taken on the emitter of the transistor Q3. FIG. 10 shows a simple embodiment of the gain amplifier G1 of FIG. 8, in which the operational amplifiers are constituted in a particularly simple manner, with a differential pair of two transistors Q0 and Q'0, a source of current of value i0 for supplying the collector of the transistor Q'0 and a source of current of value 2i0 for supplying the differential pair on the side of the combined emitters.

Dans un perfectionnement de l'invention, on prévoit que le convertisseur numérique-analogique est au repos entre deux phases de conversion à la fréquence d'horloge, en ce sens qu'il empêche des commutations de valeur des courants de sortie pendant la phase d'échantillonnage CLK.In an improvement of the invention, it is provided that the digital-to-analog converter is at rest between two conversion phases at the clock frequency, in that it prevents value switching of the output currents during the phase of the clock. CLK sampling.

L'horloge générale définit une phase d'échantillonnage CLK pendant laquelle la tension d'entrée Vin d'un étage est appliquée à une capacité d'échantillonnage, et une phase de blocage CLKb pendant laquelle l'entrée de l'étage est isolée de la capacité jusqu'à la phase d'échantillonnage suivante. Les conversions numériques-analogiques par les convertisseurs DAC1 sont faites pendant la phase de blocage. On prévoit de préférence que les convertisseurs DAC1 sont mis dans un état intermédiaire pendant la phase d'échantillonnage. Dans cet état intermédiaire ils produisent deux courants identiques sur leurs sorties. Une solution possible est de diviser chaque source de courant en deux courants parallèles identiques ; pendant la phase de conversion la totalité du courant d'une source est dirigée soit vers la sortie Idac+ soit vers la sortie !clac- ; pendant la phase d'échantillonnage, on prévoit que la moitié du courant de la source est dirigée vers la sortie Idac+ et l'autre vers la sortie !clac-. Cette disposition permet d'éviter des perturbations pendant la phase d'échantillonnage. En effet, pendant cette phase la tension Ve à échantillonner continue à varier si la tension d'entrée Vin varie. Le convertisseur DAC1 peut donc subir ces variations et modifier brusquement ses courants de sortie alors que la fin de la phase d'échantillonnage n'est pas atteinte. Cela risque d'entraîner une influence indésirable sur la tension appliquée aux capacités d'échantillonnage, notamment une distorsion harmonique. La figure 11 indique comment on peut d'une manière simple faire en sorte que les sources de courant appliquent des courants identiques (I1/2) pendant la phase d'échantillonnage CLK puis exécutent un aiguillage du 35 courant vers l'une ou l'autre des sorties pendant la phase de blocage complémentaire CLKb. L'aiguillage comprend deux transistors. La commande d'aiguillage se fait maintenant à travers deux portes OU qui reçoivent le signal CLK ; si CLK =0, (phase de blocage CLKb=1) ce sont les bits de commande de l'aiguillage qui agissent complémentairement sur les 5 bases des deux transistors, l'un laissant passer un courant nul, l'autre un courant 11. Si CLK=1 (phase d'échantillonnage), une tension de mise en conduction est appliquée aux deux transistors à la fois ; en raison de leur configuration symétrique ils laissent passer chacun à peu près la moitié du courant vers les sorties Idac+ et !clac-. La commande de l'aiguillage est une 10 commande issue du décodeur de bits bo, b1 des figures 5 et 7. La figure 12 représente une variante de réalisation de l'amplificateur différentiel. Dans cette variante, qui est une modification de la figure 8, on a prévu des transistors dits "cascode", insérés entre les 15 transistors TO, T'0 de la paire différentielle et les charges résistives G1.R de chaque branche. Ces transistors ont leurs bases portées à un potentiel fixe Vbias qui fixe le potentiel de collecteur des transistors TO et T'0. Les sorties de l'amplificateur sont alors prises sur les collecteurs des transistors cascode. Les sorties Vout et Vout- sont mieux découplées des capacités 20 d'échantillonnage, de sorte que les variations de potentiel des sorties ne se répercutent pas capacitivement sur les capacités d'échantillonnage, ce qui fausserait les valeurs de conversion analogique-numérique. De plus, on prévoit de préférence une autre variante de réalisation, représentée en pointillés sur la figure 12, avec deux transistors 25 pour court-circuiter, pendant la phase d'échantilonnage, les sorties Vout et Vout-, par exemple en reliant la sortie Vout à l'émetteur du transistor cascode de l'autre branche et de même en reliant la sortie Vout- à l'émetteur du transistor cascode l'autre branche. Ce court-circuit pendant la phase d'échantillonnage permet aussi de réduire l'influence, pendant cette phase, 30 des variations de tension de sortie sur la tension Ve. Les transistors de court-circuit sont commandés par un signal d'horloge CLK dont le niveau de tension doit être décalé vers le haut en raison de la présence des transistors cascode.The general clock defines a sampling phase CLK during which the input voltage Vin of a stage is applied to a sampling capacity, and a blocking phase CLKb during which the input of the stage is isolated from the capacity until the next sampling phase. Digital-to-analog conversions by DAC1 converters are made during the blocking phase. It is preferably provided that the DAC1 converters are put in an intermediate state during the sampling phase. In this intermediate state they produce two identical currents on their outputs. One possible solution is to divide each current source into two identical parallel currents; during the conversion phase all the current of a source is directed either to the output Idac + or to the output! clac-; during the sampling phase, it is expected that half of the current of the source is directed to the Idac + output and the other to the output! This arrangement makes it possible to avoid disturbances during the sampling phase. Indeed, during this phase, the voltage Ve to be sampled continues to vary if the input voltage Vin varies. The DAC1 converter can therefore undergo these variations and suddenly change its output currents while the end of the sampling phase is not reached. This may have an undesirable influence on the voltage applied to the sampling capabilities, including harmonic distortion. FIG. 11 shows how it is possible in a simple way to ensure that the current sources apply identical currents (I1 / 2) during the sampling phase CLK and then perform a switch of the current to one or the other other outputs during the complementary blocking phase CLKb. The switch comprises two transistors. Switching control is now through two OR gates that receive the CLK signal; if CLK = 0, (blocking phase CLKb = 1) it is the control bits of the switching which act complementarily on the 5 bases of the two transistors, one allowing a current to pass zero, the other a current 11. If CLK = 1 (sampling phase), a conduction voltage is applied to both transistors at once; because of their symmetrical configuration they allow each one about half of the current to pass to the Idac + and! clac- outputs. The control of the switch is a command from the bit decoder bo, b1 of FIGS. 5 and 7. FIG. 12 shows an alternative embodiment of the differential amplifier. In this variant, which is a modification of FIG. 8, so-called "cascode" transistors inserted between the transistors TO, T'0 of the differential pair and the resistive load G1.R of each branch are provided. These transistors have their bases brought to a fixed potential Vbias which sets the collector potential of transistors TO and T'0. The outputs of the amplifier are then taken on the collectors of the cascode transistors. The Vout and Vout outputs are better decoupled from the sampling capabilities, so that the output potential variations do not capacitively affect the sampling capabilities, which would distort the analog-to-digital conversion values. In addition, provision is preferably made for another variant embodiment, shown in dashed lines in FIG. 12, with two transistors 25 for short-circuiting, during the sampling phase, the outputs Vout and Vout-, for example by connecting the output Vout to the emitter of the cascode transistor of the other branch and likewise connecting the output Vout- to the emitter of the transistor cascode the other branch. This short circuit during the sampling phase also makes it possible to reduce the influence, during this phase, of the output voltage variations on the voltage Ve. The short-circuit transistors are controlled by a clock signal CLK whose voltage level must be shifted upwards because of the presence of the cascode transistors.

Dans ce qui précède, on n'a pas représenté des circuits de calibration des sources de courant des convertisseurs analogique-numérique. Ces blocs sont utiles pour ajuster finement la valeur des courants de ces sources pour tenir compte: - des erreurs d'approximation sur le gain du soustracteur, qui n'est pas tout-à-fait le rapport entre les résistances de collecteur et d'émetteur ; - des erreurs d'appariement des sources de courant entre elles.In the foregoing, current source calibration circuits for analog-to-digital converters have not been shown. These blocks are useful for finely adjusting the value of the currents of these sources to account for: - approximation errors on the gain of the subtractor, which is not quite the ratio between the collector resistors and issuer; - mismatches of the current sources between them.

Par ailleurs, on peut prévoir des moyens pour tenir compte des erreurs de décalage (offset) des convertisseurs analogique-numérique ; ces erreurs entraînent que l'incrément de tension V;nc de la conversion n'est pas exactement celui que l'on voudrait et n'est pas identique pour les différents bits de la conversion.Moreover, it is possible to provide means for taking into account offset (offset) errors of the analog-to-digital converters; these errors cause that the increment of voltage V; nc of the conversion is not exactly that which one would like and is not identical for the different bits of the conversion.

Claims

REVENDICATIONS1. An N-bit resolution pipeline-type analog-to-digital converter having a series of cascaded M stages (MDAC), each stage receiving an input signal (Vin) and comprising: - a sample-and-hold (ECH) device for periodically sampling the input signal; - an internal analog-to-digital converter (ADC1) at the stage, converting the input signal to a number of bits k1 smaller than N; a k1-bit digital-to-analog converter (DAC1) for supplying an analog signal converted from the result of the internal conversion on k1 bits, and means for providing an output voltage representing the difference, amplified by a gain greater than 1, between the sampled signal and the reconverted analog signal, this output voltage being applied as an input signal of the next stage, characterized in that - the digital-to-analog converter is a current converter providing two complementary currents (Idac + , a constant sum, one of which is proportional to the result of the k1-bit analog-to-digital conversion, the means for providing an output voltage comprises an amplifying differential pair with two branches each having a respective transistor (TO , T'0), a respective load resistor (G1 R) connected between a reference voltage and the collector of the transistor, a sour this current connected to the emitter of the transistor, a transmitter resistor (2R) being connected between the emitters of the two transistors of the pair, the output voltage (Vout + - Vout-) being taken between the load resistors, - and the converter currents are each derived from a respective branch of the pair.

2. Converter according to claim 1, characterized in that the differential amplifier pair is mounted in open loop.

3. Converter according to claim 2, characterized in that the differential pair comprises, associated with each branch, an operational compensating amplifier (AO, AO ') having a non-inverting input constituting an input of the subtractor, an inverting input connected to the emitter or source of the transistor of the branch, and an output connected to a base of the transistor.

4. Converter according to one of claims 1 to 3, characterized in that the differential amplifier pair of each stage has a gain of about 2k1

5. Converter according to one of claims 1 to 4, characterized in that the digital-to-analog converter comprises two outputs providing two currents whose sum is constant, respectively applied to the emitters of the transistors of the differential pair.

6. Converter according to one of claims 1 to 4, characterized in that the digital-to-analog converter comprises two outputs providing two currents (Idac +,! Clac-) whose sum is constant, one of the currents being applied to a load resistors of the differential amplifier pair, and the other to the other load resistor.

Converter according to one of Claims 5 and 6, characterized in that the currents on the two outputs of the digital-analog converter are fixed at a fixed and identical value on the two outputs while the sample-and-hold device is in phase. sampling and stop being frozen at a fixed value when the sample-and-hold device goes into the blocking phase.

8. Converter according to one of claims 1 to 7, characterized in that it comprises means for short-circuiting the output voltage of the subtraction means while the sample-and-hold is in the sampling phase and interrupt this short circuit when the sample-and-hold device goes into blocking phase.