FR2987700A1 - NON-VOLATILE MEMORY COMPRISING MINI FLOATING POTENTIAL HOUSINGS - Google Patents
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Abstract
L'invention concerne un circuit intégré (IC) comprenant une mémoire non volatile sur un substrat semi-conducteur (WF, PW). Le circuit intégré comprend une couche d'isolation dopée (NISO) implantée dans la profondeur du substrat, des tranchées conductrices isolées (SGCi,i+i) atteignant la couche d'isolation (NISO), formant des grilles (SGC) de transistors de sélection (ST41, ST42) de cellules mémoire (C41, C42), des tranchées d'isolation (STI) perpendiculaires aux tranchées conductrice (SGCi,i+i), et atteignant la couche d'isolation (NISO), et des lignes conductrices (CGi, CGi+i) parallèles aux tranchées conductrices (SGCi,i+i), s'étendant sur le substrat (PW) et formant des grilles de contrôle (CG) de transistors à accumulation de charges (FGT41, FGT42) de cellules mémoire (C41, C42). les tranchées d'isolation et les tranchées conductrices isolées délimitent dans le substrat une pluralité de mini caissons (MPW1, MPW2, MPW3) isolés électriquement les uns des autres, ayant chacun un potentiel électrique flottant, et comprenant chacun deux cellules mémoire.The invention relates to an integrated circuit (IC) comprising a non-volatile memory on a semiconductor substrate (WF, PW). The integrated circuit comprises a doped isolation layer (NISO) implanted in the depth of the substrate, isolated conducting trenches (SGCi, i + i) reaching the insulating layer (NISO), forming gates (SGC) of transistors of selection (ST41, ST42) of memory cells (C41, C42), isolation trenches (STI) perpendicular to the conducting trenches (SGCi, i + i), and reaching the insulating layer (NISO), and conducting lines (CGi, CGi + i) parallel to the conducting trenches (SGCi, i + i), extending on the substrate (PW) and forming control gates (CG) of charge accumulation transistors (FGT41, FGT42) of cells memory (C41, C42). the isolation trenches and the insulated conducting trenches delimit in the substrate a plurality of mini caissons (MPW1, MPW2, MPW3) electrically isolated from each other, each having a floating electrical potential, and each comprising two memory cells.
Description
MÉMOIRE NON VOLATILE COMPRENANT DES MINI CAISSONS A POTENTIEL FLOTTANT La présente invention concerne les mémoires non volatiles en circuit intégré sur puce de semi- conducteur. La présente invention concerne plus particulièrement les mémoires comprenant des cellules mémoire à programmation et effacement par le canal, dites "UCP" (Uniform Channel Program). La présente invention concerne plus particulièrement les cellules mémoire UCP à deux transistors, comprenant un transistor de sélection et un transistor à accumulation de charges comme un transistor à grille flottante.The present invention relates to nonvolatile memories integrated circuit on a semiconductor chip. The present invention more particularly relates to memories comprising memory cells programmed and erased by the channel, called "UCP" (Uniform Channel Program). The present invention more particularly relates to the UCP memory cells with two transistors, comprising a selection transistor and a charge storage transistor such as a floating gate transistor.
La figure 1 est une vue en coupe schématique de deux cellules mémoire C11, C12 de type UCP, réalisées sur un substrat PW de type P. Chaque cellule mémoire C11, C12 comprend un transistor à grille flottante FGT11, FGT12 et un transistor de sélection ST11, ST12. Chaque transistor à grille flottante comprend une région de drain n1 (D), une région de source n2 (S), une grille flottante FG, une grille de contrôle CG, et une région de canal CH1 s'étendant sous la grille flottante FG entre les régions de drain n1 et de source n2. Chaque transistor de sélection ST11, ST12 comprend une région de drain n2 (D) commune à la région de source n2 du transistor à grille flottante correspondant FGT11, FGT12, une région de source n3 (S), une grille SG, et une région de canal CH2 s'étendant sous la grille SG entre les régions de drain n2 et de source n3. Les deux transistors ST11, ST12 partagent la même région de source n3. Les régions nl, n2, n3 sont généralement formées par dopage N du substrat PW. Le substrat est généralement un caisson de type P formé dans une plaque de semi-conducteur appelée "wafer" WF. Le caisson PW est isolé par rapport au reste du wafer WF par une couche d'isolation NISO dopée N qui entoure la totalité du caisson. Les grilles FG, SG sont généralement en silicium polycristallin de niveau 1, ou "polyl", et sont formées sur le substrat PW par l'intermédiaire de couches d'oxyde Dl, D2, la couche Dl étant une couche d'oxyde tunnel tandis que la couche D2 est une couche d'oxyde de grille. La grille de contrôle CG est généralement en silicium polycristallin de niveau 2, ou "poly2", et est formée sur la grille flottante FG par l'intermédiaire d'une couche d'oxyde D3. Les deux cellules mémoire sont recouvertes par un matériau isolant diélectrique DO, qui peut également être de l'oxyde SiO2. Les régions de drain n1 des transistors FGT11, FGT12 sont reliées à une même ligne de bit BL par l'intermédiaire d'un contact Cl traversant l'isolant DO pour atteindre un conducteur intermédiaire Ti réalisé dans un premier niveau de métal, ou "métall", et d'une traversée conductrice V1 ("via") traversant l'isolant DO pour relier le conducteur Ti à la ligne de bit BL, réalisée dans un second niveau de métal, ou "métal2". La région de source n3 commune aux deux transistors ST11, ST12 est reliée à une ligne de source SL par l'intermédiaire d'un contact C2 traversant l'isolant DO, la ligne de source SL étant par exemple réalisée dans le premier niveau de métal. Le tableau REF1 en Annexe 1 décrit en relation avec la figure 2 les tensions appliquées aux cellules mémoire C11, C12, la figure 2 représentant leur schéma électrique équivalent. Le tableau RD1 en Annexe 1 décrit en relation avec la figure 3 des valeurs de tensions appliquées aux cellules mémoire lors de la lecture de la cellule mémoire C11. La colonne "Réf." décrit la référence attribuée à chaque valeur de tension et la colonne "Ex." décrit des exemples de valeurs de tensions. "GND" est le potentiel de masse, à savoir le potentiel du wafer WF, généralement OV.FIG. 1 is a schematic sectional view of two memory cells C11, C12 of the UCP type, made on a P type PW substrate. Each memory cell C11, C12 comprises a floating gate transistor FGT11, FGT12 and a selection transistor ST11. , ST12. Each floating gate transistor comprises a drain region n1 (D), a source region n2 (S), a floating gate FG, a control gate CG, and a channel region CH1 extending under the floating gate FG between the drain regions n1 and source n2. Each selection transistor ST11, ST12 comprises a drain region n2 (D) common to the source region n2 of the corresponding floating gate transistor FGT11, FGT12, a source region n3 (S), a gate SG, and a region of channel CH2 extending under the gate SG between the drain regions n2 and source n3. The two transistors ST11, ST12 share the same source region n3. Regions n1, n2, n3 are generally formed by N-doping of the PW substrate. The substrate is generally a P-type well formed in a semiconductor wafer plate WF. The PW box is isolated from the rest of the wafer WF by an N-doped N-insulation layer which surrounds the entire box. The grids FG, SG are generally made of polycrystalline silicon of level 1, or "polyl", and are formed on the substrate PW by means of oxide layers D1, D2, the layer D1 being a tunnel oxide layer while that the layer D2 is a gate oxide layer. The control gate CG is generally made of polycrystalline silicon of level 2, or "poly2", and is formed on the floating gate FG via an oxide layer D3. The two memory cells are covered by a dielectric insulating material D0, which may also be SiO2 oxide. The drain regions n1 of the transistors FGT11, FGT12 are connected to the same bit line BL via a contact C1 passing through the insulator DO to reach an intermediate conductor Ti made in a first level of metal, or "metal and a conducting bushing V1 ("via") passing through the insulator DO to connect the conductor Ti to the bit line BL, made in a second metal level, or "metal2". The source region n3 common to the two transistors ST11, ST12 is connected to a source line SL via a contact C2 crossing the insulator DO, the source line SL being for example made in the first level of metal . The table REF1 in Appendix 1 describes in relation to FIG. 2 the voltages applied to the memory cells C11, C12, FIG. 2 representing their equivalent electrical diagram. The table RD1 in Appendix 1 describes in relation to FIG. 3 voltage values applied to the memory cells during the reading of the memory cell C11. The column "Ref." describes the reference assigned to each voltage value and the column "Ex." describes examples of voltage values. "GND" is the mass potential, namely the potential of the WF wafer, usually OV.
Ainsi, pendant la lecture de la cellule C11, le transistor de sélection ST12 reçoit la tension de blocage Voff et n'est pas passant. Un courant (représenté par des flèches sur la figure 3) circule dans la région de canal CH1 du transistor FGT11 et dans la région de canal CH2 du transistor ST11. Ce courant est représentatif de la tension de seuil du transistor FGT11 qui est elle-même représentative d'un état programmé ou effacé du transistor, lequel dépend d'une quantité de charges électriques stockées dans sa grille flottante. Ce courant est détecté ("sensed") par un amplificateur de lecture ("sense amplifier") non représenté sur la figure, qui fournit une donnée binaire mémorisée par la cellule C11.Thus, during the reading of the cell C11, the selection transistor ST12 receives the blocking voltage Voff and is not conducting. A current (represented by arrows in FIG. 3) flows in the channel region CH1 of the transistor FGT11 and in the channel region CH2 of the transistor ST11. This current is representative of the threshold voltage of the transistor FGT11 which is itself representative of a programmed or erased state of the transistor, which depends on a quantity of electric charges stored in its floating gate. This current is detected (sensed) by a sense amplifier (not shown in the figure), which provides a binary data stored by the cell C11.
Le transistor de sélection ST12 étant bloqué par la tension Voff, la valeur de la tension dite de "non-lecture" Vnread appliquée au transistor à grille flottante FGT12 est peu importante puisque ce transistor est isolé de la région de source n3 par le transistor ST12. Dans le tableau RD1, cette tension est choisie égale à la tension VB1 du substrat PW, ici le potentiel GND.The selection transistor ST12 being blocked by the voltage Voff, the value of the so-called "non-reading" voltage Vnread applied to the floating gate transistor FGT12 is small since this transistor is isolated from the source region n3 by the transistor ST12. . In the table RD1, this voltage is chosen equal to the voltage VB1 of the substrate PW, here the potential GND.
Les cellules C11, C12 présentent l'avantage de pouvoir être programmées ou effacées en appliquant un couple de tensions déterminées au substrat PW et à la grille de contrôle CG de leur transistor FGT11, FGT12, ce mode de programmation et d'effacement étant appelé "programmation et effacement par le canal". Pour fixer les idées, le tableau ER1 en Annexe 1 décrit des valeurs de tensions appliquées aux cellules mémoire lors de l'effacement de la cellule C11. Le tableau PG1 en Annexe 1 décrit des valeurs de tensions appliquées aux cellules mémoire lors de la programmation de la cellule C11. "HZ" désigne un potentiel flottant (circuit ouvert).The cells C11, C12 have the advantage of being able to be programmed or erased by applying a determined pair of voltages to the substrate PW and to the control gate CG of their transistor FGT11, FGT12, this programming and erasing mode being called " programming and erasing through the channel ". To fix the ideas, the table ER1 in Appendix 1 describes voltage values applied to the memory cells during the deletion of the cell C11. Table PG1 in Appendix 1 describes voltage values applied to the memory cells during the programming of cell C11. "HZ" refers to a floating potential (open circuit).
Le transfert de charges du substrat PW vers la grille flottante FG (programmation) ou de la grille flottante vers le substrat (effacement) est effectué sans passer par le transistor de sélection ST11, ainsi que l'application de la différence de potentiel élevée (ici 15V) permettant ce transfert de charges. De ce fait, les étapes de programmation, effacement, et lecture sont conduites avec des tensions de faible valeur, en exploitant la différence de potentiel entre le substrat et la grille de contrôle des transistors à grille flottante. Ainsi, les transistors de sélection ST11, ST12 ne subissent pas des tensions élevées, ce qui permet de prévoir des cellules mémoire C11, C12 de conception simple et peu encombrante en termes de surface de semi-conducteur.The transfer of charges from the substrate PW to the floating gate FG (programming) or from the floating gate to the substrate (erasure) is carried out without passing through the selection transistor ST11, as well as the application of the high potential difference (here 15V) allowing this charge transfer. As a result, the steps of programming, erasing, and reading are conducted with low value voltages, exploiting the potential difference between the substrate and the control gate of the floating gate transistors. Thus, the selection transistors ST11, ST12 do not undergo high voltages, which makes it possible to provide memory cells C11, C12 which are simple in design and compact in terms of the semiconductor surface.
Malgré les avantages qu'offrent de telles cellules mémoire UCP, il pourrait être souhaité de prévoir un moyen permettant de diminuer encore plus leur encombrement, afin de réduire l'encombrement d'un plan mémoire comprenant une pluralité de telles cellules mémoire. Il pourrait également être souhaité de prévoir une structure de mémoire de faible encombrement.Despite the advantages offered by such memory cells UCP, it may be desired to provide a means for further reducing their size, to reduce the size of a memory plane comprising a plurality of such memory cells. It might also be desirable to provide a compact memory structure.
Des modes de réalisation de l'invention concernent un procédé de fabrication sur un substrat semi-conducteur d'un circuit intégré comprenant une mémoire non volatile comprenant des cellules mémoire comportant chacune un transistor à accumulation de charges et un transistor de sélection, procédé comprenant les étapes consistant à : implanter dans la profondeur du substrat une couche d'isolation dopée, réaliser dans le substrat des tranchées conductrices isolées atteignant la couche d'isolation et délimitées chacune par une couche isolante, pour former des grilles de transistors de sélection, réaliser dans le substrat des tranchées d'isolation perpendiculaires aux tranchées conductrice, et atteignant la couche d'isolation, réaliser sur le substrat des lignes conductrices parallèles aux tranchées conductrices, pour former des grilles de contrôle de transistors à accumulation de charges, et implanter des régions dopées de chaque côté des tranchées conductrices isolées et des lignes conductrices parallèles aux tranchées conductrices, pour former des régions de drain et de source de transistor à accumulation de charge et de transistors de sélection de cellules mémoire, les tranchées d'isolation et les tranchées conductrices isolées délimitant dans le substrat une pluralité de mini caissons isolés électriquement les uns des autres, ayant chacun un potentiel électrique flottant, et comprenant chacun deux cellules mémoire, Selon un mode de réalisation, les tranchées d'isolation sont conçues de manière à sectionner les tranchées conductrices en une pluralité de tronçons formant chacun une grille verticale commune de deux transistors de sélection de deux cellules mémoire appartenant à des mini caissons différents. Selon un mode de réalisation, les tranchées d'isolation sont conçues de manière à sectionner totalement les tranchées conductrices en une pluralité de tronçons formant chacun une grille verticale commune de deux cellules mémoire, et comprenant une étape de réalisation, dans une couche de métal, d'une ligne de mot qui relie électriquement les différents tronçons. Selon un mode de réalisation, les tranchées conductrices sont conçues de manière à sectionner les tranchées d'isolation en une pluralité de tronçons. Des modes de réalisation de l'invention concernant également un circuit intégré comprenant une mémoire non volatile sur un substrat semi-conducteur, et comprenant une couche d'isolation dopée implantée dans la profondeur du substrat, des tranchées conductrices isolées atteignant la couche d'isolation et délimitées chacune par une couche isolante, formant des grilles de transistors de sélection de cellules mémoire, des tranchées d'isolation perpendiculaires aux tranchées conductrice, et atteignant la couche d'isolation, des lignes conductrices parallèles aux tranchées conductrices, s'étendant sur le substrat et formant des grilles de contrôle de transistors à accumulation de charges de cellules mémoire, et des régions dopées de chaque côté des tranchées conductrices isolées et des lignes conductrices parallèles aux tranchées conductrices, formant des régions de drain et de source de transistor à accumulation de charge et de transistors de sélection de cellules mémoire, les tranchées d'isolation et les tranchées conductrices isolées délimitant dans le substrat une pluralité de mini caissons isolés électriquement les uns des autres, ayant chacun un potentiel électrique flottant, et comprenant chacun deux cellules mémoire. Selon un mode de réalisation, les tranchées d'isolation sectionnent les tranchées conductrices en une pluralité de tronçons formant chacun une grille verticale commune de deux transistors de sélection de deux cellules mémoire appartenant à des mini caissons différents.Embodiments of the invention relate to a method of manufacturing on a semiconductor substrate an integrated circuit comprising a non-volatile memory comprising memory cells each comprising a charge-storage transistor and a selection transistor, which method comprises steps of: implanting in the depth of the substrate a doped isolation layer, producing in the substrate isolated conducting trenches reaching the insulation layer and each delimited by an insulating layer, to form grids of selection transistors, realize in the substrate of the isolation trenches perpendicular to the conducting trenches, and reaching the insulating layer, producing conductive lines parallel to the conducting trenches on the substrate, to form control gates for charge accumulation transistors, and to implant doped regions; on each side of the trenches these insulators and conductive lines parallel to the conductive trenches, for forming drain and charge accumulation transistor source regions and memory cell selection transistors, the insulating trenches and isolated conducting trenches delineating in the substrate a plurality of mini boxes electrically insulated from each other, each having a floating electrical potential, and each comprising two memory cells. According to one embodiment, the isolation trenches are designed to cut the conducting trenches into a plurality of sections. each forming a common vertical grid of two selection transistors of two memory cells belonging to different mini boxes. According to one embodiment, the isolation trenches are designed to completely cut the conductive trenches in a plurality of sections each forming a common vertical grid of two memory cells, and comprising a step of producing, in a metal layer, a word line that electrically connects the different sections. According to one embodiment, the conductive trenches are designed to cut the isolation trenches into a plurality of sections. Embodiments of the invention also include an integrated circuit comprising a nonvolatile memory on a semiconductor substrate, and comprising a doped isolation layer implanted in the depth of the substrate, isolated conductive trenches reaching the insulation layer and each delimited by an insulating layer, forming grids of memory cell selection transistors, isolation trenches perpendicular to the conducting trenches, and reaching the insulating layer, conductive lines parallel to the conducting trenches, extending over the substrate and forming control gates of memory cell charge accumulating transistors, and doped regions on each side of the isolated conductive trenches and conductive lines parallel to the conducting trenches, forming drain and transistor regions of the storage accumulator transistor. charge and selection transistors of cel memory modules, isolating trenches and isolated conductive trenches defining in the substrate a plurality of mini boxes electrically insulated from each other, each having a floating electrical potential, and each comprising two memory cells. According to one embodiment, the isolation trenches section the conductive trenches in a plurality of sections each forming a common vertical grid of two selection transistors of two memory cells belonging to different mini boxes.
Selon un mode de réalisation, les tranchées d'isolation sectionnent totalement les tranchées conductrices en une pluralité de tronçons formant chacun une grille verticale commune de deux cellules mémoire, et comprenant une ligne de mot en métal s'étendant au-dessus du substrat, qui relie électriquement les différents tronçons. Selon un mode de réalisation, les tranchées conductrices sectionnent les tranchées d'isolation en une pluralité de tronçons.According to one embodiment, the isolation trenches completely cut the conducting trenches in a plurality of sections each forming a common vertical grid of two memory cells, and comprising a metal word line extending above the substrate, which electrically connects the different sections. According to one embodiment, the conductive trenches cut the isolation trenches in a plurality of sections.
Selon un mode de réalisation, la couche d'isolation forme une ligne de source des transistors de sélection des cellules mémoire. Selon un mode de réalisation, les transistors à accumulation de charges sont des transistors à grille flottante.According to one embodiment, the isolation layer forms a source line of the memory cell selection transistors. According to one embodiment, the charge storage transistors are floating gate transistors.
Des modes de réalisation de l'invention concernent également un procédé d'écriture de cellules mémoire dans un circuit intégré tel que définit ci-dessus, comprenant une étape d'effacement d'une première cellule mémoire implantée dans un mini caisson, dans lequel l'étape d'effacement comprend les étapes consistant à appliquer une tension négative d'effacement à la grille de contrôle du transistor à accumulation de charges de la première cellule mémoire, appliquer une tension positive à la région de drain du transistor à accumulation de charges de la première cellule mémoire, et faire monter le potentiel électrique du mini caisson au moyen d'un courant de fuite de jonction bloquée traversant la région de drain, jusqu'à ce que le potentiel électrique du mini caisson soit positif inférieur ou égal à la tension positive appliquée à la région de drain, et entraîne un transfert de charges électriques par effet tunnel entre le transistor à accumulation de charges et le mini caisson. Selon un mode de réalisation, l'étape d'effacement de la première cellule mémoire est conduite sans effacement d'une seconde cellule mémoire implantée dans le même mini caisson, et comprend une étape consistant à appliquer une tension positive de non-effacement à la grille de contrôle du transistor à accumulation de charges de la seconde cellule mémoire. Des modes de réalisation de l'invention concernent également un procédé d'écriture de cellules mémoire dans un circuit intégré tel que définit ci-dessus, comprenant une étape de programmation d'une première cellule mémoire implantée dans un mini caisson, dans lequel l'étape de programmation comprend les étapes consistant à appliquer une tension positive de programmation à la grille de contrôle du transistor à accumulation de charges de la première cellule mémoire, appliquer une tension négative à la région de drain du transistor à accumulation de charges de la première cellule mémoire, et faire diminuer le potentiel électrique du mini caisson au moyen d'un courant de jonction passante traversant la région de drain, jusqu'à ce que le potentiel électrique du mini caisson soit négatif et supérieur à la tension négative appliquée à la région de drain, et entraîne un transfert de charges électriques par effet tunnel entre le mini caisson et le transistor à accumulation de charges.Embodiments of the invention also relate to a method of writing memory cells in an integrated circuit as defined above, comprising a step of erasing a first memory cell implanted in a mini box, wherein step of erasing comprises the steps of applying a negative erase voltage to the control gate of the charge storage transistor of the first memory cell, applying a positive voltage to the drain region of the charge accumulation transistor of the first memory cell the first memory cell, and raise the electric potential of the mini box by means of a junction leakage current blocked through the drain region, until the electric potential of the mini box is positive less than or equal to the voltage positive applied to the drain region, and causes a transfer of electrical charges by tunnel effect between the storage transistor loads and the mini box. According to one embodiment, the step of erasing the first memory cell is conducted without erasing a second memory cell implanted in the same mini box, and comprises a step of applying a positive non-erasure voltage to the control gate of the charge storage transistor of the second memory cell. Embodiments of the invention also relate to a method of writing memory cells in an integrated circuit as defined above, comprising a step of programming a first memory cell implanted in a mini box, in which the programming step comprises the steps of applying a positive programming voltage to the control gate of the charge storage transistor of the first memory cell, applying a negative voltage to the drain region of the charge accumulation transistor of the first cell memory, and decrease the electric potential of the mini box by means of a pass-through current passing through the drain region, until the electric potential of the mini box is negative and greater than the negative voltage applied to the region of drain, and causes a transfer of electrical charges by tunnel effect between the mini box and the transis tor charge accumulation.
Selon un mode de réalisation, l'étape de programmation de la première cellule mémoire est conduite sans programmation d'une seconde cellule mémoire implantée dans le même mini caisson, et comprend une étape consistant à appliquer une tension négative de non-effacement à la grille de contrôle du transistor à accumulation de charges de la seconde cellule mémoire.According to one embodiment, the step of programming the first memory cell is conducted without programming a second memory cell implanted in the same mini box, and comprises a step of applying a negative non-erasure voltage to the gate controlling the charge storage transistor of the second memory cell.
Des modes de réalisation d'un procédé de lecture de cellules mémoire, de structures de cellules mémoire et de structures de mémoires selon l'invention seront décrits dans ce qui suit à titre non limitatif, en relation avec les figures jointes parmi lesquelles : - la figure 1 précédemment décrite est une vue en coupe schématique d'une paire de cellules mémoire classiques, - la figure 2 précédemment décrite est le schéma électrique des cellules mémoire, - la figure 3 précédemment décrite illustre un procédé de lecture classique d'une cellule mémoire de la paire de cellules mémoire de la figure 1, - la figure 4 illustre un procédé de lecture selon l'invention d'une cellule mémoire de la paire de cellules mémoire classique de la figure 1, - la figure 5 est une vue en coupe schématique d'un premier mode de réalisation d'une paire de cellules mémoire selon l'invention, - la figure 6 est une vue en coupe schématique d'un second mode de réalisation d'une paire de cellules mémoire selon l'invention, - la figure 7 montre une variante de réalisation d'un élément de la paire de cellules mémoire de la figure 6, - la figure 8 est le schéma électrique de la paire de cellules mémoire de la figure 6, - la figure 9 illustre un procédé de lecture selon l'invention d'une cellule mémoire de la paire de cellules mémoire de la figure 6, - la figure 10 est une vue en coupe transversale d'une partie de la paire de cellules mémoire de la figure 9, - les figures 11 et 12 illustrent respectivement des étapes d'effacement et de programmation d'une cellule mémoire de la paire de cellules mémoire de la figure 6, - la figure 13 montre des tensions subies par des cellules mémoire voisines pendant l'étape de programmation de la figure 12, - les figures 14A à 14E sont des vues en coupe montrant des étapes d'un procédé de fabrication de cellules mémoire selon l'invention, - les figures 15A à 15F sont des vues en coupe montrant une variante des étapes représentées sur les figures 14A à 14E, - les figures 16A à 16E sont des vues de dessus montrant d'autres étapes d'un procédé de fabrication de cellules mémoire selon l'invention, - les figures 17A, 17B sont des vues en coupe d'une étape représentée sur la figure 16B, - les figures 18A à 18E sont des vues de dessus montrant une variante des étapes représentées sur les figures 16A à 16E - les figures 19A, 19B sont des vues en coupe d'une étape représentée sur la figure 18B, - la figure 20 est une vue en coupe d'un caisson recevant des cellules mémoire, - la figure 21 est une vue en coupe d'une pluralité de caissons recevant des cellules mémoire, - la figure 22 est une vue de dessus d'un caisson, - la figure 23 est le schéma électrique une mémoire effaçable par page selon l'invention, - la figure 24 est le schéma électrique une mémoire effaçable par mot selon l'invention, - les figures 25, 26 et 27 montrent des tensions appliquées à la mémoire de la figure 24 pendant des phases de lecture, effacement et programmation de cellules mémoire, et - la figure 28 montre un dispositif électronique comprenant une mémoire selon l'invention, - les figures 29A, 29B sont des vues en coupe d'une étape de fabrication représentée sur la figure 16B, formant une variante des étapes représentées sur les figures 17A, 17B, - la figure 30 est une vue en coupe schématique d'un troisième mode de réalisation d'une paire de cellules mémoire selon l'invention présentant la caractéristique montrée sur les figures 29A, 29B, - la figure 31 illustre un procédé de lecture selon l'invention d'une cellule mémoire de la paire de cellules mémoire de la figure 30, - la figure 32 montre les tensions subies par la paire de cellules mémoire de la figure 30 lors de la lecture d'une cellule mémoire voisine, - la figure 33 illustre un procédé d'effacement selon l'invention d'une cellule mémoire de la paire de cellules mémoire de la figure 30, - la figure 34 montre les tensions subies par la paire de cellules mémoire de la figure 30 lors de l'effacement d'une cellule mémoire voisine, - la figure 35 illustre un procédé de programmation selon l'invention d'une cellule mémoire de la paire de cellules mémoire de la figure 30, - la figure 36 montre les tensions subies par la paire de cellules mémoire de la figure 30 lors de la programmation d'une cellule mémoire voisine.Embodiments of a method for reading memory cells, memory cell structures and memory structures according to the invention will be described in the following in a nonlimiting manner, with reference to the appended figures among which: FIG. 1 previously described is a diagrammatic sectional view of a pair of conventional memory cells; FIG. 2 previously described is the electrical diagram of the memory cells; FIG. 3 previously described illustrates a method for the conventional reading of a memory cell; of the pair of memory cells of FIG. 1, FIG. 4 illustrates a reading method according to the invention of a memory cell of the conventional memory cell pair of FIG. 1; FIG. 5 is a sectional view. schematic of a first embodiment of a pair of memory cells according to the invention, - Figure 6 is a schematic sectional view of a second embodiment of a pair of memory cells. e of memory cells according to the invention, - Figure 7 shows an alternative embodiment of an element of the pair of memory cells of Figure 6, - Figure 8 is the electrical diagram of the pair of memory cells of Figure FIG. 9 illustrates a reading method according to the invention of a memory cell of the pair of memory cells of FIG. 6; FIG. 10 is a cross-sectional view of a portion of the pair of cells. FIG. 9, FIGS. 11 and 12 respectively illustrate erasure and programming steps of a memory cell of the pair of memory cells of FIG. 6; FIG. 13 shows voltages undergone by memory cells. FIGS. 14A to 14E are cross-sectional views showing steps of a method of manufacturing memory cells according to the invention; FIGS. 15A to 15F are views in FIG. cut showing a variant of Figs. 14A-14E; Figs. 16A-16E are top views showing further steps of a memory cell manufacturing method according to the invention; Figs. 17A, 17B are sectional views; of a step shown in Fig. 16B, Figs. 18A to 18E are top views showing a variation of the steps shown in Figs. 16A to 16E; Figs. 19A, 19B are sectional views of a step shown in Figs. FIG. 18B; FIG. 20 is a sectional view of a box receiving memory cells; FIG. 21 is a sectional view of a plurality of boxes receiving memory cells; FIG. 22 is a view of FIG. FIG. 23 is a circuit diagram of an erasable memory per page according to the invention; FIG. 24 is a circuit diagram of a word erasable memory according to the invention; FIGS. 25, 26 and 27; show voltages applied to the memory of FIG. 24 during reading, erasing and programming phases of memory cells, and FIG. 28 shows an electronic device comprising a memory according to the invention; FIGS. 29A, 29B are sectional views of a manufacturing step; represented in FIG. 16B, forming a variant of the steps shown in FIGS. 17A, 17B; FIG. 30 is a schematic sectional view of a third embodiment of a pair of memory cells according to the invention having the characteristic shown in Figs. 29A, 29B; Fig. 31 illustrates a reading method according to the invention of a memory cell of the pair of memory cells of Fig. 30; Fig. 32 shows the voltages undergone by the pair of cells. memory of FIG. 30 when reading a neighboring memory cell; FIG. 33 illustrates an erasing method according to the invention of a memory cell of the pair of memory cells of FIG. 30; FIG. 34 shows the voltages experienced by the pair of memory cells of FIG. 30 when erasing a neighboring memory cell; FIG. 35 illustrates a programming method according to the invention of a memory cell of the pair; Figure 36 shows the voltages experienced by the pair of memory cells of Figure 30 when programming a neighboring memory cell.
Le tableau RD2 en Annexe 1 décrit en relation avec la figure 4 un procédé de lecture selon l'invention de l'une des cellules mémoire C11, C12 montrées sur la figure 1. Les tensions mentionnées dans la première colonne du tableau ont été précédemment décrites en relation avec le tableau REF1. L'exemple décrit ici se rapporte à la lecture de la cellule mémoire C11. La cellule C12 peut être lue d'une manière similaire en lui appliquant les tensions appliquées à la cellule C11, et vice-versa. Le procédé de lecture produit un effet similaire à celui décrit par le tableau RD1 : la cellule C11 est passante et est traversée par un courant qui traverse également la ligne de bit BL. Ce courant est détecté ("sensed") par un amplificateur de lecture (non représenté).Table RD2 in Appendix 1 describes in connection with FIG. 4 a reading method according to the invention of one of the memory cells C11, C12 shown in FIG. 1. The voltages mentioned in the first column of the table have previously been described. in relation with the REF1 table. The example described here relates to the reading of the memory cell C11. The cell C12 can be read in a similar manner by applying to it the voltages applied to the cell C11, and vice versa. The reading method produces an effect similar to that described by table RD1: the C11 cell is conducting and is traversed by a current which also crosses the bit line BL. This current is sensed by a sense amplifier (not shown).
Ce procédé diffère de celui décrit par le tableau RD1 en ce que les grilles des deux transistors de sélection ST11 et ST12 reçoivent la tension de sélection en lecture Von, la tension de non-sélection en lecture Voff n'étant plus utilisée pour la paire de cellules mémoire considérée. Ainsi, le transistor de sélection ST12 de la cellule C12 est mis dans l'état passant et présente un canal conducteur dans sa région de canal CH2. Pour éviter que la cellule C12 soit traversée par un courant, la tension CGV appliquée à la grille de contrôle du transistor FGT12, au lieu d'être égale à la tension de non-lecture Vnread, est égale à une tension d'inhibition Vinh qui force le transistor FGT12 dans l'état bloqué et l'empêche ainsi de conduire. La tension d'inhibition Vinh, ici négative, est choisie inférieure à la plus basse valeur possible de la tension de seuil du transistor FGT12, qui est fonction de son état programmé ou effacé, afin de s'assurer que le transistor FGT12 reste dans l'état bloqué. En d'autres termes, le transistor de sélection ST12, habituellement utilisé pour la sélection en lecture d'une cellule mémoire, n'est plus utilisé dans sa fonction usuelle, pour la paire de cellules mémoire considérée, et le transistor à grille flottante FGT12 est forcé dans l'état bloqué.This method differs from that described by Table RD1 in that the gates of the two selection transistors ST11 and ST12 receive the read selection voltage Von, the non-selection voltage Voff read is no longer used for the pair of memory cells considered. Thus, the selection transistor ST12 of the cell C12 is turned on and has a conductive channel in its channel region CH2. To prevent the C12 cell from having a current flowing through, the voltage CGV applied to the control gate of the transistor FGT12, instead of being equal to the non-reading voltage Vnread, is equal to a inhibition voltage Vinh which forces the transistor FGT12 in the off state and thus prevents it from driving. The inhibition voltage Vinh, here negative, is chosen lower than the lowest possible value of the threshold voltage of the transistor FGT12, which is a function of its programmed or erased state, in order to ensure that the transistor FGT12 remains in the blocked state. In other words, the selection transistor ST12, usually used for the read selection of a memory cell, is no longer used in its usual function, for the pair of memory cells considered, and the floating gate transistor FGT12 is forced into the locked state.
Ainsi, une caractéristique de ce procédé de lecture est que les tensions appliquées aux grilles des transistors de sélection ST11, ST12 sont identiques quelle que soit la cellule mémoire qui est lue dans la paire de cellules mémoire. Il sera noté que cette caractéristique du procédé de lecture concerne deux cellules mémoire voisines formant une paire, c'est-à-dire partageant la même région de source et reliées à la même ligne de bit. Elle concerne de façon générale deux rangées de cellules mémoire constituées de cellules mémoire voisines reliées au même groupe de lignes de bits. Cette caractéristique ne concerne pas d'autres cellules mémoire, dont les transistors de sélection sont mis classiquement dans l'état bloqué pendant la lecture de l'une de ces cellules mémoire. Cette caractéristique est à rapprocher de deux autres caractéristiques qui apparaissent dans les tableaux ER1 et PG1, à savoir que les tensions appliquées aux grilles des transistors de sélection ST11, ST12 pendant l'effacement ou la programmation d'une cellule mémoire de la paire de cellules mémoire, sont elles-mêmes identiques quelle que soit la cellule mémoire effacée ou programmée. En combinant ces caractéristiques, il apparaît que les deux transistors de sélection d'une paire de cellules mémoire peuvent recevoir la même tension quel que soit le processus à réaliser, lecture, effacement ou programmation, et quelle que soit la cellule mémoire faisant l'objet de ce processus. Cette combinaison de caractéristiques permet de prévoir des modifications structurelles des paires de cellules mémoire, en vue d'une diminution de leur encombrement, comme cela va être maintenant décrit. La figure 5 représente un premier mode de réalisation d'une paire de cellules mémoire C21, C22 selon l'invention. Chaque cellule mémoire C21, C22 comprend un transistor à grille flottante FGT21, FGT22 et un transistor de sélection ST21, ST22. La structure des cellules mémoire C21, C22 est identique à celle des cellules mémoire C11, C12 à l'exception de deux caractéristiques : 1) les grilles SG des transistors de sélection ST21, ST22 sont connectées à une ligne de mot 30 WL commune. La ligne de mot WL est par exemple réalisée dans le premier niveau de métal ("métall") et est connectée aux grilles des transistors par des contacts CT traversant la couche diélectrique DO qui recouvre les deux cellules mémoire. 2) La ligne de source SL classique (Cf Fig. 4) est supprimée. La région de source n3 des transistors ST11, ST12 montrée sur la figure 4 est remplacée par une région de source n3' des transistors ST21, ST22 qui est plus profonde que la région de source n3 et atteint la couche enterrée NISO délimitant le caisson PW dans lequel les deux cellules mémoire sont implantées. Ainsi, la région de source n3' et la couche NISO sont au même potentiel électrique, et la couche NISO est utilisée comme ligne de source SL. Ces deux caractéristiques sont indépendantes l'une de l'autre et sont montrées sur la même figure par commodité. La suppression de la ligne de source et son remplacement par la couche NISO permet de simplifier la structure des niveaux de métal supérieur. De plus, comme la couche NISO a la forme d'une plaque délimitée par des parois verticales, elle présente une plus faible résistance électrique qu'une couche de semi-conducteur dopée qui serait en forme de bande.Thus, a characteristic of this reading method is that the voltages applied to the gates of the selection transistors ST11, ST12 are identical regardless of the memory cell that is read in the pair of memory cells. It will be noted that this characteristic of the reading method concerns two neighboring memory cells forming a pair, that is to say, sharing the same source region and connected to the same bit line. It relates generally to two rows of memory cells consisting of neighboring memory cells connected to the same group of bit lines. This characteristic does not relate to other memory cells, the selection transistors of which are conventionally in the off state during the reading of one of these memory cells. This characteristic is to be compared with two other characteristics that appear in the tables ER1 and PG1, namely that the voltages applied to the gates of the selection transistors ST11, ST12 during the erasure or programming of a memory cell of the pair of cells memory, are themselves identical regardless of the memory cell erased or programmed. By combining these characteristics, it appears that the two selection transistors of a pair of memory cells can receive the same voltage whatever the process to be performed, read, erased or programmed, and whatever the memory cell is subject to of this process. This combination of features makes it possible to provide for structural modifications of the pairs of memory cells, with a view to reducing their bulk, as will now be described. FIG. 5 represents a first embodiment of a pair of memory cells C21, C22 according to the invention. Each memory cell C21, C22 comprises a floating gate transistor FGT21, FGT22 and a selection transistor ST21, ST22. The structure of the memory cells C21, C22 is identical to that of the memory cells C11, C12 with the exception of two characteristics: 1) the gates SG of the selection transistors ST21, ST22 are connected to a common word line WL. The word line WL is for example made in the first metal level ("metall") and is connected to the gates of the transistors by CT contacts passing through the dielectric layer DO which covers the two memory cells. 2) The classical SL source line (see Fig. 4) is deleted. The source region n3 of the transistors ST11, ST12 shown in FIG. 4 is replaced by a source region n3 'of the transistors ST21, ST22 which is deeper than the source region n3 and reaches the buried NISO layer delimiting the PW box in which two memory cells are implanted. Thus, the source region n3 'and the NISO layer are at the same electrical potential, and the NISO layer is used as the source line SL. These two characteristics are independent of each other and are shown in the same figure for convenience. The removal of the source line and its replacement by the NISO layer simplifies the structure of the higher metal levels. In addition, since the NISO layer is in the form of a plate delimited by vertical walls, it has a lower electrical resistance than a doped semiconductor layer which would be in the form of a strip.
La faisabilité de l'utilisation de la couche NISO comme ligne de source peut être démontrée en observant, dans les tableaux RD2, ER1 et PG1, les tensions électriques appliquées à la ligne de source SL et à la couche NISO : 1) Le tableau RD2 montre que le potentiel électrique SLV de la ligne de source est le même que le potentiel VI de la couche NISO pendant la lecture d'une cellule mémoire, à savoir le potentiel de masse GND. Ainsi, la couche NISO peut être utilisée comme ligne de source pendant la lecture d'une cellule mémoire. 2) Le tableau ER1 montre que, pendant l'effacement d'une cellule mémoire, la tension SLV de la ligne de source est portée à un potentiel flottant SLV2=HZ tandis la tension VI de la couche NISO est portée à un potentiel VI2=5V. Toutefois, les transistors de sélection ne sont pas passants car la tension SV appliquée à leurs grilles (SV=SV2=5V) est identique à celle du substrat (VB=VB2=5V), de sorte qu'aucun canal conducteur ne se forme dans leur région de canal CH2. Dans ces conditions, la ligne de source SL peut être portée au potentiel de la couche NISO au lieu d'être laissée flottante, sans que cela ne gêne le processus d'effacement. Il est donc également possible d'utiliser la couche NISO comme ligne de source, sans modifier son potentiel, pendant un processus d'effacement, afin que sa fonction d'isolation, qui nécessite ce potentiel, soit conservée. 3) Enfin, le tableau PG1 montre que pendant la programmation d'une cellule mémoire, la tension SLV de la ligne de source est portée à un potentiel flottant SLV2=HZ tandis la tension VI de la couche NISO est portée à un potentiel VI2=GND. Comme les transistors de sélection ne sont également pas passants pendant la programmation de la cellule mémoire, la ligne de source SL peut être portée au potentiel GND au lieu d'être laissée flottante, sans que cela ne gêne le processus de programmation. Il est donc également possible d'utiliser la couche NISO comme ligne de source, sans modifier son potentiel, pendant le processus de programmation. Le tableau REF2 en Annexe 1 décrit les tensions appliquées aux cellules mémoire C21, C22.The feasibility of using the NISO layer as a source line can be demonstrated by observing, in Tables RD2, ER1 and PG1, the electrical voltages applied to the SL source line and to the NISO layer: 1) Table RD2 shows that the electric potential SLV of the source line is the same as the potential VI of the NISO layer during the reading of a memory cell, namely the GND ground potential. Thus, the NISO layer can be used as a source line during the reading of a memory cell. 2) The table ER1 shows that, during the erasing of a memory cell, the voltage SLV of the source line is brought to a floating potential SLV2 = HZ while the voltage VI of the NISO layer is brought to a potential VI2 = 5V. However, the selection transistors are not on because the voltage SV applied to their gates (SV = SV2 = 5V) is identical to that of the substrate (VB = VB2 = 5V), so that no conductive channel is formed in their channel region CH2. Under these conditions, the source line SL can be brought to the potential of the NISO layer instead of being left floating, without this hindering the erasing process. It is therefore also possible to use the NISO layer as a source line, without changing its potential, during an erasure process, so that its isolation function, which requires this potential, is retained. 3) Finally, the table PG1 shows that during the programming of a memory cell, the voltage SLV of the source line is brought to a floating potential SLV2 = HZ while the voltage VI of the NISO layer is brought to a potential VI2 = GND. Since the selection transistors are also not on during programming of the memory cell, the source line SL can be brought to the GND potential instead of being left floating, without hindering the programming process. It is therefore also possible to use the NISO layer as a source line, without changing its potential, during the programming process. Table REF2 in Appendix 1 describes the voltages applied to the memory cells C21, C22.
Hormis les références attribuées aux différents transistors, le tableau REF2 est identique au tableau REF1. La tension NISO ne figure plus et est considérée comme formant la tension SLV de la ligne de source. Le tableau RD3 en Annexe 1 décrit en relation avec la figure 5 des valeurs de tensions appliquées aux cellules mémoire lors de la lecture de la cellule mémoire C21. Hormis les références attribuées aux différents transistors, le procédé de lecture est identique à celui décrit par le tableau RD2. La figure 6 représente un second mode de réalisation de cellules mémoire C31, C32 selon l'invention. Chaque cellule mémoire C31, C32 comprend un transistor à grille flottante FGT31, FGT32 et un transistor de sélection ST31, ST32. Les transistors FGT31, FGT32 sont de même structure que les transistors FGT21, FGT22 et chacun présente une région de canal horizontale CH1 s'étendant sous sa grille flottante FG, entre les régions de drain n1 et de source n2. Les transistors de sélection ST31, ST32 se distinguent des transistors de sélection ST21, ST22 en ce qu'ils comportent une grille commune verticale SGC. Cette grille verticale SGC est enterrée dans le substrat PW par l'intermédiaire d'une couche isolante 12, par exemple en oxyde SiO2, formant l'oxyde de grille des transistors de sélection ST31, ST32. Elle s'étend dans la profondeur du substrat PW et présente des bords inférieurs gauche et droit qui pénètrent dans la couche NISO. La couche NISO forme ainsi, dans sa partie entourant les bords inférieurs gauche et droit de la grille SGC, la région de source (S) des transistors ST31, ST32. La couche NISO forme également, comme précédemment, la ligne de source SL de ces transistors. Les régions de drain n2 (D) des transistors ST31, ST32 (qui forment également les régions de source des transistors à grille flottante) sont conservées, mais s'étendent ici respectivement le long d'un bord supérieur gauche et le long d'un bord supérieur droit de la grille SGC. Ainsi, le transistor ST31 présente une région de canal verticale CH2 qui s'étend en face de la paroi verticale gauche de la grille SGC, entre la première région n2 et la couche NISO. De même, le transistor ST32 présente une région de canal verticale CH2 qui s'étend en face de la paroi verticale droite de la grille SGC, entre la seconde région n2 et la couche NISO. Par rapport à la structure de la paire de cellules mémoire C21, C22, la structure de la paire de cellules mémoire C31, C32 présente l'avantage d'occuper une surface de semi-conducteur très réduite, en raison de la suppression des transistors de sélection ST31, ST32 à la surface sur substrat, ceux-ci étant devenus des transistors enterrés ayant une grille commune. Comme cela sera vu plus loin à la lumière d'exemples de procédés de fabrication, la grille verticale SGC est réalisée à partir d'une tranchée conductrice qui relie plusieurs paires de cellules mémoire, vue en coupe sur la figure 6. Selon le procédé de fabrication retenu, cette tranchée peut ne présenter aucune discontinuité électrique. Elle peut alors être utilisée directement comme ligne de mot WL, comme indiqué par la référence "WL" sur la figure 6. Dans d'autres modes de réalisation, cette tranchée peut être sectionnée en différents tronçons par des tranchées d'isolation STI ("Shallow Trench Isolation") décrites plus loin. Dans ce cas, chaque grille verticale SGC de chaque paire de cellules mémoire est indépendante des autres et doit être connectée individuellement à une ligne de mot réalisée dans un niveau de métal. La figure 7 représente un mode de réalisation de la grille verticale SGC dans lequel celle-ci ne s'étend pas assez dans la profondeur du substrat PW pour atteindre la couche NISO. Une région dopée n3" est donc implantée entre l'extrémité inférieure de la grille SGC et la couche NISO. La région n3" entoure les bords inférieurs gauche et droit de la grille SGC et forme la région de source (S) des transistors ST31, ST32. Elle s'étend jusqu'à la couche NISO qu'elle relie électriquement à la région de source des transistors ST31, ST32.Except for the references assigned to the different transistors, the REF2 table is identical to the REF1 table. The NISO voltage no longer appears and is considered to form the SLV voltage of the source line. The table RD3 in Appendix 1 describes in relation to FIG. 5 voltage values applied to the memory cells during the reading of the memory cell C21. Apart from the references attributed to the different transistors, the reading method is identical to that described in Table RD2. FIG. 6 represents a second embodiment of memory cells C31, C32 according to the invention. Each memory cell C31, C32 comprises a floating gate transistor FGT31, FGT32 and a selection transistor ST31, ST32. The transistors FGT31, FGT32 are of the same structure as the transistors FGT21, FGT22 and each has a horizontal channel region CH1 extending under its floating gate FG, between the drain regions n1 and source n2. The selection transistors ST31, ST32 are distinguished from the selection transistors ST21, ST22 in that they comprise a common vertical gate SGC. This vertical grid SGC is buried in the PW substrate via an insulating layer 12, for example oxide SiO 2, forming the gate oxide of the selection transistors ST31, ST32. It extends in the depth of the PW substrate and has left and right lower edges that penetrate into the NISO layer. The NISO layer thus forms, in its part surrounding the lower left and right edges of the SGC gate, the source region (S) of the transistors ST31, ST32. The NISO layer also forms, as previously, the source line SL of these transistors. The drain regions n2 (D) of the transistors ST31, ST32 (which also form the source regions of the floating gate transistors) are preserved, but here respectively extend along an upper left edge and along a upper right edge of the SGC grid. Thus, the transistor ST31 has a vertical channel region CH2 which extends opposite the left vertical wall of the gate SGC, between the first region n2 and the NISO layer. Similarly, the transistor ST32 has a vertical channel region CH2 which extends in front of the right vertical wall of the SGC gate, between the second region n2 and the NISO layer. With respect to the structure of the pair of memory cells C21, C22, the structure of the pair of memory cells C31, C32 has the advantage of occupying a very small semiconductor area, due to the suppression of the transistors of selection ST31, ST32 at the substrate surface, these having become buried transistors having a common gate. As will be seen later in light of examples of manufacturing processes, the vertical grid SGC is made from a conductive trench that connects several pairs of memory cells, sectional view in Figure 6. According to the method of manufacturing retained, this trench may have no electrical discontinuity. It can then be used directly as a word line WL, as indicated by the reference "WL" in FIG. 6. In other embodiments, this trench can be divided into different sections by STI insulation trenches (" Shallow Trench Isolation ") described later. In this case, each SGC vertical grid of each pair of memory cells is independent of the others and must be individually connected to a word line made in a metal level. FIG. 7 represents an embodiment of the vertical grid SGC in which it does not extend sufficiently in the depth of the substrate PW to reach the NISO layer. A doped region n3 "is thus implanted between the lower end of the SGC gate and the NISO layer .The region n3" surrounds the lower left and right edges of the gate SGC and forms the source region (S) of the transistors ST31, ST32. It extends to the NISO layer that it electrically connects to the source region of transistors ST31, ST32.
La figure 8 est le schéma électrique des cellules mémoire C31, C32. La grille de contrôle du transistor FGT31 est connectée à une ligne de contrôle de grille CGL, par l'intermédiaire d'un contact C4. La grille de contrôle du transistor FGT32 est connectée à une ligne de contrôle de grille CGL,-pi par l'intermédiaire d'un contact C4. Les régions de drain (D) des transistors FGT31, FGT32 sont connectées à une ligne de bit BL par l'intermédiaire de contacts Cl. La grille verticale SGC est connectée à une ligne de mot WLi,i+i commune aux deux cellules mémoire par l'intermédiaire d'un contact C3. Alternativement, elle peut elle-même former la ligne de mot comme indiqué plus haut. Les régions de canal des transistors FGT31, FGT32, ST31, ST32 sont au potentiel électrique du caisson PW, comme représenté par des traits pointillés. Enfin, les régions de source (S) des transistors ST31, ST32 sont reliées électriquement à la couche NISO formant ligne de source. Celle-ci peut être connectée par l'intermédiaire d'un contact C5 à une ligne de source générale SL réalisée dans un niveau de métal.FIG. 8 is the electrical diagram of the memory cells C31, C32. The control gate of the transistor FGT31 is connected to a gate control line CGL, via a contact C4. The control gate of the transistor FGT32 is connected to a gate control line CGL, -pi via a contact C4. The drain regions (D) of the transistors FGT31, FGT32 are connected to a bit line BL via contacts C1. The vertical gate SGC is connected to a word line WLi, i + i common to the two memory cells. via a contact C3. Alternatively, it can itself form the word line as indicated above. The channel regions of the transistors FGT31, FGT32, ST31, ST32 are at the electric potential of the box PW, as represented by dashed lines. Finally, the source regions (S) of transistors ST31, ST32 are electrically connected to the NISO layer forming a source line. This can be connected via a contact C5 to a general source line SL made in a metal level.
Le tableau REF3 en Annexe 1 décrit en relation avec la figure 6 les tensions appliquées aux cellules mémoire C31, C32. Hormis les références attribuées aux différents transistors, le tableau REF3 est identique au tableau REF2. La tension SLV est maintenant une tension unique appliquée à la grille commune SGC des transistors ST31, T32.Table REF3 in Appendix 1 describes in relation to FIG. 6 the voltages applied to the memory cells C31, C32. Except for the references assigned to the different transistors, the REF3 table is identical to the REF2 table. The voltage SLV is now a single voltage applied to the common gate SGC of the transistors ST31, T32.
Le tableau RD4 en Annexe 1 décrit en relation avec la figure 9 des valeurs de tensions appliquées aux cellules mémoire lors de la lecture de la cellule mémoire C31. Le tableau RD4 est identique au tableau RD3 hormis les références des cellules mémoire et des transistors. Ainsi, en lecture, les cellules mémoire C31, C32 sont équivalentes aux cellules mémoire C21, C22. Sur la figure 9, des flèches montrent qu'un courant traverse la région de canal CH1 du transistor FGT31 et la région de canal verticale CH2 du transistor ST31. Un canal conducteur apparaît également dans la région de canal verticale CH2 du transistor ST32, sous l'effet de la tension SV=Von appliquée à la grille commune SGC, mais le transistor à grille flottante associé FGT32 reste bloqué sous l'effet de la tension d'inhibition Vinh. La figure 10 est une vue en coupe transversale du transistor ST31 selon un plan de coupe AA' représenté sur la figure 9. Le plan de coupe traverse la région de drain n2 du transistor, la région de canal verticale CH2 qui s'étend dans le substrat PW, la couche NISO et le wafer WF. Il apparaît que le transistor est réalisé entre deux tranchées d'isolation STI, qui n'atteignent pas ici la couche NISO. Des flèches montrent la distribution de courant dans la région de canal CH2, entre la région de drain n2 et la région de source formée par la couche NISO. La région de canal présente une partie étroite entre les deux tranchées d'isolation STI et une partie de largeur indéterminée où les lignes de courant ne sont plus canalisées par les tranchées d'isolation STI et s'épanouissent jusqu'à atteindre la couche NISO. Contrairement à un transistor de sélection classique, le transistor ST31 présente donc un canal conducteur de largeur variable.The table RD4 in Annex 1 describes in relation to FIG. 9 the voltage values applied to the memory cells during the reading of the memory cell C31. The array RD4 is identical to the array RD3 except the references of the memory cells and the transistors. Thus, in reading, the memory cells C31, C32 are equivalent to the memory cells C21, C22. In FIG. 9, arrows show that a current flows through the channel region CH1 of the transistor FGT31 and the vertical channel region CH2 of the transistor ST31. A conductive channel also appears in the vertical channel region CH2 of the transistor ST32, under the effect of the voltage SV = Von applied to the common gate SGC, but the associated floating gate transistor FGT32 remains blocked under the effect of the voltage Vinh inhibition. FIG. 10 is a cross-sectional view of the transistor ST31 along a sectional plane AA 'shown in FIG. 9. The section plane passes through the drain region n2 of the transistor, the vertical channel region CH2 which extends into the PW substrate, NISO layer and WF wafer. It appears that the transistor is made between two isolation trenches STI, which do not reach here the NISO layer. Arrows show the current distribution in the channel region CH2 between the drain region n2 and the source region formed by the NISO layer. The channel region has a narrow portion between the two insulation trenches STI and a portion of indeterminate width where the current lines are no longer channeled by the insulation trenches STI and bloom until reaching the NISO layer. Unlike a conventional selection transistor, the transistor ST31 therefore has a conductive channel of variable width.
Le tableau ER2 en Annexe 1 décrit en relation avec la figure 11 des valeurs de tensions appliquées aux cellules mémoire lors de l'effacement de la cellule mémoire C31. Le procédé d'effacement décrit par le tableau ER2 se distingue de celui décrit par le tableau ER1 en ce que la tension SLV de la ligne de source, formée par la couche NISO, est égale à la tension VI2 qui est appliquée à la couche NISO dans le procédé décrit par le tableau ER1. Sur la figure 11, des flèches montrent qu'un champ électrique apparaît entre le substrat PW et la grille flottante FG du transistor FGT31. Ce champ électrique extrait des électrons de la grille flottante par effet tunnel (effet Fowler Nordheim). Par ailleurs, le transistor FGT32 subit un effet de stress doux SST dit "Soft Stress" en raison de la différence de potentiel entre le substrat PW et sa grille de contrôle, ici égale à 2,5 V. Cet effet de stress doux est insuffisant pour extraire de façon notable des charges électriques de la grille flottante de ce transistor. Le tableau PG2 en Annexe 1 décrit en relation avec la figure 12 des valeurs de tensions appliquées aux cellules mémoire lors de la programmation de la cellule mémoire C31. Le procédé de programmation décrit par le tableau PG2 se distingue de celui décrit par le tableau PG1 en ce que la tension SLV de la ligne de source, formée par la couche NISO, est égale à la tension VI3 qui est appliquée à la couche NISO dans le procédé décrit par le tableau PG1.The table ER2 in Appendix 1 describes in relation to FIG. 11 voltage values applied to the memory cells during the erasing of the memory cell C31. The erasing method described by the table ER2 differs from that described by the table ER1 in that the voltage SLV of the source line, formed by the NISO layer, is equal to the voltage VI2 which is applied to the NISO layer in the method described in Table ER1. In FIG. 11, arrows show that an electric field appears between the substrate PW and the floating gate FG of the transistor FGT31. This electric field extracts electrons from the floating gate by tunnel effect (Fowler Nordheim effect). Furthermore, the transistor FGT32 undergoes a soft stress effect SST said "Soft Stress" due to the potential difference between the PW substrate and its control grid, here equal to 2.5 V. This effect of mild stress is insufficient to substantially extract electrical charges from the floating gate of this transistor. The table PG2 in Appendix 1 describes in relation to FIG. 12 voltage values applied to the memory cells during the programming of the memory cell C31. The programming method described by the table PG2 differs from that described by the table PG1 in that the voltage SLV of the source line, formed by the NISO layer, is equal to the voltage VI3 which is applied to the NISO layer in the process described in Table PG1.
Sur la figure 12, des flèches montrent qu'un champ électrique apparaît entre le substrat PW et la grille flottante FG du transistor FGT31. Ce champ électrique fait apparaître un canal conducteur dans la région de canal CH1 du transistor FGT31, et provoque l'injection d'électrons dans la grille flottante par effet tunnel (effet Fowler Nordheim). Par ailleurs, le transistor FGT32 subit un effet de stress doux SST en raison de la différence de potentiel entre le substrat PW et sa grille de contrôle, ici égale à -2,5 V. Cet effet de stress doux est insuffisant pour injecter des charges électriques de la grille flottante de ce transistor. Le tableau PG2' en Annexe 1 décrit en relation avec la figure 13 des valeurs de tensions subies par des cellules mémoire voisines C31', C32' pendant l'étape de programmation de la cellule mémoire C31 illustrée sur la figure 12. Ces cellules mémoire voisines C31', C32' sont reliées à la même ligne de mot et aux mêmes lignes de contrôle de grille que les cellules mémoire C31, C32, mais sont reliées à une ligne de bit BL' différente. Par rapport au plan de coupe de la figure 12, ces cellules mémoire C31', C32' sont "devant" ou "derrière" les cellules mémoire C31, C32 de la figure 12. Ces cellules mémoire reçoivent les mêmes tensions que les cellules mémoire C31, C32, hormis la tension de ligne de bit BLV qui est portée à une tension de non-programmation BLV3', par exemple le potentiel de masse GND.In FIG. 12, arrows show that an electric field appears between the substrate PW and the floating gate FG of the transistor FGT31. This electric field causes a conductive channel to appear in the channel region CH1 of the transistor FGT31, and causes the injection of electrons into the floating gate by tunnel effect (Fowler Nordheim effect). Furthermore, the transistor FGT32 undergoes a mild stress effect SST due to the potential difference between the substrate PW and its control gate, here equal to -2.5 V. This mild stress effect is insufficient to inject charges. the floating gate of this transistor. The table PG2 'in Annex 1 describes in relation to FIG. 13 voltage values experienced by neighboring memory cells C31', C32 'during the programming step of the memory cell C31 illustrated in FIG. 12. These neighboring memory cells C31 ', C32' are connected to the same word line and grid control lines as memory cells C31, C32, but are connected to a different bit line BL '. With respect to the sectional plane of FIG. 12, these memory cells C31 ', C32' are "in front of" or "behind" the memory cells C31, C32 of FIG. 12. These memory cells receive the same voltages as the memory cells C31. , C32, except for the bit line voltage BLV which is brought to a non-programming voltage BLV3 ', for example the ground potential GND.
Le transistor FGT32' subit un effet de stress doux SST en raison de la différence de potentiel entre le substrat PW et sa grille de contrôle, ici égale à -2,5 V. Cet effet de stress doux est insuffisant pour injecter des charges électriques de la grille flottante de ce transistor. Le transistor FGT31' subit un effet de stress non cumulatif, ou stress NCS ("Non Cumulative Stress") en raison de la différence de potentiel de 15V entre le substrat PW et sa grille de contrôle. Toutefois, comme sa région de drain n1 est reliée à la masse par l'intermédiaire de la ligne de bit BL', le canal conducteur qui se crée dans sa région de canal CH1 est maintenu à OV et limite l'injection d'électrons dans sa grille flottante. Cet effet de stress en soi connu dans l'art antérieur est dit "non cumulatif' car il ne s'exerce que sur des cellules mémoire reliées à la même ligne de contrôle de grille que le transistor en cours de programmation. Il est donc généralement toléré. Ainsi, il a été démontré dans ce qui précède que des cellules mémoire UCP comprenant une grille verticale enterrée SGC et une ligne de source formée par la couche d'isolation NISO peuvent être utilisées pour réaliser une mémoire. Il a aussi été démontré que de telles cellules mémoire ne présentent pas plus de contraintes d'utilisation que des cellules mémoire UCP conventionnelles, en lecture, effacement et programmation, notamment en termes de stress doux SST ou de stress non cumulatif NCS.The transistor FGT32 'undergoes a mild stress effect SST because of the potential difference between the substrate PW and its control gate, here equal to -2.5 V. This mild stress effect is insufficient to inject electrical charges of the floating gate of this transistor. The transistor FGT31 'undergoes a non-cumulative stress effect, or NCS stress ("Non Cumulative Stress") due to the potential difference of 15V between the PW substrate and its control gate. However, since its drain region n1 is connected to ground via the bit line BL ', the conducting channel which is created in its channel region CH1 is maintained at OV and limits the injection of electrons into the its floating gate. This stress effect, which is known per se in the prior art, is said to be "non-cumulative" since it only operates on memory cells connected to the same gate control line as the transistor being programmed. Thus, it has been demonstrated in the foregoing that UCP memory cells comprising a buried vertical gate SGC and a source line formed by the NISO isolation layer can be used to realize a memory. such memory cells have no more use constraints than conventional UCP memory cells, in reading, erasure and programming, particularly in terms of soft stress SST or non-cumulative stress NCS.
Les figures 14A à 14E représentent par des vues en coupe des étapes d'un procédé de fabrication de grilles verticales de transistors de sélection selon l'invention. Au cours d'une étape S10, figure 14A, une couche d'isolation NISO dopée N est implantée dans le wafer WF, pour délimiter un caisson PW de type P formant substrat. Les parois verticales de la couche d'isolation NISO ne sont pas représentées sur la vue en coupe de la figure 14A, qui ne représente qu'une partie du wafer. Optionnellement, une couche dopée P est également implantée dans le caisson, au-dessus de la couche NISO. Cette couche permet d'ajuster les tensions de seuil des transistors de sélection ST31, ST32 précédemment décrits, ainsi que la tension de seuil des cellules vierges (tension de seuil des transistors à grille flottante en l'absence de charges électriques piégées dans leurs grilles flottantes). Au cours d'une étape S11, figure 14B, un masque de gravure 10 est déposé sur le substrat PW. Des tranchées 11 parallèles entre elles sont gravées dans le substrat par l'intermédiaire du masque de gravure. Les tranchées sont ici suffisamment profondes pour atteindre la couche NISO. Au cours d'une étape S13, figure 14C, le masque de gravure est retiré et une couche d'oxyde de grille 12 est déposée sur le substrat PW et dans les tranchées 11. Au cours d'une étape S14, figure 14D, une couche de silicium polycristallin 13 est déposée sur le substrat PW et dans les tranchées 11, au-dessus de la couche d'oxyde 12.FIGS. 14A to 14E show, in sectional views, the steps of a method for manufacturing vertical grids of selection transistors according to the invention. During a step S10, FIG. 14A, an N-doped NISO insulating layer is implanted in the WF wafer to delimit a P-type PW well forming a substrate. The vertical walls of the NISO insulation layer are not shown in the sectional view of Fig. 14A, which represents only a portion of the wafer. Optionally, a P-doped layer is also implanted in the box, above the NISO layer. This layer makes it possible to adjust the threshold voltages of the selection transistors ST31, ST32 previously described, as well as the threshold voltage of the blank cells (threshold voltage of the floating gate transistors in the absence of electrical charges trapped in their floating gates. ). During a step S11, FIG. 14B, an etching mask 10 is deposited on the substrate PW. Trenches 11 parallel to each other are etched into the substrate via the etching mask. The trenches here are deep enough to reach the NISO layer. During a step S13, FIG. 14C, the etching mask is removed and a gate oxide layer 12 is deposited on the substrate PW and in the trenches 11. During a step S14, FIG. polycrystalline silicon layer 13 is deposited on the PW substrate and in the trenches 11, above the oxide layer 12.
Au cours d'une étape S15, figure 14E, la couche de silicium polycristallin 13 est retirée de la surface du substrat PW, ainsi que la couche d'oxyde 12, afin que la surface du substrat soit prête pour d'autres étapes de fabrication décrites plus loin. Il reste donc les tranchées conductrices 11 en silicium polycristallin 13, isolées du substrat par la couche d'oxyde 12, destinées à former des grilles verticales SGC telle que celle représentée sur la figure 6.During a step S15, FIG. 14E, the polycrystalline silicon layer 13 is removed from the surface of the substrate PW, as well as the oxide layer 12, so that the surface of the substrate is ready for other manufacturing steps. described below. There remain the conductive trenches 11 in polycrystalline silicon 13, isolated from the substrate by the oxide layer 12, intended to form vertical gates SGC such as that shown in FIG.
Les figures 15A à 15F illustrent par des vues en coupe une variante du procédé de fabrication qui vient d'être décrit. Le procédé comprend des étapes S20, S21, S22, S23, S24 et S25. L'étape S20, figure 15A, est identique à l'étape S10 précédemment décrite. L'étape S21, figure 15B, est identique à l'étape Sll précédemment décrite mais on réalise ici des tranchées 11' moins profondes qui n'atteignent pas la couche NISO. L'étape S22, figure 15C, consiste à implanter des poches n3" de semi-conducteur dopé N autour de la partie inférieure des tranchées 11'. Ces poches formeront des régions de source n3" de transistors de sélection, précédemment décrites en relation avec la figure 7. Les poches n3" sont par exemple implantées en passant par l'intérieur et par le fond des tranchées. Elles sont suffisamment profondes pour atteindre la couche NISO. Les étapes S23, S24, S25, figures 15D, 15E, 15F, sont identiques aux étapes S13, S14, 515 précédemment décrites. Au terme de ces étapes, on obtient des tranchées conductrices 11' en silicium polycristallin, isolées du substrat par la couche d'oxyde 12, qui formeront des grilles verticale SGC telle que celle représentée sur la figure 7. Ces tranchées n'atteignent pas la couche NISO mais leur partie inférieure est entourée des poches n3" qui atteignent la couche NISO. Des étapes d'un procédé de fabrication de cellules mémoire dans un circuit intégré sont représentées sur les figures 16A à 16E par des vues de dessus. Ce procédé vise la fabrication collective de cellules mémoire, pour réaliser une mémoire du type décrit plus loin en relation avec les figures 25 et 26. Au cours d'une étape S30, figure 16A, on réalise dans le substrat PW des tranchées conductrices SGCi,i+i, SGCi+2,i+3 parallèles entre elles et isolées du substrat. Les tranchées sont réalisées conformément à l'un des deux procédés de fabrication qui viennent d'être décrits. Deux tranchées seulement sont représentées, dans un souci de simplification des dessins. Ces tranchées, notées avec des indices (i, i+1) et (i+2, i+3), se rapportent à la fabrication de quatre pages ou de quatre mots de rangs i, i+1, i+2, et i+3. Au cours d'une étape S31, figure 16B, des tranchées d'isolation peu profondes STI ("Shallow Trench Isolation") sont réalisées perpendiculairement aux tranchées conductrices SGCp-pi, SGC,+2,,+3. Les tranchées sont parallèles entre elles et sont réalisées par gravure du semiconducteur et remplissage des tranchées obtenues avec de l'oxyde. Elles font apparaître dans le substrat des bandes de semi-conducteur DST, DSJ+1 perpendiculaires aux tranchées conductrices SGC,,,+1, SGC,+2,,+3, qui sont destinées à former ultérieurement les régions de drain et de source de transistors. La gravure des tranchées d'isolation STI grave également les tranchées conductrices SGCi,i+i, SGCi+2,i+3 dans des zones de croisement. Pour fixer les idées, les figures 17A et 17B sont des vues en coupe longitudinale et transversale des tranchées d'isolation STI selon des axes de coupe AA' et BB' représentés sur la figure 16B. Les tranchées d'isolation STI sont moins profondes que les tranchées conductrices SGCi,i+i, SGCi+2,i+3 et font apparaître dans celles-ci des tronçons conducteurs séparés par les tranchées d'isolation STI. Chaque tronçon est destiné à former une grille verticale SGC commune à deux transistors de sélection. Comme on le voit sur la figure 17B, ces tronçons sont reliés électriquement entre eux par la partie des tranchées conductrices qui n'est pas sectionnée par les tranchées d'isolation STI et s'étend en dessous de celles-ci. Dans un mode de réalisation qui n'est pas représenté, les tranchées d'isolation STI sectionnent totalement les tranchées conductrices et les différents tronçons obtenus ne sont pas reliés électriquement.Figures 15A to 15F illustrate sectional views of a variant of the manufacturing method which has just been described. The method comprises steps S20, S21, S22, S23, S24 and S25. Step S20, FIG. 15A, is identical to step S10 previously described. Step S21, FIG. 15B, is identical to step S11 described above, but here trenches 11 'are made which are shallower and do not reach the NISO layer. Step S22, FIG 15C, consists in implanting pockets n 3 "of N-doped semiconductor around the lower part of the trenches 11 'These pockets will form source regions n 3" of selection transistors, previously described in connection with FIG. Figure 7. The pockets n3 "are, for example, implanted through the inside and the bottom of the trenches, and are deep enough to reach the NISO layer.The steps S23, S24, S25, Figures 15D, 15E, 15F, are identical to the previously described steps S13, S14, 515. At the end of these steps, polysilicon conductive trenches 11 'are obtained, isolated from the substrate by the oxide layer 12, which will form vertical gates SGC as shown In Figure 7. These trenches do not reach the NISO layer but their lower part is surrounded by pockets n3 "which reach the NISO layer. Steps of a method of manufacturing memory cells in an integrated circuit are shown in Figs. 16A to 16E by top views. This method relates to the collective production of memory cells, to produce a memory of the type described below in relation with FIGS. 25 and 26. During a step S30, FIG. 16A, SGCi conducting trenches are produced in the PW substrate. i + i, SGCi + 2, i + 3 parallel to each other and isolated from the substrate. The trenches are made in accordance with one of the two manufacturing processes which have just been described. Only two trenches are represented, for the sake of simplification of the drawings. These trenches, noted with indices (i, i + 1) and (i + 2, i + 3), relate to the manufacture of four pages or four words of ranks i, i + 1, i + 2, and i + 3. During a step S31, FIG. 16B, shallow insulation trenches STI ("Shallow Trench Isolation") are made perpendicularly to the SGCp-pi, SGC, + 2 ,, + 3 conductive trenches. The trenches are parallel to each other and are made by etching the semiconductor and filling the trenches obtained with oxide. They reveal in the substrate semiconductor strips DST, DSJ + 1 perpendicular to the conducting trenches SGC ,,, + 1, SGC, + 2 ,, + 3, which are intended to subsequently form the drain and source regions. of transistors. The engraving of the STI insulation trenches also severely cuts the SGCi, i + i, SGCi + 2, and + 3 trenches in crossing areas. For the sake of clarity, FIGS. 17A and 17B are views in longitudinal and transverse section of the insulation trenches STI along cutting axes AA 'and BB' shown in FIG. 16B. The STI insulation trenches are shallower than the SGCi, i + i, SGCi + 2, i + 3 conductive trenches and show in them conductive sections separated by the STI insulation trenches. Each section is intended to form a vertical SGC grid common to two selection transistors. As can be seen in FIG. 17B, these sections are electrically interconnected by the part of the conductive trenches which is not cut by the insulation trenches STI and extends below them. In an embodiment which is not shown, the insulation trenches STI totally cut the conducting trenches and the various sections obtained are not electrically connected.
Au cours d'une étape S32, figure 16C, des lignes conductrices CGC, CG1+1, CG1+2, CG1+3 parallèles aux tranchées conductrices SGC1,1+1, SGC1+2,1+3 sont formées sur le substrat PW, à raison de deux lignes conductrices par tranchée conductrice, l'une étant placée à gauche et l'autre à droite de la tranchée conductrice. Ces lignes conductrices sont formées par dépôt d'une couche de silicium polycristallin de second niveau ou "poly2", puis gravure de celle-ci en bandes. Elles sont destinées à former à la fois des grilles de contrôle de transistors à grille flottante et des lignes de contrôle de grille CGL. L'étape S32 est précédée d'étapes de formation de grilles flottantes qui ne sont pas représentées sur les figures, réalisées après l'étape S31. Ces étapes comprennent le dépôt d'une couche d'oxyde tunnel sur le substrat, de dépôt d'une première couche de silicium polycristallin ou "poly 1", de gravure de la couche "poly1" pour former des grilles flottantes, puis de dépôt sur le substrat d'une couche d'oxyde, par exemple de type ONO (Oxyde-Nitrure-Oxyde), sur lequel sont formées les lignes conductrices CGC à CG1+3.During a step S32, FIG. 16C, conducting lines CGC, CG1 + 1, CG1 + 2, CG1 + 3 parallel to the conducting trenches SGC1,1 + 1, SGC1 + 2,1 + 3 are formed on the PW substrate , at the rate of two conducting lines per conducting trench, one being placed on the left and the other on the right of the conducting trench. These conductive lines are formed by deposition of a layer of polycrystalline silicon of second level or "poly2", then etching thereof in strips. They are intended to form both control gates of floating gate transistors and CGL gate control lines. Step S32 is preceded by steps of forming floating gates that are not shown in the figures, performed after step S31. These steps include depositing a tunnel oxide layer on the substrate, depositing a first polycrystalline silicon layer or "poly 1", etching the "poly1" layer to form floating gates, and then depositing on the substrate of an oxide layer, for example of the ONO (Oxide-Nitride-Oxide) type, on which the conductive lines CGC to CG1 + 3 are formed.
Au cours d'une étape S33, figure 16D, des dopants de type N sont implantés dans les bandes de semi-conducteur DST, DSJ+1, pour former des régions de drain n1 et de source n2 de transistors à grille flottante. Les régions de source n2, qui s'étendent à droite et à gauche des tranchées conductrices SGC1,1+1, SGC1+2,1+3, forment également des régions de drain de transistors de sélection, conformément à la structure de cellule mémoire représentée sur la figure 6. Au cours d'une étape S34, figure 16E, l'ensemble du substrat y compris des lignes conductrices CGC, CGi+i, CGi+2, CGi+3 est recouvert par la couche diélectrique DO citée plus haut. Cette couche diélectrique n'est pas représentée sur le schéma afin de montrer les éléments qu'elle recouvre. Des orifices sont pratiqués dans la couche diélectrique, et les orifices sont ensuite métallisés pour former les contacts Cl, C3, C4 (Cf Fig. 8) destinés à connecter les éléments qui viennent d'être réalisés à des pistes conductrices en métal. Ainsi, les contacts Cl sont destinés à connecter les régions de drain n1 à des lignes de bits. Les contacts C4 sont destinés à connecter les lignes conductrices CGC, CGi+2, CGi+3 à un circuit de contrôle de grille. Les contacts C3 sont destinés à connecter les tranchées conductrices SGCi,i+i, SGCi+2,i+3 à un circuit pilote de ligne de mot. Plus précisément, si les tranchées conductrices sont totalement sectionnées par les tranchées d'isolation STI, les contacts C3 permettent de les relier à des lignes de mots en métal qui conduisent au circuit pilote de ligne de mot. Des contacts C3' supplémentaires sont dans ce cas prévus pour relier aux lignes de mots les tronçons formés par les tranchées conductrices sectionnées. Inversement, si les tranchées conductrices ne sont pas totalement sectionnées, elles peuvent être utilisées en tant que lignes de mots. Les contacts C3 permettent alors de les relier au circuit pilote de ligne de mot.During a step S33, FIG. 16D, N type dopants are implanted in the semiconductor strips DST, DSJ + 1, to form drain regions n1 and source n2 of floating gate transistors. The source regions n2, which extend to the right and to the left of the conducting trenches SGC1,1 + 1, SGC1 + 2,1 + 3, also form selection transistor drain regions, in accordance with the memory cell structure represented in FIG. 6. During a step S34, FIG. 16E, the whole of the substrate including conductive lines CGC, CGi + 1, CGi + 2, CGi + 3 is covered by the dielectric layer DO mentioned above. . This dielectric layer is not shown in the diagram to show the elements it covers. Orifices are made in the dielectric layer, and the orifices are then metallized to form the contacts C1, C3, C4 (see Fig. 8) intended to connect the elements that have just been made to metal conductive tracks. Thus, the contacts C1 are intended to connect the drain regions n1 to bit lines. The contacts C4 are intended to connect the conductive lines CGC, CGi + 2, CGi + 3 to a gate control circuit. The contacts C3 are intended to connect the conductive trenches SGCi, i + i, SGCi + 2, i + 3 to a word line pilot circuit. More precisely, if the conducting trenches are completely cut by the insulation trenches STI, the contacts C3 make it possible to connect them to lines of metal words which lead to the word line pilot circuit. In this case, additional contacts C3 'are provided for connecting to the word lines the sections formed by the severed conductive trenches. Conversely, if the conducting trenches are not completely severed, they can be used as word lines. The C3 contacts then make it possible to connect them to the word line pilot circuit.
Les étapes qui viennent d'être décrites sont suivies d'étapes de réalisation de lignes en métal évoquées ci-dessous, ou de lignes d'interconnexion permettant de relier les cellules mémoire à des organes de contrôle du circuit intégré. Ces étapes en soi classiques ne seront pas décrites.The steps which have just been described are followed by steps of making metal lines mentioned below, or interconnection lines for connecting the memory cells to the control elements of the integrated circuit. These steps in themselves classic will not be described.
Une variante de ce procédé de fabrication de cellules mémoire est représentée sur les figures 168 à 18E. Les tranchées d'isolation STI sont réalisées en premier lieu, au cours d'une étape S40 montrée sur la figure 18A. Au cours d'une étape S41, figure 18B, on réalise les tranchées conductrices SGC,,,+1, SGC,+2,,+3. Ainsi, ici, les tranchées conductrices coupent les tranchées d'isolation STI. Pour fixer les idées, les figures 19A et 19B sont des vues en coupe longitudinale et transversale des tranchées conductrices, selon des axes de coupe AA' et BB' représentés sur la figure 18B. Les tranchées conductrices SGC,,,+1, SGC,+2,,+3 sont plus profondes que les tranchées d'isolation STI et les sectionnent entièrement (figure 19A). Dans une variante de réalisation, les tranchées conductrices sont moins profondes que les tranchées d'isolation et ne les sectionnent que partiellement. Dans les deux cas, la continuité électrique des tranchées conductrices est totale sur toute leur profondeur (figure 19B). Les autres étapes de ce procédé de fabrication sont identiques à celles décrites plus haut. Les figures 18C, 18D, 18E diffèrent seulement des figures 16C, 16D, 16E en ce que les tranchées conductrices SGC,,,+1, SGC,+2,,+3 sectionnent les tranchées d'isolation STI au lieu d'être sectionnées par celles-ci. Ainsi, le procédé comprend une étape S42 (figure 18C) de formation des lignes conductrices CG' CG,+1, CG,+2, CG,+3 précédée d'étapes de formation de grilles flottantes et de dépôt d'oxyde non représentées, une étape S43 (figure 18D) de formation des régions de drain n1 et de source n2 des transistors à grille flottante, et une étape S44 de formation des contacts Cl, C3, C4, les contacts supplémentaires C3' n'étant plus nécessaires ici. La figure 20 montre une étape de formation, dans le wafer WF, de la couche NISO qui délimite le caisson PW. La couche NISO est formée par deux implantations de dopants de type N. Une première implantation permet de former une "plaque" horizontale de semi- conducteur dopé qui délimite le fond du caisson PW. Une seconde implantation permet de former des parois verticales ou "murs" du caisson PW. Dans une variante de réalisation représentée sur la figure 21, la couche NISO comporte une pluralité de "murs" qui délimitent une pluralité de caissons PW0, PW1, PW2, etc. Il sera vu plus loin que certains modes de réalisation d'une mémoire selon l'invention nécessitent une telle pluralité de caissons, chacun pouvant être porté à un potentiel électrique différent de celui des autres. La figure 22 montre une étape de réalisation de contacts C5 sur la tranche supérieure des murs de la couche d'isolation NISO. Cette étape peut être réalisée en même temps que l'étape de formation des contacts Cl, C3, C4 montrée sur la figure 16E ou 18E. La couche NISO étant utilisée comme ligne de source, on prévoit de préférence de nombreux contacts C5 tout le long de la tranche supérieure des murs de la couche NISO, comme représenté sur la figure, afin de diminuer sa résistance électrique et favoriser la distribution des lignes de courant dans toutes les directions. Comme indiqué plus haut, les contacts C5 permettent de relier la couche NISO à une ligne de source générale SL réalisée dans un niveau de métal, ou à des organes de contrôle de la tension de ligne de source. La figure 23 représente une mémoire MEM1 effaçable par page comprenant un plan mémoire réalisé dans un caisson PW. Le plan mémoire comprend IxJ cellules mémoire C31, C32 selon l'invention, chaque cellule mémoire C31, C32 comprenant un transistor à accumulation de charges FGT31, FGT32 en série avec un transistor de sélection ST31, ST32. La mémoire comprend I pages P comportant chacune une rangée de J cellules mémoire, et une ligne de contrôle de grille CGL. La figure 23 montre les deux premières pages P0, Pl de rangs 0 et 1, et les deux dernières pages de rangs I-2 et I-1. La mémoire comporte également J lignes de bits BL, chacune étant reliée à des cellules mémoire de même rang J appartenant à des pages différentes. La figure 23 montre les deux premières lignes de bits de rangs 0 et 1 et les deux dernières lignes de bits de rangs J-2 et J-1. Chaque ligne de bits BL est connectée aux régions de drain des transistors à grille flottante FGT de cellules mémoire de même rang j, tandis que chaque ligne de contrôle de grille CGL est connectée aux grilles de contrôle des transistors FGT de cellules mémoire de même rang i. Les régions de source des transistors de sélection sont connectées à la couche NISO qui entoure le caisson PW.A variant of this method of manufacturing memory cells is shown in FIGS. 168 to 18E. The isolation trenches STI are performed first, during a step S40 shown in FIG. 18A. During a step S41, FIG. 18B, the conducting trenches SGC ,,, + 1, SGC, + 2 ,, + 3 are produced. Thus, here, the conducting trenches cut the STI insulation trenches. For the sake of clarity, FIGS. 19A and 19B are views in longitudinal and transverse section of the conductive trenches, along cutting axes AA 'and BB' shown in FIG. 18B. The SGC ,,, + 1, SGC, + 2 ,, + 3 conductive trenches are deeper than the STI insulation trenches and completely section them (Figure 19A). In an alternative embodiment, the conducting trenches are shallower than the isolation trenches and only partially cut them. In both cases, the electrical continuity of the conducting trenches is total over their entire depth (FIG. 19B). The other steps of this manufacturing process are identical to those described above. FIGS. 18C, 18D, 18E differ only from FIGS. 16C, 16D, 16E in that the SGC ,,, + 1, SGC, + 2 ,, + 3 conductive trenches cut the STI insulation trenches instead of being cut off by these. Thus, the method comprises a step S42 (FIG. 18C) for forming the conductive lines CG 'CG, + 1, CG, + 2, CG, + 3 preceded by stages of formation of floating grids and oxide deposition, not shown. , a step S43 (FIG. 18D) for forming the drain regions n1 and source n2 of the floating gate transistors, and a step S44 for forming the contacts C1, C3, C4, the additional contacts C3 'no longer being necessary here . FIG. 20 shows a formation step, in the wafer WF, of the NISO layer which delimits the PW box. The NISO layer is formed by two implantations of N-type dopants. A first implantation makes it possible to form a doped semiconductor horizontal "plate" which delimits the bottom of the PW box. A second implantation makes it possible to form vertical walls or "walls" of the PW box. In an alternative embodiment shown in FIG. 21, the NISO layer comprises a plurality of "walls" delimiting a plurality of boxes PW0, PW1, PW2, etc. It will be seen later that certain embodiments of a memory according to the invention require such a plurality of boxes, each of which can be brought to an electrical potential different from that of others. FIG. 22 shows a step of making contacts C5 on the upper edge of the walls of the NISO insulation layer. This step can be performed at the same time as the contact formation step C1, C3, C4 shown in FIG. 16E or 18E. Since the NISO layer is used as a source line, many C5 contacts are preferably provided along the upper edge of the walls of the NISO layer, as shown in the figure, in order to reduce its electrical resistance and favor the distribution of the lines. current in all directions. As indicated above, the contacts C5 make it possible to connect the NISO layer to a general source line SL made in a metal level, or to the control devices of the source line voltage. FIG. 23 represents an erasable memory MEM1 per page comprising a memory plane made in a PW box. The memory array comprises IxJ memory cells C31, C32 according to the invention, each memory cell C31, C32 comprising a charge accumulation transistor FGT31, FGT32 in series with a selection transistor ST31, ST32. The memory comprises I pages P each comprising a row of J memory cells, and a CGL grid control line. Figure 23 shows the first two pages P0, P1 of ranks 0 and 1, and the last two pages of ranks I-2 and I-1. The memory also comprises J bit lines BL, each being connected to memory cells of the same rank J belonging to different pages. FIG. 23 shows the first two rows of bits of ranks 0 and 1 and the last two rows of bits of ranks J-2 and J-1. Each bit line BL is connected to the drain regions of the floating gate transistors FGT of memory cells of the same rank j, while each CGL gate control line is connected to the control gates of the FGT transistors of memory cells of the same rank. . The source regions of the selection transistors are connected to the NISO layer surrounding the PW well.
La mémoire comporte aussi des lignes de mots WL qui sont connectées aux grilles des transistors de sélection ST des cellules mémoire. Chaque ligne de mot WL contrôle la grille de sélection commune de cellules mémoire de deux pages voisines, ou pages "liées". Ainsi, une ligne de mot WL de rang (0)(1) est associée aux deux premières pages de rang 0 et 1 et contrôle les transistors de sélection des cellules mémoire de ces deux pages liées. De même, une ligne de mot de rang (I-2)(I-1) est associée aux deux dernières pages de rang I-2 et I-1 et contrôle les transistors de sélection des cellules mémoire des deux pages liées. Les tensions appliquées aux diverses lignes de contrôle du plan mémoire sont fournies par des organes de la mémoire en fonction d'une adresse d'une page à effacer ou d'un groupe de cellules mémoire à lire ou à programmer. Ces organes comprennent : - des verrous de ligne de bit BLT qui appliquent aux différentes lignes de bits BL les tensions BLV appropriées pendant la programmation de cellules mémoire, - un circuit pilote de ligne de mot WLDCT ("Word Line Driver Circuit") qui applique aux différentes lignes de mots WL les tensions SV destinées aux transistors de sélection, - un circuit de contrôle de grille CGCTO qui applique aux différentes lignes de contrôle de grille CGL les tensions de contrôle de grille CGV des transistors à grille flottante, - un interrupteur de ligne de source SLS qui applique la tension de ligne de source SLV à la couche NISO, - un interrupteur de caisson PWS qui applique la tension de substrat VB au caisson PW, - des amplificateurs de lecture SA ("Sense Amplifiers"), qui appliquent aux différentes lignes de bits BL les tensions BLV appropriées pendant la lecture de cellules mémoire, et fournissent un mot binaire lu dans la mémoire, par exemple un mot de 8 bits B0-B7, et - un décodeur de colonne CDEC, qui relie les amplificateurs de lecture SA aux différentes lignes de bits. Les tensions fournies par ces différents organes sont décrites par les tableaux RD4, ER2, PG2 et PG2'. Notamment, les verrous de ligne de bit BLT fournissent la "tension de polarisation pendant la programmation" ou la "tension de non-programmation" figurant dans les tableaux PG2 et PG2'. Les amplificateurs de lecture SA fournissent la "tension de polarisation de lecture" figurant dans le tableau RD4. Il apparaîtra clairement à l'homme de l'art que cette structure de mémoire comprenant une ligne de mot WL commune à deux rangées de cellules mémoire voisines (par exemple les pages Po, Pi), dans laquelle la ligne de mot commune est connectée à des grilles de transistors de sélection ST31 de la première rangée et à des grilles de transistors de sélection ST32 de la seconde rangée, peut être modifiée pour recevoir des cellules mémoire C21, C22 du type décrit plus haut en relation avec la figure 5, dont les transistors de sélection ST21, ST22 ne comportent pas de grille commune mais partagent la même ligne de mot WL. La figure 24 représente une mémoire MEM2 effaçable par mot comprenant un plan mémoire réalisé dans une pluralité de caissons CPW. Chaque caissons CPW comprend des cellules mémoire C31, C32 selon l'invention, comprenant chacune un transistor à accumulation de charges FGT31, FGT32 en série avec un transistor de sélection ST31, ST32. La mémoire comprend également des caissons SPW recevant des interrupteurs de contrôle. La structure du plan mémoire est du type CPW-SPW-CPW/CPW-SPW-CPW/CPW-SPW-CPW/..., un caisson de contrôle étant associé à deux caissons de cellules mémoire et agencé entre ceux-ci (pour des raisons de lisibilité, la figure 24 ne représente qu'un caisson SPW et deux caissons CPW). Dans une variante, la structure du plan mémoire pourrait être du type CPW- SPW/CPW-SPW/CPW-SPW/..., en prévoyant un caisson de contrôle par caisson de cellules. La structure de chaque caisson CPW est semblable à la structure du plan mémoire de la mémoire MEM1 effaçable par page, mais les pages sont remplacées par des mots WD, c'est-à- dire un groupe de cellules mémoire contenant un nombre de cellules mémoire inférieur au nombre de cellules mémoire d'une page, par exemple 8 cellules mémoire. Une page de la mémoire MEM2 est donc composée d'une pluralité de mots WD. La figure 24 montre les quatre premières pages Po, Pi, P2, P3 du plan mémoire.The memory also comprises word lines WL which are connected to the gates of the selection transistors ST of the memory cells. Each word line WL controls the common selection grid of memory cells of two neighboring pages, or "linked" pages. Thus, a word line WL of rank (0) (1) is associated with the first two pages of rank 0 and 1 and controls the selection transistors of the memory cells of these two linked pages. Likewise, a rank word line (I-2) (I-1) is associated with the last two pages of rank I-2 and I-1 and controls the selection transistors of the memory cells of the two linked pages. The voltages applied to the various control lines of the memory array are provided by memory devices according to an address of a page to be erased or a group of memory cells to be read or programmed. These elements comprise: bit line locks BLT which apply to the different bit lines BL the appropriate BLV voltages during the programming of memory cells; a word line pilot circuit WLDCT ("Word Line Driver Circuit") which applies to the different word lines WL the SV voltages for the selection transistors; - a gate control circuit CGCTO which applies to the different gate control lines CGL the gate control voltages CGV of the floating gate transistors; SLS source line which applies the SLV source line voltage to the NISO layer, - a PWS box switch which applies the substrate voltage VB to the PW box, - SA amplifiers ("Sense Amplifiers"), which apply to the different bit lines BL the appropriate BLV voltages during the reading of memory cells, and provide a binary word read in the memory, for example an 8 bit word B 0-B7, and - a CDEC column decoder, which connects the SA sense amplifiers to the different bit lines. The voltages provided by these various members are described in Tables RD4, ER2, PG2 and PG2 '. In particular, the BLT bit line locks provide the "bias voltage during programming" or the "non-programming voltage" in the PG2 and PG2 'tables. The read amplifiers SA provide the "reading bias voltage" in table RD4. It will be clear to one skilled in the art that this memory structure comprises a word line WL common to two rows of neighboring memory cells (for example the pages Po, Pi), in which the common word line is connected to grids of selection transistors ST31 of the first row and grids of selection transistors ST32 of the second row may be modified to receive memory cells C21, C22 of the type described above in relation to FIG. selection transistors ST21, ST22 do not have a common gate but share the same word line WL. FIG. 24 represents a word-erasable memory MEM2 comprising a memory plane made in a plurality of CPW boxes. Each CPW boxes comprises memory cells C31, C32 according to the invention, each comprising a charge accumulation transistor FGT31, FGT32 in series with a selection transistor ST31, ST32. The memory also includes SPW boxes receiving control switches. The structure of the memory array is of the CPW-SPW-CPW / CPW-SPW-CPW / CPW-SPW-CPW / ... type, a control box being associated with two boxes of memory cells and arranged therebetween (for for reasons of readability, FIG. 24 represents only one SPW box and two CPW boxes). In a variant, the structure of the memory plane could be of the CPW-SPW / CPW-SPW / CPW-SPW / ... type, by providing a cell box control box. The structure of each box CPW is similar to the structure of the memory array of the memory MEM1 erasable per page, but the pages are replaced by words WD, that is to say a group of memory cells containing a number of memory cells less than the number of memory cells of a page, for example 8 memory cells. A page of the memory MEM2 is thus composed of a plurality of words WD. Figure 24 shows the first four pages Po, Pi, P2, P3 of the memory plane.
Plus particulièrement, chaque page comprend: - une pluralité de mots WD répartis dans des caissons CPW différents, - des lignes de contrôle de grille CGL affectées chacune à un mot WD, - une ligne générale de contrôle de grille MCGL ("Main Control Gate Line") qui traverse l'ensemble du plan mémoire et fournit une tension générale de contrôle de grille MCGV aux différentes lignes de contrôle de grille CGL, et - une ligne de mot WL, partagée avec une page voisine, qui traverse l'ensemble du plan mémoire.More particularly, each page comprises: a plurality of WD words distributed in different CPW boxes, CGL grid control lines each assigned to a WD word, a general MCGL gate control line. ") which traverses the whole memory plane and provides a general grid control voltage MCGV to the different gate control lines CGL, and - a word line WL, shared with a neighboring page, which crosses the whole plane memory.
Chaque caisson CPW comprend un mot WD de chaque page. Chaque cellule mémoire de chaque mot est reliée à une ligne de bit BL, à la ligne de contrôle de grille CGL, commune à toutes les cellules mémoire du mot, et à la couche NISO du caisson. La ligne de contrôle de grille CGL du mot est reliée à la ligne de contrôle de grille générale MCGL de la page à laquelle le mot appartient, par l'intermédiaire du caisson de contrôle SPW. Le caisson de contrôle SPW comprend : - une première rangée verticale de transistors interrupteurs CS commandés par un signal commun NOSEL, prévue pour contrôler les lignes CGL du caisson de cellules se trouvant à gauche du caisson de contrôle, - une première rangée verticale de transistors interrupteurs SS commandés par un signal commun SEL, également prévue pour contrôler les lignes CGL du caisson de cellules se trouvant à gauche du caisson de contrôle, - une seconde rangée verticale de transistors interrupteurs CS commandés par un signal commun NOSEL, prévue pour contrôler les lignes CGL du caisson de cellules se trouvant à droite du caisson de contrôle, et - une seconde rangée verticale de transistors interrupteurs SS commandés par un signal commun SEL, également prévue pour contrôler les lignes CGL du caisson de cellules se trouvant à droite du caisson de contrôle.Each CPW case includes a WD word on each page. Each memory cell of each word is connected to a bit line BL, to the gate control line CGL, common to all the memory cells of the word, and to the NISO layer of the box. The CGL grid control line of the word is connected to the general grid control line MCGL of the page to which the word belongs, via the SPW control box. The control box SPW comprises: a first vertical row of switching transistors CS controlled by a common signal NOSEL, designed to control the CGL lines of the cell box to the left of the control box, a first vertical row of switching transistors SS controlled by a common signal SEL, also intended to control the CGL lines of the cell box to the left of the control box, - a second vertical row of switching transistors CS controlled by a common signal NOSEL, provided for controlling the lines CGL the cell box located to the right of the control box, and - a second vertical row of SS switch transistors controlled by a common signal SEL, also intended to control the CGL lines of the cell box to the right of the control box.
Plus précisément, chaque interrupteur CS relie une ligne CGL à la masse, et chaque interrupteur SS relie une ligne CGL à la ligne générale de contrôle de grille MCGL de la page à laquelle appartient le mot considéré. La combinaison des signaux SEL et NOSEL permet ainsi de relier la ligne CGL à la masse ou de la relier à la ligne générale de contrôle de grille MCGL. Les tensions appliquées à ces diverses lignes du plan mémoire sont fournies par des organes de la mémoire en fonction d'une adresse de sélection d'un mot à effacer, à lire ou à programmer. Ces organes comprennent : - des verrous de lignes de bits BLT, qui appliquent aux différentes lignes de bits BL les tensions BLV appropriées pendant la programmation de cellules mémoire, - un circuit pilote de ligne de mot WLDCT qui applique aux différentes lignes de mots WL les tensions de sélection SV destinées aux transistors de sélection, - un circuit de contrôle de grille CGCT1, qui applique aux différentes lignes de contrôle de grille générales MCGL des tensions de contrôle de grille CGV, - des verrous de colonnes CLT qui fournissent les signaux SEL et NOSEL à chaque rangée verticale d'interrupteurs CS, SS. - un interrupteur de ligne de source SLS qui applique la tension de ligne de source SLV à la couche NISO de tous les caissons, - un interrupteur de caisson CPWS par caisson CPW, qui applique la tension de substrat VB au caisson CPW, - un interrupteur de caisson SPWS par caisson SPW, qui applique la tension de substrat VB 10 au caisson CPW, - des amplificateurs de lecture SA, qui appliquent aux différentes lignes de bits BL les tensions BLV appropriées pendant la lecture de cellules mémoire, et fournissent un mot binaire lu dans la mémoire, par exemple un mot de 8 bits B0-B7, et - un décodeur de colonne CDEC, qui relie les amplificateurs de lecture aux différentes lignes 15 de bits. Le plan mémoire ainsi organisé permet d'appliquer aux cellules mémoire les procédés de lecture, d'effacement et de programmation précédemment décrits. Le tableau RD5 en Annexe 1 décrit en relation avec la figure 25 des valeurs de tensions appliquées au plan mémoire 20 pendant la lecture de cellules mémoire. La figure 25 montre la distribution de ces valeurs de tensions lors de la lecture de deux cellules mémoire C31, C31' qui sont encadrées sur la figure. Le tableau ER3 en Annexe 1 décrit en relation avec la figure 26 des valeurs de tensions 25 appliquées au plan mémoire pendant l'effacement d'un mot. La figure 26 montre la distribution de ces valeurs de tensions lors de l'effacement d'un mot WD qui est encadré sur la figure. Le tableau PG3 en Annexe 1 décrit en relation avec la figure 27 des exemples de valeurs de 30 tensions appliquées au plan mémoire pendant la programmation d'une cellule mémoire. La figure 27 montre la distribution de ces valeurs de tensions lors de la programmation d'une cellule mémoire C31 qui est encadrée sur la figure.Specifically, each switch CS connects a CGL line to ground, and each SS switch connects a CGL line to the general grid control line MCGL of the page to which the word belongs. The combination of signals SEL and NOSEL thus makes it possible to connect the CGL line to the ground or to connect it to the general control line MCGL. The voltages applied to these various lines of the memory plane are provided by memory organs according to a selection address of a word to be erased, read or programmed. These elements comprise: - BLT bit line locks, which apply to the different bit lines BL the appropriate BLV voltages during the programming of memory cells, - a WLDCT word line pilot circuit that applies to the different lines of WL words the selection voltages SV for the selection transistors, - a gate control circuit CGCT1, which applies to the different general grid control lines MCGL gate control voltages CGV, - column latches CLT which provide the signals SEL and NOSEL at each vertical row of switches CS, SS. - an SLS source line switch which applies the SLV source line voltage to the NISO layer of all the caissons, - a CPWS caisson switch per CPW box, which applies the substrate voltage VB to the CPW box, - a switch SPW case SPW box, which applies the substrate voltage VB 10 to the CPW box, - SA sense amplifiers, which apply to the different BL bit lines the appropriate BLV voltages during the reading of memory cells, and provide a binary word read in the memory, for example an 8-bit word B0-B7, and a CDEC column decoder, which connects the sense amplifiers to the different bit lines. The memory array thus organized makes it possible to apply to the memory cells the reading, erasing and programming methods previously described. The table RD5 in Annex 1 describes in relation to FIG. 25 voltage values applied to the memory plane 20 during the reading of memory cells. FIG. 25 shows the distribution of these voltage values during the reading of two memory cells C31, C31 'which are framed in the figure. The table ER3 in Annex 1 describes in relation to FIG. 26 voltage values applied to the memory plane during erasure of a word. Figure 26 shows the distribution of these voltage values when erasing a word WD which is framed in the figure. Table PG3 in Appendix 1 describes in connection with FIG. 27 examples of values of voltages applied to the memory plane during programming of a memory cell. Figure 27 shows the distribution of these voltage values when programming a memory cell C31 which is framed in the figure.
Il apparaît dans les tableaux ER3, PG3 que pendant l'effacement d'un mot, une ligne de contrôle de grille générale non sélectionnée mais liée à la ligne de contrôle de grille générale sélectionnée (i.e. qui est associée à une page liée à la page sélectionnée) nécessite une tension différente de celle appliquée à une ligne de contrôle de grille générale qui n'est pas sélectionnée. De même, pendant la lecture de cellules mémoire, une ligne de contrôle de grille non sélectionnée mais liée à la ligne de contrôle de grille sélectionnée nécessite une tension différente de celle appliquée à une ligne de contrôle de grille non sélectionnée. Il apparaîtra clairement à l'homme de l'art que cette structure de mémoire comprenant une ligne de mot WL commune à deux rangées de cellules mémoire voisines formant des mots WD, peut être modifiée pour recevoir des cellules mémoire C21, C22 du type décrit plus haut en relation avec la figure 5, dont les transistors de sélection ST21, ST22 ne comportent pas de grille commune mais partagent la même ligne de mot WL.It appears in tables ER3, PG3 that during the deletion of a word, a general grid control line not selected but linked to the selected general grid control line (ie which is associated with a page linked to the page selected) requires a voltage different from that applied to a general grid control line that is not selected. Also, while reading memory cells, a grid control line that is not selected but linked to the selected grid control line requires a voltage different from that applied to an unselected grid control line. It will be clear to those skilled in the art that this memory structure comprising a word line WL common to two rows of neighboring memory cells forming words WD, can be modified to receive memory cells C21, C22 of the type described above. High in relation to FIG. 5, whose selection transistors ST21, ST22 do not have a common gate but share the same word line WL.
La figure 28 représente un exemple d'application d'une mémoire MEM selon l'invention (MEM1 ou MEM2). La mémoire MEM est agencée dans un circuit intégré IC équipé d'un processeur et d'un circuit d'interface de communication ICT, par exemple un circuit intégré pour carte à puce. Le circuit intégré est monté sur un support CD, par exemple une carte plastique. La mémoire MEM permet, à capacité mémoire identique, de réduire la taille et le prix de revient du circuit intégré, ou, à surface de circuit intégré identique, d'augmenter la capacité de stockage de la mémoire. Dans une variante du procédé de fabrication précédemment décrit, des cellules mémoire sont formées dans des mini caissons qui sont isolés électriquement les uns des autres par les tranchées conductrices SGC,,,+1, SGC,+2,,+3 et les tranchées d'isolation STI. Pour obtenir cette caractéristique on fait en sorte, au cours de l'étape de réalisation de tranchées d'isolation STI précédemment décrite (Cf. figure 16B ou figure 18A), que la profondeur des tranchées d'isolation STI soit suffisante pour atteindre la couche NISO et que la profondeur des tranchées conductrices SGC,,,+1, SGC,+2,,+3 soit également suffisante pour atteindre la couche NISO (Cf. Figures 14A à 14E).. Cette variante du procédé de fabrication est illustrée sur les figures 29A, 29B, qui remplacent les figures 17A, 17B précédemment décrites en relation avec le procédé de fabrication représenté sur les figures 16A à 16E. Les figures 29A et 29B sont des vues en coupe longitudinale et transversale des tranchées d'isolation STI selon les axes de coupe AA' et BB' représentés sur la figure 16B. Les tranchées d'isolation STI peuvent être sensiblement plus profondes ou sensiblement moins profondes que les tranchées conductrices SGC1,1+1, SGC1+2,1+3, pourvu que les deux tranchées atteignent la couche NISO. Elles pourraient même être l'une ou l'autre, ou les deux, d'une profondeur telle qu'elles dépasseraient la couche NISO. Si les tranchées d'isolation sont sensiblement plus profondes que les tranchées conductrices, comme cela est représenté ici, elles font apparaître dans celles-ci des tronçons conducteurs. Chaque tronçon est destiné à former une grille verticale SGC commune à deux transistors de sélection. Dans le cas contraire, les tranchées conductrices conservent une partie inférieure non sectionnée par les tranchées d'isolation, qui relie électriquement leurs différents tronçons (non représenté). Cette variante peut également être appliquée au procédé de fabrication précédemment décrit en relation avec les figures 18A à 18E, dans lequel les tranchées d'isolation STI sont sectionnées par les tranchées conductrices SGC1,1+1, SGC1+2,1+3. Le fait que les tranchées d'isolation et les tranchées conductrices atteignent toutes deux la couche NISO fait alors apparaître, dans le caisson PW, une pluralité de mini caissons qui sont isolés dans les trois dimensions les uns relativement aux autres, par : - les tranchées d'isolation STI, - les tranchées conductrices SGC1,1+1, SGC1+2,1+3, celles-ci étant en effet isolées électriquement du substrat par la couche isolante 12 qui les entoure (Cf. figure 14E par exemple), et - la couche NISO elle-même.FIG. 28 represents an example of application of a memory MEM according to the invention (MEM1 or MEM2). The memory MEM is arranged in an integrated circuit IC equipped with a processor and an ICT communication interface circuit, for example an integrated circuit for a smart card. The integrated circuit is mounted on a CD medium, for example a plastic card. The memory MEM makes it possible, with identical memory capacity, to reduce the size and the cost price of the integrated circuit, or, with the same integrated circuit area, to increase the storage capacity of the memory. In a variant of the manufacturing method previously described, memory cells are formed in mini caissons which are electrically isolated from each other by the SGC ,,, + 1, SGC, + 2 ,, + 3 conductive trenches and the trenches. STI insulation. In order to obtain this characteristic, it is ensured during the step of making insulation trenches STI previously described (see FIG. 16B or FIG. 18A) that the depth of the insulation trenches STI is sufficient to reach the insulation layer. NISO and that the depth of the conducting trenches SGC ,,, + 1, SGC, + 2 ,, + 3 is also sufficient to reach the NISO layer (see Figures 14A to 14E). This variant of the manufacturing process is illustrated on Figures 29A, 29B, which replace Figures 17A, 17B previously described in connection with the manufacturing method shown in Figures 16A to 16E. Figures 29A and 29B are longitudinal and transverse sectional views of insulation trenches STI along the cutting axes AA 'and BB' shown in Figure 16B. STI insulation trenches may be substantially deeper or substantially shallower than SGC1,1 + 1, SGC1 + 2,1 + 3 conducting trenches, provided both trenches reach the NISO layer. They could even be one or the other, or both, of a depth such that they would exceed the NISO layer. If the isolation trenches are substantially deeper than the conducting trenches, as shown here, they reveal in them conductive sections. Each section is intended to form a vertical SGC grid common to two selection transistors. In the opposite case, the conducting trenches retain a lower part not severed by the isolation trenches, which electrically connects their different sections (not shown). This variant can also be applied to the manufacturing method previously described in relation with FIGS. 18A to 18E, in which the insulation trenches STI are severed by the conducting trenches SGC1,1 + 1, SGC1 + 2,1 + 3. The fact that the insulation trenches and the conducting trenches both reach the NISO layer then makes appear, in the PW box, a plurality of mini boxes which are isolated in three dimensions relative to each other by: - the trenches STI insulation, - the SGC1,1 + 1, SGC1 + 2.1 + 3 conductive trenches, these being effectively electrically insulated from the substrate by the insulating layer 12 surrounding them (see Figure 14E for example), and - the NISO layer itself.
La figure 30 est une vue en coupe montrant un troisième mode de réalisation de cellules mémoire selon l'invention, réalisées conformément à la variante du procédé de fabrication qui vient d'être décrite. Plus particulièrement, la figure 30 montre deux paires PR1, PR2 de cellules mémoire reliées à la même ligne de bit BL. Chaque paire PR1, PR2 comporte deux cellules mémoire C41, C42 selon l'invention (les mêmes références étant attribuées aux cellules mémoire de chaque paire). Chaque cellule mémoire C41, C42 comprend un transistor à grille flottante FGT41, FGT42 et un transistor de sélection ST41, ST42. Les transistors FGT41, FGT42 sont de même structure que les transistors FGT31, FGT31 précédemment décrits et chacun présente une région de canal horizontale CH1 s'étendant sous leur grille flottante FG, entre les régions de drain n1 et de source n2. Les transistors de sélection ST41, ST42 sont de même structure que les transistors de sélection ST31, ST32 précédemment décrits et comportent une grille commune verticale enterrée SGC qui atteint la couche NISO, le transistor ST41 présentant une région de canal verticale CH2 en face de la paroi verticale gauche de la grille SGC, et le transistor ST42 une région de canal verticale CH2 en face de la paroi verticale droite de la grille SGC. Par ailleurs, on suppose dans cet exemple de réalisation, que la grille commune SGC des transistors de sélection de chaque paire PR1, PR2 est entièrement sectionnée à ses extrémités par les tranchées d'isolation STI, et est reliée par l'intermédiaire de contacts à une ligne de mot WL réalisée dans un premier niveau de métal ("métall). La ligne de bit BL est dans ce cas réalisée dans un second niveau de métal ("métal2") et les régions de drain n1 des transistors FGT41, FGT42 de chaque paire de cellules mémoire sont reliées à la ligne de bit BL par l'intermédiaire de contacts et de traversées conductrices d'un type déjà décrit. Chaque paire de cellules mémoire C41, C42 ne distingue donc de la paire de cellules mémoire C31, C32 en ce que les tranchées d'isolation STI qui s'étendent devant et derrière les cellules mémoire (soit devant et derrière le plan de coupe de la figure 30) atteignent la couche NISO, comme représenté par un trait pointillé horizontal montant la profondeur des tranchées d'isolation STI. Il en résulte que : - la seconde cellule mémoire C42 de la première paire PR1 et la première cellule mémoire 20 C41 de la seconde paire PR2 se trouvent dans un premier mini caisson MPW1, - la seconde cellule mémoire C42 de la seconde paire PR2 se trouve dans un second mini caisson MPW2, qui reçoit également la première cellule mémoire C41 d'une paire de cellules mémoire s'étendant à droite de la paire PR2, non représentée sur la figure 30, et - la première cellule mémoire C41 de la première paire PR1 se trouve dans un troisième mini 25 caisson MPW3, qui reçoit également la seconde cellule mémoire C42 d'une paire de cellules mémoire s'étendant à gauche de la paire PR2, non représentée sur la figure 30. A l'exception du potentiel électrique VB des mini caissons, les tensions appliquées aux cellules mémoire C41, C42 sont identiques à celles appliquées aux cellules mémoire décrites 30 par le tableau REF3 : - BLV est la tension appliquée à la ligne de bit BL et donc appliquée aux régions de drain n1 des transistors FGT41, FGT42 de chacune des paires PR1, PR2, - CGV est la tension appliquée à la grille de contrôle d'un transistor FGT41, FGT42 par l'intermédiaire d'une ligne de contrôle de grille (non représentée), - SV est la tension de sélection appliquée à la grille commune SGC des transistors ST41, ST42 d'une même paire PR1, PR2 par l'intermédiaire de la ligne de mot WL correspondante, - SLV est la tension appliquée à la couche d'isolation NISO en tant que ligne de source SL.Figure 30 is a sectional view showing a third embodiment of memory cells according to the invention, made according to the variant of the manufacturing method which has just been described. More particularly, FIG. 30 shows two pairs PR1, PR2 of memory cells connected to the same bit line BL. Each pair PR1, PR2 comprises two memory cells C41, C42 according to the invention (the same references being assigned to the memory cells of each pair). Each memory cell C41, C42 comprises a floating gate transistor FGT41, FGT42 and a selection transistor ST41, ST42. Transistors FGT41, FGT42 are of the same structure as transistors FGT31, FGT31 previously described and each has a horizontal channel region CH1 extending under their floating gate FG, between the drain regions n1 and source n2. The selection transistors ST41, ST42 have the same structure as the selection transistors ST31, ST32 previously described and comprise a buried vertical common gate SGC which reaches the NISO layer, the transistor ST41 having a vertical channel region CH2 opposite the wall vertical left of the SGC grid, and the transistor ST42 a CH2 vertical channel region in front of the right vertical wall of the SGC grid. Moreover, it is assumed in this embodiment that the common gate SGC of the selection transistors of each pair PR1, PR2 is entirely cut at its ends by the insulation trenches STI, and is connected via contacts to a word line WL made in a first metal level ("metall) .The bit line BL is in this case made in a second metal level (" metal2 ") and the drain regions n1 of the transistors FGT41, FGT42 of each pair of memory cells are connected to the bit line BL via conductive contacts and bushings of a type already described, and each pair of memory cells C41, C42 thus does not distinguish from the pair of memory cells C31, C32 in that the STI insulation trenches which extend in front of and behind the memory cells (in front of and behind the sectional plane of FIG. 30) reach the NISO layer, as represented by a horizontal dotted line ntal mounting the depth of the insulation trenches STI. As a result: - the second memory cell C42 of the first pair PR1 and the first memory cell C41 of the second pair PR2 are in a first mini-box MPW1, - the second memory cell C42 of the second pair PR2 is located in a second mini-well MPW2, which also receives the first memory cell C41 from a pair of memory cells extending to the right of the pair PR2, not shown in FIG. 30, and the first memory cell C41 of the first pair PR1 is in a third mini-well MPW3, which also receives the second memory cell C42 from a pair of memory cells extending to the left of the pair PR2, not shown in FIG. 30. With the exception of the electric potential VB of the mini boxes, the voltages applied to the memory cells C41, C42 are identical to those applied to the memory cells described by the table REF3: - BLV is the voltage applied to the bit line BL and therefore applied to the drain regions n1 of the transistors FGT41, FGT42 of each of the pairs PR1, PR2, - CGV is the voltage applied to the control gate of a transistor FGT41, FGT42 via a control line gate (not shown), - SV is the selection voltage applied to the common gate SGC of the transistors ST41, ST42 of the same pair PR1, PR2 via the corresponding word line WL, - SLV is the voltage applied to the NISO isolation layer as the SL source line.
Dans ce mode de réalisation des cellules mémoire, le potentiel électrique VB des mini caissons n'est pas "appliqué" mais induit par l'intermédiaire de la ligne de bit BL, en effacement et en programmation. Le potentiel électrique VB de chaque mini caisson est, par défaut, le potentiel flottant (HZ), mais peut varier fonction de la tension appliquée à la ligne de bit. Les mini caissons étant isolés les uns des autres, chaque mini caisson peut ainsi présenter un potentiel flottant VB différent de celui des mini caissons voisins. Un mode de réalisation d'un procédé de lecture, effacement et programmation des cellules mémoire se base sur cet effet technique pour contrôler le potentiel VB des mini caissons, comme cela va être décrit dans ce qui suit.In this embodiment of the memory cells, the electric potential VB of the mini boxes is not "applied" but induced via the bit line BL, erasing and programming. The electrical potential VB of each mini box is, by default, the floating potential (HZ), but may vary depending on the voltage applied to the bit line. The mini boxes being isolated from each other, each mini box can thus have a floating potential VB different from that of the neighboring mini boxes. One embodiment of a method for reading, erasing and programming the memory cells is based on this technical effect to control the potential VB mini boxes, as will be described in the following.
Un procédé de lecture de la cellule mémoire C41 de la seconde paire PR2 de cellules mémoire est illustré sur la figure 31 et décrit par le tableau RD6 en Annexe 2. Ce procédé se différentie de celui précédemment décrit en relation avec la figure 9 en ce que les mini caissons MPW1, MPW2, MPW3 ne sont pas reliés à la masse et sont à un potentiel VB1, VB1' qui est flottant (HZ). Des flèches montrent qu'un courant traverse la région de canal CH1 du transistor FGT41 de la cellule C41 de la paire PR2, et la région de canal verticale CH2 du transistor ST41 correspondant. Un canal conducteur apparaît également dans la région de canal verticale CH2 du transistor ST42 ayant la même grille SGC, sous l'effet de la tension SV=Von appliquée à la grille commune SGC, mais le transistor à grille flottante associé FGT42 reste bloqué sous l'effet de la tension d'inhibition Vinh.A method of reading the memory cell C41 of the second pair PR2 of memory cells is illustrated in FIG. 31 and described by the table RD6 in Appendix 2. This method differs from that previously described in relation to FIG. 9 in that the mini boxes MPW1, MPW2, MPW3 are not connected to the ground and are at a potential VB1, VB1 'which is floating (HZ). Arrows show that a current flows through channel region CH1 of transistor FGT41 of cell C41 of pair PR2, and the vertical channel region CH2 of corresponding transistor ST41. A conductive channel also appears in the vertical channel region CH2 of the transistor ST42 having the same gate SGC, under the effect of the voltage SV = Von applied to the common gate SGC, but the associated floating gate transistor FGT42 remains blocked under the effect of the Vinh inhibition voltage.
Le tableau RD6 décrit également en relation avec la figure 32 des valeurs de tensions appliquées aux cellules mémoire lors de la lecture d'une cellule mémoire reliée à la même ligne de contrôle de grille et à la même ligne de mot WL que de la cellule mémoire C41 de la seconde paire PR2, mais reliée à une autre ligne de bit que la ligne de bit BL que celle montrée sur la figure. Par rapport au plan de coupe de la figure 36, ces cellules mémoire sont devant ou derrière les cellules mémoire C41, C42 de la figure 36. Les cellules mémoire C41, C42 de la paire PR2 reçoivent les mêmes tensions que la cellule mémoire en cours de lecture, hormis la tension de ligne de bit BLV qui est portée à une tension de non-lecture BLV1', ici le potentiel flottant HZ. Ainsi, aucun courant ne traverse la cellule mémoire C41 de la paire PR2 bien que ses transistors FGT41 et ST41 présentent chacun un canal conducteur dans leur région de canal CH1, CH2. Le tableau ER4 en Annexe 2 décrit en relation avec la figure 33 des valeurs de tensions appliquées aux cellules mémoire lors de l'effacement de la cellule mémoire C41 de la paire PR2 de cellules mémoire. Contrairement au procédé d'effacement précédemment décrit, la ligne de bit BL reçoit ici une tension BLV2 positive et non nulle, par exemple 5V, et le potentiel VB2 du mini caisson correspondant MPW1 est flottant. Simultanément, la grille de contrôle CG du transistor FGT41 de la cellule mémoire C41 reçoit la tension négative d'effacement Ver, par exemple -10V. La jonction PN entre le mini caisson MPW1 et la région de drain n1 du transistor FGT41 est dans l'état bloqué en raison de la polarisation positive appliquée à la région de drain n1 (ici 5V) par l'intermédiaire de la ligne de bit BL. Toutefois, la tension négative Ver induit un champ électrique élevé qui fait apparaître un courant de fuite inverse non négligeable dans une zone de la jonction PN proche de la grille flottante FG du transistor FGT41, ce courant étant appelé courant de fuite "bande-à-bande" ("band-to-band current"). Ce courant de fuite fait rapidement augmenter le potentiel flottant VB du mini caisson MPW1, jusqu'à ce que celui-ci atteinte ou soit proche du potentiel de la région de drain n1 imposé par la ligne de bit BL, ici 5V. Dans ces conditions, et comme montré sur la figure 33 par des flèches, un champ électrique d'effacement apparaît entre le mini caisson MPW1 et la grille flottante FG du transistor FGT41. Ce champ électrique d'effacement extrait des électrons de la grille flottante par effet tunnel (effet Fowler Nordheim). Par ailleurs, le transistor FGT42 qui se trouve dans le même mini-caisson MPW1, soit celui de la paire PR1 (et non, comme précédemment, celui de la même paire), subit un effet de stress doux SST en raison de la différence de potentiel entre le mini caisson MPW1 et sa grille de contrôle, ici égale à 2,5 V. Cet effet de stress doux est insuffisant pour extraire de façon notable des charges électriques de la grille flottante de ce transistor. Pendant ce processus d'effacement, le potentiel VB2' des mini caissons MPW2, MPW3 qui ne contiennent pas de cellule mémoire sélectionnée en effacement, tend également vers la tension BLV2 mais de manière plus lente en raison d'un courant bande-à-bande beaucoup plus faible, les transistors FGT41, FGT42 de ces cellules mémoire recevant la tension positive de non-effacement Vner, ici 2,5 V.The table RD6 also describes, in connection with FIG. 32, voltage values applied to the memory cells during the reading of a memory cell connected to the same gate control line and to the same word line WL as that of the memory cell. C41 of the second pair PR2, but connected to another bit line than the bit line BL than that shown in the figure. With respect to the sectional plane of FIG. 36, these memory cells are in front of or behind the memory cells C41, C42 of FIG. 36. The memory cells C41, C42 of the PR2 pair receive the same voltages as the memory cell in the process of reading, except the BLV bit line voltage which is brought to a non-reading voltage BLV1 ', here the floating potential HZ. Thus, no current passes through the memory cell C41 of the pair PR2 although its transistors FGT41 and ST41 each have a conductive channel in their channel region CH1, CH2. The table ER4 in Appendix 2 describes in relation to FIG. 33 voltage values applied to the memory cells during the erasing of the memory cell C41 of the PR2 pair of memory cells. In contrast to the erasing method previously described, the bit line BL here receives a positive and non-zero voltage BLV2, for example 5V, and the potential VB2 of the corresponding mini box MPW1 is floating. At the same time, the control gate CG of the transistor FGT41 of the memory cell C41 receives the negative erase voltage Ver, for example -10V. The PN junction between the mini-well MPW1 and the drain region n1 of the transistor FGT41 is in the off state due to the positive bias applied to the drain region n1 (here 5V) via the bit line BL . However, the negative voltage V L induces a high electric field which causes a non-negligible inverse leakage current to appear in a zone of the PN junction close to the floating gate FG of the transistor FGT41, this current being called the "band-to-leakage" leakage current. band "(" band-to-band current "). This leakage current rapidly increases the floating potential VB of the mini box MPW1, until it reaches or is close to the potential of the drain region n1 imposed by the bit line BL, here 5V. Under these conditions, and as shown in FIG. 33 by arrows, an erase electric field appears between the mini box MPW1 and the floating gate FG of the transistor FGT41. This electric fading field extracts electrons from the floating gate by tunnel effect (Fowler Nordheim effect). Moreover, the transistor FGT42 which is in the same mini-well MPW1, that of the PR1 pair (and not, as previously, that of the same pair), undergoes a mild stress effect SST because of the difference in potential between the mini box MPW1 and its control grid, here equal to 2.5 V. This mild stress effect is insufficient to extract significantly electric charges from the floating gate of this transistor. During this erasing process, the potential VB2 'of the mini boxes MPW2, MPW3 which do not contain a memory cell selected in erasure, also tends to the voltage BLV2 but slower due to a band-to-band current much lower, the transistors FGT41, FGT42 of these memory cells receiving the positive non-erasing voltage Vner, here 2.5 V.
Le tableau ER4 décrit également en relation avec la figure 34 des valeurs de tensions appliquées aux cellules mémoire lors de l'effacement d'une cellule mémoire reliée à la même ligne de contrôle de grille et à la même ligne de mot WL que de la cellule mémoire C41 de la paire PR2, mais reliée à une autre ligne de bit que la ligne de bit BL montrée sur la figure. Les cellules mémoire C41, C42 reçoivent les mêmes tensions que les cellules mémoire en cours d'effacement, hormis la tension de ligne de bit BLV qui est portée à une tension de non-effacement BLV2', ici le potentiel de masse GND. La tension VI2 appliquée à la couche NISO, par exemple 5 V, pourrait faire monter le potentiel flottant VB2" des mini-caissons MPW1, MPW2, MPW3 à 5 V par fuite de jonction inverse, mais des jonctions passantes entre les mini-caissons et les régions de drain qui sont à la masse limitent cette montée de tension à la valeur d'une tension de diode passante, par exemple 0,6 V. Comme le transistor FGT41 de la cellule mémoire C41 de la paire PR2 reçoit la tension d'effacement Ver sur sa grille de contrôle CG, il subit un effet de stress non cumulatif de faible intensité, sous une différence de potentiel de l'ordre de 10,6 V.The table ER4 also describes, in connection with FIG. 34, voltage values applied to the memory cells during the erasure of a memory cell connected to the same gate control line and to the same word line WL as the cell. memory C41 of the pair PR2, but connected to another bit line than the bit line BL shown in the figure. The memory cells C41, C42 receive the same voltages as the memory cells being erased, except for the bit line voltage BLV which is brought to a non-erasing voltage BLV2 ', here the ground potential GND. The voltage VI2 applied to the NISO layer, for example 5 V, could raise the floating potential VB2 "of the mini-boxes MPW1, MPW2, MPW3 to 5 V by reverse junction leakage, but passing junctions between the mini-boxes and the drain regions which are grounded limit this voltage rise to the value of a passing diode voltage, for example 0.6 V. As the transistor FGT41 of the memory cell C41 of the PR2 pair receives the voltage of erasing Ver on its CG control grid, it undergoes a non-cumulative stress effect of low intensity, under a potential difference of the order of 10.6 V.
Le tableau PG4 en Annexe 2 décrit en relation avec la figure 35 des valeurs de tensions appliquées aux cellules mémoire lors de la programmation de la cellule mémoire C41 de la paire PR2 de cellules mémoire. Les tensions appliquées à la cellule mémoire sont identiques à celles précédemment décrites en relation avec la figure 12 et le tableau PG2, à la différence que les mini caissons sont à un potentiel flottant VB3, VB3'. Sous l'effet de la tension négative BLV3 appliquée à la ligne de bit, ici -5 V, les jonctions PN entre les régions de drain n1 des transistors FGT41, FGT42 et les mini caissons sont passantes et font monter le potentiel flottant VB3, VB3' jusqu'à ce qu'il atteinte une valeur égale à la tension BLV3 moins la tension de diode passante, ici 0,6 V. Ainsi, les potentiels VB3, VB3' se stabilisent au voisinage de -4,4 V. Dans ces conditions, et comme montré sur la figure 33 par des flèches, un champ électrique de programmation apparaît entre le mini caisson MPW1 et la grille flottante FG du transistor FGT41. Ce champ électrique fait apparaître un canal conducteur dans la région de canal CH1 du transistor et provoque l'injection d'électrons dans sa grille flottante par effet tunnel (effet Fowler Nordheim).The table PG4 in Annex 2 describes in relation to FIG. 35 voltage values applied to the memory cells during the programming of the memory cell C41 of the PR2 pair of memory cells. The voltages applied to the memory cell are identical to those previously described in relation with FIG. 12 and table PG2, with the difference that the mini boxes are at a floating potential VB3, VB3 '. Under the effect of the negative voltage BLV3 applied to the bit line, here -5 V, the PN junctions between the drain regions n1 of the transistors FGT41, FGT42 and the mini boxes are conducting and raise the floating potential VB3, VB3 until it reaches a value equal to the voltage BLV3 minus the diode voltage passing, here 0.6 V. Thus, the potentials VB3, VB3 'stabilize in the vicinity of -4.4 V. In these conditions, and as shown in FIG. 33 by arrows, a programming electric field appears between the mini box MPW1 and the floating gate FG of the transistor FGT41. This electric field causes a conductive channel to appear in the CH1 channel region of the transistor and causes the injection of electrons into its floating gate by tunnel effect (Fowler Nordheim effect).
Le tableau PG4 en Annexe 2 décrit également en relation avec la figure 36 des valeurs de tensions appliquées aux cellules mémoire lors de la programmation d'une cellule mémoire reliée à la même ligne de contrôle de grille et à la même ligne de mot WL que de la cellule mémoire C41 de la paire PR2, mais reliée à une autre ligne de bit que la ligne de bit BL montrée sur la figure. La ligne de bit BL est alors portée à une tension BLV3' de non sélection, ici le potentiel de masse GND. Dans ces conditions, le potentiel flottant VB3" de chaque mini caisson ne tend pas vers une tension significative, et reste neutre (HZ). Le transistor FGT41 de la paire PR2 subit un effet de stress non cumulatif NCS peu actif en raison du potentiel de 10V appliqué à sa grille de contrôle CG. Comme sa région de drain n1 est reliée à la masse par l'intermédiaire de la ligne de bit BL, le canal conducteur qui se crée dans sa région de canal CH1 est maintenu à OV et limite l'injection d'électrons dans sa grille flottante.The table PG4 in Annex 2 also describes in relation to FIG. 36 voltage values applied to the memory cells when programming a memory cell connected to the same grid control line and to the same word line WL as to the memory cell C41 of the PR2 pair, but connected to another bit line than the bit line BL shown in the figure. The bit line BL is then brought to a non-selection voltage BLV3 ', here the ground potential GND. Under these conditions, the floating potential VB3 "of each mini box does not tend to a significant voltage, and remains neutral (HZ) The transistor FGT41 of the PR2 pair undergoes a non-cumulative stress effect NCS which is not very active due to the potential of 10V applied to its control gate CG As its drain region n1 is connected to the ground via the bit line BL, the conducting channel which is created in its channel region CH1 is maintained at OV and limits the injection of electrons into its floating gate.
En résumé, des cellules mémoire selon ce troisième mode de réalisation peuvent être lues, effacées et programmées d'une manière similaire à celles réalisées selon le second mode de réalisation et représentées sur la figure 6, à la différence qu'elles ne nécessitent pas un contrôle du potentiel électrique du caisson PW contenant les mini caissons, le potentiel de chaque mini caisson étant contrôlé en effacement et programmation par l'intermédiaire des lignes de bit. Par ailleurs, comme cela découle de la description qui précède, la segmentation du caisson PW en mini caissons MPW permet l'effacement individuel ou la programmation individuelle de chaque cellule mémoire. La mémoire MEM1 précédemment décrite en relation avec la figure 23 peut donc être réalisée avec de telles cellules mémoire pour obtenir une mémoire qui est intrinsèquement et avantageusement effaçable et programmable par bit. En pratique, les organes de contrôle de la mémoire MEM1 peuvent être configurés pour former une mémoire effaçable par page, effaçable par mot ou effaçable par bit, en fonction de l'application envisagée. Notamment, les verrous de ligne de bit BLT sont configurés pour contrôler à la fois l'effacement et la programmation des cellules mémoire, en fournissant les différentes tensions de ligne de bit qui viennent d'être décrites. Il apparaîtra clairement à l'homme de l'art qu'une cellule mémoire selon l'invention et une mémoire selon l'invention sont susceptibles de diverses autres variantes de réalisation et applications. Notamment, bien que l'on ait décrit dans ce qui précède des modes de réalisation de cellules mémoire à partir de transistors à grille flottante, d'autres types de transistors à accumulation de charges pourraient être utilisés, par exemple des transistors pourvus de grains de silicium ("silicon dots") noyés dans un matériau diélectrique, qui permettent d'accumuler des charges électriques et remplacent les grilles flottantes.In summary, memory cells according to this third embodiment can be read, erased and programmed in a manner similar to those performed according to the second embodiment and shown in FIG. 6, with the difference that they do not require a control of the electrical potential of the PW box containing the mini boxes, the potential of each mini box being controlled in erasure and programming via the bit lines. Moreover, as follows from the foregoing description, the segmentation of the PW box into mini MPW boxes allows individual erasure or individual programming of each memory cell. The memory MEM1 previously described in relation with FIG. 23 can therefore be implemented with such memory cells to obtain a memory which is intrinsically and advantageously erasable and programmable by bit. In practice, the control members of the memory MEM1 can be configured to form a page erasable memory, word erasable or erasable by bit, depending on the intended application. In particular, the BLT bit line locks are configured to control both the erasure and the programming of the memory cells, by supplying the different bit line voltages that have just been described. It will be clear to those skilled in the art that a memory cell according to the invention and a memory according to the invention are susceptible of various other variants and applications. In particular, although in the foregoing embodiments of memory cell embodiments have been described from floating gate transistors, other types of charge storage transistors could be used, for example transistors provided with silicon ("silicon dots") embedded in a dielectric material, which accumulate electrical charges and replace the floating gates.
Annexe 1 faisant partie intégrante de la description Références attribuées aux tensions REF1 Tensions appliquées aux cellules C11, C12 BLV Tension appliquée à une ligne de bit BL CGV Tension appliquée à la grille de contrôle d'un transistor FGT11, FGT12 VB Tension appliquée au substrat PW (caisson) SV Tension appliquée à la grille d'un transistor ST11, ST12 SLV Tension appliquée à la ligne de source SL VI Tension appliquée à la couche d'isolation NISO REF2 Tensions appliquées aux cellules C21, C22 BLV Tension appliquée à une ligne de bit BL CGV Tension appliquée à la grille de contrôle d'un transistor FGT21, FGT22 VB Tension appliquée au substrat PW (caisson) SV Tension appliquée à la grille d'un transistor ST21, ST22 SLV Tension appliquée à la couche d'isolation NISO en tant que ligne de source SL REF3 Tensions appliquées aux cellules C31, C32 BLV Tension appliquée à une ligne de bit BL CGV Tension appliquée à la grille de contrôle d'un transistor FGT31, FGT32 VB Tension appliquée au substrat PW (caisson) SV Tension appliquée à la grille commune SGC des transistors ST31, T32 SLV Tension appliquée à la couche d'isolation NISO en tant que ligne de source SL Exemples de valeurs de tensions pendant la lecture d'une cellule mémoire RD1 Réf. Ex. Lecture de la cellule C11 (Art antérieur) BLV BLV1 1V Tension de polarisation de lecture CGV Vread 1,2V Tension de lecture du transistor FGT11 CGV Vnread VB1 Tension de non-lecture appliquée à FGT12 VB VB 1 GND Tension de polarisation pendant la lecture SV Von 2V Tension de sélection en lecture appliquée à ST11 SV Voff GND Tension de blocage en lecture appliquée à ST12 SLV SLV1 GND Tension de polarisation pendant la lecture VI VII GND Tension de polarisation pendant la lecture RD2 Réf. Ex. Lecture de la cellule C11 BLV BLV1 1V Tension de polarisation de lecture CGV Vread 1,2V Tension de lecture du transistor FGT11 CGV Vinh -2V Tension d'inhibition du transistor FGT12 VB VB 1 GND Tension de polarisation pendant la lecture SV Von 2V Tension de sélection en lecture des transistors ST11, ST12 SLV SLV1 GND Tension de polarisation pendant la lecture VI VII GND Tension de polarisation pendant la lecture RD3 Réf. Ex. Lecture de la cellule C21 BLV BLV1 1V Tension de polarisation de lecture CGV Vread 1,2V Tension de lecture du transistor FGT21 CGV Vinh -2V Tension d'inhibition du transistor FGT22 VB VB 1 GND Tension de polarisation pendant la lecture SV Von 2V Tension de sélection en lecture des transistors ST21, T22 SLV SLV1 GND Tension de polarisation pendant la lecture5 RD4 Réf. Ex. Lecture de la cellule C31, figure 9 BLV BLV1 1V Tension de polarisation de lecture CGV Vread 1,2V Tension de lecture du transistor FGT31 CGV Vinh -2V Tension d'inhibition du transistor FGT32 VB VB1 GND Tension de polarisation pendant la lecture SV Von 2V Tension de sélection en lecture des transistors ST31, T32 SLV VII GND Tension de polarisation pendant la lecture Exemples de valeurs de tensions pendant l'effacement d'une cellule mémoire ER1 Réf. Ex. Effacement de la cellule C11 (Art antérieur) BLV BLV2 HZ Tension de polarisation pendant l'effacement CGV Ver -10V Tension d'effacement du transistor FGT11 CGV Vner 2,5V Tension de non-effacement du transistor FGT12 VB VB2 5V Tension de polarisation pendant l'effacement SV SV2 5V Tension de polarisation pendant l'effacement SLV SLV2 HZ Tension de polarisation pendant l'effacement VI VI2 5V Tension de polarisation pendant l'effacement ER2 Réf. Ex. Effacement de la cellule C31, Figure 11 BLV BLV2 HZ Tension de polarisation pendant l'effacement CGV Ver -10V Tension d'effacement du transistor FGT31 CGV Vner 2,5V Tension de non-effacement du transistor FGT32 VB VB2 5V Tension de polarisation pendant l'effacement SV SV2 5V Tension de polarisation pendant l'effacement SLV VI2 5V Tension de polarisation pendant l'effacement Exemples de valeurs de tensions pendant la programmation d'une cellule mémoire PG1 Réf. Ex. Programmation de la cellule C11 (Art antérieur) BLV BLV3 -5V Tension de polarisation pendant la programmation CGV Vprog 10V Tension de programmation du transistor FGT11 CGV Vnprog -2,5V Tension de non-programmation du transistor FGT12 VB VB3 -5V Tension de polarisation pendant la programmation SV SV3 -5V Tension de polarisation pendant la programmation SLV SLV3 HZ Tension de polarisation pendant la programmation VI VI3 GND Tension de polarisation pendant la programmation PG2 Réf. Ex. Programmation de la cellule C31, Figure 12 BLV BLV3 -5V Tension de polarisation pendant la programmation CGV Vprog 10V Tension de programmation du transistor FGT31 CGV Vnprog -2,5V Tension de non-programmation du transistor FGT32 VB VB3 -5V Tension de polarisation pendant la programmation SV SV3 -5V Tension de polarisation pendant la programmation SLV VI3 GND Tension de polarisation pendant la programmation PG2' Réf. Ex. Tensions subies par une cellule voisine BLV BLV3' GND Tension de non-programmation CGV Vprog 10V Tension subie par le transistor FGT31' CGV Vnprog -2,5V Tension subie par le transistor FGT32' VB VB3 -5V Tension de polarisation pendant la programmation SV SV3 -5V Tension subie par les transistors ST31', ST32' SLV VI3 GND Tension de polarisation pendant la programmation Exemples de valeurs de tensions pendant la lecture d'une cellule mémoire (Fig. 25) RD5 Tension Ligne Valeur Statut BLV BL 1V Ligne de bit (BL) sélectionnée BLV BL HZ Ligne de bit non sélectionnée MCGV MCGL 1,2V Ligne de contrôle de grille générale sélectionnée MCGV MCGL -2V Ligne de contrôle de grille générale non sélectionnée liée à la ligne de contrôle de grille générale sélectionnée MCGV MCGL GND Ligne de contrôle de grille générale non sélectionnée CGV CGL 1,2V Ligne de contrôle de grille sélectionnée CGV CGL -2V Ligne de contrôle de grille non sélectionnée liée à la ligne de contrôle de grille sélectionnée CGV CGL GND Ligne de contrôle de grille non sélectionnée VB - GND Caisson sélectionné VB - GND Caisson non sélectionné VB - -2V Caisson des interrupteurs SS, CS SV WL 2V Ligne de mot sélectionnée SV WL GND Ligne de mot non sélectionnée SLV NISO GND Tension de ligne de source et de couche NISO SEL - 5V Commande des interrupteurs SS du caisson sélectionné NOSEL - -2V Commande des interrupteurs CS du caisson sélectionné SEL - 5V Commande des interrupteurs SS du caisson non sélectionné NOSEL - -2V Commande des interrupteurs CS du caisson non sélectionné5 Exemples de valeurs de tensions pendant l'effacement d'un mot (Fig. 26) ER3 Tension Ligne Valeur Statut BLV BL HZ Ligne de bit (BL) sélectionnée BLV BL HZ Ligne de bit non sélectionnée MCGV MCGL -10V Ligne de contrôle de grille générale sélectionnée MCGV MCGL 2,5V Ligne de contrôle de grille générale non sélectionnée liée à la ligne de contrôle de grille générale sélectionnée MCGV MCGL 2,5V Ligne de contrôle de grille générale non sélectionnée CGV CGL -10V Ligne de contrôle de grille sélectionnée CGV CGL 2,5V Ligne de contrôle de grille non sélectionnée liée à la ligne de contrôle de grille sélectionnée CGV CGL 2,5V Ligne de contrôle de grille non sélectionnée VB - 5V Caisson sélectionné VB - GND Caisson non sélectionné VB - -10V Caisson des interrupteurs SS, CS SV WL GND Ligne de mot sélectionnée SV WL GND Ligne de mot non sélectionnée SLV NISO 5V Tension de ligne de source et de couche NISO SEL - 5V Commande des interrupteurs SS du caisson sélectionné NOSEL - -10V Commande des interrupteurs CS du caisson sélectionné SEL - -10V Commande des interrupteurs SS du caisson non sélectionné NOSEL - 5V Commande des interrupteurs CS du caisson non sélectionné Exemples de valeurs de tensions pendant la programmation d'un mot (Fig. 27) PG3 Tension Ligne Valeur Statut BLV BL -5V Ligne de bit (BL) sélectionnée BLV BL GND Ligne de bit non sélectionnée MCGV MCGL 10V Ligne de contrôle de grille générale sélectionnée MCGV MCGL -2,5V Ligne de contrôle de grille générale non sélectionnée liée à la ligne de contrôle de grille générale sélectionnée MCGV MCGL -2,5V Ligne de contrôle de grille générale non sélectionnée CGV CGL 10V Ligne de contrôle de grille sélectionnée CGV CGL -2,5V Ligne de contrôle de grille non sélectionnée liée à la ligne de contrôle de grille sélectionnée CGV CGL -2,5V Ligne de contrôle de grille non sélectionnée VB - -5V Caisson sélectionné VB - GND Caisson non sélectionné VB - -2,5V Caisson des interrupteurs SS, CS SV WL -5V Ligne de mot sélectionnée SV WL -5V Ligne de mot non sélectionnée SLV NISO GND Tension de ligne de source et de couche NISO SEL - 13V Commande des interrupteurs SS du caisson sélectionné NOSEL - -2,5V Commande des interrupteurs CS du caisson sélectionné SEL - -2,5V Commande des interrupteurs SS du caisson non sélectionné NOSEL - 5V Commande des interrupteurs CS du caisson non sélectionné Annexe 2 faisant partie intégrante de la description Exemples de valeurs de tensions pendant la lecture d'une cellule mémoire (Figures 31 et 32) RD6 Tension Réf. Valeur Statut BLV BLV1 1V Ligne de bit (BL) sélectionnée BLV BLV1' HZ Ligne de bit (BL) non sélectionnée CGV Vread 1,2V Ligne de contrôle de grille sélectionnée CGV Vinh -2V Ligne de contrôle de grille non sélectionnée mais liée à la ligne de contrôle de grille sélectionnée CGV Vn s el GND Ligne de contrôle de grille non sélectionnée et non liée à la ligne de contrôle de grille sélectionnée VB VB1 HZ Mini caisson comprenant au moins une cellule mémoire sélectionnée en lecture VB VB1' HZ Mini caisson comprenant deux cellules mémoire non sélectionnées et relié à une ligne de bit (BL) sélectionnée VB VB1" HZ Mini caisson comprenant deux cellules mémoire non sélectionnées et relié à une ligne de bit (BL) non sélectionnée SV Von 2V Ligne de mot (WL) sélectionnée SV Voff GND Ligne de mot (WL) non sélectionnée SLV VII GND Tension de ligne de source et de couche NISO Exemples de valeurs de tensions pendant l'effacement d'une cellule mémoire (Fig. 33 et 34 ER4 Tension Réf. Valeur Statut BLV BLV2 5V Ligne de bit (BL) sélectionnée BLV BLV2' GND Ligne de bit (BL) non sélectionnée CGV Ver -10V Ligne de contrôle de grille sélectionnée CGV Vner 2,5V Ligne de contrôle de grille non sélectionnée mais liée à la ligne de contrôle de grille sélectionnée CGV Vner 2,5V Ligne de contrôle de grille non sélectionnée et non liée à la ligne de contrôle de grille sélectionnée VB VB2 5V(HZ) Mini caisson comprenant au moins une cellule mémoire sélectionnée en effacement VB VB2' <5V(HZ) Mini caisson comprenant deux cellules mémoire non sélectionnées et relié à une ligne de bit (BL) sélectionnée VB VB2" <0,6V(HZ) Mini caisson comprenant deux cellules mémoire non sélectionnées et relié à une ligne de bit (BL) non sélectionnée SV Voff GND Ligne de mot (WL) sélectionnée SV Voff GND Ligne de mot (WL) non sélectionnée SLV VI2 5V Tension de ligne de source et de couche NISO5 Exemples de valeurs de tensions pendant la programmation d'une cellule mémoire (Fig. 35 et 36) PG4 Tension Réf. Valeur Statut BLV BLV3 -5V Ligne de bit (BL) sélectionnée BLV BLV3' GND Ligne de bit (BL) non sélectionnée CGV Vprog 10V Ligne de contrôle de grille sélectionnée CGV Vnprog -2,5V Ligne de contrôle de grille non sélectionnée mais liée à la ligne de contrôle de grille sélectionnée CGV Vnprog -2,5V Ligne de contrôle de grille non sélectionnée et non liée à la ligne de contrôle de grille sélectionnée VB VB3 -4,4V(HZ) Mini caisson comprenant au moins une cellule mémoire sélectionnée en programmation VB VB3' -4,4V(HZ) Mini caisson comprenant deux cellules mémoire non sélectionnées et relié à une ligne de bit (BL) sélectionnée VB VB3" HZ Mini caisson comprenant deux cellules mémoire non sélectionnées et relié à une ligne de bit (BL) non sélectionnée SV SV3 -5V Ligne de mot (WL) sélectionnée SV SV3 -5V Ligne de mot (WL) non sélectionnée SLV VI3 GND Tension de ligne de source et de couche NISO5Annex 1 forming an integral part of the description References attributed to the voltages REF1 Voltages applied to the cells C11, C12 BLV Voltage applied to a bit line BL CGV Voltage applied to the control gate of a transistor FGT11, FGT12 VB Voltage applied to the PW substrate (box) SV Voltage applied to the gate of a transistor ST11, ST12 SLV Voltage applied to the source line SL VI Voltage applied to the insulation layer NISO REF2 Voltages applied to the cells C21, C22 BLV Voltage applied to a line of bit BL CGV Voltage applied to the control gate of a transistor FGT21, FGT22 VB Voltage applied to the substrate PW (box) SV Voltage applied to the gate of a transistor ST21, ST22 SLV Voltage applied to the insulation layer NISO in as source line SL REF3 Voltages applied to cells C31, C32 BLV Voltage applied to a bit line BL CGV Voltage applied to the control gate of a FGT transistor 31, FGT32 VB Voltage applied to the PW substrate (box) SV Voltage applied to the SGC common gate of the ST31, T32 SLV transistors Voltage applied to the NISO insulation layer as a source line SL Examples of voltage values during the reading an RD1 memory cell Ref. Ex. Cell reading C11 (prior art) BLV BLV1 1V Reading bias voltage CGV Vread 1.2V Transistor reading voltage FGT11 CGV Vnread VB1 Non-reading voltage applied to FGT12 VB VB 1 GND Bias voltage during read SV Von 2V Reading selection voltage applied to ST11 SV Voff GND Reading clamping voltage applied to ST12 SLV SLV1 GND Polarization voltage during reading VI VII GND Polarization voltage during reading RD2 Ref. Ex. Cell reading C11 BLV BLV1 1V Reading bias voltage CGV Vread 1.2V Transistor reading voltage FGT11 CGV Vinh -2V Transistor inhibit voltage FGT12 VB VB 1 GND Polarization voltage during SV Von 2V reading Reading selection voltage of transistors ST11, ST12 SLV SLV1 GND Polarization voltage during reading VI VII GND Polarization voltage during reading RD3 Ref. Ex. Cell reading C21 BLV BLV1 1V Reading bias voltage CGV Vread 1.2V Transistor reading voltage FGT21 CGV Vinh -2V Transistor inhibit voltage FGT22 VB VB 1 GND Bias voltage during SV playback Von 2V Reading selection voltage of transistors ST21, T22 SLV SLV1 GND Polarization voltage during reading5 RD4 Ref. Ex. Reading cell C31, figure 9 BLV BLV1 1V Reading bias voltage CGV Vread 1.2V Transistor reading voltage FGT31 GV Vinh -2V Transistor inhibit voltage FGT32 VB VB1 GND Polarization voltage during SV reading Von 2V Readout voltage of transistors ST31, T32 SLV VII GND Polarization voltage during reading Examples of voltage values during deletion of a memory cell ER1 Ref. Ex. Clearing cell C11 (prior art) BLV BLV2 HZ Polarization voltage during clearing CGV Ver -10V Clearing voltage of transistor FGT11 CGV Vner 2.5V Non-erasing voltage of transistor FGT12 VB VB2 5V Voltage of polarization during deletion SV SV2 5V Polarization voltage during deletion SLV SLV2 HZ Polarization voltage during deletion VI VI2 5V Polarization voltage during deletion ER2 Ref. Ex. Deletion of cell C31, Figure 11 BLV BLV2 HZ Polarization voltage during clearing CGV Ver -10V Clearing voltage of transistor FGT31 CGV Vner 2.5V Non-erasing voltage of transistor FGT32 VB VB2 5V Polarization voltage during deletion SV SV2 5V Polarization voltage during deletion SLV VI2 5V Polarization voltage during deletion Examples of voltage values during programming of a memory cell PG1 Ref. Ex. Programming of cell C11 (prior art) BLV BLV3 -5V Bias voltage during programming GV Vprog 10V FGT11 transistor programming voltage CGV Vnprog -2.5V FGT12 VB transistor voltage non-programming voltage VB3 -5V Voltage from polarization during programming SV SV3 -5V Bias voltage during programming SLV SLV3 HZ Bias voltage during programming VI VI3 GND Bias voltage during programming PG2 Ref. Ex. Programming of cell C31, Figure 12 BLV BLV3 -5V Bias voltage during programming GV Vprog 10V FGT31 transistor programming voltage GV Vnprog -2,5V Transistor non-programming voltage FGT32 VB VB3 -5V Bias voltage during programming SV SV3 -5V Bias voltage during programming SLV VI3 GND Bias voltage during programming PG2 'Ref. Ex. Voltages sustained by a neighboring cell BLV BLV3 'GND Non-programming voltage CGV Vprog 10V Voltage experienced by transistor FGT31' CGV Vnprog -2,5V Voltage experienced by transistor FGT32 'VB VB3 -5V Polarization voltage during programming SV SV3 -5V Voltage experienced by transistors ST31 ', ST32' SLV VI3 GND Bias voltage during programming Examples of voltage values during reading of a memory cell (Fig. 25) RD5 Voltage Line Value Status BLV BL 1V Line bit rate (BL) selected BLV BL HZ Bit line not selected MCGV MCGL 1.2V General grid control line selected MCGV MCGL -2V General grid control line not selected related to the selected general grid control line MCGV MCGL GND General grid control line not selected CGV CGL 1.2V Selected grid control line CGV CGL -2V Unselected grid control line linked to cone line selected grid control CGV CGL GND Unselected grid control line VB - GND Selected box VB - GND Unselected box VB - -2V Switches box SS, CS SV WL 2V Selected word line SV WL GND Unselected word line SLV NISO GND Source and Layer Line Voltage NISO SEL - 5V SS Switches Control of the selected subwoofer NOSEL - -2V CS Switch Control of the selected subwoofer SEL - 5V SS Switch Control of the unselected subwoofer NOSEL - -2V CS switches of unselected housing5 Examples of voltage values during deletion of a word (Fig. 26) ER3 Voltage Line Value Status BLV BL HZ Bit line (BL) selected BLV BL HZ Bit line not selected MCGV MCGL -10V General grid control line selected MCGV MCGL 2.5V General line control line not selected MCGV MCGL 2.5V General Grid Control Line General Grid Control Line Not Selected CGV CGL -10V Grid Control Line Selected GTC CGL 2.5V Grid Control Line Unselected Related to Control Line selected GVC CGL 2.5V Unselected gate control line VB - 5V Selected box VB - GND Unselected box VB - -10V Switches box SS, CS SV WL GND Selected word line SV WL GND Word line no SLV NISO 5V Source and Layer Line Voltage NISO SEL - 5V SS Switches Control of the selected subwoofer NOSEL - -10V CS Switch Control its selected SEL - -10V Control of the SS switches of the unselected box NOSEL - 5V Control of the CS switches of the unselected box Examples of voltage values during programming of a word (Fig. 27) PG3 Voltage Line Value Status BLV BL -5V Bit line (BL) selected BLV BL GND Bit line not selected MCGV MCGL 10V General grid control line selected MCGV MCGL -2,5V General grid control line not selected linked to the selected general grid control line MCGV MCGL -2,5V General grid control line not selected CGV CGL 10V Selected grid control line CGV CGL -2,5V Not selected grid control line linked to the line selected grid control CGV CGL -2.5V Unselected gate control line VB - -5V Selected box VB - GND Unselected box VB - -2.5V Switch box SS, CS SV WL -5V Selected word line SV WL -5V Unselected word line SLV NISO GND Source and Layer Line Voltage NISO SEL - 13V SS Switch Control of the selected subwoofer NOSEL - -2,5V Switch Control C S of the selected box SEL - -2,5V Control of the SS switches of the unselected box NOSEL - 5V Control of the CS switches of the unselected box Annex 2 forming an integral part of the description Examples of voltage values during the reading of a memory cell (Figures 31 and 32) RD6 Voltage Ref. Value Status BLV BLV1 1V Bit line (BL) selected BLV BLV1 'HZ Bit line (BL) not selected CGV Vread 1.2V Grid control line selected CGV Vinh -2V Grid control line not selected but related to selected grid control line CGV Vn s el GND Grid control line not selected and not linked to the selected grid control line VB VB1 HZ Mini box comprising at least one memory cell selected for reading VB VB1 'HZ Mini box comprising two non-selected memory cells and connected to a selected bit line (BL) VB VB1 "HZ Mini box comprising two non-selected memory cells and connected to an unselected bit line (BL) SV Von 2V Selected word line (WL) SV Voff GND Unselected word line (WL) SLV VII GND Source and NISO layer line voltage Examples of voltage values during deletion of a memory cell (Fig. 33 and 34 ER4 Voltage Ref Value Status BLV BLV2 5V Bit line (BL) selected BLV BLV2 'GND Bit line (BL) not selected CGV Ver -10V Grid control line selected CGV Vner 2.5V Grid control line not selected but linked to the selected grid control line CGV Vner 2.5V Grid control line not selected and not linked to the selected grid control line VB VB2 5V (HZ) Mini box with at least one selected memory cell in clearing VB VB2 '<5V (HZ) Mini box comprising two unselected memory cells and connected to a selected bit line (BL) VB VB2 "<0.6V (HZ) Mini box comprising two unselected memory cells and connected to bit line (BL) not selected SV Voff GND Word line (WL) selected SV Voff GND Word line (WL) not selected SLV VI2 5V Source and layer line voltage NISO5 Examples of voltage values during the programming of a memory cell (Fig. 35 and 36) PG4 Voltage Ref. Value Status BLV BLV3 -5V Bit line (BL) selected BLV BLV3 'GND Bit line (BL) not selected CGV Vprog 10V Grid control line selected CGV Vnprog -2,5V Grid control line not selected but linked to the selected grid control line CGV Vnprog -2,5V Grid control line not selected and not linked to the selected grid control line VB VB3 -4,4V (HZ) Mini box comprising at least one memory cell selected from programming VB VB3 '-4,4V (HZ) Mini box comprising two unselected memory cells and connected to a selected bit line (BL) VB VB3 "HZ Mini box comprising two unselected memory cells and connected to a bit line ( BL) unselected SV SV3 -5V Selected word line (WL) SV SV3 -5V Unselected word line (WL) SLV VI3 GND Source and layer line voltage NISO5
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