FR2973562A1 - Wafer i.e. silicon wafer, for manufacturing integrated circuits, has set of chips separated from each other by cut lines, and contactless communication device partially placed on cut lines and completely integrated in cut lines - Google Patents
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Abstract
Description
Le présent document concerne un procédé de fabrication d'un circuit intégré et un procédé de fabrication d'une plaquette, comprenant notamment un procédé de test particulier. Il concerne aussi une plaquette en tant que telle obtenue par le procédé de fabrication. Enfin, il concerne un dispositif de fabrication de plaquette et un dispositif de fabrication de circuits intégrés, mettant en oeuvre les procédés précédents, ainsi qu'un système comprenant ces dispositifs. The present document relates to a method of manufacturing an integrated circuit and a method of manufacturing a wafer, including in particular a particular test method. It also relates to a wafer as such obtained by the manufacturing process. Finally, it relates to a wafer manufacturing device and a device for manufacturing integrated circuits, implementing the above methods, and a system comprising these devices.
Selon l'état de la technique, la fabrication des circuits intégrés comprend d'abord une première phase de fabrication collective d'éléments électroniques sur une plaquette de silicium, souvent appelée par sa dénomination anglo-saxonne de "wafer", que nous appellerons simplement « plaquette » par la suite. Ces éléments élémentaires sont appelés « die » ou simplement puces, ils formeront les circuits intégrés après leur découpe et intégration dans un boîtier. Cette première phase comprend généralement une étape de test des différentes puces de la plaquette. Une première entité se charge en général de ces opérations de fabrication de plaquettes et de test et une seconde entité, souvent distincte, s'occupe de finaliser la fabrication des circuits intégrés par l'assemblage des puces en découpant les plaquettes et en intégrant les puces dans un boîtier. According to the state of the art, the manufacture of integrated circuits first comprises a first phase of collective fabrication of electronic elements on a silicon wafer, often called by its Anglo-Saxon denomination "wafer", which we will simply call "Wafer" thereafter. These elementary elements are called "die" or simply chips, they will form the integrated circuits after their cutting and integration in a housing. This first phase generally comprises a step of testing the various chips of the wafer. A first entity is generally in charge of these platelet manufacturing and testing operations and a second entity, often distinct, is involved in finalizing the manufacture of integrated circuits by assembling the chips by cutting the wafers and integrating the chips. in a case.
Lors de l'étape de test d'une plaquette, une première solution de l'état de la technique consiste à déposer une marque sur les puces défectueuses avec une encre, afin de les identifier visuellement lors de leur découpe ultérieure. In the step of testing a wafer, a first solution of the state of the art consists in depositing a mark on the defective chips with an ink, in order to identify them visually during their subsequent cutting.
Cette solution nécessite la gestion de l'encre utilisée, comprenant son approvisionnement et son stockage. Elle exige de plus une machine particulière pour déposer l'encre avec précision, puis une machine de détection de l'encre pour le tri des puces défectueuses lors de leur découpe. En remarque, cette technique ne convient pas pour les puces trop petites. This solution requires the management of the ink used, including its supply and storage. It also requires a particular machine to deposit the ink accurately, then an ink detection machine for sorting defective chips during their cutting. As a note, this technique is not suitable for small chips.
Enfin, comme l'encre est par nature toxique, il est nécessaire de prendre des précautions pour la protection ainsi que le respect des personnes et de Finally, since ink is by nature toxic, it is necessary to take precautions for the protection as well as the respect of people and
2 l'environnement. Finalement, cette solution est coûteuse et présente de nombreux inconvénients. 2 the environment. Finally, this solution is expensive and has many disadvantages.
Une seconde solution de l'état de la technique consiste à mémoriser les données du test sur un fichier indépendant, stocké sur un support quelconque. Un tel fichier doit d'abord permettre d'identifier la plaquette concernée puis peut par exemple identifier chaque puce défaillante de la plaquette par ses coordonnées x, y. L'inconvénient de cette solution est qu'elle nécessite la gestion séparée d'un fichier, qui doit être transmis de la première vers la seconde entité, laquelle utilise alors un outil spécifique pour le déchiffrer et faire le lien avec la plaquette correspondante pour finalement pouvoir écarter les puces défectueuses lors de la découpe de la plaquette. Il existe un risque d'association d'un fichier avec la mauvaise plaquette, voire un risque de perte du fichier. En remarque complémentaire, il n'existe pas de standard pour un tel fichier, ce qui ne facilite pas son utilisation. La seconde entité doit ainsi gérer des procédés différents pour différents fabricants de plaquettes. A second solution of the state of the art consists of storing the test data on an independent file, stored on any support. Such a file must first of all make it possible to identify the wafer concerned and then for example identify each faulty chip of the wafer by its coordinates x, y. The disadvantage of this solution is that it requires the separate management of a file, which must be transmitted from the first to the second entity, which then uses a specific tool to decrypt and make the link with the corresponding wafer to finally to be able to ward off defective chips when cutting the wafer. There is a risk of associating a file with the wrong wafer, or even a risk of file loss. As a further remark, there is no standard for such a file, which does not facilitate its use. The second entity must therefore manage different processes for different platelet manufacturers.
En fin de fabrication, la seconde entité qui a reçu les plaquettes, procède au découpage des différentes puces, qui peuvent être de plusieurs dizaines jusqu'à plusieurs milliers par plaquette, et élimine les puces défectueuses. Toutes les puces non défectueuses sont alors encapsulées dans des boîtiers identiques pour une utilisation future identique. At the end of manufacture, the second entity that has received the chips, proceeds to cut the various chips, which can be from several tens to several thousand per wafer, and eliminates defective chips. All non-defective chips are then encapsulated in identical packages for the same future use.
Les procédés existants de fabrication de circuits intégrés présentent donc les inconvénients mentionnés ci-dessus et il existe un besoin d'une solution améliorée. Existing integrated circuit fabrication methods thus have the disadvantages mentioned above and there is a need for an improved solution.
Pour cela, un objet recherché consiste en une solution de fabrication d'un circuit intégré, peu coûteuse, simple, sécurisée. For this, a sought after object is a manufacturing solution of an integrated circuit, inexpensive, simple, secure.
A cet effet, l'invention repose sur une plaquette comprenant une multitude de puces séparées par des lignes de découpe, caractérisée en ce qu'elle comprend au moins un dispositif de communication sans contact au moins partiellement disposé sur une ligne de découpe de la plaquette. Un dispositif de communication sans contact peut être une antenne pour une communication sans contact de type inductif ou des lignes conductrices pour une communication sans contact de type capacitif. 10 Un dispositif de communication sans contact peut être totalement intégré dans les lignes de découpe de la plaquette. La plaquette peut comprendre un dispositif de communication sans contact par champ photo-répété. 15 La plaquette peut comprendre un dispositif de communication sans contact lié à une puce de la plaquette ou à une puce de traitement disposée dans les lignes de découpe de la plaquette, cette puce de la plaquette ou cette puce de traitement comprenant une interface de communication sans 20 contact. La plaquette peut comprendre une puce de traitement liée d'une part au dispositif de communication sans contact par une liaison et d'autre part à une puce adjacente de la plaquette de sorte de permettre une 25 communication avec un lecteur externe par l'intermédiaire des contacts de la puce adjacente. La plaquette peut comprendre une puce de la plaquette ou une puce de traitement disposée dans les lignes de découpe de la plaquette, liée à au 30 moins une puce distincte de la plaquette par une liaison de communication, et qui comprend un programme de test ou de sécurité apte à tester ou verrouiller/déverrouiller la au moins une puce distincte de la plaquette.5 L'invention porte aussi sur un procédé de fabrication d'une plaquette telle que décrite précédemment, caractérisé en ce qu'il comprend une étape de positionnement d'au moins un dispositif de communication sans contact au moins partiellement disposé sur une ligne de découpe de la plaquette. Le procédé de fabrication d'une plaquette peut comprendre une étape de test de la plaquette et une étape d'écriture consistant à écrire au moins une donnée caractéristique du résultat du test d'au moins une puce de la plaquette dans une mémoire présente sur la plaquette. L'étape d'écriture d'au moins une donnée caractéristique du résultat du test d'au moins une puce de la plaquette dans une mémoire présente sur la plaquette peut être réalisée par une communication sans contact ou avec contact. For this purpose, the invention is based on a wafer comprising a multitude of chips separated by cutting lines, characterized in that it comprises at least one non-contact communication device at least partially disposed on a cutting line of the wafer . A non-contact communication device may be an antenna for an inductive type contactless communication or conductive lines for capacitive type contactless communication. A non-contact communication device may be fully integrated into the cut lines of the wafer. The wafer may comprise a contactless communication device by photo-repeated field. The wafer may comprise a non-contact communication device connected to a chip of the wafer or to a processing chip disposed in the wafer cutting lines, this chip of the wafer or this processing chip comprising a communication interface without 20 contact. The wafer may comprise a processing chip connected on the one hand to the contactless communication device by a link and on the other hand to an adjacent chip of the wafer so as to allow communication with an external reader via the contacts of the adjacent chip. The wafer may comprise a chip of the wafer or a treatment chip disposed in the wafer cutting lines, connected to at least one chip separated from the wafer by a communication link, and which comprises a test or test program. security capable of testing or locking / unlocking the at least one chip separate from the wafer. The invention also relates to a method of manufacturing a wafer as described above, characterized in that it comprises a step of positioning a wafer. at least one non-contact communication device at least partially disposed on a cutting line of the wafer. The method of manufacturing a wafer may comprise a wafer test step and a write step of writing at least one characteristic data of the test result of at least one chip of the wafer in a memory present on the wafer. wafer. The step of writing at least one characteristic data of the result of the test of at least one chip of the wafer in a memory present on the wafer can be performed by contactless or contactless communication.
L'étape d'écriture d'au moins une donnée caractéristique du résultat du test d'au moins une puce de la plaquette dans une mémoire de la plaquette comprend l'écriture de tout ou partie des données suivantes : o Un identifiant de la plaquette, et/ou o le nombre de puces considérées comme bonnes ou défaillantes après le test, et/ou o la position des puces défaillantes de la plaquette. The step of writing at least one characteristic data item of the result of testing at least one chip of the wafer in a memory of the wafer comprises the writing of all or part of the following data: o An identifier of the wafer , and / or o the number of chips considered good or faulty after the test, and / or o the position of the failing chips of the wafer.
Le procédé de fabrication d'une plaquette peut comprendre une puce disposée sur la plaquette qui met en oeuvre tout ou partie d'un programme de test ou de sécurité de la plaquette par une communication avec au moins une autre puce de la plaquette. The method of manufacturing a wafer may comprise a chip disposed on the wafer which implements all or part of a test program or safety of the wafer by communication with at least one other chip of the wafer.
L'invention porte aussi sur un procédé de fabrication de circuits intégrés à partir d'une plaquette telle que décrite précédemment, caractérisé en ce qu'il comprend une étape de lecture sans contact d'au moins une donnée mémorisée sur la plaquette, puis une étape de découpe de la plaquette sur les lignes de découpe pour séparer les puces en tenant compte de la au moins une donnée lue sur la plaquette. The invention also relates to a method of manufacturing integrated circuits from a wafer as described above, characterized in that it comprises a step of reading without contact of at least one data stored on the wafer, then a step of cutting the wafer on the cutting lines to separate the chips taking into account the at least one data read on the wafer.
L'étape de lecture peut comprendre la lecture de données caractéristiques du résultat du test de puces de la plaquette, et le procédé peut comprendre une étape de séparation des puces défaillantes en fonction de ces données de test. The read step may include reading characteristic data from the wafer chip test result, and the method may include a step of separating failing chips based on such test data.
L'invention porte aussi sur un dispositif de fabrication d'une plaquette, caractérisé en ce qu'il comprend un lecteur qui met en oeuvre le procédé de fabrication de plaquette tel que décrit précédemment. L'invention porte aussi sur un dispositif de fabrication de circuits intégrés, caractérisé en ce qu'il comprend un lecteur qui communique de manière sans contact avec la plaquette pour mettre en oeuvre le procédé de fabrication tel que décrit précédemment. L'invention porte aussi sur un système de fabrication de circuits intégrés, caractérisé en ce qu'il comprend un dispositif de fabrication d'une plaquette tel que décrit ci-dessus et un dispositif de fabrication de circuits intégrés tel que décrit ci-dessus. The invention also relates to a device for manufacturing a wafer, characterized in that it comprises a reader which implements the wafer manufacturing method as described above. The invention also relates to a device for manufacturing integrated circuits, characterized in that it comprises a reader which communicates without contact with the wafer to implement the manufacturing method as described above. The invention also relates to an integrated circuit manufacturing system, characterized in that it comprises a device for manufacturing a wafer as described above and a device for manufacturing integrated circuits as described above.
Ces objets, caractéristiques et avantages de la présente invention seront exposés en détail dans la description suivante d'un mode d'exécution particulier fait à titre non-limitatif en relation avec les figures jointes parmi lesquelles : These objects, features and advantages of the present invention will be set forth in detail in the following description of a particular embodiment made in a non-limiting manner in relation to the appended figures among which:
La figure 1 représente schématiquement une vue de dessus d'une plaquette selon un mode de réalisation de l'invention. Figure 1 schematically shows a top view of a wafer according to one embodiment of the invention.
La figure 2 représente schématiquement une partie de la plaquette selon le mode de réalisation de l'invention. Figure 2 schematically shows a portion of the wafer according to the embodiment of the invention.
La figure 3 représente schématiquement une partie agrandie de la plaquette selon le mode de réalisation de l'invention. Figure 3 schematically shows an enlarged portion of the wafer according to the embodiment of the invention.
La figure 4 représente schématiquement un organigramme du procédé de fabrication d'un circuit intégré selon un mode de réalisation de l'invention. FIG. 4 schematically represents a flowchart of the method of manufacturing an integrated circuit according to one embodiment of the invention.
La figure 1 représente une plaquette 1 comprenant une multitude de puces 2 réparties régulièrement sur des lignes et colonnes, séparées par des lignes de découpe 3 destinées à permettre leur séparation future lors d'une découpe de la plaquette 1. Cette dernière comprend la répétition de sous-ensembles identiques, appelés champs photo-répétés 4, obtenus par les réticules d'un masque. FIG. 1 represents a wafer 1 comprising a multitude of chips 2 distributed regularly over rows and columns, separated by cutting lines 3 intended to allow their future separation during a cutting of wafer 1. This latter comprises the repetition of identical subsets, called photo-repeat fields 4, obtained by the reticles of a mask.
Chaque champ photo-répété 4, plus particulièrement visible sur la figure 2, comprend plusieurs puces 2 destinées à former les futurs circuits intégrés, ainsi qu'une puce de traitement 12 particulière, disposée sur une ligne de découpe 13. Pour cela, la puce de traitement 12 présente, selon la réalisation illustrée, une forme très allongée, et occupe sensiblement une surface de 25 mm par 80 qm. Un champ photo-répété 4 comprend de plus une antenne 11, de forme carrée ou rectangulaire, disposée sur des lignes de découpe 3 et liée par une liaison 14, parcourant de même une ligne de découpe, à la puce de traitement 12, pour lui permettre une communication sans contact avec un lecteur distant équipé d'une antenne correspondante. Dans la réalisation illustrée, l'antenne 11 occupe une forme rectangulaire d'environ 30 X 25 mm, et de 80 qm de large, ce qui correspond à la largeur disponible dans une ligne de découpe 3. Naturellement, l'antenne 11 peut présenter une autre forme et un autre parcours le long de lignes de découpe 3, lui permettant d'atteindre des dimensions plus importantes si nécessaire. Each photo-repeated field 4, more particularly visible in FIG. 2, comprises several chips 2 intended to form the future integrated circuits, as well as a particular processing chip 12, arranged on a cutting line 13. For this, the chip In the illustrated embodiment, the treatment unit 12 has a very elongated shape and occupies substantially an area of 25 mm by 80 μm. A photo-repeated field 4 further comprises an antenna 11, of square or rectangular shape, arranged on cutting lines 3 and linked by a link 14, likewise traversing a cutting line, to the processing chip 12, for it enable contactless communication with a remote reader equipped with a corresponding antenna. In the illustrated embodiment, the antenna 11 occupies a rectangular shape of about 30 × 25 mm, and 80 qm wide, which corresponds to the width available in a cutting line 3. Naturally, the antenna 11 may have another shape and another path along cutting lines 3, allowing it to reach larger dimensions if necessary.
Selon ce mode de réalisation, la puce de traitement 12 est de type « dual », c'est-à-dire adaptée pour une communication avec contact par l'intermédiaire d'un contact électrique avec un élément extérieur, et adaptée pour une communication sans contact par l'intermédiaire de l'antenne 11. D'autre part, la puce de traitement 12 est une puce simplifiée, comprenant notamment une interface de communication permettant la mise en oeuvre des deux types de communication mentionnés ci-dessus et une mémoire. According to this embodiment, the processing chip 12 is of "dual" type, that is to say adapted for contact communication via an electrical contact with an external element, and adapted for communication. without contact via the antenna 11. On the other hand, the processing chip 12 is a simplified chip, comprising in particular a communication interface for implementing the two types of communication mentioned above and a memory .
Selon le mode de réalisation, la puce de traitement 12 est liée à une puce adjacente 2' par une liaison filaire 5, comme cela est représenté sur la figure 3. Cette liaison filaire 5, de type série, permet une communication selon le protocole standardisé 12C entre les deux puces 2', 12, et comprend quatre connexions entre les contacts normalisés des deux puces. Par exemple, la puce 2' peut relier ses quatre contacts normalisés SCL, E0, El et gnd sur respectivement les quatre contacts normalisés SCL, Vdd, SDA, gnd, non représentés, de la puce de traitement 12. Naturellement, la communication entre les deux puces peut utiliser tout autre protocole de communication et tout autre type de connexion. Cette puce 2' du champ photo-répété 4 remplit donc une fonction particulière ; elle est impliquée dans la phase de test, notamment en servant d'intermédiaire pour la communication de la puce de traitement avec un lecteur externe, comme cela sera détaillé par la suite. En remarque, la puce 2' est de préférence non alimentée lors d'une telle communication pour éviter les interférences. De plus, elle comprend un bloc de contrôle 6 qui limite les communications vers la puce de traitement 12 à un mode de test bien prédéfini, pour éviter notamment les risques de court-circuit lors de la phase de découpe de la plaquette. According to the embodiment, the processing chip 12 is linked to an adjacent chip 2 'by a wired link 5, as shown in FIG. 3. This wired link 5, of serial type, allows communication according to the standardized protocol 12C between the two chips 2 ', 12, and comprises four connections between the normalized contacts of the two chips. For example, the chip 2 'can connect its four standardized contacts SCL, E0, El and gnd to respectively the four standardized contacts SCL, Vdd, SDA, gnd, not shown, of the processing chip 12. Naturally, the communication between the two chips can use any other communication protocol and any other type of connection. This chip 2 'of the photo-repeated field 4 thus fulfills a particular function; it is involved in the test phase, in particular by serving as an intermediary for the communication of the processing chip with an external reader, as will be detailed later. As a remark, the chip 2 'is preferably unpowered during such communication to avoid interference. In addition, it comprises a control block 6 which limits the communications to the processing chip 12 to a well-defined test mode, in particular to avoid the risk of short circuit during the cutting phase of the wafer.
La plaquette 1 décrite ci-dessus permet la mise en oeuvre d'un procédé de test avantageux, et plus généralement d'un procédé de fabrication de circuits intégrés. Le procédé de test comprend une étape E2 d'écriture de données représentant les résultats du test dans une mémoire présente sur la plaquette elle-même, ce qui évite le marquage par une encre ou la gestion d'un fichier externe indépendant de la plaquette. Cette mémoire peut être une mémoire non volatile, de type E2PROM. The wafer 1 described above allows the implementation of an advantageous test method, and more generally of a method of manufacturing integrated circuits. The test method comprises a data writing step E2 representing the test results in a memory present on the wafer itself, which avoids ink marking or management of an external file independent of the wafer. This memory can be a non-volatile memory type E2PROM.
Le procédé de fabrication de la plaquette, illustré par la figure 4, comprend ainsi les étapes suivantes : - El - Test de chaque puce 2 de la plaquette, par le déplacement d'une sonde de test sur la plaquette, dont les contacts viennent se poser successivement sur les contacts des différentes puces 2 pour communiquer avec ces puces et mettre en oeuvre des procédures de test, de manière connue ; - E2 - écriture des données du résultat des tests dans au moins une mémoire de la plaquette. The method of manufacturing the wafer, illustrated in FIG. 4, thus comprises the following steps: - El - Testing of each chip 2 of the wafer, by the displacement of a test probe on the wafer, whose contacts come from successively ask the contacts of the different chips 2 to communicate with these chips and implement test procedures, in a known manner; - E2 - write test result data in at least one memory of the wafer.
Naturellement, ce procédé de test succède à l'étape EO de fabrication d'une plaquette, qui comprend notamment le positionnement d'un élément de communication sans contact comme une antenne, au moins partiellement sur les lignes de découpe 3 de la plaquette. L'étape de test El comprend notamment le test de plaquette standardisé, connu par sa dénomination anglo-saxonne EWS pour « Electrical Wafer Sort ». Naturellement, tout autre test peut être mis en oeuvre. Naturally, this test method succeeds step EO of manufacture of a wafer, which includes the positioning of a contactless communication element such as an antenna, at least partially on the cutting lines 3 of the wafer. The test step El comprises in particular the standardized wafer test, known by its English name EWS for "Electrical Wafer Sort". Naturally, any other test can be implemented.
25 Plus précisément, la seconde étape E2 d'écriture des données comprend les sous-étapes suivantes : - E21 - connexion de contacts de la sonde de test avec les contacts de la puce adjacente 2' liée à la puce de traitement 12 ; - E22 - transmission de données de résultat de test depuis la sonde 30 de test vers une mémoire de la puce de traitement 12 par20 l'intermédiaire de la liaison 5 entre la puce adjacente 2' et la puce de traitement 12. More specifically, the second data writing step E2 comprises the following substeps: E21 - connection of test probe contacts with the contacts of the adjacent chip 2 'linked to the processing chip 12; - E22 - transmission of test result data from the test probe 30 to a memory of the processing chip 12 through the link 5 between the adjacent chip 2 'and the processing chip 12.
Les données mémorisées sur la plaquette 1 comprennent notamment : - le numéro de la plaquette, ou tout identifiant ; - le nombre de puces 2 considérées comme bonnes après le test ; - la position des puces 2 défaillantes, par exemple par leurs coordonnées x-y dans le plan de la plaquette. The data stored on the wafer 1 include in particular: the number of the wafer, or any identifier; the number of chips 2 considered good after the test; the position of the failing chips 2, for example by their x-y coordinates in the plane of the wafer.
Une telle solution garantit ainsi que les résultats du test seront toujours présents sur la plaquette jusqu'à son découpage, ne peuvent être ni perdus, ni confondus avec ceux d'autres plaquettes. Such a solution thus ensures that the results of the test will always be present on the wafer until cutting, can not be lost or confused with those of other wafers.
Pour réaliser ce test, la première entité dispose naturellement d'un dispositif de test comprenant une sonde de test associée à un lecteur particulier, qui est apte à l'écriture d'une donnée dans la mémoire sur la plaquette. To perform this test, the first entity naturally has a test device comprising a test probe associated with a particular reader, which is able to write data in the memory on the wafer.
Selon une variante de réalisation, une puce de traitement 12 est reliée à toutes les puces 2 du champ photo-répété 4 par des bus de communication, selon un principe par exemple similaire à celui décrit dans le document EP0606805, et une puce de traitement met directement en oeuvre les procédures de test des différentes puces, et génèrent les données de ces tests qui restent stockées sur sa mémoire, avec une intervention réduite, voire supprimée, d'un lecteur de test externe. Pour cela, la puce de traitement comprend un programme qu'elle exécute pour réaliser les tests. Avec cette approche, les étapes El et E2 du procédé de fabrication de plaquette sont réalisées de manière automatique et transparente pour un opérateur externe. According to an alternative embodiment, a processing chip 12 is connected to all the chips 2 of the photo-repeated field 4 by communication buses, according to a principle for example similar to that described in document EP0606805, and a processing chip sets directly implement the test procedures of the various chips, and generate the data of these tests which remain stored on its memory, with a reduced intervention, or even deleted, an external test reader. For this, the processing chip includes a program that it performs to perform the tests. With this approach, steps E1 and E2 of the wafer manufacturing process are performed automatically and transparently for an external operator.
Selon une variante de réalisation, le test des puces réalise un tri des puces 2 en plus de deux catégories, selon leur score atteint lors de ces tests, permettant d'écarter les puces les plus défaillantes mais aussi de prévoir des applications différentes pour les puces d'une même plaquette en fonction de l'exigence de qualité requise pour chaque application. According to an alternative embodiment, the chip test performs a sorting of the chips 2 in addition to two categories, according to their score reached during these tests, to discard the most faulty chips but also to provide different applications for chips the same plate according to the quality requirement required for each application.
De plus, selon une réalisation avantageuse, lorsqu'une première entité a finalisé la fabrication d'une plaquette, incluant un test, tel que décrit ci-dessus, alors la plaquette est transmise à une seconde entité qui va réaliser l'assemblage des puces pour finaliser la fabrication de circuits intégrés à partir de la plaquette. In addition, according to an advantageous embodiment, when a first entity has finalized the manufacture of a wafer, including a test, as described above, then the wafer is transmitted to a second entity that will perform the assembly of the chips. to finalize the manufacture of integrated circuits from the wafer.
Cette seconde entité comprend ainsi un dispositif de fabrication de circuits intégrés qui comprend notamment un lecteur pour lire les données des résultats de test dans la mémoire des puces de traitement 12 de la plaquette 1. Ce dispositif met ensuite en oeuvre la découpe des différentes puces et écarte les puces défaillantes, connues par les données lues à l'étape précédente. This second entity thus comprises an integrated circuit manufacturing device which notably comprises a reader for reading the data of the test results in the memory of the processing chips 12 of the wafer 1. This device then implements the cutting of the various chips and discards failing chips, known by the data read in the previous step.
Le dispositif finalise donc la fabrication de circuits intégrés et met en oeuvre les étapes suivantes du procédé de fabrication : - E3 - lecture des données des résultats de test sur la plaquette ; - E4 - découpe de la plaquette, en écartant les puces défaillantes ; - E5 - encapsulation dans un boîtier des autres puces. The device thus finalizes the manufacture of integrated circuits and implements the following steps of the manufacturing method: - E3 - reading of the data of the test results on the wafer; - E4 - cutting the wafer, by removing the failing chips; - E5 - encapsulation in a case of other chips.
Selon un mode de réalisation avantageux, l'étape E3 de lecture des données comprend une communication sans contact entre le lecteur du dispositif de fabrication de circuits intégrés et les puces de traitement 12, de sorte à transmettre les données des résultats de test par les antennes 11 de la plaquette 1. Pour cela, le lecteur comprend un circuit résonant comprenant une antenne, dimensionnée pour correspondre avec une antenne 11 positionnée sur la plaquette, pour mettre en oeuvre une communication à distance de type électromagnétique, le circuit résonant du lecteur induisant la résonance électromagnétique de l'antenne 11 de la plaquette, permettant ainsi la communication. Une telle communication sans contact, de type inductif, peut reprendre les normes connues et habituelles comme celles basées sur une fréquence de 13,56 Mhz pour une portée de courte distance, inférieure à 10 cm. According to an advantageous embodiment, the data reading step E3 comprises a contactless communication between the reader of the integrated circuit manufacturing device and the processing chips 12, so as to transmit the data of the test results by the antennas. 11 of the wafer 1. For this, the reader comprises a resonant circuit comprising an antenna, sized to correspond with an antenna 11 positioned on the wafer, to implement a remote communication of electromagnetic type, the resonant circuit of the reader inducing the electromagnetic resonance of the antenna 11 of the wafer, thus allowing communication. Such non-contact communication, inductive type, can resume known and usual standards such as those based on a frequency of 13.56 MHz for a range of short distance, less than 10 cm.
Cette communication sans contact permet d'obtenir très rapidement et simplement les informations relatives aux données de test mémorisées sur une puce de traitement, ce qui est avantageux et permet une exploitation automatique performante de la plaquette et un procédé de fabrication de circuits intégrés rapide et fiable. This contactless communication makes it possible to obtain very quickly and simply the information relating to the test data stored on a processing chip, which is advantageous and allows a high-performance automatic operation of the wafer and a method of manufacturing integrated circuits that is fast and reliable. .
Selon une variante de réalisation, cette communication sans contact comprend une étape de sécurité, pour éviter l'accès mal intentionné aux données stockées sur la plaquette, en cas de vol de cette dernière par exemple. Pour cela, il peut y avoir une phase initiale d'authentification entre le lecteur et une puce de traitement de la plaquette, sur la base par exemple d'une clé secrète connue du lecteur uniquement, qui peut lui être transmise par une communication distincte de celle avec la plaquette, par tout autre système de communication. According to an alternative embodiment, this contactless communication comprises a security step, to prevent malicious access to the data stored on the wafer, in case of theft of the latter, for example. For this, there may be an initial authentication phase between the reader and a chip of the wafer processing, based for example on a secret key known to the reader only, which can be transmitted to him by a separate communication of the one with the plate, by any other communication system.
Ensuite, l'étape E4 de découpe des puces entraîne en même temps la destruction physique des composants disposés sur les lignes de découpe 3, ce qui évite par exemple la récupération d'informations confidentielles qui se trouveraient dans une mémoire des puces de traitement 12 par un tiers après la découpe de la plaquette. Then, the chip cutting step E4 at the same time causes the physical destruction of the components arranged on the cutting lines 3, which avoids, for example, the recovery of confidential information which would be in a memory of the processing chips 12. one-third after cutting the wafer.
Enfin, les puces considérées comme non défaillantes sont finalement intégrées dans un boîtier, dans une dernière étape E5, pour former finalement les circuits intégrés. Finally, the chips considered as non-faulty are finally integrated in a case, in a last step E5, to finally form the integrated circuits.
12 Selon une variante de réalisation, les différentes puces de la plaquette ont été triées en différentes catégories lors de l'étape de test El de la plaquette, selon des critères de qualité prédéfinis, comme cela a été mentionné précédemment. Dans un tel cas, l'étape de découpe E4 de la plaquette comprend une destination différente des puces de différentes catégories puis une étape finale comprenant l'intégration des différentes puces dans un boîtier en tenant compte de leur catégorie. Ainsi, des puces de catégorie différentes sont orientées vers des applications différentes, les puces de plus grande qualité étant orientées vers les applications les plus exigeantes, et ainsi de suite. Cette approche permet d'obtenir une orientation finale d'au moins deux puces de la même plaquette vers des utilisations finales différentes, et leur intégration dans deux boîtiers différents. According to one embodiment variant, the various chips of the wafer have been sorted into different categories during the test step E1 of the wafer, according to predefined quality criteria, as mentioned previously. In such a case, the cutting step E4 of the wafer comprises a different destination chips of different categories and a final step comprising the integration of different chips in a housing taking into account their category. Thus, different class chips are directed to different applications, the higher quality chips being directed to the most demanding applications, and so on. This approach provides a final orientation of at least two chips of the same wafer to different end uses, and their integration into two different packages.
La description précédente s'applique naturellement pour tous les types de plaquettes, quel que soit le type de puce fabriqué, qui peut être par exemple une puce complexe de type à microprocesseur ou une simple mémoire. En remarque, dans le cas où la puce de la plaquette est de type « dual », c'est-à-dire adaptée pour les deux types de communication, sans contact et avec contact, une d'entre elle peut remplacer une puce de traitement 12 et être directement reliée à une antenne 11 sur la plaquette. Dans ce cas, en reprenant le mode de réalisation décrit, une variante consisterait à relier directement liaison 14 d'une antenne 11 avec la puce 2' sur chaque champ photo-répété, en supprimant la puce de traitement 12 sur les lignes de découpe, la puce 2' devenant alors la puce de traitement du champ photo- répété 4. Selon une autre variante, une puce de traitement intégrant les deux dispositifs de communication, sans contact et avec contact, peut être utilisée, de sorte à pouvoir intervenir de manière indépendante, sans nécessiter une liaison 5 avec une puce 2' intermédiaire. The foregoing description naturally applies to all types of wafers, regardless of the type of chip manufactured, which can be for example a complex chip of microprocessor type or a simple memory. As a remark, in the case where the chip of the wafer is of "dual" type, that is to say adapted for both types of communication, without contact and with contact, one of them can replace a chip of treatment 12 and be directly connected to an antenna 11 on the wafer. In this case, following the embodiment described, a variant would consist in directly connecting link 14 of an antenna 11 with the chip 2 'on each photo-repeated field, by removing the processing chip 12 on the cutting lines, the chip 2 'then becoming the processing chip of the photo-repeated field 4. According to another variant, a processing chip integrating the two communication devices, contactless and contactless, can be used, so as to be able to intervene independent, without requiring a link 5 with an intermediate chip 2 '.
Selon une variante de réalisation, la plaquette peut comprendre tout dispositif de communication sans contact. Ainsi, l'antenne 11 prévue pour une résonance électromagnétique peut ne parcourir qu'une partie de sa longueur dans une ligne de découpe 3 de la plaquette 1, le reste de sa longueur se trouvant par exemple sur une surface supérieure de la plaquette, au-dessus des puces. En variante, le dispositif de communication sans contact peut être de nature différente, mettant en oeuvre une communication sans contact par un autre phénomène que le rayonnement électromagnétique ou inductif explicité précédemment. Par exemple, un tel dispositif de communication peut comprendre différentes lignes conductrices parallèles, intégrées dans des lignes de découpe de la plaquette, permettant une communication sans contact par un phénomène capacitif, avec un lecteur comprenant une borne correspondante par exemple à base d'une plaque métallique qui viendrait se superposer aux lignes conductrices de la plaquette. Le fait de mettre en oeuvre une communication sans contact lors pour une écriture et/ou une lecture de données, voire une simple transmission de données sans écriture sur la plaquette, présente l'avantage d'accélérer et simplifier fortement au moins une partie du procédé de fabrication d'un circuit intégré. According to an alternative embodiment, the wafer may comprise any non-contact communication device. Thus, the antenna 11 provided for electromagnetic resonance can travel only part of its length in a cutting line 3 of the wafer 1, the rest of its length being for example on an upper surface of the wafer, the above fleas. In a variant, the non-contact communication device may be of a different nature, implementing a contactless communication by a phenomenon other than the electromagnetic or inductive radiation explained above. For example, such a communication device may comprise different parallel conductive lines, integrated into cutting lines of the wafer, allowing non-contact communication by a capacitive phenomenon, with a reader comprising a corresponding terminal for example based on a plate metal that would be superimposed on the conductive lines of the wafer. The fact of implementing a contactless communication for writing and / or reading data, or even a simple data transmission without writing on the wafer, has the advantage of greatly accelerating and simplifying at least part of the process. of manufacturing an integrated circuit.
D'autre part, le mode de réalisation précédent a été illustré sur la base d'une puce de traitement et un dispositif de communication sans contact par champ photo-répété, ce qui permet d'optimiser le volume disponible sur la plaquette et le temps de traitement des procédés décrits précédemment. Toutefois, tout autre nombre de puces de traitement et/ou de dispositifs de communication est envisageable, comme un seul pour l'ensemble de la plaquette ou pour plusieurs champs photo-répétés, ou selon une variante extrême inverse, plusieurs par champ photo-répété. De plus, les données mémorisées sur ces puces de traitement peuvent être réparties en fonction de critères de proximité. Dans l'exemple illustré, la puce de traitement 12 d'un certain champ photo-répété 4 intègre les données correspondant aux puces 2, 2' de ce champ photo-répété. En variante, toute autre répartition de la mémorisation des données peut être envisagée, à partir du moment où une mémoire reçoit des données concernant au moins deux puces distinctes de la plaquette. Notamment, il est possible de dupliquer les mêmes données sur plusieurs puces, pour réduire le risque de perdre des données en cas de défaillance d'une puce de traitement par exemple. De plus, les données mémorisées peuvent être de toutes sortes et occuper tout espace mémoire, la solution décrite n'est pas limitée à un certain type de données. On the other hand, the previous embodiment has been illustrated on the basis of a processing chip and a photo-repeated field contactless communication device, which makes it possible to optimize the volume available on the wafer and the time. process processing described previously. However, any other number of processing chips and / or communication devices can be envisaged, such as one for the entire wafer or for several photo-repeated fields, or in an inverse extreme variant, several per photo-repeated field. . In addition, the data stored on these processing chips can be distributed according to proximity criteria. In the illustrated example, the processing chip 12 of a certain photo-repeated field 4 integrates the data corresponding to the chips 2, 2 'of this photo-repeated field. As a variant, any other distribution of the data storage can be envisaged, from the moment when a memory receives data concerning at least two separate chips of the wafer. In particular, it is possible to duplicate the same data on several chips, to reduce the risk of losing data in the event of a failure of a processing chip, for example. In addition, the stored data can be of all kinds and occupy any memory space, the described solution is not limited to a certain type of data.
Selon une variante de réalisation, il est prévu d'accroître la sécurité d'une plaquette 1 par le verrouillage d'une ou plusieurs des puces 2 qui la composent, et avantageusement toutes les puces. Ce verrouillage est obtenu par l'intermédiaire d'une clé secrète, dont l'utilisation par un algorithme de cryptage permet de déverrouiller l'accès à au moins une puce 2. La clé secrète est donc indispensable pour une exploitation future de la puce. Dans la réalisation choisie, chaque puce de la plaquette est verrouillée par sa propre clé secrète unique. Les différentes clés secrètes sont avantageusement mémorisées dans une mémoire disposée sur la plaquette elle-même, par exemple la mémoire d'au moins une puce de traitement 12 décrite précédemment, ou toute autre mémoire disposée sur la plaquette, que nous appellerons plus simplement mémoire de sécurité. Ainsi, cette mémoire peut être une mémoire d'une des puces de la plaquette According to an alternative embodiment, it is intended to increase the security of a wafer 1 by locking one or more of the chips 2 which compose it, and advantageously all chips. This locking is obtained via a secret key, whose use by an encryption algorithm can unlock access to at least one chip 2. The secret key is therefore essential for future exploitation of the chip. In the chosen embodiment, each chip of the wafer is locked by its own unique secret key. The different secret keys are advantageously stored in a memory disposed on the wafer itself, for example the memory of at least one processing chip 12 described above, or any other memory placed on the wafer, which we will call more simply memory of security. So, this memory can be a memory of one of the chips of the wafer
La communication avec cette mémoire de sécurité se fait de manière similaire à la communication avec une puce de traitement explicitée précédemment. The communication with this security memory is similar to the communication with a processing chip explained previously.
Selon une réalisation avantageuse, plusieurs mémoires de sécurité sont prévues pour atteindre une capacité de stockage sur la plaquette globalement importante, et/ou pour permettre de conserver une copie des informations mémorisées, utile au cas où une mémoire deviendrait inaccessible pour une raison quelconque. Toutefois, ce concept sera mis en oeuvre dans une version minimale dès lors qu'une mémoire de la plaquette comprend au moins une clé de verrouillage/déverrouillage pour au moins deux puces distinctes de la plaquette. According to an advantageous embodiment, several security memories are provided to achieve a storage capacity on the overall important wafer, and / or to allow to keep a copy of the stored information, useful if a memory becomes inaccessible for any reason. However, this concept will be implemented in a minimal version when a memory of the wafer comprises at least one locking / unlocking key for at least two separate chips of the wafer.
Cette mémoire de sécurité de la plaquette qui contient les clés secrètes obligatoires pour l'exploitation des puces est naturellement très sécurisée, elle-même accessible par des algorithmes de sécurité performants. Ainsi, en cas de vol de la plaquette, les puces la composant sont inexploitables. De plus, dans le cas où la mémoire de sécurité est positionnée sur les lignes de découpe, l'information concernant les clés secrètes sera physiquement détruite lors de la découpe de la plaquette, empêchant le fraudeur de pouvoir tenter de les récupérer en se rendant compte a posteriori du verrouillage des puces de la plaquette. This security memory of the wafer which contains the secret keys required for the exploitation of the chips is naturally very secure, itself accessible by powerful security algorithms. Thus, in case of theft of the wafer, chips component are unusable. Moreover, in the case where the security memory is positioned on the cutting lines, the information concerning the secret keys will be physically destroyed during the cutting of the wafer, preventing the fraudster from being able to attempt to recover them by realizing a posteriori of the locking of the chips of the wafer.
Une seconde entité qui veut exploiter les puces devra lire les clés secrètes dans la mémoire de la plaquette, de la manière explicitée précédemment avec les données de test, puis exploiter ces clés pour déverrouiller les puces avant leur exploitation finale. Ce déverrouillage peut être effectué lors du traitement de la plaquette, avant sa découpe, ou juste avant la commercialisation finale du circuit intégré finalisé, pour conserver le plus longtemps possible un haut niveau de sécurité dans le procédé de fabrication du circuit intégré. A second entity that wants to exploit the chips will have to read the secret keys in the memory of the wafer, as explained previously with the test data, then exploit these keys to unlock the chips before their final operation. This unlocking can be performed during processing of the wafer, before cutting, or just before the final sale of the finalized integrated circuit, to maintain as long as possible a high level of security in the manufacturing process of the integrated circuit.
Les phases de verrouillage et déverrouillage nécessitent une communication avec chaque puce à verrouiller/déverrouiller ainsi qu'une communication avec la mémoire de sécurité correspondante de la plaquette pour écrire/lire la clé secrète de verrouillage/déverrouillage. Selon une réalisation avantageuse, un dispositif lecteur communique directement avec une mémoire de sécurité de la plaquette, cette dernière étant reliée à plusieurs puces 2 de la plaquette pour le pilotage du verrouillage/déverrouillage automatique de ces différentes puces 2. Cette liaison entre la mémoire de sécurité et les puces 2 de la plaquette peut par exemple consister en différents bus de communication selon une solution telle que décrite dans le document EP0606805, par l'intermédiaire d'une puce de traitement telle que décrite précédemment positionnée dans des lignes de découpe de la plaquette ou par l'intermédiaire d'une des puces présente sur la plaquette, qui met en oeuvre automatiquement tout ou partie des procédures de sécurité, et notamment des opérations de verrouillage/déverrouillage des puces par l'intermédiaire d'un programme.10 The locking and unlocking phases require communication with each chip to be locked / unlocked as well as communication with the corresponding security memory of the wafer to write / read the secret key lock / unlock. According to an advantageous embodiment, a reader device communicates directly with a security memory of the wafer, the latter being connected to several chips 2 of the wafer for controlling the automatic locking / unlocking of these different chips 2. This connection between the memory of safety and chips 2 of the wafer may for example consist of different communication buses according to a solution as described in the document EP0606805, via a processing chip as described previously positioned in cutting lines of the wafer or via one of the chips on the wafer, which automatically implements all or part of the security procedures, including lock / unlock operations chips via a program.
Claims (17)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR1152796A FR2973562A1 (en) | 2011-04-01 | 2011-04-01 | Wafer i.e. silicon wafer, for manufacturing integrated circuits, has set of chips separated from each other by cut lines, and contactless communication device partially placed on cut lines and completely integrated in cut lines |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR1152796A FR2973562A1 (en) | 2011-04-01 | 2011-04-01 | Wafer i.e. silicon wafer, for manufacturing integrated circuits, has set of chips separated from each other by cut lines, and contactless communication device partially placed on cut lines and completely integrated in cut lines |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| FR2973562A1 true FR2973562A1 (en) | 2012-10-05 |
Family
ID=44654225
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| FR1152796A Pending FR2973562A1 (en) | 2011-04-01 | 2011-04-01 | Wafer i.e. silicon wafer, for manufacturing integrated circuits, has set of chips separated from each other by cut lines, and contactless communication device partially placed on cut lines and completely integrated in cut lines |
Country Status (1)
| Country | Link |
|---|---|
| FR (1) | FR2973562A1 (en) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20050138499A1 (en) * | 2003-11-26 | 2005-06-23 | Lawrence Pileggi | System and method to test integrated circuits on a wafer |
| US20060132167A1 (en) * | 2004-12-22 | 2006-06-22 | Jian Chen | Contactless wafer level burn-in |
| US20060226864A1 (en) * | 2005-04-06 | 2006-10-12 | Kramer Bradley A | Expeditious and low cost testing of RFID ICs |
| EP1826580A2 (en) * | 2006-02-28 | 2007-08-29 | Fujitsu Limited | Testing circuit and testing method for semiconductor device and semiconductor chip |
| WO2009034496A2 (en) * | 2007-09-12 | 2009-03-19 | Nxp B.V. | Wafer, method of manufacturing integrated circuits on a wafer, and method of storing data about said circuits |
-
2011
- 2011-04-01 FR FR1152796A patent/FR2973562A1/en active Pending
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20050138499A1 (en) * | 2003-11-26 | 2005-06-23 | Lawrence Pileggi | System and method to test integrated circuits on a wafer |
| US20060132167A1 (en) * | 2004-12-22 | 2006-06-22 | Jian Chen | Contactless wafer level burn-in |
| US20060226864A1 (en) * | 2005-04-06 | 2006-10-12 | Kramer Bradley A | Expeditious and low cost testing of RFID ICs |
| EP1826580A2 (en) * | 2006-02-28 | 2007-08-29 | Fujitsu Limited | Testing circuit and testing method for semiconductor device and semiconductor chip |
| WO2009034496A2 (en) * | 2007-09-12 | 2009-03-19 | Nxp B.V. | Wafer, method of manufacturing integrated circuits on a wafer, and method of storing data about said circuits |
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