FR2967533A1 - Programmable static logic gate for use in electronic equipment of integrated circuit, has transistors with front gates electrically connected to inputs, respectively, where rear gate of each transistor is connected to control device - Google Patents

Programmable static logic gate for use in electronic equipment of integrated circuit, has transistors with front gates electrically connected to inputs, respectively, where rear gate of each transistor is connected to control device Download PDF

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Kotb Jabeur
Ian O'connor
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Abstract

The logic gate (10) has an ambipolar XOR transistor (20) with a source electrically connected to a low voltage line (Vo), a drain electrically connected to a connection point (52) of a high series ambipolar transistors (24, 26) and a front gate electrically connected to an input (A). Another ambipolar XOR transistor (22) has a source connected to the input, a drain electrically connected to an intermediate output (C) of a logic cell (12) and a front gate electrically connected to another input (B). A rear gate of each transistor is electrically connected to a control device (50).

Description

Porte logique statique programmable à transistors ambipolaires et équipement électronique associé La présente invention concerne une porte logique statique programmable, du type comprenant deux entrées, une sortie finale, une ligne de tension haute, une ligne de tension basse, un étage logique présentant une sortie intermédiaire, et un étage de suivi ou d'inversion de la sortie intermédiaire, raccordé à la sortie finale, l'étage logique comprenant une pluralité de transistors, chaque transistor comprenant un drain, une source, une grille avant et une grille arrière, au moins un transistor étant un transistor ambipolaire, adapté pour changer de polarisation en fonction de la tension appliquée sur sa grille arrière. Une telle porte logique est par exemple destinée à équiper des processeurs électroniques pour réaliser différentes fonctions logiques. Le fait de recourir à des transistors ambipolaires permet de limiter le nombre de transistors nécessaires pour réaliser les différentes fonctions logiques et, ainsi, de limiter la consommation électrique du processeur. Cependant, les architectures de portes logiques statiques programmables utilisant des transistors ambipolaires généralement proposées se contentent de reprendre les architectures classiques des portes logiques statiques programmables utilisant des transistors standards. Aucun travail n'a encore été réalisé pour proposer des architectures originales de portes logiques statiques programmables, tirant parti des possibilités de changement de polarité des transistors ambipolaires. Un objectif de l'invention est donc de proposer une porte logique statique programmable adaptée pour réaliser les fonctions logiques OU exclusif (en anglais XOR) et Coïncidence (en anglais XNOR) avec un minimum de transistors. Un autre objectif est que la porte logique soit adaptée pour réaliser les seize fonctions logiques (VRAI, FAUX, OUI première entrée, NON première entrée, OUI deuxième entrée, NON deuxième entrée, ET, NON-ET, OU, NON-OU, IMPLIQUE, N'IMPLIQUE PAS, EST IMPLIQUÉ PAR, N'EST PAS IMPLIQUÉ PAR, OU exclusif et Coïncidence) avec un nombre minimum de transistors. The present invention relates to a programmable static logic gate, of the type comprising two inputs, a final output, a high voltage line, a low voltage line, a logic stage having an intermediate output. , and a stage for tracking or inverting the intermediate output, connected to the final output, the logic stage comprising a plurality of transistors, each transistor comprising a drain, a source, a front gate and a rear gate, at least a transistor being an ambipolar transistor, adapted to change polarization according to the voltage applied to its rear gate. Such a logic gate is for example intended to equip electronic processors to perform different logic functions. The fact of using ambipolar transistors makes it possible to limit the number of transistors necessary to perform the various logic functions and thus to limit the power consumption of the processor. However, the programmable static logic gate architectures using ambipolar transistors generally proposed simply resume the conventional architectures of programmable static logic gates using standard transistors. No work has yet been done to propose original architectures of programmable static logic gates, taking advantage of the possibilities of polarity change of ambipolar transistors. An object of the invention is therefore to provide a programmable static logic gate adapted to perform the logical functions exclusive OR (in English XOR) and coincidence (in English XNOR) with a minimum of transistors. Another objective is that the logic gate is adapted to perform the sixteen logical functions (TRUE, FALSE, YES first input, NO first input, YES second input, NO second input, AND, NAND, OR, NO, OR, IMPLIC , DOES NOT INCLUDE, IS INVOLVED BY, IS NOT INVOLVED BY, OR EXCLUSIVE and Coincidence) with a minimum number of transistors.

A cet effet, l'invention a pour objet une porte logique statique programmable du type précité, caractérisée en ce que l'étage logique comprend : deux transistors hauts en série, ambipolaires, la source d'un premier transistor haut en série étant connectée électriquement à la ligne de tension haute, le drain du deuxième transistor haut en série étant connecté électriquement à la sortie intermédiaire, la grille avant d'un des transistors hauts en série étant connectée électriquement à la première entrée, la grille avant de l'autre For this purpose, the subject of the invention is a programmable static logic gate of the aforementioned type, characterized in that the logic stage comprises: two high transistors in series, ambipolar, the source of a first high transistor in series being electrically connected at the high voltage line, the drain of the second series high transistor being electrically connected to the intermediate output, the front gate of one of the series high transistors being electrically connected to the first input, the front gate of the other

2 transistor haut en série étant connectée électriquement à la deuxième entrée, les deux transistors haut en série étant connectés électriquement l'un à l'autre à un point de connexion ; et deux transistors XOR ambipolaires, dont : o un premier transistor XOR, dont la source est connectée électriquement à la ligne de tension basse, le drain est connecté électriquement au point de connexion des transistors hauts en série et la grille avant est connectée électriquement à la première entrée ; et o un deuxième transistor XOR, dont la source est connectée électriquement à la première entrée, le drain est connecté électriquement à la sortie intermédiaire et la grille avant est connectée électriquement à la deuxième entrée ; la grille arrière de chaque transistor ambipolaire étant connectée électriquement à un dispositif de commande. A series high transistor being electrically connected to the second input, the two high series transistors being electrically connected to one another at a connection point; and two ambipolar XOR transistors, including: a first XOR transistor, the source of which is electrically connected to the low voltage line, the drain is electrically connected to the connection point of the high transistors in series and the front gate is electrically connected to the first entry; and o a second XOR transistor, the source of which is electrically connected to the first input, the drain is electrically connected to the intermediate output and the front gate is electrically connected to the second input; the back gate of each ambipolar transistor being electrically connected to a controller.

La porte logique selon l'invention peut comprendre l'une ou plusieurs des caractéristiques ci-dessous, prises individuellement ou selon toute(s) combinaison(s) techniquement possible(s) : - l'étage logique comprend en outre : o deux transistors bas ambipolaires, en parallèle, la source de chaque transistor bas étant connectée électriquement à ligne de tension basse, le drain de chaque transistor bas étant connecté électriquement à la sortie intermédiaire, la grille avant d'un premier transistor bas étant connectée électriquement à la première entrée, et la grille avant du deuxième transistor bas étant connectée électriquement à la deuxième entrée ; et o deux transistors hauts en parallèle, la source de chaque transistor haut en parallèle étant connectée électriquement à la ligne de tension haute et le drain de chaque transistor haut en parallèle étant connecté électriquement à la sortie intermédiaire, la grille avant d'un premier transistor haut en parallèle étant connectée électriquement à la première entrée, la grille avant du deuxième transistor haut en parallèle étant connectée électriquement à la deuxième entrée, le deuxième transistor haut en parallèle étant ambipolaire ; la grille arrière de chaque transistor ambipolaire étant connectée électriquement au dispositif de commande ; - l'étage de suivi ou d'inversion comprend deux transistors d'inversion de tension ambipolaires, la grille avant de chaque transistor d'inversion de tension étant connectée électriquement à la sortie intermédiaire, le drain de chaque transistor de d'inversion de tension étant connecté électriquement à la sortie finale, la grille arrière de chaque transistor d'inversion de tension étant connectée électriquement au dispositif de commande, la source d'un premier transistor d'inversion de tension étant connectée électriquement à la ligne de tension basse, et la source du deuxième transistor d'inversion de tension étant connectée la ligne de tension haute ; - le premier transistor haut en parallèle est un transistor ambipolaire. L'invention a également pour objet un équipement électronique comprenant une porte logique telle que définie ci-dessus. D'autres caractéristiques et avantages de l'invention apparaîtront à la lecture de la description qui va suivre, donnée uniquement à titre d'exemple et faite en se référant aux dessins annexés, sur lesquels : la Figure 1 représente une porte logique statique programmable selon l'invention ; et la Figure 2 représente un transistor ambipolaire de la porte logique de la Figure 1. De façon connue, une porte logique statique programmable 10 selon l'invention, représentée sur la Figure 1, comporte une ligne de tension basse Vo, une ligne de tension haute Vdd, une première entrée A, une deuxième entrée B, une sortie finale Y, une cellule logique 12, présentant une sortie intermédiaire C, et une cellule 14 de suivi ou d'inversion de la sortie intermédiaire C. La porte logique 10 fait par exemple partie d'un circuit intégré (non représenté). La ligne de tension basse Vo est typiquement reliée à la masse du circuit intégré. La ligne de tension haute Vdd présente une différence de potentiel électrique positive avec la ligne de tension basse Vo. La différence de potentiel entre les lignes de tension haute Vdd et basse Vo est par exemple égale à +1 Volt. Les première A et deuxième B entrées sont chacune adaptées pour prendre une valeur de potentiel électrique égale au potentiel électrique de la ligne de tension basse Vo ou au potentiel électrique de la ligne de tension haute Vdd (par la suite on désignera par Vo et par Vdd aussi bien les lignes de tension que les valeurs des potentiels de ces lignes de tensions). Chaque entrée A, B est par exemple raccordée à la sortie d'une porte logique amont, ou à la ligne de tension haute Vdd ou basse Vo. La cellule logique 12 est adaptée pour donner à la sortie intermédiaire C une valeur de potentiel électrique égale à la tension haute Vdd ou à la tension basse Vo, en fonction des valeurs prises par les entrées A et B. The logic gate according to the invention may include one or more of the following characteristics, taken individually or in any combination (s) technically possible (s): - the logic stage further comprises: o two transistors ambipolar lowers, in parallel, the source of each low transistor being electrically connected to a low voltage line, the drain of each low transistor being electrically connected to the intermediate output, the front gate of a first low transistor being electrically connected to the first input, and the front gate of the second low transistor being electrically connected to the second input; and o two high transistors in parallel, the source of each high in parallel transistor being electrically connected to the high voltage line and the drain of each high transistor in parallel being electrically connected to the intermediate output, the front gate of a first transistor high in parallel being electrically connected to the first input, the front gate of the second up-parallel transistor being electrically connected to the second input, the second up-to-parallel transistor being ambipolar; the back gate of each ambipolar transistor being electrically connected to the controller; the tracking or inversion stage comprises two ambipolar voltage inversion transistors, the front gate of each voltage inverting transistor being electrically connected to the intermediate output, the drain of each voltage inverting transistor; being electrically connected to the final output, the back gate of each voltage inverting transistor being electrically connected to the controller, the source of a first voltage inverting transistor being electrically connected to the low voltage line, and the source of the second voltage inverting transistor being connected to the high voltage line; the first high transistor in parallel is an ambipolar transistor. The invention also relates to an electronic equipment comprising a logic gate as defined above. Other features and advantages of the invention will appear on reading the description which follows, given solely by way of example and with reference to the appended drawings, in which: FIG. 1 represents a programmable static logic gate according to the invention; and FIG. 2 shows an ambipolar transistor of the logic gate of FIG. 1. In known manner, a programmable static logic gate 10 according to the invention, represented in FIG. 1, comprises a low voltage line Vo, a voltage line high Vdd, a first input A, a second input B, a final output Y, a logic cell 12, having an intermediate output C, and a cell 14 for monitoring or inverting the intermediate output C. The logic gate 10 makes for example part of an integrated circuit (not shown). The low voltage line Vo is typically connected to the ground of the integrated circuit. The high voltage line Vdd has a positive electrical potential difference with the low voltage line Vo. The potential difference between the high voltage lines Vdd and low Vo is for example equal to +1 Volt. The first A and B second inputs are each adapted to take an electrical potential value equal to the electric potential of the low voltage line Vo or the electrical potential of the high voltage line Vdd (hereinafter Vo and Vdd will be designated both the voltage lines and the potential values of these voltage lines). Each input A, B is for example connected to the output of an upstream logic gate, or to the high voltage line Vdd or low Vo. The logic cell 12 is adapted to give the intermediate output C an electrical potential value equal to the high voltage Vdd or the low voltage Vo, as a function of the values taken by the inputs A and B.

La cellule de suivi ou d'inversion 14 est adaptée pour que le potentiel de la sortie Y ait soit une valeur égale à la valeur du potentiel de la sortie intermédiaire C, soit une valeur égale à celle des valeurs de tension haute Vdd et basse Vo à laquelle la valeur du potentiel de la sortie intermédiaire C n'est pas égale (c'est-à-dire que si la sortie intermédiaire C à un potentiel égal à la tension basse Vo, le potentiel de la sortie Y sera égal à la tension haute Vdd, et vice versa). The tracking or reversing cell 14 is adapted so that the potential of the output Y has either a value equal to the value of the potential of the intermediate output C, or a value equal to that of the high voltage values Vdd and low voltage. to which the value of the potential of the intermediate output C is not equal (that is to say that if the intermediate output C has a potential equal to the low voltage Vo, the potential of the output Y will be equal to the high voltage Vdd, and vice versa).

La sortie Y est par exemple reliée électriquement à une entrée d'une porte logique aval du circuit intégré. Chacune des cellules 12, 14 comprend une pluralité de transistors 20, 22, 24, 26, 28, 30, 32, 34, 36, 38. De manière spécifique, chaque transistor 20, 22, 24, 26, 28, 30, 32, 34, 36, 38 de la porte logique 10 est un transistor ambipolaire, tel que le transistor ambipolaire 40 présenté sur la Figure 2. Le transistor ambipolaire 40 comporte une source 42, un drain 44, une grille avant 46 et une grille arrière 48. La source 42, le drain 44 et la grille avant 46 correspondent respectivement à la source, au drain et la grille des transistors à effet de champ standards, connus de l'homme du métier. Le transistor ambipolaire 40 est adapté pour changer de polarisation en fonction de la tension qui est appliquée sur sa grille arrière 48 : lorsque la tension appliquée sur la grille arrière 48 est égale à la tension haute Vdd, le transistor ambipolaire 40 se comporte comme un transistor de type N ; lorsque la tension appliquée sur la grille arrière 48 est égale à l'opposé de la tension haute Vdd, le transistor ambipolaire 40 se comporte comme un transistor de type P ; et lorsque la tension appliquée sur la grille arrière 48 est égale à la tension basse Vo, le transistor ambipolaire 40 est désactivé, c'est-à-dire qu'il ne laisse pas passer de courant entre sa source 42 et son drain 44, quelle que soit la tension qui est appliquée sur sa grille avant 46. Les transistors 20, 22, 24, 26, 28, 30, 32, 34, 36, 38 sont par exemple des transistors à effet de champ à nanotube en carbone (en anglais « Carbone Nanotube Field Effect Transistor », ou CNTFET). The output Y is for example electrically connected to an input of a logic gate downstream of the integrated circuit. Each of the cells 12, 14 comprises a plurality of transistors 20, 22, 24, 26, 28, 30, 32, 34, 36, 38. Specifically, each transistor 20, 22, 24, 26, 28, 30, 32 , 34, 36, 38 of the logic gate 10 is an ambipolar transistor, such as the ambipolar transistor 40 shown in Figure 2. The ambipolar transistor 40 includes a source 42, a drain 44, a front gate 46 and a rear gate 48 The source 42, the drain 44 and the front gate 46 correspond respectively to the source, the drain and the gate of the standard field effect transistors, known to those skilled in the art. The ambipolar transistor 40 is adapted to change polarization as a function of the voltage that is applied to its rear gate 48: when the voltage applied to the rear gate 48 is equal to the high voltage Vdd, the ambipolar transistor 40 behaves like a transistor N-type; when the voltage applied to the rear gate 48 is equal to the opposite of the high voltage Vdd, the ambipolar transistor 40 behaves like a P-type transistor; and when the voltage applied to the rear gate 48 is equal to the low voltage Vo, the ambipolar transistor 40 is deactivated, that is to say that it does not let current flow between its source 42 and its drain 44, whatever the voltage applied to its front gate 46. The transistors 20, 22, 24, 26, 28, 30, 32, 34, 36, 38 are, for example, carbon nanotube field effect transistors (in English "Carbon Nanotube Field Effect Transistor", or CNTFET).

De retour à la Figure 1, la porte logique 10 comprend, de manière spécifique, un dispositif 50 de commande des transistors 20, 22, 24, 26, 28, 30, 32, 34, 36, 38. Le dispositif de commande 50 est adapté pour désactiver ou pour changer la polarisation de chaque transistor 20, 22, 24, 26, 28, 30, 32, 34, 36, 38 en fonction de la fonction logique que l'on veut que la porte logique 10 réalise. A cet effet, le dispositif de commande 50 est relié électriquement à la grille arrière de chaque transistor 20, 22, 24, 26, 28, 30, 32, 34, 36, 38 et est adapté pour appliquer une tension de commande, respectivement TC1, TC2, TC3, TC4, TC5, TC6, TC7, TCB, TC9, TC10, égale à la tension haute Vdd, à la tension basse Vo, ou à l'opposée de la tension haute Vdd, sur la grille arrière de chaque transistor, respectivement 20, 22, 24, 26, 28, 30, 32, 34, 36, 38. La cellule logique 12 comprend deux transistors XOR 20, 22, deux transistors hauts 24, 26 en série, deux transistors bas 28, 30 en parallèle, et deux transistors hauts 32, 34 en parallèle. Les transistors hauts en série 24, 26 comprennent un premier transistor haut en série 24, dont la grille avant est connectée électriquement à la première entrée A, et un deuxième transistor haut en série 26, dont la grille avant est connectée électriquement à la deuxième entrée B. La source de l'un 24 des transistors hauts en série 24, 26 est connectée électriquement à la ligne de tension haute Vdd et le drain de l'autre transistor haut en série 26 est connecté électriquement à la sortie intermédiaire C. Les deux transistors hauts en série 24, 26 sont connectés l'un à l'autre au niveau d'un point de connexion 52. Returning to FIG. 1, the logic gate 10 comprises, in a specific manner, a device 50 for controlling the transistors 20, 22, 24, 26, 28, 30, 32, 34, 36, 38. The control device 50 is adapted to disable or change the bias of each transistor 20, 22, 24, 26, 28, 30, 32, 34, 36, 38 depending on the logic function that is desired that the logic gate 10 performs. For this purpose, the control device 50 is electrically connected to the rear gate of each transistor 20, 22, 24, 26, 28, 30, 32, 34, 36, 38 and is adapted to apply a control voltage, respectively TC1 , TC2, TC3, TC4, TC5, TC6, TC7, TCB, TC9, TC10, equal to the high voltage Vdd, the low voltage Vo, or the opposite of the high voltage Vdd, to the back gate of each transistor , respectively 20, 22, 24, 26, 28, 30, 32, 34, 36, 38. The logic cell 12 comprises two XOR transistors 20, 22, two high transistors 24, 26 in series, two low transistors 28, 30 in parallel, and two high transistors 32, 34 in parallel. The series high transistors 24, 26 comprise a first high series transistor 24, whose front gate is electrically connected to the first input A, and a second high series transistor 26, whose front gate is electrically connected to the second input. B. The source of one of the high series transistors 24, 26 is electrically connected to the high voltage line Vdd and the drain of the other series high transistor 26 is electrically connected to the intermediate output C. Both series high transistors 24, 26 are connected to each other at a connection point 52.

Les transistors bas en parallèle 28, 30 comprennent un premier transistor bas 28, dont la grille avant est connectée électriquement à la première entrée A, et un deuxième transistor bas 30, dont la grille avant est connectée électriquement à la deuxième entrée B. La source de chaque transistor bas 28, 30 est connectée électriquement à ligne de tension basse Vo et le drain de chaque transistor bas 28, 30 est connecté électriquement à la sortie intermédiaire C. Les transistors hauts en parallèle 32, 34 comprennent un premier transistor haut en parallèle 32, dont la grille avant est connectée électriquement à la première entrée A, et un deuxième transistor haut en parallèle 34, dont la grille avant est connectée électriquement à la deuxième entrée B. La source de chaque transistor haut en parallèle 32, 34 est connectée électriquement à la ligne de tension haute Vdd et le drain de chaque transistor haut en parallèle 32, 34 est connecté électriquement à la sortie intermédiaire C. En variante, le premier transistor haut en parallèle 32 n'est pas ambipolaire. Les transistors XOR 20, 22 comprennent un premier transistor XOR 20, dont la grille avant est connectée électriquement à la première entrée A, et un deuxième transistor XOR 22, dont la grille avant est connectée électriquement à la deuxième entrée B. Le premier transistor XOR 20 a sa source connectée électriquement à la ligne de tension basse Vo et son drain connecté électriquement au point de connexion 52 des transistors hauts en série 24, 26. Le deuxième transistor XOR 22 a sa source connectée à la première entrée A et son drain connecté à la sortie intermédiaire C. The low-parallel transistors 28, 30 comprise a first low transistor 28, whose front gate is electrically connected to the first input A, and a second low transistor 30, whose front gate is electrically connected to the second input B. The source each low transistor 28, 30 is electrically connected to a low voltage line Vo and the drain of each low transistor 28, 30 is electrically connected to the intermediate output C. The high parallel transistors 32, 34 comprise a first high transistor in parallel 32, whose front gate is electrically connected to the first input A, and a second up-link transistor 34, whose front gate is electrically connected to the second input B. The source of each high-parallel transistor 32, 34 is connected electrically to the high voltage line Vdd and the drain of each high-parallel transistor 32, 34 is electrically connected at the intermediate output C. Alternatively, the first high-parallel transistor 32 is not ambipolar. The XOR transistors 20, 22 comprise a first XOR transistor 20, whose front gate is electrically connected to the first input A, and a second XOR transistor 22, whose front gate is electrically connected to the second input B. The first XOR transistor 20 has its source electrically connected to the low voltage line Vo and its drain electrically connected to the connection point 52 of the series high transistors 24, 26. The second XOR transistor 22 has its source connected to the first input A and its drain connected at intermediate exit C.

La cellule de suivi ou d'inversion 14 comprend deux transistors d'inversion de tension 36, 38. Un premier transistor d'inversion de tension 36 a sa source qui est connectée à la ligne de tension basse Vo. Un deuxième transistor d'inversion de tension 38 a sa source qui est connectée la ligne de tension haute Vdd. La grille avant de chaque transistor d'inversion de tension 36, 38 est connectée à la sortie intermédiaire C, et le drain de chaque transistor de d'inversion de tension 36, 38 est connecté à la sortie finale Y. Le tableau ci-dessous donne des valeurs de tensions de commande TC1, TC2, TC3, TC4, TC5, TC6, TC7, TC8, TC9, TC10 et, pour chaque combinaison de ces valeurs, la fonction logique associée qui est réalisée par la porte logique 10 : TC1 TC2 TC3 TC4 TC5 TC6 TC7 TC8 TC9 TC10 Fonction VO VO -Vdd - Vdd + Vdd + Vdd VO VO - Vdd + Vdd A + B VO VO - Vdd - Vdd + Vdd + Vdd VO VO + Vdd - Vdd A + B VO VO + Vdd - Vdd - Vdd + Vdd VO VO +Vdd - Vdd A B VO VO + Vdd -Vdd - Vdd + Vdd VO VO -Vdd + Vdd A B VO VO - Vdd + Vdd + Vdd - Vdd VO VO +Vdd - Vdd A B VO VO - Vdd + Vdd + Vdd - Vdd VO VO - Vdd + Vdd A 54 B VO VO - Vdd + Vdd VO VO + Vdd - Vdd -Vdd + Vdd T VO VO - Vdd + Vdd VO VO + Vdd - Vdd +Vdd - Vdd l VO VO + Vdd + Vdd - Vdd - Vdd VO VO - Vdd + Vdd A - B VO VO + Vdd + Vdd - Vdd - Vdd VO VO + Vdd - Vdd A - B VO VO VO VO + Vdd VO - Vdd VO + Vdd - Vdd A VO VO VO VO + Vdd VO - Vdd VO - Vdd + Vdd A VO VO VO VO VO +Vdd VO -Vdd - Vdd + Vdd B VO VO VO VO VO +Vdd VO -Vdd + Vdd - Vdd B + Vdd + Vdd - Vdd - Vdd VO VO VO VO -Vdd +Vdd A 0 B + Vdd + Vdd - Vdd - Vdd VO VO VO VO +Vdd -Vdd A 0 B Grâce à l'invention, la porte logique 10 est adaptée pour réaliser les seize fonctions logiques, et en particulier pour réaliser les fonctions OU exclusif et Coïncidence, avec seulement 10 transistors. Cela permet des gains significatifs en termes de consommation électrique et d'encombrement. The tracking or reversing cell 14 comprises two voltage inverting transistors 36, 38. A first voltage inverting transistor 36 has its source which is connected to the low voltage line Vo. A second voltage inverting transistor 38 has its source which is connected to the high voltage line Vdd. The front gate of each voltage inverting transistor 36, 38 is connected to the intermediate output C, and the drain of each voltage inverting transistor 36, 38 is connected to the final output Y. The table below gives control voltage values TC1, TC2, TC3, TC4, TC5, TC6, TC7, TC8, TC9, TC10 and, for each combination of these values, the associated logic function which is performed by logic gate 10: TC1 TC2 TC3 TC4 TC5 TC6 TC7 TC8 TC9 TC10 Function VO VO-Vdd - Vdd + Vdd + Vdd VO VO - Vdd + Vdd A + B VO VO - Vdd - Vdd + Vdd + Vdd VO VO + Vdd - Vdd A + B VO VO + Vdd - Vdd - Vdd + Vdd VO Vdd Vdd Vdd Vdd Vdd Vdd Vdd Vdd VO Vdd Vdd Vdd Vdd + Vdd Vdd Vdd Vdd Vdd AB VO Vdd - Vdd + Vdd + Vdd - Vdd VO VO - Vdd + Vdd A 54B VO VO - Vdd + Vdd VO VO + Vdd - Vdd -Vdd + Vdd T VO VO - Vdd + Vdd VO VO + Vdd - Vdd + Vdd - Vdd l VO VO + Vdd + Vdd - Vdd - Vdd VO VO - Vdd + Vdd A - B VO VO + Vdd + Vdd - Vdd - Vdd VO VO + Vdd - Vdd A - B VO VO VO VO + Vdd VO - Vdd VO + Vdd - Vdd A VO VO VO VO + Vdd VO - Vdd VO - Vdd + Vdd A VO VO VO VO VO + Vdd VO -Vdd - Vdd + Vdd B VO VO VO VO Vdd VO Vdd Vdd Vdd B + Vdd Vdd Vdd Vdd VO VO VO Vdd + Vdd A 0 B + Vdd + Vdd Vdd Vdd VO VO VO Vdd Vdd With the invention, the logic gate 10 is adapted to perform the sixteen logic functions, and in particular to perform the exclusive OR and coincidence functions, with only 10 transistors. This allows significant gains in terms of power consumption and congestion.

Grâce à l'invention, il est ainsi possible de réduire la consommation électrique des portes logiques, et d'augmenter le nombre de portes logiques par unité de surface dans un circuit intégré. Thanks to the invention, it is thus possible to reduce the power consumption of the logic gates, and to increase the number of logic gates per unit area in an integrated circuit.

Claims (1)

REVENDICATIONS1.- Porte logique statique programmable (10), comprenant deux entrées (A, B), une sortie finale (Y), une ligne de tension haute (Vdd), une ligne de tension basse (Vo), un étage logique (12) présentant une sortie intermédiaire (C), et un étage (14) de suivi ou d'inversion de la sortie intermédiaire (C), raccordé à la sortie finale (Y), l'étage logique (12) comprenant une pluralité de transistors (20, 22, 24, 26, 28, 30, 32, 34, 36, 38), chaque transistor (20, 22, 24, 26, 28, 30, 32, 34, 36, 38) comprenant un drain (44), une source (42), une grille avant (46) et une grille arrière (48), au moins un transistor (20, 22, 24, 26, 28, 30, 32, 34, 36, 38) étant un transistor ambipolaire, adapté pour changer de polarisation en fonction de la tension appliquée sur sa grille arrière (48), caractérisé en l'étage logique (12) comprend : deux transistors hauts en série (24, 26), ambipolaires, la source d'un premier transistor haut en série (24) étant connectée électriquement à la ligne de tension haute (Vdd), le drain du deuxième transistor haut en série (26) étant connecté électriquement à la sortie intermédiaire (C), la grille avant d'un (24) des transistors hauts en série (24, 26) étant connectée électriquement à la première entrée (A), la grille avant de l'autre transistor haut en série (26) étant connectée électriquement à la deuxième entrée (B), les deux transistors haut en série (24, 26) étant connectés électriquement l'un à l'autre à un point de connexion (52) ; et deux transistors XOR (20, 22) ambipolaires, dont : o un premier transistor XOR (20), dont la source est connectée électriquement à la ligne de tension basse (Vo), le drain est connecté électriquement au point de connexion (52) des transistors hauts en série (24, 26) et la grille avant est connectée électriquement à la première entrée (A) ; et o un deuxième transistor XOR (22), dont la source est connectée électriquement à la première entrée (A), le drain est connecté électriquement à la sortie intermédiaire (C) et la grille avant est connectée électriquement à la deuxième entrée (B) ; la grille arrière de chaque transistor ambipolaire (20, 22, 24, 26) étant connectée électriquement à un dispositif de commande (50). CLAIMS1.- Programmable static logic gate (10), comprising two inputs (A, B), a final output (Y), a high voltage line (Vdd), a low voltage line (Vo), a logic stage (12). ) having an intermediate output (C), and a stage (14) for monitoring or inverting the intermediate output (C), connected to the final output (Y), the logic stage (12) comprising a plurality of transistors (20, 22, 24, 26, 28, 30, 32, 34, 36, 38), each transistor (20, 22, 24, 26, 28, 30, 32, 34, 36, 38) including a drain (44). ), a source (42), a front gate (46) and a rear gate (48), at least one transistor (20, 22, 24, 26, 28, 30, 32, 34, 36, 38) being a transistor ambipolar, adapted to change polarization according to the voltage applied to its rear gate (48), characterized in the logic stage (12) comprises: two high transistors in series (24, 26), ambipolar, the source of a first high series transistor (24) being connected electrically electrically at the high voltage line (Vdd), the drain of the second high series transistor (26) being electrically connected to the intermediate output (C), the front gate of one (24) of the series of high transistors (24, 26) being electrically connected to the first input (A), the front gate of the other high series transistor (26) being electrically connected to the second input (B), the two high series transistors (24, 26) being electrically connected to each other at a connection point (52); and two ambipolar XOR transistors (20, 22), including: a first XOR transistor (20) whose source is electrically connected to the low voltage line (Vo), the drain is electrically connected to the connection point (52) high series transistors (24, 26) and the front gate is electrically connected to the first input (A); and o a second XOR transistor (22) whose source is electrically connected to the first input (A), the drain is electrically connected to the intermediate output (C) and the front gate is electrically connected to the second input (B) ; the back gate of each ambipolar transistor (20, 22, 24, 26) being electrically connected to a controller (50). 2.- Porte logique programmable (10) selon la revendication 1, caractérisé en ce que l'étage logique (12) comprend en outre : 35 - deux transistors bas ambipolaires (28, 30), en parallèle, la source de chaque transistor bas (28, 30) étant connectée électriquement à ligne de tension basse 20 25 30(Vo), le drain de chaque transistor bas (28, 30) étant connecté électriquement à la sortie intermédiaire (C), la grille avant d'un premier transistor bas (28) étant connectée électriquement à la première entrée (A), et la grille avant du deuxième transistor bas (30) étant connectée électriquement à la deuxième entrée (B) ; et deux transistors hauts en parallèle (32, 34), la source de chaque transistor haut en parallèle (32, 34) étant connectée électriquement à la ligne de tension haute (Vdd) et le drain de chaque transistor haut en parallèle (32, 34) étant connecté électriquement à la sortie intermédiaire (C), la grille avant d'un premier transistor haut en parallèle (32) étant connectée électriquement à la première entrée (A), la grille avant du deuxième transistor haut en parallèle (34) étant connectée électriquement à la deuxième entrée (B), le deuxième transistor haut en parallèle (34) étant ambipolaire ; la grille arrière de chaque transistor ambipolaire (28, 30, 34) étant connectée 15 électriquement au dispositif de commande (50). 2. Programmable logic gate (10) according to claim 1, characterized in that the logic stage (12) further comprises: two ambipolar low transistors (28, 30), in parallel, the source of each low transistor (28, 30) being electrically connected to low voltage line (Vo), the drain of each low transistor (28, 30) being electrically connected to the intermediate output (C), the front gate of a first transistor bottom (28) being electrically connected to the first input (A), and the front gate of the second low transistor (30) being electrically connected to the second input (B); and two high-in-parallel transistors (32, 34), the source of each high-in-parallel transistor (32, 34) being electrically connected to the high voltage line (Vdd) and the drain of each high transistor in parallel (32, 34 ) being electrically connected to the intermediate output (C), the front gate of a first high-in-parallel transistor (32) being electrically connected to the first input (A), the front gate of the second high-parallel transistor (34) being electrically connected to the second input (B), the second high parallel transistor (34) being ambipolar; the back gate of each ambipolar transistor (28, 30, 34) being electrically connected to the controller (50). 3.- Porte logique programmable (10) selon la revendication 1 ou 2, caractérisée en ce que l'étage de suivi ou d'inversion (14) comprend deux transistors d'inversion de tension ambipolaires (36, 38), la grille avant de chaque transistor d'inversion de tension (36, 38) étant connectée électriquement à la sortie intermédiaire (C), le drain de chaque 20 transistor de d'inversion de tension (36, 38) étant connecté électriquement à la sortie finale (Y), la grille arrière de chaque transistor d'inversion de tension (36, 38) étant connectée électriquement au dispositif de commande (50), la source d'un premier transistor d'inversion de tension (36) étant connectée électriquement à la ligne de tension basse (Vo), et la source du deuxième transistor d'inversion de tension (38) étant 25 connectée la ligne de tension haute (Vdd). 3. Programmable logic gate (10) according to claim 1 or 2, characterized in that the tracking or inversion stage (14) comprises two ambipolar voltage inversion transistors (36, 38), the front gate of each voltage inverting transistor (36, 38) being electrically connected to the intermediate output (C), the drain of each voltage inverting transistor (36, 38) being electrically connected to the final output (Y ), the back gate of each voltage inverting transistor (36, 38) being electrically connected to the controller (50), the source of a first voltage inverting transistor (36) being electrically connected to the line low voltage voltage (Vo), and the source of the second voltage inverting transistor (38) being connected to the high voltage line (Vdd). 4.- Porte logique programmable (10) selon l'une quelconque des revendications précédentes, caractérisée en ce que le premier transistor haut en parallèle (32) est un transistor ambipolaire. 4. Programmable logic gate (10) according to any one of the preceding claims, characterized in that the first high in parallel transistor (32) is an ambipolar transistor. 5.- Equipement électronique comprenant au moins une porte logique 30 programmable (10) selon l'une quelconque des revendications précédentes. 10 5. Electronic equipment comprising at least one programmable logic gate (10) according to any one of the preceding claims. 10
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Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090267647A1 (en) * 2008-04-25 2009-10-29 Samsung Electronics Co., Ltd. Convertible logic circuits comprising carbon nanotube transistors having ambipolar charateristics

Non-Patent Citations (3)

* Cited by examiner, † Cited by third party
Title
HAYKEL BEN JAMAA M ET AL: "Power consumption of logic circuits in ambipolar carbon nanotube technology", 2010 DESIGN, AUTOMATION & TEST IN EUROPE CONFERENCE & EXHIBITION : DATE 2010 ; DRESDEN, GERMANY, 8 - 12 MARCH 201, IEEE, PISCATAWAY, NJ, US, 8 March 2010 (2010-03-08), pages 303 - 306, XP031664364, ISBN: 978-1-4244-7054-9 *
HUNG TIEN BUI ET AL: "Design and Analysis of Low-Power 10-Transistor Full Adders Using Novel XOR-XNOR Gates", IEEE TRANSACTIONS ON CIRCUITS AND SYSTEMS II: EXPRESS BRIEFS, IEEE SERVICE CENTER, NEW YORK, NY, US, vol. 49, no. 1, 1 January 2002 (2002-01-01), XP011071547, ISSN: 1057-7130 *
IAN O'CONNOR ET AL: "CNTFET Modeling and Reconfigurable Logic-Circuit Design", IEEE TRANSACTIONS ON CIRCUITS AND SYSTEMS I: REGULAR PAPERS, IEEE, US, vol. 54, no. 11, 1 November 2007 (2007-11-01), pages 2365 - 2379, XP011197205, ISSN: 1549-8328, DOI: DOI:10.1109/TCSI.2007.907835 *

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