FR2961056A1

FR2961056A1 - Electronic device for protecting a component against the electrostatic discharges, comprises a first terminal and a second terminal, and an electronic unit coupled between the two terminals, where the electronic unit comprises two blocks

Info

Publication number: FR2961056A1
Application number: FR1054363A
Authority: FR
Inventors: Philippe Galy; Jean Jimenez; Johan Bourgeat; Christophe Entringer
Original assignee: Centre National de la Recherche Scientifique CNRS; STMicroelectronics SA
Current assignee: STMicroelectronics SA
Priority date: 2010-06-03
Filing date: 2010-06-03
Publication date: 2011-12-09

Abstract

The electronic device comprises a first terminal (BP) and a second terminal (BN), and an electronic unit coupled between the two terminals. The electronic unit comprises two blocks (BLC1, BLC2) comprising a metal oxide semiconductor (MOS) transistor having a first electrode, a second electrode, a grid, and a parasitic bipolar transistor. The first electrode is coupled with the first terminal, and the second electrode is coupled with the second terminal. A current pulse is provided between the two terminals by operating in a hybrid mode and a function of MOS type in a threshold mode. The electronic device comprises a first terminal (BP) and a second terminal (BN), and an electronic unit coupled between the two terminals. The electronic unit comprises two blocks (BLC1, BLC2) comprising a metal oxide semiconductor (MOS) transistor having a first electrode, a second electrode, a grid, and a parasitic bipolar transistor. The first electrode is coupled with the first terminal, and the second electrode is coupled with the second terminal. A current pulse is provided between the two terminals by operating in a hybrid mode and a function of MOS type in a threshold mode and a parasitic bipolar transistor operation. The substrate and gate of the MOS transistor are respectively floating. The substrate and gate of the MOS transistor are connected together, or not directly connected to one of the first and second terminals. The block further comprises a control circuit configured to, in presence of a current pulse between two terminals, apply a first non-zero voltage on the substrate of the MOS transistor and a second voltage lower than the threshold voltage on the gate of the MOS transistor. The circuit control is configured to apply a first voltage less than a limit voltage corresponding to a substrate source of saturation of the parasitic bipolar transistor. The first electrode of the MOS transistor is a drain, and the second electrode is a source. The control circuit includes a first resistive element having a first terminal connected to the source of the MOS transistor and a second terminal connected to the substrate and the gate of the MOS transistor, and a second resistor element connected between the gate and the source of the MOS transistor. The electronic unit further comprises a diode of which the cathode is connected to the first terminal and whose anode is connected to the second terminal, and two cascaded blocks coupled in series between the first terminal and second terminal symmetrically. Each block further comprises an additional element configured to delay the discharge of the gate capacitance of MOS transistor, where the additional element is connected between the substrate and the gate of MOS transistor or between the substrate of the MOS transistor and the resistive element. The electronic unit further comprises a triac coupled between the first terminal and the second terminal, and of which the trigger is coupled to the common connection terminal between the two blocks. The triac has two fingers integrated in two semiconductor boxes, and the two blocks are respectively integrated on and within two semiconductor boxes. A protection is formed against the electrostatic discharge, and the first and second terminals are intended to be connected to a component to be protected. Independent claims are included for: (1) an input/output cell of an integrated circuit; and (2) a method for protecting a component against the electrostatic discharges.

Description

B10-1777FR - FZ/EVH 10-GR1-030 Société Anonyme dite : STMicroelectronics SA Etablissement public à caractère scientifique et technologique dit : Centre National de Recherche Scientifique (CNRS) Dispositif électronique, en particulier de protection contre les décharges électrostatiques, et procédé de protection d'un composant contre des décharges électrostatiques Invention de : Philippe GALY Jean JIMENEZ Johan BOURGEAT Christophe ENTRINGER Dispositif électronique, en particulier de protection contre les décharges électrostatiques, et procédé de protection d'un composant contre des décharges électrostatiques L'invention concerne les dispositifs électroniques, et notamment ceux destinés à la protection des composants contre les décharges électrostatiques (ESD : ElectroStatic Discharge), mais également les dispositifs du type « déclencheur » (« trigger », selon une dénomination anglosaxonne habituellement utilisée par l'homme du métier) capables de délivrer une tension électrique destinée par exemple à commander un autre système. L'utilisation de technologies CMOS avancées, par exemple l'utilisation de technologies inférieures ou égales à 65 nanomètres, et en particulier les technologie 45 ou 32 nanomètres, conduit à l'utilisation de tensions d'alimentation de plus en plus faibles. Selon un mode de réalisation, il est par conséquent proposé un dispositif électronique, en particulier destiné à la protection contre les décharges électrostatiques, capable de déclencher, à des tensions très faibles, de façon en particulier à limiter à une faible valeur la surtension aux bornes du composant à protéger. Selon un autre mode de réalisation, il est proposé un dispositif électronique capable d'agir en tant que déclencheur et de délivrer une tension de commande également très faible. B10-1777EN - FZ / EVH 10-GR1-030 Société Anonyme known as: STMicroelectronics SA Scientific and technological public institution called: National Center for Scientific Research (CNRS) Electronic device, in particular protection against electrostatic discharges, and process of protection of a component against electrostatic discharges Invention of: Philippe GALY Jean JIMENEZ Johan BOURGEAT Christophe ENTRINGER Electronic device, in particular protection against electrostatic discharges, and method of protecting a component against electrostatic discharges The invention relates to devices electronic devices, and in particular those intended for the protection of components against electrostatic discharges (ESD: ElectroStatic Discharge), but also the devices of the "trigger" type ("trigger", according to an English name usually used by those skilled in the art) capable of to deliver an electrical voltage for example to control another system. The use of advanced CMOS technologies, for example the use of technologies less than or equal to 65 nanometers, and in particular 45 or 32 nanometer technologies, leads to the use of increasingly lower supply voltages. According to one embodiment, it is therefore proposed an electronic device, in particular for protecting against electrostatic discharges, capable of tripping, at very low voltages, so as in particular to limit the overvoltage to a small value at a low value. of the component to be protected. According to another embodiment, there is provided an electronic device capable of acting as a trigger and to deliver a very low control voltage.

Selon un aspect, il est proposé un dispositif électronique comprenant une première et une deuxième bornes et des moyens électroniques couplés entre les deux bornes, ces moyens électroniques comprenant au moins un bloc comportant un transistor MOS incluant un transistor bipolaire parasite, le transistor MOS ayant une première électrode, par exemple son drain, couplée à la première borne, sa deuxième électrode, par exemple sa source, couplée à la deuxième borne et étant configuré en outre pour, en présence d'une impulsion de courant entre les deux bornes, résultant par exemple d'une décharge électrostatique, fonctionner dans un mode hybride incluant un fonctionnement du type MOS dans un mode sous-seuil et un fonctionnement du transistor bipolaire parasite. Le principe d'un fonctionnement hybride d'un transistor MOS a été mis en évidence dans l'article de Ph. Galy et V. Berland intitulé « Ideal Gummel curves simulation of high current gain vertical NPN BIMOS transistor », INT. J. ELECTRONICS, 1996, vol. 80 N°6,717-726. Cet article est une étude théorique effectuée sur un transistor à structure verticale présentant une longueur de grille (longueur de canal) de l'ordre du micron et validée par des simulations, sans qu'une quelconque application d'un tel fonctionnement hybride soit mentionnée. Un composant micro électronique tétrapode conjuguant l'effet bipolaire et l'effet MOS dans un mode de fonctionnement hybride de façon à améliorer le gain en courant, a également été décrit dans la demande de brevet français n° 2 784 503. Un tel composant est présenté comme résistant aux radiations ionisantes et il est précisé d'une façon générale qu'il peut être employé pour des applications grand public, spatial et/ou militaire, dans les domaines numérique et analogique, sans qu'une quelconque application du fonctionnement hybride du composant soit mentionnée. Les inventeurs ont observé qu'il était particulièrement intéressant d'utiliser ce principe de fonctionnement hybride du transistor notamment pour la réalisation d'un dispositif soumis à une impulsion de courant, en particulier un dispositif de protection d'un composant contre les décharges électrostatiques qui se traduisent par des impulsions de courant entre les deux bornes du dispositif en raison d'une différence de tension impulsionnelle entre ces deux bornes. Ce fonctionnement hybride est obtenu lorsque le transistor est configuré de façon à ce que la grille du transistor MOS soit polarisée avec une tension inférieure à sa tension de seuil et à ce que la différence de tension substrat-source du transistor MOS soit positive. Cette différence de tension positive est par exemple obtenue lorsque le substrat du transistor MOS, qui forme la base intrinsèque du transistor bipolaire parasite est polarisée avec une tension non nulle alors que la source du transistor MOS est reliée à la masse. Pour autant que les conditions de configuration du transistor soient réalisées pour obtenir ce fonctionnement hybride, celui-ci peut apparaître pour des longueurs de grille relativement grande par exemple 1 micron, mais toutefois dans ce cas de façon peu significativement utilisable industriellement. Par contre avec l'évolution des technologies, la base du transistor bipolaire parasite se réduit, ce qui est le cas en particulier pour les technologies inférieures ou égales à 65 nanomètres, et plus particulièrement pour les technologies inférieures à 50 nanomètres, par exemple les technologies 45 nanomètres et 32 nanomètres, conférant une importance plus grande au comportement bipolaire parasite du transistor MOS. According to one aspect, there is provided an electronic device comprising a first and a second terminal and electronic means coupled between the two terminals, these electronic means comprising at least one block comprising a MOS transistor including a parasitic bipolar transistor, the MOS transistor having a first electrode, for example its drain, coupled to the first terminal, its second electrode, for example its source, coupled to the second terminal and being further configured for, in the presence of a current pulse between the two terminals, resulting by As an example of an electrostatic discharge, operating in a hybrid mode including MOS-type operation in a sub-threshold mode and parasitic bipolar transistor operation. The principle of a hybrid operation of a MOS transistor was highlighted in the article by Ph. Galy and V. Berland titled "Ideal Gummel curves simulation of high current vertical gain NPN BIMOS transistor," INT. J. ELECTRONICS, 1996, vol. 80 No. 6,717-726. This paper is a theoretical study of a transistor with a vertical structure having a gate length (channel length) of the order of one micron and validated by simulations, without any application of such a hybrid operation being mentioned. A microelectronic tetrapode component combining the bipolar effect and the MOS effect in a hybrid mode of operation so as to improve the gain in current, has also been described in the French patent application No. 2 784 503. Such a component is shown to be resistant to ionizing radiation and it is generally stated that it can be used for consumer, space and / or military applications, in the digital and analogue fields, without any application of the hybrid operation of the component is mentioned. The inventors have observed that it was particularly advantageous to use this principle of hybrid operation of the transistor in particular for the production of a device subjected to a current pulse, in particular a protection device of a component against electrostatic discharges which result in current pulses between the two terminals of the device due to a pulse voltage difference between these two terminals. This hybrid operation is obtained when the transistor is configured so that the gate of the MOS transistor is biased with a voltage lower than its threshold voltage and that the substrate-source voltage difference of the MOS transistor is positive. This positive voltage difference is for example obtained when the substrate of the MOS transistor, which forms the intrinsic base of the parasitic bipolar transistor is biased with a non-zero voltage while the source of the MOS transistor is connected to ground. Provided that the configuration conditions of the transistor are realized to obtain this hybrid operation, it may appear for relatively large grid lengths for example 1 micron, but however in this case not significantly used industrially. On the other hand, with the evolution of the technologies, the base of the parasitic bipolar transistor is reduced, which is the case in particular for the technologies lower than or equal to 65 nanometers, and more particularly for the technologies lower than 50 nanometers, for example the technologies 45 nanometers and 32 nanometers, giving greater importance to the parasitic bipolar behavior of the MOS transistor.

I1 devient alors possible de faire fonctionner de façon significative, au moins transitoirement au début de l'impulsion de courant, le transistor MOS sous sa tension de seuil et simultanément, de faire fonctionner le transistor bipolaire parasite. Et, dans un tel fonctionnement hybride, le gain en courant du transistor bipolaire, contrôlé par la tension de grille du transistor MOS, peut devenir important jusqu'à atteindre plusieurs décades. Ainsi, ce fonctionnement hybride permet à un tel dispositif de pouvoir être utilisé pour la protection contre les décharges électrostatiques avec un déclenchement pour des tensions très faibles, par exemple dans certains cas de l'ordre du volt, ou bien être utilisé dans un dispositif du type déclencheur capable de fournir une tension de commande très faible, par exemple de l'ordre de quelques dixièmes de volt. En effet puisque le gain en courant le/Ib du transistor bipolaire devient très grand lorsque la tension de grille, non nulle, reste inférieure à la tension de seuil du transistor MOS, le courant traversant le transistor va, en présence d'une impulsion de type ESD, très rapidement atteindre des valeurs significatives, correspondant au seuil de déclenchement mentionné ci-avant, tout en limitant après ce déclenchement, la tension au bornes du composant à protéger à des valeurs faibles, par exemple de l'ordre du volt. Ce fonctionnement hybride du transistor permet ainsi d'avoir un déclenchement plus rapide que celui obtenu avec un circuit de protection ESD classique utilisant par exemple un transistor NMOS dont la grille est directement connectée à la masse (Gate Grounded NMOS) et dont le substrat est également directement connecté à la masse. Bien entendu si au cours de l'impulsion la tension grille-source du transistor MOS devient supérieure à la tension de seuil de ce transistor, le transistor MOS passe du mode de fonctionnement hybride à un mode de fonctionnement du type MOS. Plusieurs modes de réalisation sont possibles pour les moyens électroniques couplés entre les deux bornes du dispositif. It then becomes possible to operate significantly, at least transiently at the beginning of the current pulse, the MOS transistor under its threshold voltage and simultaneously to operate the parasitic bipolar transistor. And, in such hybrid operation, the current gain of the bipolar transistor, controlled by the gate voltage of the MOS transistor, can become significant until it reaches several decades. Thus, this hybrid operation allows such a device to be used for protection against electrostatic discharges with a tripping for very low voltages, for example in some cases of the order of volt, or be used in a device of the trigger type capable of providing a very low control voltage, for example of the order of a few tenths of a volt. Indeed since the current gain I / Ib of the bipolar transistor becomes very large when the gate voltage, non-zero, remains lower than the threshold voltage of the MOS transistor, the current flowing through the transistor goes, in the presence of a pulse of ESD type, very quickly reach significant values, corresponding to the triggering threshold mentioned above, while limiting after this tripping, the voltage across the component to be protected to low values, for example of the order of volt. This hybrid operation of the transistor thus makes it possible to have a faster tripping than that obtained with a conventional ESD protection circuit using for example an NMOS transistor whose gate is directly connected to ground (Gate Grounded NMOS) and whose substrate is also directly connected to the ground. Of course if, during the pulse, the gate-source voltage of the MOS transistor becomes greater than the threshold voltage of this transistor, the MOS transistor goes from the hybrid operating mode to a mode of operation of the MOS type. Several embodiments are possible for the electronic means coupled between the two terminals of the device.

Ainsi, il est possible de laisser flottants le substrat et la grille du transistor MOS, ou bien de les connecter ensemble sans que la grille soit directement connectée à la masse et sans que le substrat soit directement connecté à la masse. Deux noeuds sont dits « directement connectés» ou « directement couplés » lorsque la connexion ou le couplage entre ces deux noeuds est réalisé sans composant intermédiaire connecté ou couplé entre ces deux noeuds. En effet dans ce cas les polarisations de grille et de substrat requises pour avoir un fonctionnement hybride, sont obtenues en présence de l'impulsion de courant par le biais des capacités drain- substrat et drain-grille. Plus précisément pour des technologies CMOS inférieures à 1 micron, par exemple 250 nanomètres, et de façon encore plus significative pour des technologies inférieures à 65 nanomètres, par exemple 45 nanomètres, un transistor MOS ayant son substrat et sa grille flottants ou bien connectés ensemble sans que la grille soit directement connectée à la masse et sans que le substrat soit directement connecté à la masse, va passer au moins transitoirement dans son mode fonctionnement hybride en présence d'une impulsion de courant résultant d'une décharge électrostatique. Thus, it is possible to leave the substrate and the gate of the MOS transistor floating, or to connect them together without the gate being directly connected to the ground and without the substrate being directly connected to ground. Two nodes are said to be "directly connected" or "directly coupled" when the connection or the coupling between these two nodes is realized without an intermediate component connected or coupled between these two nodes. Indeed in this case the grid and substrate polarizations required to have a hybrid operation, are obtained in the presence of the current pulse through the drain-substrate and drain-gate capabilities. Specifically for CMOS technologies less than 1 micron, for example 250 nanometers, and even more significantly for technologies below 65 nanometers, for example 45 nanometers, a MOS transistor having its substrate and its floating gate or connected together without that the gate is directly connected to the ground and without the substrate is directly connected to ground, will at least transiently go into its hybrid operating mode in the presence of a current pulse resulting from an electrostatic discharge.

De tels modes de réalisation présentent l'avantage d'offrir des moyens électroniques bidirectionnels, c'est-à-dire de réagir à des impulsions positives ou négatives de courant. Ces modes de réalisation s'appliquent tout particulièrement mais non exclusivement à des transistors présentant des oxydes de grille épais, par exemple de l'ordre de 50 Angstrôms. Cela étant de tels modes de réalisations présentent un seuil de déclenchement extrêmement faible, ce qui peut être gênant pour certaines applications. En effet même si dispositif est efficace pour une protection ESD, il peut alors se déclencher accidentellement en présence d'un pic accidentel de courant lors du fonctionnement du composant à protéger alimenté entre une tension Vdd et la masse par exemple, c'est-à-dire en régime établi. Ce seuil de déclenchement peut alors être avantageusement contrôlé par un circuit de commande, comportant par exemple au moins une résistance, qui va contribuer à contrôler la valeur de la tension appliquée sur le substrat et/ou la grille du transistor. Plus précisément, selon un mode de réalisation, il est également possible que le bloc comprenne en outre un circuit de commande configuré pour, en présence d'une impulsion de courant entre les deux bornes, appliquer une première tension non nulle sur le substrat du transistor MOS et une deuxième tension inférieure à la tension de seuil sur la grille du transistor MOS. Ce dispositif de commande est avantageusement configuré pour appliquer une première tension inférieure à une tension limite correspondant à une tension substrat-source de saturation du transistor bipolaire parasite. Là encore, le circuit de commande peut être réalisé de différentes façons. Such embodiments have the advantage of offering bidirectional electronic means, that is to say of reacting to positive or negative pulses of current. These embodiments are particularly but not exclusively applicable to transistors having thick gate oxides, for example of the order of 50 Angstroms. However, these embodiments have an extremely low trigger threshold, which can be troublesome for certain applications. Indeed even if the device is effective for ESD protection, it can then be triggered accidentally in the presence of an accidental peak of current during operation of the component to be protected supplied between a voltage Vdd and the mass for example, that is to say say in steady state. This trigger threshold can then be advantageously controlled by a control circuit, comprising for example at least one resistor, which will contribute to controlling the value of the voltage applied to the substrate and / or the gate of the transistor. More precisely, according to one embodiment, it is also possible for the block to further comprise a control circuit configured for, in the presence of a current pulse between the two terminals, applying a first non-zero voltage on the transistor substrate. MOS and a second voltage lower than the threshold voltage on the gate of the MOS transistor. This control device is advantageously configured to apply a first lower voltage to a limit voltage corresponding to a substrate-source saturation voltage parasitic bipolar transistor. Again, the control circuit can be realized in different ways.

Selon un mode de réalisation, le circuit de commande comprend un élément résistif possédant une première borne connectée à la source du transistor MOS et une deuxième borne connectée au substrat et à la grille du transistor MOS. According to one embodiment, the control circuit comprises a resistive element having a first terminal connected to the source of the MOS transistor and a second terminal connected to the substrate and to the gate of the MOS transistor.

Un tel circuit de commande permet de pouvoir conjuguer simultanément les effets bipolaires et MOS tout en les amplifiant et en réduisant les courants de fuite. I1 est également possible d'obtenir un effet conjugué des effets MOS et bipolaire en utilisant un circuit de commande comportant par exemple un premier élément résistif connecté entre la source et le substrat du transistor MOS, et un deuxième élément résistif connecté entre la grille et la source du transistor MOS. Lorsque le bloc comportant le transistor MOS n'assure pas de réversibilité en ce qui concerne la direction des impulsions de courant, il est particulièrement avantageux, en particulier pour les applications de protection contre les décharges électrostatiques, que les moyens électroniques comprennent en outre une diode dont la cathode est connectée à la première borne et dont l'anode est connectée à la deuxième borne. En variante, les moyens électroniques peuvent comporter deux blocs cascodés, et plus particulièrement, selon un mode de réalisation, le transistor MOS de chaque bloc a sa grille connectée à son substrat, les deux substrats des deux transistors MOS sont connectés ensemble, le drain d'un premier transistor MOS est connecté à la première borne, la source du deuxième transistor MOS est connectée à la deuxième borne et un élément résistif est connecté entre le substrat du deuxième transistor MOS et la deuxième borne. Un tel dispositif peut par exemple être utilisé en tant qu'élément déclencheur et est alors capable de fournir, en réponse à une impulsion de courant, une tension impulsionnelle de commande de l'ordre de quelques dixièmes de volt, par exemple 0,3 volt, entre la source et le drain du deuxième transistor MOS. Selon un autre aspect il est proposé un dispositif de protection contre les décharges électrostatiques, comprenant une première et une deuxième bornes, la première et la deuxième bornes étant destinées à être connectées à un composant à protéger, et des moyens électroniques couplés entre les deux bornes ; Selon une caractéristique générale de cet aspect les moyens électroniques comprennent au moins un premier bloc comportant un transistor MOS ayant sa grille couplée à son substrat sans être directement couplée à la deuxième borne, la première électrode du transistor MOS, par exemple son drain, étant couplée à la première borne, la deuxième électrode du transistor MOS, par exemple sa source, étant couplée à la deuxième borne, et un premier élément résistif couplé entre le substrat du transistor MOS et la deuxième borne. Such a control circuit makes it possible to simultaneously combine the bipolar effects and MOS while amplifying and reducing the leakage currents. It is also possible to obtain a combined effect of the MOS and bipolar effects by using a control circuit comprising for example a first resistive element connected between the source and the substrate of the MOS transistor, and a second resistive element connected between the gate and the source of the MOS transistor. When the block comprising the MOS transistor does not provide reversibility with regard to the direction of the current pulses, it is particularly advantageous, in particular for electrostatic discharge protection applications, that the electronic means furthermore comprise a diode whose cathode is connected to the first terminal and whose anode is connected to the second terminal. In a variant, the electronic means may comprise two cascoded blocks, and more particularly, according to one embodiment, the MOS transistor of each block has its gate connected to its substrate, the two substrates of the two MOS transistors are connected together, the drain of a first MOS transistor is connected to the first terminal, the source of the second MOS transistor is connected to the second terminal and a resistive element is connected between the substrate of the second MOS transistor and the second terminal. Such a device can for example be used as a triggering element and is then capable of providing, in response to a current pulse, a control pulse voltage of the order of a few tenths of a volt, for example 0.3 volts. between the source and the drain of the second MOS transistor. According to another aspect there is provided an electrostatic discharge protection device, comprising a first and a second terminal, the first and the second terminals being intended to be connected to a component to be protected, and electronic means coupled between the two terminals. ; According to a general characteristic of this aspect, the electronic means comprise at least a first block comprising a MOS transistor having its gate coupled to its substrate without being directly coupled to the second terminal, the first electrode of the MOS transistor, for example its drain, being coupled. at the first terminal, the second electrode of the MOS transistor, for example its source, being coupled to the second terminal, and a first resistive element coupled between the substrate of the MOS transistor and the second terminal.

Avec une telle configuration du transistor, celui-ci va passer en présence d'une décharge électrostatique appliquée entre les deux bornes du dispositif, au moins transitoirement au début de la décharge électrostatique, dans son mode de fonctionnement hybride car les conditions de polarisation du substrat et de la grille pour obtenir un fonctionnement hybride sont au moins transitoirement satisfaites. Cela étant même si ce fonctionnement hybride apparaît avec une telle configuration pour des technologies de 1 micron (longueur de grille de 1 micron), il devient de plus en plus significativement intéressant dans les applications de protection ESD notamment, avec la diminution des longueurs de grilles. Ainsi de tels dispositifs de protection ESD ont été réalisés avec des technologies 250 nanomètres. Ces dispositifs de protection ESD s'avèrent par ailleurs particulièrement adaptés aux technologies avancées, comme par exemple les technologies 65 nanomètres et moins, en particulier la technologie 32 nanomètres. Selon un mode de réalisation, le premier bloc comprend un deuxième élément résistif connecté entre la grille et la source du transistor MOS. Selon un mode de réalisation permettant d'assurer une réversibilité du dispositif, les moyens électroniques comportent en outre une diode dont la cathode est connectée à la première borne et dont l'anode est connectée à la deuxième borne. Selon une autre variante de réalisation, permettant d'assurer également une réversibilité du dispositif vis-à-vis du sens de la décharge électrostatique, la grille du transistor MOS du premier bloc n'est pas couplée à la deuxième borne et les moyens électroniques comprennent en outre un deuxième bloc comportant un transistor MOS ayant sa grille couplée à son substrat sans être couplée à la première borne, sa première électrode couplée à la première borne et un élément résistif couplé entre le substrat du transistor et la première borne, la première électrode du transistor MOS du premier bloc étant couplée à la première borne par l'intermédiaire du transistor MOS du deuxième bloc, le transistor MOS du deuxième bloc ayant sa deuxième électrode couplée à la deuxième borne par l'intermédiaire du transistor MOS du premier bloc. Selon un mode de réalisation chaque bloc comporte en outre un élément additionnel configuré pour retarder la décharge de la capacité de grille du transistor MOS. With such a configuration of the transistor, it will pass in the presence of an electrostatic discharge applied between the two terminals of the device, at least temporarily at the beginning of the electrostatic discharge, in its hybrid operating mode because the polarization conditions of the substrate and the gate for hybrid operation are at least transiently satisfied. Even if this hybrid operation appears with such a configuration for 1 micron technologies (1 micron grid length), it becomes more and more interesting in ESD protection applications in particular, with the reduction of grid lengths . Thus such ESD protection devices have been made with 250 nanometer technologies. These ESD protection devices are also particularly suitable for advanced technologies, such as 65-nanometer and less technologies, particularly 32-nanometer technology. According to one embodiment, the first block comprises a second resistive element connected between the gate and the source of the MOS transistor. According to an embodiment for ensuring a reversibility of the device, the electronic means further comprise a diode whose cathode is connected to the first terminal and whose anode is connected to the second terminal. According to another variant embodiment, which also makes it possible to ensure reversibility of the device with respect to the direction of the electrostatic discharge, the gate of the MOS transistor of the first block is not coupled to the second terminal and the electronic means comprise in addition a second block comprising a MOS transistor having its gate coupled to its substrate without being coupled to the first terminal, its first electrode coupled to the first terminal and a resistive element coupled between the transistor substrate and the first terminal, the first electrode the MOS transistor of the first block being coupled to the first terminal via the MOS transistor of the second block, the MOS transistor of the second block having its second electrode coupled to the second terminal through the MOS transistor of the first block. According to one embodiment each block further comprises an additional element configured to delay the discharge of the gate capacitance of the MOS transistor.

Cet élément additionnel peut être connecté entre le substrat et la grille du transistor MOS ou bien entre le substrat du transistor MOS et l'élément résistif correspondant. Cet élément additionnel peut comprendre une diode dont la cathode est connectée à la grille du transistor MOS ou bien un transistor MOS additionnel ayant sa grille connectée à son substrat et l'une de ses deux autres électrodes connectée à la grille du transistor MOS. En particulier lorsque des courants importants doivent transiter dans le dispositif de protection ESD, les moyens électroniques peuvent avantageusement comporter en outre un triac couplé entre la première borne et la deuxième borne et dont la gâchette est couplée à la borne de connexion commune entre les deux blocs. Selon un mode de réalisation le triac comprend deux doigts respectivement réalisés de façon intégrée au sein de deux caissons semiconducteurs, et les deux blocs sont respectivement réalisés de façon intégrée sur et au sein des deux caissons semiconducteurs. Selon un autre aspect il est proposé une cellule d'entrée/sortie d'un circuit intégré, comprenant un plot d'entrée/sortie, une première borne d'alimentation, une deuxième borne d'alimentation, un premier dispositif de protection ESD tel que défini ci-avant couplé entre le première borne d'alimentation et le plot d'entrée/sortie, un deuxième dispositif de protection ESD tel que défini ci-avant couplé entre le plot d'entrée/sortie et la deuxième borne d'alimentation, et un troisième dispositif de protection ESD tel que défini ci-avant couplé entre la première borne d'alimentation et la deuxième borne d'alimentation. Selon un autre aspect il est proposé un circuit intégré comprenant au moins une cellule d'entrée/sortie telle que définie ci- avant. Selon un autre aspect, il est proposé un procédé de protection d'un composant contre des décharges électrostatiques, le procédé comprenant une connexion entre une première et une deuxième bornes du composant d'au moins un transistor MOS incluant un transistor bipolaire parasite, le transistor MOS ayant une première électrode, par exemple son drain, couplée à la première borne, sa deuxième électrode, par exemple sa source, couplée à la deuxième borne ; et, en présence d'une décharge électrostatique entre les deux bornes, le procédé comprend une activation du transistor MOS pour le placer dans un mode hybride incluant un fonctionnement du type MOS dans un mode sous-seuil et un fonctionnement du transistor bipolaire parasite. Selon un mode de mise en oeuvre, en présence de ladite décharge électrostatique entre les deux bornes, on applique une première tension non nulle sur le substrat du transistor MOS et une deuxième tension inférieure à la tension de seuil sur la grille du transistor MOS. Selon un mode de mise en oeuvre, on applique une première tension inférieure à une tension limite correspondant à une tension substrat-source de saturation du transistor bipolaire parasite. D'autres avantages et caractéristiques de l'invention apparaîtront à l'examen de la description détaillée de modes de mise en oeuvre et de réalisation, nullement limitatifs, et des dessins annexés sur lesquels : - la figure 1 illustre très schématiquement un mode de réalisation d'un dispositif électronique selon l'invention utilisable en particulier pour la protection d'un composant contre les décharges électrostatiques, - les figures 2 à 11 illustrent schématiquement divers modes de réalisation et de mise en oeuvre de l'invention, - les figures 12 et 13 illustrent schématiquement un autre mode de réalisation d'un dispositif selon l'invention utilisable par exemple en tant qu'élément déclencheur (« trigger », selon une dénomination anglosaxonne habituellement utilisée par l'homme du métier), - les figures 14 à 28 illustrent schématiquement encore d'autres modes de réalisation d'un dispositif selon l'invention, et - les figures 29 et 30 illustrent schématiquement un mode de réalisation d'un circuit intégré et d'une cellule d'entrée sortie d'un circuit intégré selon l'invention. Sur la figure 1, la référence DIS désigne un dispositif électronique formant, dans cette variante de réalisation, un dispositif de protection d'un composant électronique CMP, contre les décharges 25 électrostatiques (« Electrostatic Discharges » : ESD selon un acronyme anglosaxon). Le composant CMP est connecté à une première borne BP et à une deuxième borne BN du dispositif DIS. A titre indicatif, lorsque le composant CMP est en fonctionnement, la borne BP peut être reliée à une tension Vp positive 30 et la borne BN peut être reliée à une tension Vn négative ou égale à zéro (la masse). Lorsque le composant CMP n'est pas en fonctionnement, il peut être soumis à une décharge électrostatique se traduisant typiquement par une impulsion très brève de courant (typiquement 10 15 20 quelques microsecondes) dont le pic de courant est de l'ordre par exemple de 2 ampères et intervient typiquement au bout de 10 nanosecondes. Typiquement cela correspond par exemple à une différence de potentiel impulsionnelle appliquée entre les bornes BP et BN au travers d'un circuit équivalent R-L-C, dont le pic de tension se produit au bout de 10 nanosecondes avec une intensité de 1 à 4 kVolts HBM, par exemple 4 kVolts HBM pour 2,5 ampères. On rappelle ici que les lettres HBM sont l'abréviation de l'acronyme anglosaxon « Human Body Model » bien connu de l'homme du métier dans le domaine de la protection contre les décharges électrostatiques et désignent notamment un circuit électrique visant à modéliser une décharge électrostatique délivré par un être humain et habituellement utilisé pour tester la sensibilité des dispositifs aux décharges électrostatiques. Ce circuit électrique HBM, qui est le circuit R-L-C équivalent mentionné ci-avant et auquel on applique une forte tension, comporte notamment un condensateur de 100 pF qui se décharge à travers une résistance de 1,5 kilo-ohms dans le dispositif à tester. Ainsi, dans le cas présent, une décharge électrostatique de 4 kilovolts HBM signifie que l'on applique au circuit électrique HBM une différence de potentiel de 4 kilovolts. I1 convient alors que cette impulsion de courant circule à travers le dispositif DIS et non à travers le composant CMP à protéger. Le dispositif DIS vise par conséquent à absorber cette impulsion de courant et à éviter les surtensions aux bornes du composant CMP. Le composant DIS comporte par conséquent des moyens électroniques couplés entre les deux bornes BP et BN qui, comme illustré en particulier sur la figure 2, comprennent un bloc BLC comportant un transistor MOS TR, ici un transistor NMOS. Le drain D du transistor TR est couplé à la première borne BP tandis que la source S de ce transistor TR est couplée à la deuxième borne BN. This additional element may be connected between the substrate and the gate of the MOS transistor or between the substrate of the MOS transistor and the corresponding resistive element. This additional element may comprise a diode whose cathode is connected to the gate of the MOS transistor or an additional MOS transistor having its gate connected to its substrate and one of its other two electrodes connected to the gate of the MOS transistor. In particular, when large currents must pass through the ESD protection device, the electronic means can advantageously also comprise a triac coupled between the first terminal and the second terminal and whose gate is coupled to the common connection terminal between the two blocks. . According to one embodiment, the triac comprises two fingers respectively integrated in two semiconductor boxes, and the two blocks are integrated respectively on and within the two semiconductor boxes. According to another aspect there is provided an input / output cell of an integrated circuit, comprising an input / output pad, a first power supply terminal, a second power supply terminal, a first ESD protection device such as that defined above coupled between the first power supply terminal and the input / output pad, a second ESD protection device as defined above coupled between the input / output pad and the second power supply terminal , and a third ESD protection device as defined above coupled between the first power supply terminal and the second power supply terminal. According to another aspect there is provided an integrated circuit comprising at least one input / output cell as defined above. According to another aspect, there is provided a method of protecting a component against electrostatic discharges, the method comprising a connection between a first and a second terminal of the component of at least one MOS transistor including a parasitic bipolar transistor, the transistor MOS having a first electrode, for example its drain, coupled to the first terminal, its second electrode, for example its source, coupled to the second terminal; and, in the presence of electrostatic discharge between the two terminals, the method comprises activating the MOS transistor to place it in a hybrid mode including MOS operation in a sub-threshold mode and parasitic bipolar transistor operation. According to one embodiment, in the presence of said electrostatic discharge between the two terminals, a first non-zero voltage is applied to the substrate of the MOS transistor and a second voltage lower than the threshold voltage on the gate of the MOS transistor. According to one embodiment, a first lower voltage is applied to a limit voltage corresponding to a substrate-source saturation voltage of the parasitic bipolar transistor. Other advantages and characteristics of the invention will appear on examining the detailed description of embodiments and embodiments, in no way limiting, and the accompanying drawings, in which: FIG. 1 very schematically illustrates one embodiment of the invention; an electronic device according to the invention usable in particular for the protection of a component against electrostatic discharges, - Figures 2 to 11 schematically illustrate various embodiments and implementation of the invention, - Figures 12 and 13 schematically illustrate another embodiment of a device according to the invention usable for example as a trigger element ("trigger", according to an English name usually used by those skilled in the art), - FIGS. 28 schematically illustrate still further embodiments of a device according to the invention, and - Figures 29 and 30 illustrate schematiq an embodiment of an integrated circuit and an input input cell of an integrated circuit according to the invention. In FIG. 1, the reference DIS designates an electronic device forming, in this variant embodiment, a device for protecting an electronic component CMP against electrostatic discharges ("Electrostatic Discharges": ESD according to an English acronym). The CMP component is connected to a first BP terminal and a second BN terminal of the DIS device. By way of indication, when the component CMP is in operation, the terminal BP can be connected to a positive voltage Vp and the terminal BN can be connected to a negative voltage Vn or equal to zero (ground). When the CMP component is not in operation, it can be subjected to an electrostatic discharge typically resulting in a very short pulse of current (typically a few microseconds) whose peak of current is of the order for example of 2 amps and typically occurs after 10 nanoseconds. Typically this corresponds, for example, to a pulse potential difference applied between the terminals BP and BN through an equivalent circuit RLC, whose voltage peak occurs after 10 nanoseconds with an intensity of 1 to 4 kVolts HBM, by example 4 kVolts HBM for 2.5 amperes. It is recalled here that the letters HBM are the abbreviation of the English acronym "Human Body Model" well known to those skilled in the field of protection against electrostatic discharges and include an electrical circuit for modeling a discharge electrostatic delivered by a human being and usually used to test the sensitivity of devices to electrostatic discharges. This HBM electrical circuit, which is the equivalent R-L-C circuit mentioned above and to which a high voltage is applied, comprises in particular a capacitor of 100 pF which discharges through a resistance of 1.5 kilo-ohms in the device to be tested. Thus, in the present case, an electrostatic discharge of 4 kilovolts HBM means that a potential difference of 4 kilovolts is applied to the HBM electrical circuit. It is then appropriate for this current pulse to flow through the device DIS and not through the component CMP to be protected. The DIS device therefore aims to absorb this current pulse and to avoid overvoltages across the CMP component. The component DIS therefore comprises electronic means coupled between the two terminals BP and BN which, as illustrated in particular in FIG. 2, comprise a BLC block comprising a MOS transistor TR, here an NMOS transistor. The drain D of the transistor TR is coupled to the first terminal BP while the source S of this transistor TR is coupled to the second terminal BN.

Le transistor TR inclut un transistor bipolaire parasite dont le collecteur correspond au drain D du transistor NMOS, dont l'émetteur correspond à la source S du transistor MOS, dont la base correspond au substrat B du transistor NMOS. The transistor TR includes a parasitic bipolar transistor whose collector corresponds to the drain D of the NMOS transistor, whose emitter corresponds to the source S of the MOS transistor, the base of which corresponds to the substrate B of the NMOS transistor.

Le transistor TR est configuré pour, en présence d'une impulsion de courant IMP entre les deux bornes BP et BN, fonctionner dans un mode hybride qui inclut un fonctionnement du type MOS dans un mode sous-seuil et un fonctionnement du transistor bipolaire parasite. The transistor TR is configured to, in the presence of a current pulse IMP between the two terminals BP and BN, operate in a hybrid mode which includes a MOS type operation in a sub-threshold mode and a parasitic bipolar transistor operation.

Ainsi, la tension grille-source VGS du transistor MOS reste inférieure à la tension de seuil VT du transistor tandis qu'on applique une tension entre le substrat B (ou « Bulk » selon une dénomination anglosaxonne bien connue de l'homme du métier) et la source S du transistor TR une tension VBS non nulle de façon à activer le transistor bipolaire parasite. Cela étant, on applique de préférence sur le substrat B du transistor TR une tension inférieure à une tension limite de façon à éviter de mettre le transistor bipolaire parasite en saturation. A titre indicatif, cette tension limite est ici de l'ordre de 0,7 volt. Thus, the gate-source voltage VGS of the MOS transistor remains below the threshold voltage VT of the transistor while a voltage is applied between the substrate B (or "Bulk" according to an Anglo-Saxon name well known to those skilled in the art) and the source S of the transistor TR a non-zero voltage VBS so as to activate the parasitic bipolar transistor. However, the substrate B of the transistor TR is preferably applied with a voltage lower than a limit voltage so as to avoid putting the parasitic bipolar transistor in saturation. As an indication, this limit voltage is here of the order of 0.7 volts.

Ainsi, en appliquant une tension sur le substrat B du transistor TR, on active le transistor bipolaire parasite tandis qu'on contrôle le gain en courant 13 de ce transistor bipolaire parasite par l'intermédiaire de la tension appliquée sur la grille du transistor TR. Dans le mode de réalisation illustré sur la figure 2, le bloc BLC comprend un circuit de commande CCM configuré pour en présence de ladite impulsion de courant IMP, appliquer une tension non nulle sur le substrat B du transistor MOS et une tension inférieure à la tension de seuil sur la grille du transistor MOS. Dans l'exemple de réalisation illustré sur la figure 3, le circuit de commande CCM comporte un élément résistif R connecté entre le substrat B et la source S du transistor TR. Par ailleurs, la grille du transistor TR est reliée au substrat B. Thus, by applying a voltage on the substrate B of the transistor TR, the parasitic bipolar transistor is activated while the current gain 13 of this parasitic bipolar transistor is controlled by means of the voltage applied to the gate of the transistor TR. In the embodiment illustrated in FIG. 2, the block BLC comprises a control circuit CCM configured for the presence of said current pulse IMP, applying a non-zero voltage on the substrate B of the MOS transistor and a voltage lower than the voltage threshold on the gate of the MOS transistor. In the exemplary embodiment illustrated in FIG. 3, the control circuit CCM comprises a resistive element R connected between the substrate B and the source S of the transistor TR. Moreover, the gate of the transistor TR is connected to the substrate B.

La décharge électrostatique est transmise par le biais de la capacité drain-substrat CDB sur le substrat du transistor TR et par la capacité drain-grille CDG sur la grille G du transistor TR. L'impulsion de courant IMP est transformée par la résistance R en une tension substrat-source VBS et en une tension grille-source VGS. La présence de la capacité CDB, qui est très grande par rapport à la capacité CDG ainsi que le connexion entre le substrat et la grille du transistor TR permet d'avoir des effets bipolaire et MOS conjugués et amplifiés. En effet puisque la capacité CDB est très grande par rapport à la capacité CDG, l'impulsion transmise sur la grille est plus faible que celle transmise sur le substrat. L'absence de connexion entre la grille et le substrat permet certes d'obtenir par ce couplage capacitif ces effets bipolaire et MOS conjugués, mais la présence de la connexion entre la grille et le substrat permet à la grille de se polariser davantage (par le biais de l'impulsion transmise via la capacité CDG et par le biais de l'impulsion transmise sur le substrat) et par conséquent d'amplifier ces effets conjugués, car plus la tension de grille se rapproche de la tension de seuil du transistor MOS, plus le gain en courant augmente. The electrostatic discharge is transmitted through the drain-substrate capacitance CDB on the substrate of the transistor TR and by the drain-gate capacitance CDG on the gate G of the transistor TR. The current pulse IMP is transformed by the resistor R into a substrate-source voltage VBS and a gate-source voltage VGS. The presence of the CDB capacitance, which is very large compared with the CDG capacitance as well as the connection between the substrate and the gate of the transistor TR, makes it possible to have conjugated and amplified bipolar and MOS effects. Indeed since the CBD capacity is very large compared to the CDG capacity, the pulse transmitted on the gate is lower than that transmitted on the substrate. The absence of connection between the gate and the substrate makes it possible to obtain, by this capacitive coupling, these bipolar and conjugated MOS effects, but the presence of the connection between the gate and the substrate allows the gate to be polarized further (by the bias of the pulse transmitted via the capacitance CDG and through the pulse transmitted on the substrate) and therefore to amplify these conjugate effects, because the closer the gate voltage approaches the threshold voltage of the MOS transistor, the more the gain in current increases.

Par ailleurs, plus le produit R par CDB est élevé, plus la tension ou seuil de déclenchement du dispositif de protection est faible. Ainsi, en fonction de la technologie utilisée, on choisira notamment la valeur de R de façon à avoir un seuil de déclenchement acceptable compatible avec un fonctionnement sous-seuil du transistor MOS. A titre indicatif, pour une technologie 40 nanomètres (longueur de grille à 40 nanomètres), on a une capacité CAB=10-10 F/m et une capacité CDG égale à 10-13 F/m. On choisira alors par exemple une résistance R égale à 500 ohms. On voit ainsi, comme illustré sur la figure 4 par la courbe CV1, que le bloc BLC du dispositif DIS absorbe le courant dû à l'impulsion électrostatique tout en limitant la tension aux bornes du composant CMP à une tension VT1 de l'ordre de 1 volt. Cette tension VT1 est le seuil de déclenchement, à partir duquel le courant absorbé par le dispositif de protection DIS est significatif. Un tel seuil de déclenchement est à comparer avec celui, de l'ordre de 4,5 volts, obtenu avec une protection ESD classique utilisant un transistor NMOS dont la grille et le substrat sont directement connectés à la masse. En régime établi, c'est à dite lorsque le composant à protéger est en fonctionnement, la tension à la borne BP est par exemple égale à la tension d'alimentation Vdd du circuit intégré, dont la valeur dépend de la technologie utilisée, tandis que la tension à la borne BN est par exemple la masse. Puisqu'on est en régime établi, c'est-à-dire non en présence d'une impulsion de courant entre les deux bornes BP et BN, et que la diode drain-substrat est en inverse, le substrat B et la grille G sont polarisées à la masse. Le transistor TR est donc bloqué et par conséquent le dispositif DIS ne déclenche pas en régime établi. D'autres types de circuits de commande CCM sont possibles. Ainsi, on pourrait utiliser également un pont résistif ou bien un pont capacitif connecté entre les bornes BN et BP au lieu d'une seule résistance comme illustré sur la figure 3. Moreover, the higher the product R per CBD, the lower the voltage or threshold for triggering the protection device. Thus, depending on the technology used, the value of R will be chosen in particular so as to have an acceptable tripping threshold compatible with a sub-threshold operation of the MOS transistor. As an indication, for a 40 nanometer technology (40 nanometer grid length), we have a CAB capacity of 10-10 F / m and a CDG capacity equal to 10-13 F / m. For example, a resistance R equal to 500 ohms will be chosen. Thus, as illustrated in FIG. 4, by the curve CV1, the BLC block of the device DIS absorbs the current due to the electrostatic pulse while limiting the voltage across the component CMP to a voltage VT1 of the order of 1 volt. This voltage VT1 is the triggering threshold, from which the current absorbed by the protective device DIS is significant. Such a tripping threshold is to be compared with that, of the order of 4.5 volts, obtained with a conventional ESD protection using an NMOS transistor whose gate and the substrate are directly connected to ground. In steady state, it is said when the component to be protected is in operation, the voltage at the terminal BP is for example equal to the supply voltage Vdd of the integrated circuit, whose value depends on the technology used, while the voltage at the terminal BN is for example the mass. Since it is in steady state, that is to say not in the presence of a current pulse between the two terminals BP and BN, and the diode drain-substrate is in inverse, the substrate B and the gate G are polarized to ground. The transistor TR is therefore blocked and therefore the device DIS does not trigger in steady state. Other types of CCM control circuits are possible. Thus, it would also be possible to use a resistive bridge or a capacitive bridge connected between the terminals BN and BP instead of a single resistor as illustrated in FIG.

Cela étant, le circuit de commande de la figure 3 présente l'avantage de n'offrir quasiment aucun courant de fuite. Lorsque l'on souhaite que le composant à protéger soit protégé contre une impulsion de courant se propageant à la fois dans la direction DI1 (figure 5) mais également contre une impulsion de courant pouvant se propager dans la direction DI2, on peut associer alors au bloc BLC une diode DD dont la cathode est connectée à la borne BP et dont l'anode est connectée à la borne BN. Un exemple de réalisation d'un tel dispositif DIS sous forme intégrée est illustré sur les figures 6 et 7. However, the control circuit of Figure 3 has the advantage of offering virtually no leakage current. When it is desired that the component to be protected is protected against a current pulse propagating both in the DI1 direction (FIG. 5) but also against a current pulse that can propagate in the direction DI2, then it can be associated with BLC block a DD diode whose cathode is connected to the BP terminal and whose anode is connected to the BN terminal. An exemplary embodiment of such a DIS device in integrated form is illustrated in Figures 6 and 7.

Le bloc BLC est ainsi réalisé au sein d'un caisson semi-conducteur CS, par exemple de type de conductivité P, isolé du substrat SB lui-même de type de conductivité P par une couche enterrée CH de type de conductivité N. The BLC block is thus produced within a semiconductor box CS, for example of conductivity type P, isolated from the substrate SB itself of conductivity type P by a buried layer CH of N conductivity type.

La diode DD est quant à elle réalisée par une jonction P+N. Des contacts CTC permettent de connecter les différents éléments entre eux de la façon illustrée sur la figure 5. Dans un autre mode de réalisation illustré sur la figure 8, le circuit de commande comporte un premier élément résistif R1 connecté entre la source et le substrat du transistor MOS TR et un deuxième élément résistif R2 connecté entre la grille et la source du transistor MOS TR. Là encore, dans une technologie 40 nanomètres, les résistances R1 et R2 peuvent être prises égales à 500 ohms par exemple. Dans ce mode de réalisation, la grille et le substrat du transistor TR ne sont pas connectés ensemble. On obtient donc un effet bipolaire et MOS conjugués par le biais des capacités CDB et par le biais des capacités CDG. Cela étant, cet effet conjugué n'est pas amplifié contrairement au mode de réalisation précédent en raison de l'absence de connexion entre le substrat et la grille du transistor. On obtient donc, comme illustré par la courbe CV2 de la figure 9, un dispositif de protection qui permet de limiter cette fois-ci la surtension aux bornes du composant CMP à 1,80 volt (seuil de déclenchement) au lieu de l'ordre du volt précédemment. Les modes de réalisation illustrés sur les figures 10 et 11 sont des modes dans lesquels le bloc BLC fonctionne de façon réversible, c'est-à-dire qu'il permet de protéger un composant contre une impulsion de courant allant du drain vers la source ou de la source vers le drain. Plus précisément, comme illustré sur la figure 10, le substrat et la grille du transistor MOS sont laissés flottants. L'effet bipolaire et MOS est obtenu alors par le couplage capacitif grille-substrat formé par les condensateurs CDB et CDG. De façon à avoir un effet amplifié, on peut en outre, comme illustré sur la figure Il, relier électriquement la grille et le substrat du transistor TR. The DD diode is made by a P + N junction. CTC contacts make it possible to connect the different elements to each other in the manner illustrated in FIG. 5. In another embodiment illustrated in FIG. 8, the control circuit comprises a first resistive element R1 connected between the source and the substrate of FIG. MOS transistor TR and a second resistive element R2 connected between the gate and the source of the transistor MOS TR. Again, in a 40 nanometer technology, the resistors R1 and R2 can be taken as equal to 500 ohms for example. In this embodiment, the gate and the substrate of the transistor TR are not connected together. This results in a bipolar effect and MOS conjugated through CBD capabilities and through CDG capabilities. However, this combined effect is not amplified in contrast to the previous embodiment due to the lack of connection between the substrate and the gate of the transistor. Thus, as illustrated by the curve CV2 of FIG. 9, a protection device is obtained which makes it possible to limit this time the overvoltage at the terminals of the CMP component at 1.80 volts (trip threshold) instead of the order from volt previously. The embodiments illustrated in FIGS. 10 and 11 are modes in which the BLC block operates in a reversible manner, that is to say that it makes it possible to protect a component against a current pulse going from the drain to the source. or from the source to the drain. More specifically, as illustrated in FIG. 10, the substrate and the gate of the MOS transistor are left floating. The bipolar effect and MOS is then obtained by the grid-substrate capacitive coupling formed by the capacitors CDB and CDG. In order to have an amplified effect, it is also possible, as illustrated in FIG. 11, to electrically connect the gate and the substrate of the transistor TR.

Ces modes de réalisation sont particulièrement intéressants pour les transistors TR présentant des oxydes de grille épais, typiquement de l'ordre de 50 Angstrôms. Cela étant, ces modes de réalisation offrent des seuils de déclenchement très faibles en raison d'une résistance très grande entre le substrat et la masse (absence de connexion entre le substrat et la masse) et entre la grille et la masse (absence de connexion entre la grille et la masse). Un tel seuil de déclenchement très faible peut être préjudiciable dans certaines applications, en particulier lorsque le composant à protéger injecte du courant dans un autre composant, car cette injection peut conduire à un déclenchement intempestif du dispositif DIS. C'est la raison pour laquelle il est préférable d'utiliser les modes de réalisation décrits ci-avant et présentant une résistance entre le substrat et la masse et/ou une résistance entre la grille et la masse. En effet l'ajustement de la valeur de cette résistance permet de relever la valeur du seuil de déclenchement. Sur les figures 10 et 11, le drain du transistor MOS est représenté à des fins de simplification du dessin, comme étant l'électrode couplée à la première borne BP tandis que la source du transistor MOS est représentée comme étant l'électrode couplée à la deuxième borne et ce quel que soit le sens de l'impulsion de courant. Cette représentation correspond effectivement au cas où l'impulsion de courant est positive c'est-à-dire allant du drain (porté au potentiel haut) à la source (portée au potentiel bas. Cela étant l'homme du métier sait que la structure d'un transistor MOS est symétrique vis-à-vis de ses deux électrodes et qu'en pratique le drain est désigné comme étant l'électrode porté à un potentiel haut par rapport à un potentiel bas appliqué sur l'autre électrode qui est alors désignée comme étant la source. Aussi dans le cas d'une impulsion de courant négative c'est-à-dire allant de l'électrode désignée par S sur les figures 10 et 11, vers l'électrode désignée par D sur les figures 10 et 11, c'est l'électrode désignée par S qui est portée au potentiel haut et qui forme donc effectivement le drain du transistor MOS, tandis que c'est l'électrode désignée par D qui est portée au potentiel bas et qui forme donc effectivement la source du transistor MOS. Ainsi dans ces modes de réalisation réversibles, une première électrode du transistor, couplée à la première borne BP, forme effectivement le drain ou la source du transistor MOS tandis que la deuxième électrode, couplée à la deuxième borne BN, forme effectivement la source ou le drain du transistor, en fonction du sens de l'impulsion de courant. These embodiments are particularly interesting for transistors TR having thick gate oxides, typically of the order of 50 Angstroms. However, these embodiments offer very low triggering thresholds because of a very high resistance between the substrate and the ground (no connection between the substrate and the ground) and between the gate and the ground (no connection between the grid and the mass). Such a very low tripping threshold can be detrimental in certain applications, in particular when the component to be protected is injecting current into another component, because this injection can lead to a nuisance tripping of the DIS device. This is why it is preferable to use the embodiments described above and having a resistance between the substrate and the mass and / or a resistance between the gate and the ground. Indeed the adjustment of the value of this resistance makes it possible to raise the value of the threshold of triggering. In FIGS. 10 and 11, the drain of the MOS transistor is shown for purposes of simplification of the drawing, as being the electrode coupled to the first BP terminal while the source of the MOS transistor is represented as being the electrode coupled to the second terminal and this regardless of the direction of the current pulse. This representation corresponds effectively to the case where the current pulse is positive, that is to say going from the drain (carried to the high potential) to the source (brought to the low potential, which is known to those skilled in the art that the structure of a MOS transistor is symmetrical vis-à-vis its two electrodes and that in practice the drain is designated as the electrode raised to a high potential with respect to a low potential applied to the other electrode which is then designated as the source, also in the case of a negative current pulse i.e. ranging from the electrode designated S in Figs 10 and 11, to the electrode designated D in Figs. and 11, it is the electrode designated by S which is raised to the high potential and which thus effectively forms the drain of the MOS transistor, whereas it is the electrode designated by D which is brought to the low potential and which therefore forms actually the source of the MOS transistor. In these reversible embodiments, a first electrode of the transistor, coupled to the first BP terminal, effectively forms the drain or source of the MOS transistor while the second electrode, coupled to the second BN terminal, effectively forms the source or drain. of the transistor, depending on the direction of the current pulse.

Dans le mode de réalisation illustré sur la figure 12, le dispositif DIS comporte deux blocs cascodés BLC1 et BLC2. Plus précisément, dans ce mode de réalisation, le transistor MOS TRI, TR2 de chaque bloc BLC1, BLC2 a sa grille G connectée à son substrat B. In the embodiment illustrated in FIG. 12, the device DIS comprises two cascoded blocks BLC1 and BLC2. More specifically, in this embodiment, the MOS transistor TRI, TR2 of each block BLC1, BLC2 has its gate G connected to its substrate B.

Par ailleurs, le drain du premier transistor MOS TRI est connecté à la première borne BP tandis que la source du deuxième transistor MOS TR2 est connectée à la deuxième borne BN. Par ailleurs, un élément résistif R est connecté entre le substrat du deuxième transistor TR2 et la deuxième borne BN. Moreover, the drain of the first MOS transistor TRI is connected to the first terminal BP while the source of the second transistor MOS TR2 is connected to the second terminal BN. Moreover, a resistive element R is connected between the substrate of the second transistor TR2 and the second terminal BN.

En présence d'une impulsion de courant, ce dispositif DIS met également en oeuvre un double effet bipolaire et MOS au niveau de chaque bloc BLC1. Et, comme illustré sur la figure 13 par la courbe CV3, le dispositif DIS déclenche à une tension VT1 de l'ordre de 0,3 volt, plus précisément 0,34 volt dans cet exemple de réalisation. In the presence of a current pulse, this device DIS also implements a double bipolar effect and MOS at each block BLC1. And, as illustrated in FIG. 13 by the curve CV3, the device DIS triggers at a voltage VT1 of the order of 0.3 volts, more precisely 0.34 volts in this embodiment.

Un tel dispositif DIS peut également être utilisé comme moyen de protection contre les décharges électrostatiques. Cela étant, il peut être également utilisé dans d'autres applications, notamment dans une application de déclencheur (« trigger » selon une dénomination anglosaxonne habituellement utilisée par l'homme du métier). En effet, en présence d'une impulsion de courant, une tension de commande Vout peut être délivrée entre le drain et la source du transistor TR2 de façon à commander un autre dispositif. Such a device DIS can also be used as a means of protection against electrostatic discharges. However, it can also be used in other applications, in particular in a trigger application ("trigger" according to an Anglo-Saxon name usually used by those skilled in the art). Indeed, in the presence of a current pulse, a control voltage Vout can be delivered between the drain and the source of the transistor TR2 so as to control another device.

On obtient donc ici un élément déclencheur qui est capable de délivrer une très faible tension de commande, ce qui est particulièrement intéressant pour les technologies avancées. Bien que dans les exemples décrits ci-avant, on ait utilisé un ou plusieurs transistors NMOS, l'invention s'applique également à un ou plusieurs transistors PMOS de façon duale. Plus précisément, la source du transistor PMOS reste connectée à la borne BN qui est susceptible de recevoir une tension Vdd positive et le drain du transistor PMOS reste connecté à la borne BP qui est cette fois-ci susceptible de recevoir une tension négative ou nulle. Bien entendu comme expliqué ci-avant, compte tenu de la symétrie d'un transistor PMOS vis-à-vis de ces deux électrodes, dans les modes de réalisation réversibles, une première électrode du transistor, couplée à la première borne BP, forme effectivement le drain ou la source du transistor PMOS tandis que la deuxième électrode, couplée à la deuxième borne BN, forme effectivement la source ou le drain du transistor, en fonction du sens de l'impulsion de courant. On se réfère maintenant plus particulièrement à la figure 14, qui illustre un autre mode de réalisation d'un dispositif DIS de protection contre les décharges électrostatiques. Sur cette figure, le dispositif DIS comporte deux blocs BLC1, BLC2 couplés en série de façon symétrique entre les deux bornes BP et BN du dispositif. Comme sur la figure 1, le composant à protéger CMP est connecté en parallèle du dispositif DIS entre les deux bornes BP et BN. Les deux blocs BLC1 et BLC2 sont ici identiques. Plus précisément, le premier bloc BLC1, comporte un transistor NMOS TRI dont la deuxième électrode E2 est connectée à la borne BN et dont la grille GR1 est connectée au substrat B1 du transistor sans être connectée à la borne BN. Par ailleurs, un élément résistif R1 est connecté entre le substrat B1 du transistor TRI et la borne BN. This gives a trigger element that is capable of delivering a very low control voltage, which is particularly interesting for advanced technologies. Although in the examples described above, one or more NMOS transistors have been used, the invention also applies to one or more PMOS transistors in a dual manner. More precisely, the source of the PMOS transistor remains connected to the terminal BN which is capable of receiving a positive voltage Vdd and the drain of the PMOS transistor remains connected to the terminal BP, which this time is capable of receiving a negative or zero voltage. Of course, as explained above, given the symmetry of a PMOS transistor with respect to these two electrodes, in the reversible embodiments, a first electrode of the transistor, coupled to the first terminal BP, effectively forms the drain or source of the PMOS transistor while the second electrode, coupled to the second terminal BN, effectively forms the source or drain of the transistor, depending on the direction of the current pulse. Referring now more particularly to Figure 14, which illustrates another embodiment of an ESD device for protection against electrostatic discharges. In this figure, the DIS device comprises two blocks BLC1, BLC2 series-connected symmetrically between the two terminals BP and BN of the device. As in FIG. 1, the component to be protected CMP is connected in parallel with the device DIS between the two terminals BP and BN. The two blocks BLC1 and BLC2 are here identical. More precisely, the first block BLC1 comprises an NMOS transistor TRI whose second electrode E2 is connected to the terminal BN and whose gate GR1 is connected to the substrate B1 of the transistor without being connected to the terminal BN. Furthermore, a resistive element R1 is connected between the substrate B1 of the transistor TRI and the terminal BN.

Le bloc BLC1 présente donc une structure analogue à celle décrite en référence à la figure 3. Par analogie, le bloc BLC2 comporte un transistor NMOS TR2 dont la première électrode El est reliée à la première borne BP et dont la deuxième électrode E2 est reliée à la première électrode El du transistor TRI du premier bloc BLC1. Par ailleurs, la grille GR2 du transistor TR2 est reliée à son substrat B2 sans être connectée à la borne BP. En outre, un élément résistif R2 est connecté entre le substrat B2 et la borne BP. La première électrode El du transistor TRI et la deuxième électrode E2 du transistor TR2 forment une borne commune BC. Ce dispositif présente une configuration réversible vis-à-vis de la polarité de la décharge électrostatique. The block BLC1 therefore has a structure similar to that described with reference to FIG. 3. By analogy, the block BLC2 comprises an NMOS transistor TR2 whose first electrode E1 is connected to the first terminal BP and whose second electrode E2 is connected to the first electrode El of the transistor TRI of the first block BLC1. In addition, the gate GR2 of the transistor TR2 is connected to its substrate B2 without being connected to the terminal BP. In addition, a resistive element R2 is connected between the substrate B2 and the terminal BP. The first electrode El of the transistor TRI and the second electrode E2 of the transistor TR2 form a common terminal BC. This device has a reversible configuration vis-à-vis the polarity of the electrostatic discharge.

Ainsi, en présence d'un potentiel haut sur la borne BP et d'un potentiel bas sur la borne BN, c'est-à-dire correspondant à une impulsion de courant allant de la borne BP vers la borne BN, l'électrode El du transistor TR2 est son drain tandis que l'électrode E2 du transistor TR2 est sa source. Thus, in the presence of a high potential on the BP terminal and a low potential on the BN terminal, that is to say corresponding to a current pulse going from the BP terminal to the BN terminal, the electrode El of the transistor TR2 is its drain while the electrode E2 of the transistor TR2 is its source.

Par ailleurs, l'électrode El du transistor TRI est son drain et l'électrode E2 du transistor TRI est sa source. Dans le cas d'une décharge électrostatique de polarité inverse, c'est-à-dire avec un potentiel haut sur la borne BN et un potentiel bas sur la borne BP, les deuxièmes électrodes E2 des transistors TRI et TR2 forment les drains de ces transistors, tandis que les premières électrodes El de ces transistors forment leurs sources. En présence d'une décharge électrostatique positive, c'est-à-dire donnant lieu à une différence de potentiel positive entre la borne BP et la borne BN (donnant lieu à une impulsion de courant allant de la borne BP vers la borne BN) le courant circule, au début de l'impulsion, à travers la résistance R2 et, lorsque la tension dépasse la tension de seuil de la diode (environ 0,6 volt), à travers la diode passante de la jonction substrat-source (électrode E2) du transistor TR2. Moreover, the electrode El of the transistor TRI is its drain and the electrode E2 of the transistor TRI is its source. In the case of an electrostatic discharge of inverse polarity, that is to say with a high potential on the terminal BN and a low potential on the terminal BP, the second electrodes E2 of the transistors TR1 and TR2 form the drains of these transistors, while the first el electrodes of these transistors form their sources. In the presence of a positive electrostatic discharge, that is to say giving rise to a positive potential difference between the BP terminal and the BN terminal (giving rise to a current pulse going from the BP terminal to the BN terminal) the current flows, at the beginning of the pulse, through the resistor R2 and, when the voltage exceeds the threshold voltage of the diode (about 0.6 volts), through the pass diode of the substrate-source junction (electrode E2) of transistor TR2.

L'impulsion de courant se transmet donc au niveau de la borne commune BC et de ce fait, le transistor TRI passe au moins transitoirement au début de l'impulsion, dans son mode de fonctionnement hybride. Bien entendu si la tension de grille-source du transistor TRI devient supérieure à la tension de seuil du transistor MOS, celui-ci passe dans un mode de fonctionnement du type MOS. I1 convient de noter également que, au moins transitoirement au début de l'impulsion, le transistor TR2 passe également dans un mode de fonctionnement hybride en raison notamment de la connexion entre le substrat B2 et la grille GR2. La figure 15 illustre les évolutions de la tension V1 aux bornes du transistor TRI et de la tension de grille VG1 du transistor TRI. Ces évolutions ont été obtenues pour des transistors réalisés en technologie 40 nanomètres, avec des résistances R1 et R2 égales toutes les deux à 1 kilo-ohm. Par ailleurs, la décharge électrostatique est une décharge égale à 4 kilovolts HBM. Sur la figure 15, la courbe CV1 représente l'évolution de la tension V1 tandis que la courbe CVG1 représente l'évolution de la tension de grille du transistor TRI. On remarque que le dispositif DIS de la figure 14 présente un seuil de déclenchement SDC1 de l'ordre de 3,7 volts. Ce seuil de déclenchement se produit au bout de environ 0,1 nanoseconde. On verra plus en détail ci-après que la tension V1 à la borne commune BC peut être utilisée pour commander un organe de puissance, par exemple un triac. En effet les moyens électroniques du dispositif de la figure 14 peuvent être également utilisés comme élément déclencheur (« trigger »), que ce soit dans une application de protection ESD, comme on le verra par exemple en référence aux figures 22 à 24, ou dans toute autre application. C'est la raison pour laquelle on a représenté sur la figure 25, l'évolution de la tension V1 qui est la tension de commande d'un autre élément, par exemple un triac, lorsque les moyens électroniques sont utilisés comme élément déclencheur. Dans ce cas le seuil SDC1 est le seuil de déclenchement qui va permettre de déclencher le triac par exemple. Cela étant, lorsque le dispositif DIS de la figure 14 est utilisé tel quel en tant que moyen de protection ESD, c'est la différence de tension V12 entre les bornes BP et BN qu'il convient d'observer. Et l'évolution de cette tension V12 suit, au début de la décharge électrostatique, celle de la différence de tension V1 avec un décalage de quelques volts, pour venir ensuite converger vers la courbe CV1 un peu avant la zone du pic PC1. Dans ce cas, le seuil de déclenchement du dispositif DIS, c'est-à-dire la différence de tension V12 à partir de laquelle un courant significatif est absorbé dans le dispositif DIS, est de l'ordre de 6 volts. Ceci est un gain considérable par rapport aux dispositifs classiques de protection ESD à deux étages, qui vont déclencher aux alentours de 8 volts. The current pulse is therefore transmitted at the common terminal BC and therefore the transistor TRI passes at least temporarily to the beginning of the pulse, in its hybrid mode of operation. Of course if the gate-source voltage of the transistor TRI becomes greater than the threshold voltage of the MOS transistor, it goes into a mode of operation of the MOS type. It should also be noted that, at least transiently at the beginning of the pulse, the transistor TR2 also goes into a hybrid mode of operation due in particular to the connection between the substrate B2 and the GR2 gate. FIG. 15 illustrates the evolutions of the voltage V1 across the transistor TRI and the gate voltage VG1 of the transistor TRI. These evolutions were obtained for transistors made in 40 nanometer technology, with resistors R1 and R2 both equal to 1 kilo-ohm. In addition, the electrostatic discharge is a discharge equal to 4 kilovolts HBM. In FIG. 15, the curve CV1 represents the evolution of the voltage V1 while the curve CVG1 represents the evolution of the gate voltage of the transistor TRI. Note that the DIS device of Figure 14 has a trigger threshold SDC1 of the order of 3.7 volts. This trigger threshold occurs after about 0.1 nanosecond. It will be seen in more detail below that the voltage V1 at the common terminal BC can be used to control a power unit, for example a triac. Indeed, the electronic means of the device of FIG. 14 can also be used as a trigger element, whether in an ESD protection application, as will be seen for example with reference to FIGS. 22 to 24, or in FIG. any other application. This is why FIG. 25 shows the evolution of the voltage V1, which is the control voltage of another element, for example a triac, when the electronic means are used as a triggering element. In this case, the threshold SDC1 is the trigger threshold that will trigger the triac for example. However, when the DIS device of Figure 14 is used as such as ESD protection means, it is the voltage difference V12 between terminals BP and BN should be observed. And the evolution of this voltage V12 follows, at the beginning of the electrostatic discharge, that of the voltage difference V1 with an offset of a few volts, to come then converge to the CV1 curve just before the peak area PC1. In this case, the triggering threshold of the device DIS, that is to say the voltage difference V12 from which a significant current is absorbed in the device DIS, is of the order of 6 volts. This is a considerable gain over conventional two-stage ESD protection devices, which will trigger at around 8 volts.

Ce qui vient d'être expliqué (évolution de la différence de tension V12 par rapport à v i) pour le dispositif de la figure 14, est valable pour les dispositifs illustrés sur les figures 17, 19 et 20. En régime établi, c'est-à-dire lorsque le composant à protéger est en fonctionnement, avec par exemple une tension d'alimentation Vdd présente à la borne BP et la masse présente à la borne BN, la résistance R2 et la jonction substrat-source du transistor TR2 permettent de tirer le potentiel de la borne commune BC à un niveau haut. Par ailleurs, la jonction substrat-drain du transistor TRI est non passante puisque le potentiel du substrat B1 du transistor TRI est tiré à la masse par l'intermédiaire de la résistance R1. De ce fait, la grille GR1 est également tirée à la masse. Le transistor TRI est donc bloqué. Le dispositif DIS ne se déclenche donc pas en régime établi. Bien entendu, ce qui vient d'être décrit pour une décharge électrostatique positive est identique pour une décharge électrostatique négative, les rôles des transistors TRI et TR2 étant inversés. On obtient alors des évolutions de courbes symétriques par rapport à celles illustrées sur la figure 15. What has just been explained (evolution of the voltage difference V12 with respect to vi) for the device of FIG. 14, is valid for the devices illustrated in FIGS. 17, 19 and 20. In steady state this is that is, when the component to be protected is in operation, with for example a supply voltage Vdd present at the terminal BP and the mass present at the terminal BN, the resistor R2 and the substrate-source junction of the transistor TR2 make it possible to draw the potential of common terminal BC to a high level. Moreover, the substrate-drain junction of the transistor TRI is non-conducting since the potential of the substrate B1 of the transistor TRI is drawn to ground via the resistor R1. As a result, the grid GR1 is also grounded. The transistor TRI is thus blocked. The device DIS does not trigger in steady state. Of course, what has just been described for a positive electrostatic discharge is identical for a negative electrostatic discharge, the roles of transistors TRI and TR2 being reversed. We then obtain evolutions of symmetrical curves compared to those illustrated in FIG.

Et, en régime établi, c'est cette fois-ci la résistance R1 et la jonction substrat-source du transistor TRI qui permettent de maintenir le noeud BC au niveau haut de tension (en valeur absolue). On remarque sur la figure 15 que la courbe CV 1 présente un pic PC1 vers la fin de l'impulsion ESD. Ce pic est ici de l'ordre de 7,5 volts. I1 convient de noter, comme indiqué ci-avant, que l'évolution de la tension V12 présente également un pic au niveau du pic PC1. Ce pic s'explique par le fait que, en fin d'impulsion ESD, la capacité de grille du transistor TRI se décharge. De ce fait, à un moment donné, la tension de grille va s'annuler mais, puisqu'à cet instant, l'impulsion ESD n'est pas totalement terminée, il reste un résiduel de courant qui provoque le pic de tension PC1. Dans certaines applications, ce pic de tension peut être gênant car il est supérieur au seuil de déclenchement du dispositif (de l'ordre de 6 volts). Une solution pour diminuer ce pic de tension PC1 consiste à augmenter la valeur des résistances R1 et R2. Ainsi, comme illustré sur la figure 16, dans le cas où l'on adopte des valeurs de 10 kilo-ohms pour les résistances R1 et R2, on voit que le seuil de déclenchement SDC1 reste sensiblement identique mais, la valeur du pic de tension PC1 est ramenée de 7,5 volts à 2,2 volts. Un autre mode de réalisation du dispositif DIS est illustré sur la figure 17. Sur cette figure, on voit que chaque bloc BLC1, BLC2 comporte une diode Dl, D2 connectée entre la grille et le substrat du transistor correspondant. Plus précisément, la cathode de la diode est reliée à la grille du transistor correspondante, tandis que l'anode est reliée au substrat du transistor et également à la résistance correspondante R1 ou R2. Cette diode va permettre de retarder la décharge de la capacité de grille du transistor correspondant à la fin de l'impulsion ESD. Ceci est illustré sur la figure 18. Sur cette figure, on a représenté de nouveau les courbes CV1, CVG1 de la figure 15 et l'on a représenté en outre l'évolution de la tension V1 (courbe CV 10) aux bornes du transistor TRI dans le dispositif de la figure 17. On remarque alors (courbe CVG10) que la tension de la grille du transistor TRI met beaucoup plus de temps à atteindre la valeur nulle, ce qui permet au transistor TRI de rester passant plus longtemps et ce qui permet de diminuer considérablement (courbe CV 10) le pic de tension PC 1 de la courbe CV 1. Cela étant, on remarque que le seuil de déclenchement SDC10 (relativement à la tension Vl) du dispositif DIS est légèrement plus élevé que le seuil de déclenchement SDC1 du dispositif de la figure 14. And, in steady state, it is this time the resistor R1 and the substrate-source junction of the transistor TRI that keep the node BC at the high voltage level (in absolute value). Note in Figure 15 that the curve CV 1 has a peak PC1 towards the end of the ESD pulse. This peak is here of the order of 7.5 volts. It should be noted, as indicated above, that the evolution of the voltage V12 also has a peak at the peak PC1. This peak is explained by the fact that, at the end of the ESD pulse, the gate capacitance of the transistor TRI is discharged. Therefore, at a given moment, the gate voltage will cancel but, since at this moment, the ESD pulse is not completely finished, there remains a current residual that causes the voltage peak PC1. In some applications, this voltage peak can be inconvenient because it is greater than the trigger threshold of the device (of the order of 6 volts). One solution for reducing this peak voltage PC1 is to increase the value of the resistors R1 and R2. Thus, as illustrated in FIG. 16, in the case where one adopts values of 10 kilo-ohms for the resistors R1 and R2, it can be seen that the triggering threshold SDC1 remains substantially identical but, the value of the voltage peak PC1 is reduced from 7.5 volts to 2.2 volts. Another embodiment of the device DIS is illustrated in FIG. 17. In this figure, it can be seen that each block BLC1, BLC2 comprises a diode D1, D2 connected between the gate and the substrate of the corresponding transistor. More precisely, the cathode of the diode is connected to the gate of the corresponding transistor, while the anode is connected to the transistor substrate and also to the corresponding resistor R1 or R2. This diode will allow to delay the discharge of the gate capacitance of the corresponding transistor at the end of the ESD pulse. This is illustrated in FIG. 18. In this figure, the curves CV1, CVG1 of FIG. 15 are represented again and the evolution of the voltage V1 (CV curve 10) at the terminals of the transistor is furthermore represented. TRI in the device of Figure 17. It is then noted (CVG10 curve) that the gate voltage of the transistor TRI takes much longer to reach the zero value, allowing the transistor TRI to stay longer and what considerably reduces (CV curve 10) the peak voltage PC 1 of the curve CV 1. This being so, it is noted that the trigger threshold SDC10 (relative to the voltage Vl) of the device DIS is slightly higher than the threshold of trigger SDC1 of the device of Figure 14.

Par voie de conséquence, le seuil de déclenchement du dispositif DIS relativement à la tension V12, est également légèrement plus élevé que le seuil de déclenchement du dispositif DIS de la figure 14. Là encore, ce qui vient d'être décrit pour une décharge électrostatique positive est valable par symétrie pour une décharge électrostatique négative. Sur la figure 19, les diodes ont été remplacées par des transistors auxiliaires TA1, TA2. Chaque transistor TA1, TA2 est un transistor NMOS ayant sa grille connectée à son substrat, et une première électrode connectée à la grille du transistor TRI, TR2 correspondant tandis que l'autre électrode est connectée à l'élément résistif correspondant R1, R2. Un tel transistor additionnel va donc, lors de l'impulsion ESD, amplifier le fonctionnement hybride du transistor TRI, TR2 correspondant et, en fin d'impulsion ESD, retarder la décharge de la capacité de grille du transistor TRI, TR2. Dans ce mode de réalisation, l'amplification du fonctionnement hybride du transistor TRI, TR2 est plus rapide que dans le mode de réalisation de la figure 17, car dans le mode de réalisation de la figure 17, il faut attendre d'avoir franchi la tension de seuil de la diode pour pouvoir amplifier le fonctionnement hybride du transistor TRI, TR2, alors que la présence des transistors additionnels TA1, TA2 qui passent eux-mêmes au moins transitoirement dans leur mode de fonctionnement hybride permet de s'affranchir de la contrainte de la tension de seuil de la diode et d'amplifier plus rapidement. Dans le mode de réalisation de la figure 20, l'élément additionnel, ici une diode, qui permet de retarder la décharge de la capacité de grille en fin d'impulsion ESD, est maintenant connecté entre le substrat du transistor correspondant et l'élément résistif correspondant. Plus précisément, dans le bloc BLC1, la cathode de la diode Dl est connectée au substrat du transistor TRI et l'anode est reliée à la résistance R1, tandis que dans le bloc BLC2, la cathode de la diode D2 est reliée au substrat du transistor TR2, et l'anode à la résistance R2. Par ailleurs, chaque transistor TRI, TR2 a son substrat directement connecté à sa grille. De par cette connexion directe entre le substrat et la grille, on obtient donc un fonctionnement hybride amplifié du transistor correspondant lors d'une impulsion ESD. Par ailleurs, la diode permet là encore de retarder la décharge de la capacité de grille du transistor en fin d'impulsion ESD. Et, cette capacité va cette fois-ci se décharger dans le substrat du transistor, ce qui va contribuer au fonctionnement hybride du transistor en fin d'impulsion ESD et permettre notamment un encaissement plus rapide de la décharge ESD. En d'autres termes dans ce mode de réalisation on a un effet conjugué MOS-bipolaire du transistor TRI, TR2 au début de l'impulsion ESD et à la fin de l'impulsion ESD. Consequently, the tripping threshold of the device DIS relative to the voltage V12 is also slightly higher than the tripping threshold of the device DIS of FIG. 14. Here again, what has just been described for an electrostatic discharge positive is valid by symmetry for negative electrostatic discharge. In FIG. 19, the diodes have been replaced by auxiliary transistors TA1, TA2. Each transistor TA1, TA2 is an NMOS transistor having its gate connected to its substrate, and a first electrode connected to the gate of the corresponding transistor TR1, TR2 while the other electrode is connected to the corresponding resistive element R1, R2. Such an additional transistor therefore, during the ESD pulse, amplify the hybrid operation of the corresponding transistor TR1, TR2 and, at the end of the ESD pulse, delay the discharge of the gate capacitance of the transistor TR1, TR2. In this embodiment, the amplification of the hybrid operation of the transistor TR1, TR2 is faster than in the embodiment of FIG. 17, because in the embodiment of FIG. 17, it is necessary to wait for having crossed the threshold voltage of the diode to be able to amplify the hybrid operation of transistor TR1, TR2, while the presence of additional transistors TA1, TA2 which pass themselves at least temporarily in their hybrid mode of operation makes it possible to overcome the constraint of the threshold voltage of the diode and amplify faster. In the embodiment of FIG. 20, the additional element, here a diode, which makes it possible to delay the discharge of the gate capacitance at the end of the ESD pulse, is now connected between the substrate of the corresponding transistor and the element corresponding resistive. More precisely, in the block BLC1, the cathode of the diode D1 is connected to the substrate of the transistor TRI and the anode is connected to the resistor R1, while in the block BLC2, the cathode of the diode D2 is connected to the substrate of the transistor TR2, and the anode to the resistor R2. Moreover, each transistor TRI, TR2 has its substrate directly connected to its gate. By this direct connection between the substrate and the gate, an amplified hybrid operation of the corresponding transistor is thus obtained during an ESD pulse. Moreover, the diode again makes it possible to delay the discharge of the gate capacitance of the transistor at the end of the ESD pulse. And, this capacitance will this time be discharged into the transistor substrate, which will contribute to the hybrid operation of the transistor at the end of the ESD pulse and in particular allow a faster collection of the ESD discharge. In other words, in this embodiment, there is a MOS-bipolar conjugated effect of the transistor TR1, TR2 at the beginning of the ESD pulse and at the end of the ESD pulse.

On voit alors, sur la figure 21, que l'évolution de la tension V1 (courbe CV 100 et seuil de déclenchement SDC100) est encore plus favorable en fin d'impulsion ESD par rapport aux évolutions et courbes CV1 et CV10 correspondant aux modes de réalisation des figures 14 et 17. It can be seen in FIG. 21 that the evolution of the voltage V1 (CV curve 100 and trigger threshold SDC100) is even more favorable at the end of the ESD pulse with respect to the evolutions and curves CV1 and CV10 corresponding to the modes of embodiment of Figures 14 and 17.

L'évolution de la tension V12 serait identique à celle de la tension V1 en fin d'impulsion. Bien entendu, dans le mode de réalisation de la figure 20, la diode pourrait être remplacée par un transistor auxiliaire du type de celui illustré sur la figure 19. The evolution of the voltage V12 would be identical to that of the voltage V1 at the end of the pulse. Of course, in the embodiment of FIG. 20, the diode could be replaced by an auxiliary transistor of the type illustrated in FIG. 19.

Dans le cas où des courants relativement importants doivent être absorbés par le dispositif de protection DIS, il peut être particulièrement avantageux que les moyens électroniques de ce dispositif DIS comportent un organe de puissance, par exemple un triac TRC connecté entre les deux bornes BP et BN du dispositif et dont la gâchette est reliée à la borne commune BC des deux blocs BLC1 et BLC2. Ceci est illustré sur les figures 22 à 24. Sur la figure 22, l'agencement des deux blocs BLC1 et BLC2 correspond à celui illustré sur la figure 14. Sur la figure 23, l'agencement de ces deux blocs correspond à celui illustré sur la figure 17 tandis que sur la figure 24, cet agencement correspond à celui illustré sur la figure 20. La figure 25 illustre l'évolution de la tension VA entre les bornes BP et BN du dispositif DIS dans le cas d'une impulsion ESD positive. Bien entendu, cette évolution serait symétriquement identique dans le cas d'une impulsion ESD négative, en raison de la réversibilité du dispositif DIS. In the case where relatively large currents must be absorbed by the protective device DIS, it may be particularly advantageous for the electronic means of this device DIS to comprise a power element, for example a triac TRC connected between the two terminals BP and BN. of the device and whose trigger is connected to the common terminal BC of the two blocks BLC1 and BLC2. This is illustrated in FIGS. 22 to 24. In FIG. 22, the arrangement of the two blocks BLC1 and BLC2 corresponds to that illustrated in FIG. 14. In FIG. 23, the arrangement of these two blocks corresponds to that illustrated on FIG. FIG. 17 while in FIG. 24, this arrangement corresponds to that illustrated in FIG. 20. FIG. 25 illustrates the evolution of the voltage VA between the terminals BP and BN of the device DIS in the case of a positive ESD pulse. . Of course, this evolution would be symmetrically identical in the case of a negative ESD pulse, because of the reversibility of the DIS device.

La courbe CVA22 correspond à l'évolution de la tension VA pour le dispositif illustré sur la figure 22. La courbe CVA23 correspond à l'évolution de la tension VA pour le dispositif de la figure 23 et la courbe CVA24 correspond à l'évolution de la tension VA pour le dispositif de la figure 24. Curve CVA22 corresponds to the evolution of voltage VA for the device illustrated in FIG. 22. Curve CVA23 corresponds to the evolution of voltage VA for the device of FIG. 23 and curve CVA24 corresponds to the evolution of FIG. the voltage VA for the device of FIG. 24.

On voit donc tout d'abord que, le seuil de déclenchement du dispositif DIS se produit aux alentours de 0,1 nanoseconde (figure 26, qui est un zoom de la partie initiale de la figure 25). Ce seuil de déclenchement est de l'ordre de 5,8 volts pour le dispositif de la figure 23 tandis qu'il est de l'ordre de 5 volts pour les dispositifs des figures 22 et 24. I1 convient de noter ici que ceci est un progrès considérable par rapport aux dispositifs ESD classiques à deux étages commandant un triac qui déclenchent généralement autour de 8 volts. It can thus be seen first of all that the triggering threshold of the DIS device occurs around 0.1 nanosecond (FIG. 26, which is a zoom of the initial part of FIG. 25). This trip threshold is of the order of 5.8 volts for the device of FIG. 23 while it is of the order of 5 volts for the devices of FIGS. 22 and 24. It should be noted here that this is a significant advance over conventional two-stage ESD devices controlling a triac that typically trigger around 8 volts.

On voit également, sur la figure 25, que la courbe CVA22 présente un premier pic qui correspond à l'extinction du triac lorsque, au cours de l'impulsion ESD, celui-ci n'est plus traversé par un courant significatif. On remarque alors que cet effet d'extinction du triac est très atténué pour le dispositif de la figure 23, et encore plus atténué pour le dispositif de la figure 24. On retrouve également sur la figure 25, le deuxième pic de la courbe CVA22 qui correspond, comme cela a été expliqué ci-avant, au blocage des blocs BLC1 et BLC2, en raison de la décharge de la capacité de grille du transistor MOS en présence d'un courant résiduel. Et, comme cela a été expliqué ci-avant, on note que ce deuxième pic est le plus atténué dans le cas du dispositif de la figure 24. It can also be seen in FIG. 25 that the CVA22 curve has a first peak corresponding to the extinction of the triac when, during the ESD pulse, the latter is no longer traversed by a significant current. It is then noted that this extinction effect of the triac is very attenuated for the device of FIG. 23, and even more attenuated for the device of FIG. 24. It is also found in FIG. 25, the second peak of the curve CVA22 which corresponds, as explained above, blocking blocks BLC1 and BLC2, due to the discharge of the gate capacitance of the MOS transistor in the presence of a residual current. And, as explained above, it is noted that this second peak is the most attenuated in the case of the device of FIG. 24.

La figure 27 illustre schématiquement un mode de réalisation du dispositif DIS au sein d'un circuit intégré. Les triacs, qui sont des structures doubles P-N-P-N, comprennent par exemple deux doigts DG1, DG2 respectivement réalisés de façon intégrée au sein de deux caissons semiconducteurs. Figure 27 schematically illustrates an embodiment of the DIS device within an integrated circuit. The triacs, which are double P-N-P-N structures, comprise for example two DG1, DG2 fingers respectively integrated in two semiconductor boxes.

Et, les éléments déclencheurs de ces triacs sont, dans l'art antérieur, réalisés à l'extérieur de ces doigts. L'invention prévoit ici, avantageusement, de réaliser ces éléments déclencheurs, c'est-à-dire les blocs BLC1 et BLC2 de façon intégrée sur et au sein des deux caissons semiconducteurs contenant les doigts DG1 et DG2. Plus précisément, le doigt DG1 comporte ici un caisson semiconducteur référencé PWe11, de type de conductivité P, isolé du reste du substrat du circuit intégré par un puits dopé N et référencé Nwell ainsi que par une couche enterrée référencée Niso et dopée N. And, the triggers of these triacs are, in the prior art, made outside of these fingers. The invention advantageously provides here for producing these triggering elements, that is to say the blocks BLC1 and BLC2 in an integrated manner on and within the two semiconductor boxes containing the fingers DG1 and DG2. More precisely, the finger DG1 comprises here a semiconductor box referenced PWe11, of conductivity type P, isolated from the remainder of the integrated circuit substrate by an N-doped well and Nwell referenced as well as a buried layer referenced Niso and N-doped.

Le doigt DG1 du triac, correspondant à la structure Al du triac, comporte deux zones semiconductrices dopée P+ et dopée N+, référencées Pp et Np. Par ailleurs, à l'extrémité du doigt DG1, est réalisé le transistor TRI (du bloc BLC1 par exemple). Et, on remarque ici que la résistance Rl du bloc BLC1 est formée par la résistance du caisson PWe11 s'étendant entre le substrat du transistor et l'anode (zone Pp) de la partie Al du triac. De même, la grille est reliée à cette résistance R par une connexion sur une région dopée P+ du caisson PWe11. Sur la figure 28, on a représenté un exemple de réalisation intégrée d'un dispositif DIS selon l'invention, comportant, par rapport au dispositif DIS de la figure 27, une diode D connectée entre la résistance et la grille du transistor de chaque bloc. The finger DG1 of the triac, corresponding to the structure Al of the triac, comprises two doped P + and N + doped semiconductor regions, referenced Pp and Np. Moreover, at the end of the finger DG1, the transistor TRI (of the block BLC1 for example) is produced. And, it is noted here that the resistor R1 of the block BLC1 is formed by the resistance of the PWe11 box extending between the transistor substrate and the anode (Pp zone) of the Al portion of the triac. Similarly, the gate is connected to this resistor R by a connection on a P + doped region PWe11 box. FIG. 28 shows an example of an integrated embodiment of a device DIS according to the invention, having, with respect to the device DIS of FIG. 27, a diode D connected between the resistor and the gate of the transistor of each block. .

La seule différence entre le mode de réalisation de la figure 28 et celui de la figure 27 réside dans le fait que, sur la figure 28, le contact de grille est relié à une région dopée N+ sur le caisson PWe11 de façon à réaliser ladite diode. I1 est particulièrement intéressant d'incorporer des dispositifs de protection contre les décharges électrostatiques du type de ceux qui viennent d'être décrits dans une cellule d'entrée-sortie d'un circuit intégré. A titre d'exemple non limitatif, de telles cellules d'entrée/sortie IOCL peuvent être disposées, comme illustré sur la figure 29, au sein d'un anneau RNG à la périphérie du circuit intégré CI. Ces cellules IOCL peuvent par exemple faire transiter des tensions d'alimentation et/ou des signaux de données à destination et/ou en provenance de blocs fonctionnels BLGl-BLG3 du circuit intégré. Comme illustré sur la figure 30, la cellule d'entrée-sortie comprend par exemple un plot d'entrée-sortie PLT pour recevoir/transmettre un signal. Cette cellule comporte deux bornes d'alimentation Vdd et Gnd. On dispose alors un premier dispositif DIS1 du type de celui qui vient d'être décrit ci-avant, par exemple le dispositif de l'une des figures 22 à 24, entre la borne d'alimentation Vdd et le plot d'entrée-sortie PLT. On dispose un deuxième élément de protection DIS2 entre le plot d'entrée-sortie PL2 et la deuxième borne d'alimentation Gnd. The only difference between the embodiment of FIG. 28 and that of FIG. 27 lies in the fact that, in FIG. 28, the gate contact is connected to an N + doped region on the PWe11 box so as to produce said diode . It is particularly advantageous to incorporate electrostatic discharge protection devices of the type just described in an input-output cell of an integrated circuit. By way of nonlimiting example, such IOCL input / output cells may be arranged, as illustrated in FIG. 29, within an RNG ring at the periphery of the integrated circuit CI. These IOCL cells may, for example, pass power supply voltages and / or data signals to and / or from functional blocks BLG1-BLG3 of the integrated circuit. As illustrated in FIG. 30, the input-output cell comprises, for example, an input-output pad PLT for receiving / transmitting a signal. This cell has two power supply terminals Vdd and Gnd. We then have a first device DIS1 of the type just described above, for example the device of one of FIGS. 22 to 24, between the supply terminal Vdd and the input / output pad. PLT. There is a second protection element DIS2 between the input-output pad PL2 and the second power supply terminal Gnd.

Enfin, on dispose un troisième dispositif de protection ESD DIS3 entre les deux bornes d'alimentation Vdd et Gnd. Ainsi, une telle cellule d'entrée-sortie est protégée, de façon extrêmement simplement contre une décharge électrostatique se produisant entre les deux bornes d'alimentation Vdd et Gnd, ainsi que contre une décharge électrostatique pouvant se produire soit entre la borne d'alimentation Vdd et le plot d'entrée-sortie ou entre le plot d'entrée-sortie et la borne d'alimentation Gnd. Les blocs fonctionnels connectés entre les deux bornes Vdd et Gnd sont donc également protégés contre une décharge électrostatique. Bien entendu comme déjà évoqué précédemment, bien que dans les exemples décrits ci-avant en référence aux figures 14 et suivantes, on ait plusieurs transistors NMOS, l'invention s'applique également à plusieurs transistors PMOS de façon duale. Finally, a third ESD protection device DIS3 is provided between the two power supply terminals Vdd and Gnd. Thus, such an input-output cell is protected, extremely simply against an electrostatic discharge occurring between the two power supply terminals Vdd and Gnd, as well as against an electrostatic discharge that may occur either between the power supply terminal Vdd and the input-output pad or between the input-output pad and the power supply terminal Gnd. The functional blocks connected between the two terminals Vdd and Gnd are therefore also protected against electrostatic discharge. Of course, as already mentioned above, although in the examples described above with reference to FIGS. 14 and following, there are several NMOS transistors, the invention also applies to several PMOS transistors in a dual manner.

Par ailleurs l'invention qui vient d'être décrite s'applique à tous types de technologie intégrée, que ce soit une technologie sur substrat massif ou bien une technologie du type silicium sur isolant (SOI : « Silicon On Insulator » selon un acronyme anglosaxon bien connu de l'homme du métier). Moreover, the invention that has just been described applies to all types of integrated technology, whether it is a solid substrate technology or a silicon-on-insulator (SOI) technology. well known to those skilled in the art).

Claims

REVENDICATIONS1. Electronic device, comprising a first (BP) and a second (BN) terminal and electronic means coupled between the two terminals, characterized in that the electronic means comprise at least one block (BLC) comprising a MOS transistor (TR) having a first electrode (D), a second electrode (S), a gate (G) and including a parasitic bipolar transistor, the MOS transistor having its first electrode (D) coupled to the first terminal (BP), its second electrode (S) coupled to the second terminal (BN) and further configured for, in the presence of a current pulse (IMP) between the two terminals, operating in a hybrid mode including MOS operation in a sub-threshold mode and operation the parasitic bipolar transistor.

2. Device according to claim 1, wherein the substrate (B) and the gate (G) of the MOS transistor (TR) are respectively left floating.

3. Device according to claim 1, wherein the substrate (B) and the gate (G) of the MOS transistor (TR) are connected together, the gate and the transistor substrate not being directly connected to one of the first and second terminals.

4. Device according to claim 1, wherein the block further comprises a control circuit (CCM) configured for, in the presence of a current pulse between the two terminals, apply a first non-zero voltage on the substrate of the MOS transistor. and a second voltage lower than the threshold voltage on the gate of the MOS transistor.

5. Device according to claim 4, wherein the control circuit (CCM) is configured to apply a first voltage lower than a limit voltage corresponding to a substrate voltage-saturation source of the parasitic bipolar transistor.

6. Device according to one of the preceding claims, wherein said first electrode of the MOS transistor is its drain (D) and said second electrode is its source (S).

7. Device according to claim 6 taken in combination with claim 4 or 5, wherein the control circuit (CCM) comprises a resistive element (R) having a first terminal connected to the source (S) of the MOS transistor and a second terminal connected to the substrate (B) and the gate (G) of the MOS transistor.

8. Device according to claim 6 taken in combination with claim 4 or 5, wherein the control circuit (CCM) comprises a first resistive element (Rl) connected between the source (S) and the substrate (B) of the MOS transistor. (TR) and a second resistive element (R2) connected between the gate (G) and the source (S) of the MOS transistor.

9. Device according to claim 6 taken in combination with one of claims 4 to 8, wherein the electronic means further comprises a diode (DD) whose cathode is connected to the first terminal (BP) and whose anode is connected to the second terminal (BN).

10. Device according to one of the preceding claims, wherein the electronic means comprise two cascoded blocks (BLC1, BLC2).

11. Device according to claim 10 taken in combination with claim 6, wherein the MOS transistor of each block has its gate (G) connected to its substrate (B), the two substrates of the two MOS transistors being connected together, the drain a first MOS transistor being connected to the first terminal, the source of the second MOS transistor being connected to the second terminal, and a resistive element (R) connected between the substrate of the second MOS transistor and the second terminal.

12. Device according to one of claims 1 to 5, wherein the electronic means comprise two identical blocks (BLC1, BLC2) coupled in series between the first terminal (BP) and the second terminal (BN) symmetrically.

The device according to claim 12, wherein the MOS transistor of the first block has its first electrode coupled to the first terminal via the MOS transistor of the second block and its second electrode coupled to the second terminal, the MOS transistor of the second block. block has its first electrode coupled to the first terminal and its second electrode coupled to the second terminal via the MOS transistor of the first block.

14. Device according to claim 13, wherein the MOS transistor (TRI) of the first block has its gate coupled to its substrate without being coupled to the second terminal and the first block further comprises a resistive element coupled between the substrate of the MOS transistor. and the second terminal, and the MOS transistor (TR2) of the second block has its gate coupled to its substrate without being coupled to the first terminal and the second block further comprises a resistive element coupled between the substrate of the MOS transistor and the first terminal .

15. Device according to one of claims 12 to 14, wherein each block further comprises an additional element (D, TA) configured to delay the discharge of the gate capacitance of the MOS transistor.

16. Device according to claim 15, wherein the additional element is connected between the substrate and the gate of the MOS transistor.

17. Device according to claim 16, wherein the additional element is connected between the substrate of the MOS transistor and the resistive element.

18. Device according to claim 16 or 17, wherein the additional element comprises a diode (D1, D2) whose cathode is connected to the gate of the MOS transistor.

19. Device according to claim 16 or 17, wherein the additional element comprises an additional MOS transistor (TA1, TA2) having its gate connected to its substrate and one of its other two electrodes connected to the gate of the MOS transistor.

20. Device according to one of claims 13 to 19, wherein the electronic means further comprises a triac (TRC) coupled between the first terminal (BP) and the second terminal (BN) and whose trigger is coupled to the terminal common connection between the two blocks.

21. Device according to claim 20, wherein the triac comprises two fingers respectively integrally formed within two semiconductor casings, and the two blocks are respectively integrally formed on and within the two semiconductor casings.

22. Device according to one of the preceding claims, forming a device for protection against electrostatic discharges, the first and the second terminals being intended to be connected to a component to be protected (CMP).

23. Device according to one of claims 10 to 19, forming a trigger element.

24. An electrostatic discharge protection device, comprising a first (BP) and a second (BN) terminal, the first and second terminals being intended to be connected to a component to be protected (CMP), and electronic means coupled between the two terminals, characterized in that the electronic means comprise at least a first block comprising a MOS transistor having its gate coupled to its substrate without being directly coupled to the second terminal, the first electrode of the MOS transistor being coupled to the first terminal, the second electrode of the MOS transistor being coupled to the second terminal, and a first resistive element (R1) coupled between the substrate of the MOS transistor and the second terminal.

25. Device according to claim 24, wherein the first block comprises a second resistive element (R2) connected between the gate (G) and the second terminal (BN).

26. Device according to claim 24 or 25, wherein the electronic means further comprises a diode (DD) whose lacathode is connected to the first terminal (BP) and whose anode is connected to the second terminal (BN).

27. Device according to one of claims 24 to 26, wherein said first electrode of the MOS transistor is its drain (D) and said second electrode is its source (S).

28. Device according to claim 24, wherein the gate of the MOS transistor of the first block is not coupled to the second terminal (BN) and the electronic means further comprises a second block (BLC2) comprising a MOS transistor having its gate. coupled to its substrate without being coupled to the first terminal, its first electrode coupled to the first terminal and a resistive element coupled between the transistor substrate and the first terminal, the first electrode of the MOS transistor of the first block coupled to the first terminal via the MOS transistor of the second block, the MOS transistor of the second block having its second electrode coupled to the second terminal via the MOS transistor of the first block.

29. The device of claim 28, wherein each block further comprises an additional element (D, TA) configured to delay the discharge of the gate capacitance of the MOS transistor.

30. Device according to claim 29, wherein the additional element is connected between the substrate and the gate of the MOS transistor.

31. Device according to claim 29, wherein the additional element is connected between the substrate of the MOS transistor and the corresponding resistive element.

32. Device according to claim 30 or 31, wherein the additional element comprises a diode (D1, D2) whose cathode is connected to the gate of the MOS transistor.

33. Device according to claim 30 or 31, wherein the additional element comprises an additional MOS transistor (TA1, TA2) having its gate connected to its substrate and one of its other two electrodes connected to the gate of the MOS transistor.

34. Device according to one of claims 24 to 33, wherein the electronic means further comprises a triac (TRC) coupled between the first terminal (BP) and the second terminal (BN) and whose trigger is coupled to the terminal common connection between the two blocks.

35. Device according to claim 34, wherein the triac comprises two fingers (DG1, DG2) respectively integrated in two semiconductor boxes, and the two blocks are respectively integrally formed on and within the two semiconductor chambers. .

36. Device according to one of claims 24 to 35, wherein the gate length of each MOS transistor is less than 1 micrometer.

37. Input / output cell of an integrated circuit, comprising an input / output pad (PLT), a first power supply terminal, a second power supply terminal, a first device (DIS1) according to claim 22 or one of claims 24 to 36 coupled between the first power supply terminal and the input / output pad, a second device (DIS2) according to claim 22 or one of claims 24 to 36 coupled between the pad of input / output and the second power supply terminal, and a third device (DIS3) according to claim 22 or one of claims 24 to 36 coupled between the first power supply terminal and the second power supply terminal.

38. An integrated circuit comprising at least one input / output (IOCL) cell according to claim 37.

A method of protecting a component against electrostatic discharges, comprising a connection between a first and a second terminal of the component of at least one MOS transistor (TR) including a parasitic bipolar transistor, the MOS transistor having a first coupled electrode. at the first terminal, its second electrode coupled to the second terminal, and, in the presence of an electrostatic discharge between the two terminals, an activation of the MOS transistor to place it in a hybrid mode including MOS operation in a sub-threshold mode and operation of the parasitic bipolar transistor.

40. The method of claim 39, wherein, in the presence of said electrostatic discharge between the two terminals, applies a first non-zero voltage on the substrate of the MOS transistor and a second voltage lower than the threshold voltage on the gate of the transistor. MOS.

41. The method of claim 40, wherein a first lower voltage is applied to a limit voltage corresponding to a substrate-source saturation voltage parasitic bipolar transistor.