FR2959626A1

FR2959626A1 - Class-A type high voltage comparator and amplifier combination for use in e.g. audio circuit, has standard positive-channel metal oxide semiconductor transistors whose gates are connected with each other

Info

Publication number: FR2959626A1
Application number: FR1001824A
Authority: FR
Inventors: Hafid Amrani; Hubert Cordonnier
Original assignee: CDDIC SAS
Current assignee: CDDIC SAS
Priority date: 2010-04-29
Filing date: 2010-04-29
Publication date: 2011-11-04

Abstract

The combination has a positive-channel metal oxide semiconductor (PMOS) type active charge or current mirrors formed of two extended drain PMOS transistors (200, 201) whose gates are connected together and sources are connected to a high voltage supply (VDDHV), and where drains of the PMOS transistors constitute current inputs and outputs. Gates of two standard PMOS transistors are connected with each other. Another extended drain PMOS transistor limits maximum voltage between drain and source terminals of one standard PMOS transistor.

Description

-1- Amplificateurs et comparateurs haute tension de type classe A DESCRIPTION DE L'INVENTION ABREGE Ces circuits sont destinés à réaliser des amplificateurs différentiels de tension de type classe-A, dans des applications à haute tension d'alimentation, et dans des technologies CMOS peu coûteuses, à nombre réduit d'oxyde mince de grille, utilisant l'option drain étendu (DMOS, DEMOS, LDMOS). Ces transistors drain étendu sont faits d'un oxyde mince de grille, mais avec un terminal de drain spécial. En conséquence, de tels transistors peuvent supporter une faible tension différentielle entre leurs terminaux grille et source, ce qui exige des techniques de conception spéciales afm d'éviter le stress et le claquage de ces composants. Mais d'un autre côté, ces composants peuvent supporter une haute tension différentielle entre leurs terminaux drain et source, ce qui les rend appropriées aux applications à haute tension. Ces transistors exigent peu de masques additionnels pour leur fabrication, et sont ainsi peu coûteux comparés aux technologies qui utilisent des oxydes épais de grille. En effet, ces transistors à oxydes épais de grille supportent des tensions différentielle élevées, à la fois entre ses terminaux grille et source, et entre ses terminaux drain et source. Malheureusement, ces technologies sont très coûteuses. De plus, de tels transistors MOS à oxyde épais de grille sont plus gros en terme de surface silicium, comparé aux transistors MOS drain étendu à oxyde fin de grille, à caractéristiques électriques équivalentes (par exemple: la résistance entre les terminaux drain et source, le gain du transistor, les capacités entre les différents terminaux du transistor, et la bande passante du transistor sont des facteurs clé d'un amplificateur différentiel de tension). DOMAINE TECHNIQUE DE L'INVENTION Avec cette l'invention, les circuits présentés se rapportent généralement aux circuits implémentés sur une seule puce (dites Embedded) de circuits mixtes (digital et analogique), dans les nouvelles technologies (nano technologies) CMOS, et dans les technologies CMOS plus anciennes (et peu coûteuses). Plus spécifiquement mais non exclusivement, la révélation actuelle se rapporte à la gestion de la puissance sur une seule puce (dite Embedded power management ù par exemple des régulateurs linéaires de tension) et aux circuits audio sur une seule puce (dite Embedded audio ù par exemple des amplificateur de puissance de type classe AB ou classe A), et la description qui suit fait référence à ces champs d'application pour des facilités d'illustration uniquement. -1- Class A High-Voltage Amplifiers and Comparators DESCRIPTION OF THE INVENTION ABRIDGED These circuits are intended to provide class-A voltage differential amplifiers, in high-voltage power supply applications, and in CMOS technologies. inexpensive, reduced-oxide thin gate, using the extended drain option (DMOS, DEMOS, LDMOS). These extended drain transistors are made of a thin gate oxide, but with a special drain terminal. As a result, such transistors can withstand a low differential voltage between their gate and source terminals, which requires special design techniques to avoid the stress and breakdown of these components. But on the other hand, these components can support high differential voltage between their drain and source terminals, making them suitable for high voltage applications. These transistors require little additional masks for their manufacture, and are thus inexpensive compared to technologies that use thick grid oxides. Indeed, these thick gate oxide transistors support high differential voltages, both between its gate and source terminals, and between its drain and source terminals. Unfortunately, these technologies are very expensive. In addition, such thick gate oxide MOS transistors are larger in terms of silicon surface, compared to gate-oxide extended drain MOS transistors with equivalent electrical characteristics (for example: the resistance between the drain and source terminals, the gain of the transistor, the capacitances between the different terminals of the transistor, and the bandwidth of the transistor are key factors of a differential voltage amplifier). TECHNICAL FIELD OF THE INVENTION With this invention, the circuits presented generally relate to circuits implemented on a single chip (so-called Embedded) of mixed circuits (digital and analog), in new technologies (nano technologies) CMOS, and in older (and inexpensive) CMOS technologies. More specifically but not exclusively, the current revelation relates to power management on a single chip (so-called embedded power management - for example linear voltage regulators) and to audio circuits on a single chip (so-called embedded audio, for example class AB or class A power amplifier), and the following description refers to these fields of application for ease of illustration only.

Cette invention se rapporte généralement aux amplificateurs et comparateurs différentiels de tension, qui sont alimentés par des tensions plus élevées que la tension maximale que peut supposer les oxydes des transistors qui composent le circuit, et qui sont utilisés dans les circuits audio, power management (gestion de la puissance), battery management (gestion de la charge et de la décharge d'une batterie), et de manière générale dans tous les circuits analogiques. This invention generally relates to differential voltage amplifiers and comparators, which are powered by voltages higher than the maximum voltage that can be assumed by the oxides of the transistors that make up the circuit, and which are used in audio circuits, power management. power management), battery management (battery charge and discharge management), and in general in all analog circuits.

Dans des applications haute tension, ces amplificateurs et comparateurs différentiels de tension doivent supporter des tensions élevées sur leurs terminaux, et nécessitent des circuits spécifiques qui sont présentés dans cette invention. In high voltage applications, these differential voltage amplifiers and comparators must withstand high voltages on their terminals, and require specific circuits that are presented in this invention.

ETAT DE LA TECHNIQUE ANTERIEURE Certains types de circuits exigent des tensions relativement élevées. Un exemple concerne tous les circuits portatifs qui sont directement alimentés par la batterie (5.5 volts de tension maximum) : convertisseurs dc-dc de type buck ou boost ou buck-boost, régulateurs linéaires de tension, amplificateurs audio de puissance de type class-d, amplificateurs audio de puissance de type class-a ou class-ab, driveurs de led ou de lcd, etc. Ces circuits nécessitent des amplificateurs et des comparateurs différentiels de tension, qui sont généralement conçus dans des technologies « génériques » CMOS, utilisant des oxydes épais de grille, ce qui est très cher en termes de coût de fabrication, et en surface de silicium : par exemple, en utilisant des transistors MOS 5V (des pFET et nFET qui supportent une tension différentielle maximale de 5.5V entre ses terminaux de grille et de source, et une tension différentielle maximale de 5.5V entre ses terminaux de drain et de source). En utilisant cette invention, ces circuits peuvent être développés, par exemple, dans une technologie CMOS peu coûteuse de 1.5 volt utilisant l'option 5V drain étendu (dite drain extended) (des pFET et nFET qui supportent une tension différentielle maximale de 1.5V entre ses terminaux de grille et de source, mais une tension différentielle maximale de 5.5V entre ses terminaux de drain et de source). Ceci entraîne une réduction de coût en termes de fabrication et de surface silicium. Cette invention est ainsi appropriée aux nouvelles nanotechnologies (technologies submicroniques), en utilisant l'option drain étendu peu coûteuse, et permet l'intégration de tels circuits à l'intérieur des gros circuits digitaux (des microcontrôleurs par exemple) : ce concept fait référence à ce que l'on appelle communément 1«( embedded power management and audio » . STATE OF THE PRIOR ART Certain types of circuits require relatively high voltages. An example is for all portable circuits that are directly powered by the battery (5.5 volts maximum voltage): dc-dc converters type buck or boost or buck-boost, linear voltage regulators, power amplifiers class-d type of power , class-a or class-ab type power amplifiers, LED or lcd drivers, etc. These circuits require amplifiers and differential voltage comparators, which are generally designed in "generic" CMOS technologies, using thick grid oxides, which is very expensive in terms of manufacturing cost, and in silicon surface: by for example, using 5V MOS transistors (pFETs and nFETs that support a maximum differential voltage of 5.5V between its gate and source terminals, and a maximum differential voltage of 5.5V between its drain and source terminals). Using this invention, these circuits can be developed, for example, in an inexpensive 1.5 volt CMOS technology using the extended drain (5V) option (pFETs and nFETs) that support a maximum differential voltage of 1.5V between its gate and source terminals, but a maximum differential voltage of 5.5V between its drain and source terminals). This leads to a reduction in cost in terms of manufacturing and silicon surface. This invention is thus suitable for new nanotechnologies (submicron technologies), using the inexpensive extended drain option, and allows the integration of such circuits inside large digital circuits (microcontrollers for example): this concept refers to what is commonly called 1 "(embedded power management and audio".

En utilisant cette invention, des circuits (amplificateur class D, class A, et Class AB, régulateurs linéaires de tension, driveurs de led et de lcd, etc.. ) alimentés par des tension élevés (12V, 16V, 32V ou plus) peuvent être développés, par exemple, dans une technologie CMOS disposant de l'option drain étendu adaptée à la tension d'alimentation et avec des épaisseurs d'oxyde standards. Using this invention, circuits (Class D amplifier, class A, and Class AB, linear voltage regulators, LED and LCD drivers, etc.) powered by high voltages (12V, 16V, 32V or higher) can for example, in a CMOS technology with the extended drain option adapted to the supply voltage and with standard oxide thicknesses.

DESCRIPTION BREVE DE L'INVENTION Ces circuits sont destinés à réaliser des amplificateurs différentiels de tension de type classe-A, dans des applications à haute tension d'alimentation, et dans des technologies CMOS peu coûteuses, à nombre réduit d'oxyde mince de grille, utilisant l'option drain étendu (DMOS, DEMOS, LDMOS). Dans cette invention, il y a deux types de composants utilisés: Les composants standard qui sont des transistors MOS de faible tension et d'oxyde mince de grille. Ces transistors ne peuvent supporter que des faibles tensions différentielles entre leurs terminaux de grille et de source (par exemple 1.5V au maximum), ainsi que des faibles tensions différentielles entre leurs terminaux de drain et de source (par exemple 1.5V au maximum) Les composants drain entendu (dits extended drain) qui sont aussi des transistors MOS d'oxyde mince de grille (la même épaisseur de grille que les composants standard), mais avec des terminaux spéciaux de drain. Ces transistors ne peuvent supporter que des faibles tensions différentielles entre leurs terminaux de grille et de source (par exemple 1.5V au maximum û comme pour les composants standard), mais peuvent supporter des hautes tensions différentielles plus élevées entre leurs terminaux de drain et de source (par exemple 5.5V au maximum) 2959626 -3- Les éléments constituants et les avantages de ces circuits de cette invention ressortiront de la description et des figures qui suivent. Cette description comportes plusieurs exemples de réalisation donnés à titre indicatif, et ne limite ainsi pas la portée des champs d'application et d'implémentation de cette invention. 5 BREVE PRESENTATION DES FIGURES Les figures d'accompagnement, qui sont incorporées dans ce brevet, illustrent une ou plusieurs implémentations de la présente invention et, associées avec la description détaillée, servent à expliquer les principes et les réalisations de l'invention. Dans les figures attachées: BRIEF DESCRIPTION OF THE INVENTION These circuits are intended to provide class-A voltage differential amplifiers, in high voltage supply applications, and in low cost CMOS technologies, with reduced number of thin gate oxide. , using the extended drain option (DMOS, DEMOS, LDMOS). In this invention, there are two types of components used: Standard components that are low voltage MOS transistors and thin gate oxide. These transistors can only withstand low differential voltages between their gate and source terminals (for example 1.5V maximum), as well as low differential voltages between their drain and source terminals (for example 1.5V at most). so-called extended drain components that are also thin gate oxide MOS transistors (the same gate thickness as the standard components), but with special drain terminals. These transistors can only withstand small differential voltages between their gate and source terminals (for example 1.5V maximum - as for standard components), but can withstand higher high differential voltages between their drain and source terminals. (For example 5.5V maximum) The constituent elements and advantages of these circuits of this invention will become apparent from the description and the figures which follow. This description includes several exemplary embodiments given as an indication, and thus does not limit the scope of the fields of application and implementation of this invention. BRIEF DESCRIPTION OF THE FIGURES The accompanying figures, which are incorporated in this patent, illustrate one or more implementations of the present invention and, together with the detailed description, serve to explain the principles and embodiments of the invention. In the attached figures:

10 La figure 1 (FIG. 1) est un schéma électrique qui peut être utilisé soit comme miroir de courant pmos ou comme charge active pmos dans un amplificateur ou un comparateur différentiel de tension. Figure 1 (FIG.1) is an electrical schematic that may be used either as a pmos current mirror or as an active pmos load in an amplifier or differential voltage comparator.

La figure 2 (FIG. 2) est le schéma électrique, équivalent au schéma de la figure 1 (FIG1) avec des transistors nmos en remplacement des transistors pmos, qui peut être utilisé soit comme miroir de courant nmos ou comme charge 15 active nmos dans un amplificateur ou un comparateur différentiel de tension. FIG. 2 (FIG. 2) is the electrical diagram, equivalent to the FIG. 1 diagram (FIG. 1) with nmos transistors replacing the pmos transistors, which can be used either as a nmos current mirror or as an active nmos load in an amplifier or differential voltage comparator.

La figure 3 (FIG. 3) est un schéma électrique, qui est une variante de la figure 1 (FIG1), et qui peut être utilisé soit comme miroir de courant pmos ou comme charge active pmos dans un amplificateur ou un comparateur différentiel de tension. La figure 4 (FIG. 4) est le schéma électrique, équivalent au schéma de la figure 3 (FIG3) avec des transistors nmos en remplacement des transistors pmos, qui peut être utilisé soit comme miroir de courant nmos ou comme charge active nmos dans un amplificateur ou un comparateur différentiel de tension. Fig. 3 (Fig. 3) is an electrical schematic, which is a variation of Fig. 1 (FIG. 1), and may be used either as a pmos current mirror or as an active pmos charge in an amplifier or differential voltage comparator . FIG 4 (FIG 4) is the electrical diagram, equivalent to the diagram of FIG 3 (FIG 3) with nmos transistors instead of pmos transistors, which can be used as nmos current mirror or nmos active load in a amplifier or differential voltage comparator.

25 La figure 5 (FIG. 5) est un schéma électrique, qui est une variante de la figure 3 (FIG3), et qui peut être utilisé soit comme miroir de courant pmos ou comme charge active pmos dans un amplificateur ou un comparateur différentiel de tension. Fig. 5 (Fig. 5) is an electrical schematic, which is an alternative of Fig. 3 (FIG. 3), and which may be used either as a pmos current mirror or as an active pmos charge in an amplifier or a differential comparator of voltage.

La figure 6 (FIG. 6) est le schéma électrique, équivalent au schéma de la figure 5 (FIG5) avec des transistors nmos 30 en remplacement des transistors pmos, qui peut être utilisé soit comme miroir de courant nmos ou comme charge active nmos dans un amplificateur ou un comparateur différentiel de tension. FIG. 6 (FIG.6) is the electrical diagram, equivalent to the FIG. 5 diagram (FIG. 5) with nmos transistors replacing the pmos transistors, which can be used either as a nmos current mirror or as an nmos active load in an amplifier or differential voltage comparator.

La figure 7 (FIG. 7) est un schéma électrique de la première architecture d'un étage d'entrée de type pmos, pour amplificateur ou comparateur différentiel de tension. La figure 8 (FIG. 8) est le schéma électrique, équivalent au schéma de la figure 7 (FIG7) avec des transistors nmos en remplacement des transistors pmos, qui constitue la première architecture d'un étage d'entrée de type nmos, pour amplificateur ou comparateur différentiel de tension. Figure 7 (FIG 7) is an electrical diagram of the first architecture of a pmos type input stage for voltage differential amplifier or comparator. FIG. 8 (FIG 8) is the electrical diagram, equivalent to the diagram of FIG. 7 (FIG. 7) with nmos transistors replacing the pmos transistors, which constitutes the first architecture of an nmos type input stage, for amplifier or differential voltage comparator.

La figure 9 (FIG. 9) est un schéma électrique, qui est une variante de la figure 7 (FIG7), et qui la deuxième architecture d'un étage d'entrée de type pmos, pour amplificateur ou comparateur différentiel de tension. 20 35 -4- La figure 10 (FIG. 10) est le schéma électrique, équivalent au schéma de la figure 9 (FIG9) avec des transistors nmos en remplacement des transistors pmos, qui constitue la deuxième architecture d'un étage d'entrée de type nmos, pour amplificateur ou comparateur différentiel de tension. Figure 9 (FIG 9) is an electrical diagram, which is a variant of Figure 7 (FIG7), and the second architecture of a pmos type input stage for voltage differential amplifier or comparator. Fig. 10 (Fig. 10) is the circuit diagram, equivalent to Fig. 9 (FIG. 9) with nmos transistors to replace pmos transistors, which is the second architecture of an input stage. nmos type, for amplifier or differential voltage comparator.

La figure 11 (FIG. 11) est un schéma électrique de la première architecture d'un amplificateur ou comparateur de tension différentielle, de type classe A et de type pmos. Fig. 11 (Fig. 11) is a circuit diagram of the first architecture of a class A and pmos differential voltage amplifier or comparator.

La figure 12 (FIG. 12) est le schéma électrique, équivalent au schéma de la figure 11 (FIG11) avec des transistors nmos en remplacement des transistors pmos, qui constitue la première architecture d'un amplificateur ou comparateur de tension différentielle, de type classe A et de type nmos. FIG. 12 (FIG 12) is the electrical diagram, equivalent to the diagram of FIG. 11 (FIG. 11) with nmos transistors replacing the pmos transistors, which constitutes the first architecture of a differential voltage amplifier or comparator, of the type class A and nmos type.

La figure 13 (FIG. 13) est un schéma électrique de la deuxième architecture d'un amplificateur ou comparateur de tension différentielle, de type classe A et de type pmos. Fig. 13 (Fig. 13) is a circuit diagram of the second architecture of a class A and pmos differential voltage amplifier or comparator.

La figure 14 (FIG. 14) est le schéma électrique, équivalent au schéma de la figure 13 (FIG13) avec des transistors nmos en remplacement des transistors pmos, qui constitue la deuxième architecture d'un amplificateur ou comparateur de tension différentielle, de type classe A et de type nmos. FIG. 14 (FIG. 14) is the electrical diagram, equivalent to the diagram of FIG. 13 (FIG. 13) with nmos transistors replacing the pmos transistors, which constitutes the second architecture of a differential voltage amplifier or comparator, of the type class A and nmos type.

La figure 15 (FIG. 15) est un schéma électrique de la première architecture d'un amplificateur ou comparateur de tension différentielle, de type classe A et de type pmos, avec une sortie différentielle de tension. Fig. 15 (Fig. 15) is a circuit diagram of the first architecture of a class A and pmos differential voltage amplifier or comparator with a voltage differential output.

La figure 16 (FIG. 16) est un schéma électrique de la première architecture d'un amplificateur ou comparateur de tension différentielle, de type classe A et de type nmos, avec une sortie différentielle de tension. Fig. 16 (Fig. 16) is a circuit diagram of the first architecture of a class-A and nmos differential voltage amplifier or comparator with differential voltage output.

La figure 17 (FIG. 17) est un schéma électrique de la deuxième architecture d'un amplificateur ou comparateur de tension différentielle, de type classe A et de type pmos, avec une sortie différentielle de tension. Fig. 17 (Fig. 17) is a circuit diagram of the second architecture of a class A and pmos differential voltage amplifier or comparator with differential voltage output.

La figure 18 (FIG. 18) est un schéma électrique de la deuxième architecture d'un amplificateur ou comparateur de tension différentielle, de type classe A et de type nmos, avec une sortie différentielle de tension. 2959626 -5 DESCRIPTION DETAILLEE DE L'INVENTION Ces circuits sont destinés à réaliser des amplificateurs différentiels de tension de type classe-A, dans des applications à haute tension d'alimentation, et dans des technologies CMOS peu coûteuses, à nombre réduit d'oxyde mince de 5 grille, utilisant l'option drain étendu (DMOS, DEMOS, LDMOS). Ceux qui ont de la compétence dans ce domaine à l'état de l'art se rendront compte que la description détaillée qui suit de la présente invention est d'illustration seulement et n'est pas limitative de quelque façon. D'autres modes de réalisation de la présente invention se suggéreront aisément à de telles personnes bénéficiant des avantages de cette invention. Les références détaillent des réalisations de la présente invention, comme illustré dans les schémas joints. 10 Le cas échéant, les mêmes indicateurs de référence seront employés dans tous les schémas et dans la description détaillée qui suit, pour se rapporter à la même chose ou aux pièces semblables. Dans un intérêt de clarté, tous les dispositifs courants des réalisations décrites ci-dessus ne sont pas montrés et décrits. Bien entendu, dans le développement de telles implémentations, de nombreuses décisions spécifiques devront être prise selon l'application et les contraintes liées au marché, étant donné que ces buts spécifiques varieront d'une 15 exécution à l'autre et d'un réalisateur à l'autre. D'ailleurs, un tel effort de développement pourrait être complexe et long, mais néanmoins serait une entreprise courante de ceux qui ont de la compétence dans ce domaine à l'état de l'art. En se tournant maintenant vers les figures : Fig. 18 (Fig. 18) is a circuit diagram of the second architecture of a class-A and nmos differential voltage amplifier or comparator with differential voltage output. DETAILED DESCRIPTION OF THE INVENTION These circuits are intended to provide class-A voltage differential amplifiers, in high voltage supply applications, and in low cost, low oxide, CMOS technologies. 5 grid thin, using the extended drain option (DMOS, DEMOS, LDMOS). Those skilled in the art will realize that the following detailed description of the present invention is illustrative only and not in any way limiting. Other embodiments of the present invention will be readily apparent to such persons benefiting from the advantages of this invention. The references detail embodiments of the present invention, as illustrated in the accompanying drawings. 10 If applicable, the same reference indicators will be used in all diagrams and in the detailed description that follows, to refer to the same or similar parts. For the sake of clarity, all current devices of the embodiments described above are not shown and described. Of course, in the development of such implementations, many specific decisions will have to be made depending on the application and market constraints, since these specific goals will vary from one run to the next and from one director to another. the other. Moreover, such a development effort could be complex and time-consuming, but nevertheless would be a common undertaking of those with state-of-the-art expertise in this field. Turning now to the figures:

20 • La figure 1 (FIG. 1) est un schéma électrique qui peut être utilisé soit comme miroir de courant pmos ou comme charge active pmos dans un amplificateur ou un comparateur différentiel de tension. Lorsque les pins VGP et IREFP sont connectées entre elles, ce circuit constitue un miroir de courant pmos dont l'entrée est IREFP, et dont la sortie est IBP. Lorsque la pin VGP est pilotée par une tension, ce circuit constitue une charge active pmos dont les entrées 25 symétriques à haute impédance sont IREFP et IBP. Ce circuit est ainsi constitué de : deux transistors pmos drain étendu (200) (201) dont les grilles sont connectées entre elles, dont les sources sont connectées à l'alimentation de haute tension (VDDHV), et dont les drains constituent les entrées et sorties en courant. • La figure 2 (FIG. 2) est le schéma électrique, équivalent au schéma de la figure 1 (FIG1) avec des transistors nmos en remplacement des transistors pmos, qui peut être utilisé soit comme miroir de courant nmos ou comme charge active nmos dans un amplificateur ou un comparateur différentiel de tension. Lorsque les pins VGN et IREFN sont connectées entre elles, ce circuit constitue un miroir de courant nmos dont 35 l'entrée est IREFN, et dont la sortie est IBN. Lorsque la pin VGN est pilotée par une tension, ce circuit constitue une charge active nmos dont les entrées symétriques à haute impédance sont IREFN et IBN. Ce circuit est constitué de : deux transistors nmos drain étendu (202) (203) dont les grilles sont connectées entre elles, dont les sources 40 sont connectées à la masse, et dont les drains constituent les entrées et sorties en courant. -6- • La figure 3 (FIG. 3) est un schéma électrique, qui est une variante de la figure 1 (FIG1), et qui peut être utilisé soit comme miroir de courant pmos ou comme charge active pmos dans un amplificateur ou un comparateur différentiel de tension. L'avantage de ce circuit par rapport au circuit de la figure 1 (FIG1) est d'utiliser des transistors standard pour effectuer la recopie en courant, et ces transistors standard sont mieux appareillés (dits matchés) entre eux et ont des courants de fuite plus petits que les transistors drain étendu. Lorsque les pins VGP et IREFP sont connectées entre elles, ce circuit constitue un miroir de courant pmos dont l'entrée est IREFP, et dont la sortie est IBP. Lorsque la pin VGP est pilotée par une tension, ce circuit constitue une charge active pmos dont les entrées symétriques à haute impédance sont IREFP et IBP. La tension VBP est une tension de référence qui sert à limiter la tension entre les terminaux drain et source des transistors pmos standard, afm d'éviter qu'ils ne subissent de stress ou ne claquent. Ce circuit est constitué de : d'un transistor pmos drain étendu (206) dont la grille est connectée à la tension de référence pour pmos (VBP), et dont le drain est connecté à la sortie en courant du circuit. deux transistors pmos standard (204) (205) dont les grilles sont connectées entre elles, dont les sources sont connectées à l'alimentation de haute tension (VDDHV). Le drain du transistor pmos standard (204) est connecté à l'entrée en courant du circuit. Le drain du transistor pmos standard (205) est connecté à la source du transistor pmos drain étendu (206). Le transistor pmos drain étendu (206) limite la tension maximale entre les terminaux drain et source du transistor pmos standard (205), afin qu'il ne subisse pas de stress et ne claque pas. Fig. 1 (Fig. 1) is an electrical schematic that can be used either as a pmos current mirror or as an active pmos load in an amplifier or differential voltage comparator. When the pins VGP and IREFP are connected together, this circuit constitutes a current mirror pmos whose input is IREFP, and whose output is IBP. When the VGP pin is driven by a voltage, this circuit constitutes an active load pmos whose symmetrical high impedance inputs are IREFP and IBP. This circuit thus consists of: two extended drain pulse transistors (200) (201) whose gates are connected together, whose sources are connected to the high voltage power supply (VDDHV), and whose drains constitute the inputs and current outputs. • Figure 2 (FIG 2) is the electrical diagram, equivalent to the diagram of Figure 1 (FIG1) with nmos transistors instead of pmos transistors, which can be used either as nmos current mirror or as nmos active load in an amplifier or differential voltage comparator. When the pins VGN and IREFN are connected together, this circuit constitutes a current mirror nmos whose input is IREFN, and whose output is IBN. When the VGN pin is driven by a voltage, this circuit constitutes an active load nmos whose symmetrical inputs with high impedance are IREFN and IBN. This circuit consists of: two nmos extended drain transistors (202) (203) whose gates are connected to each other, whose sources 40 are connected to ground, and whose drains constitute current inputs and outputs. Fig. 3 (Fig. 3) is an electrical schematic, which is a variant of Fig. 1 (FIG. 1), and which may be used either as a pmos current mirror or as an active pmos charge in an amplifier or amplifier. differential voltage comparator. The advantage of this circuit with respect to the circuit of FIG. 1 (FIG. 1) is to use standard transistors to perform current copying, and these standard transistors are better paired (so-called) with each other and have leakage currents. smaller than the extended drain transistors. When the pins VGP and IREFP are connected together, this circuit constitutes a current mirror pmos whose input is IREFP, and whose output is IBP. When the VGP pin is driven by a voltage, this circuit constitutes an active load pmos whose symmetrical inputs with high impedance are IREFP and IBP. The voltage VBP is a reference voltage which serves to limit the voltage between the drain and source terminals of the standard PMOS transistors, in order to prevent them from being stressed or slamming. This circuit consists of: an extended drain pulse transistor (206) whose gate is connected to the reference voltage for pmos (VBP), and whose drain is connected to the current output of the circuit. two standard PMOS transistors (204) (205) whose gates are connected to each other, whose sources are connected to the high voltage power supply (VDDHV). The drain of the standard PMOS transistor (204) is connected to the current input of the circuit. The drain of the standard PMOS transistor (205) is connected to the source of the extended drain PMOS transistor (206). The extended drain pulse transistor (206) limits the maximum voltage between the drain and source terminals of the standard PMOS transistor (205) so that it does not experience stress and does not snap.

• La figure 4 (FIG. 4) est le schéma électrique, équivalent au schéma de la figure 3 (FIG3) avec des transistors nmos en remplacement des transistors pmos, qui peut être utilisé soit comme miroir de courant nmos ou comme charge active nmos dans un amplificateur ou un comparateur différentiel de tension. L'avantage de ce circuit par rapport au circuit de la figure 2 (FIG2) est d'utiliser des transistors standard pour effectuer la recopie en courant, et ces transistors standard sont mieux appareillés (dits matchés) entre eux et ont des courants de fuite plus petits que les transistors drain étendu. Lorsque les pins VGN et IREFN sont connectées entre elles, ce circuit constitue un miroir de courant pmos dont l'entrée est IREFN, et dont la sortie est IBN. Lorsque la pin VGN est pilotée par une tension, ce circuit constitue une charge active nmos dont les entrées symétriques à haute impédance sont IREFN et IBN. La tension VBN est une tension de référence qui sert à limiter la tension entre les terminaux drain et source des transistors nmos standard, afin d'éviter qu'ils ne subissent de stress ou ne claquent. FIG 4 (FIG 4) is the electrical diagram, equivalent to the diagram of FIG 3 (FIG 3) with nmos transistors in replacement of the pmos transistors, which can be used either as nmos current mirror or as nmos active load in an amplifier or differential voltage comparator. The advantage of this circuit with respect to the circuit of FIG. 2 (FIG. 2) is to use standard transistors to perform the current recopy, and these standard transistors are better paired (so-called) with each other and have leakage currents. smaller than the extended drain transistors. When the pins VGN and IREFN are connected to each other, this circuit constitutes a current mirror pmos whose input is IREFN, and whose output is IBN. When the VGN pin is driven by a voltage, this circuit constitutes an active load nmos whose symmetrical inputs with high impedance are IREFN and IBN. The voltage VBN is a reference voltage which serves to limit the voltage between the drain and source terminals of standard nmos transistors, in order to prevent them from being stressed or slamming.

Ce circuit est constitué de : d'un transistor nmos drain étendu (209) dont la grille est connectée à la tension de référence pour nmos (VBN), et dont le drain est connecté à la sortie en courant du circuit. deux transistors nmos standard (207) (208) dont les grilles sont connectées entre elles, dont les sources sont connectées à la masse. Le drain du transistor nmos standard (207) est connecté à l'entrée en courant du 40 circuit. Le drain du transistor nmos standard (208) est connecté à la source du transistor nmos drain étendu -7- (209). Le transistor nmos drain étendu (209) limite la tension maximale entre les terminaux drain et source du transistor nmos standard (208), afm qu'il ne subisse pas de stress et ne claque pas. This circuit consists of: a nmos extended drain transistor (209) whose gate is connected to the reference voltage for nmos (VBN), and whose drain is connected to the current output of the circuit. two standard nmos transistors (207) (208) whose gates are connected to each other, whose sources are connected to ground. The drain of the standard nmos transistor (207) is connected to the current input of the circuit. The drain of the standard nmos transistor (208) is connected to the source of the extended nmos drain transistor (209). The nmos drain extended transistor (209) limits the maximum voltage between the drain and source terminals of the standard nmos transistor (208), so that it is not stressed and does not snap.

• La figure 5 (FIG. 5) est un schéma électrique, qui est une variante de la figure 3 (FIG3), et qui peut être utilisé soit comme miroir de courant pmos ou comme charge active pmos dans un amplificateur ou un comparateur différentiel de tension. L'avantage de ce circuit par rapport au circuit de la figure 3 (FIG3), dans le cas d'utilisation comme charge active, est d'avoir une impédance symétrique sur les deux entrées, et plus importante sur la première entrée (configuration dite cascode), ce qui favorisera des gains plus importants des amplificateurs et comparateurs différentiels en tension, et une symétrie parfaite dans le cas d'amplificateurs ou comparateurs à sorties différentielles en tension. Lorsque les pins VGP et IREFP sont connectées entre elles, ce circuit constitue un miroir de courant pmos dont l'entrée est IREFP, et dont la sortie est IBP. Lorsque la pin VGP est pilotée par une tension, ce circuit constitue une charge active pmos dont les entrées symétriques à haute impédance sont IREFP et IBP. Fig. 5 (Fig. 5) is an electrical schematic, which is an alternative of Fig. 3 (FIG. 3), and which may be used either as a pmos current mirror or as an active pmos charge in an amplifier or a differential comparator of voltage. The advantage of this circuit with respect to the circuit of FIG. 3 (FIG. 3), in the case of use as an active load, is to have a symmetrical impedance on the two inputs, and more important on the first input (configuration called cascode), which will lead to greater gains for differential voltage amplifiers and comparators, and perfect symmetry in the case of amplifiers or comparators with differential voltage outputs. When the pins VGP and IREFP are connected together, this circuit constitutes a current mirror pmos whose input is IREFP, and whose output is IBP. When the VGP pin is driven by a voltage, this circuit constitutes an active load pmos whose symmetrical inputs with high impedance are IREFP and IBP.

La tension VBP est une tension de référence qui sert à limiter la tension entre les terminaux drain et source des transistors pmos standard, afin d'éviter qu'ils ne subissent de stress ou ne claquent. Ce circuit est constitué de : de deux transistor pmos drain étendu (211) (206) dont les grilles sont connectées à la tension de référence pour pmos (VBP), et dont les drains sont respectivement connectés à l'entrée et à la sortie en courant du circuit. deux transistors pmos standard (204) (205) dont les grilles sont connectées entre elles, dont les sources sont connectées à l'alimentation de haute tension (VDDHV). Le drain du transistor pmos standard (204) est connecté à la source du transistor pmos drain étendu (211). Le drain du transistor pmos standard (205) est connecté à la source du transistor pmos drain étendu (206). Les transistors pmos drain étendu (211) (206) limitent la tension maximale entre les terminaux drain et source des transistors pmos standard (204) (205), afin qu'ils ne subissent pas de stress et ne claquent pas. The voltage VBP is a reference voltage which serves to limit the voltage between the drain and source terminals of the standard PMOS transistors, in order to prevent them from being stressed or slamming. This circuit consists of: two extended drain pulse transistor (211) (206) whose gates are connected to the reference voltage for pmos (VBP), and whose drains are respectively connected to the input and the output in current of the circuit. two standard PMOS transistors (204) (205) whose gates are connected to each other, whose sources are connected to the high voltage power supply (VDDHV). The drain of the standard PMOS transistor (204) is connected to the source of the extended drain PMOS transistor (211). The drain of the standard PMOS transistor (205) is connected to the source of the extended drain PMOS transistor (206). The extended drain pulse transistors (211) (206) limit the maximum voltage between the drain and source terminals of the standard PMOS transistors (204) (205) so that they are not stressed and do not snap.

• La figure 6 (FIG. 6) est le schéma électrique, équivalent au schéma de la figure 5 (FIG5) avec des transistors nmos en remplacement des transistors pmos, qui peut être utilisé soit comme miroir de courant nmos ou comme charge active nmos dans un amplificateur ou un comparateur différentiel de tension. L'avantage de ce circuit par rapport au circuit de la figure 4 (FIG4), dans le cas d'utilisation comme charge active, est d'avoir une impédance symétrique sur les deux entrées, et plus importante sur la première entrée (configuration dite cascode), ce qui favorisera des gains plus importants des amplificateurs et comparateurs différentiels en tension, et une symétrie parfaite dans le cas d'amplificateurs ou comparateurs à sorties différentielles en tension. FIG. 6 (FIG. 6) is the electrical diagram, equivalent to the FIG. 5 diagram (FIG. 5) with nmos transistors replacing the pmos transistors, which may be used either as a nmos current mirror or as an nmos active load in an amplifier or differential voltage comparator. The advantage of this circuit with respect to the circuit of FIG. 4 (FIG. 4), in the case of use as an active load, is to have a symmetrical impedance on the two inputs, and more important on the first input (so-called cascode), which will lead to greater gains for differential voltage amplifiers and comparators, and perfect symmetry in the case of amplifiers or comparators with differential voltage outputs.

Lorsque les pins VGN et IREFN sont connectées entre elles, ce circuit constitue un miroir de courant nmos dont l'entrée est IREFN, et dont la sortie est IBN. Lorsque la pin VGN est pilotée par une tension, ce circuit constitue une charge active nmos dont les entrées symétriques à haute impédance sont IREFN et IBN. La tension VBN est une tension de référence qui sert à limiter la tension entre les terminaux drain et source des 40 transistors nmos standard, afin d'éviter qu'ils ne subissent de stress ou ne claquent. Ce circuit est constitué de : -8- de deux transistor nmos drain étendu (212) (209) dont les grilles sont connectées à la tension de référence pour nmos (VBN), et dont les drains sont respectivement connectés à l'entrée et à la sortie en courant du circuit. deux transistors nmos standard (207) (208) dont les grilles sont connectées entre elles, dont les sources sont connectées à la masse. Le drain du transistor nmos standard (207) est connecté à la source du transistor nmos drain étendu (212). Le drain du transistor nmos standard (208) est connecté à la source du transistor nmos drain étendu (209). Les transistors nmos drain étendu (212) (209) limitent la tension maximale entre les terminaux drain et source des transistors nmos standard (207) (208), afm qu'ils ne subissent pas de stress et ne claquent pas. • La figure 7 (FIG. 7) est un schéma électrique de la première architecture d'un étage d'entrée de type pmos, pour amplificateur ou comparateur différentiel de tension. Le circuit est constitué de deux entrées VIP et VIN qui constituent l'entrée différentielle en tension, et de deux sorties VOP1 et VON1 qui constituent la sortie différentielle en courant. When the pins VGN and IREFN are connected to each other, this circuit constitutes a nmos current mirror whose input is IREFN, and whose output is IBN. When the VGN pin is driven by a voltage, this circuit constitutes an active load nmos whose symmetrical inputs with high impedance are IREFN and IBN. The voltage VBN is a reference voltage which serves to limit the voltage between the drain and source terminals of the standard nm transistors, in order to prevent them from being stressed or slamming. This circuit consists of: two nmos extended drain transistor (212) (209) whose gates are connected to the reference voltage for nmos (VBN), and whose drains are respectively connected to the input and to the the current output of the circuit. two standard nmos transistors (207) (208) whose gates are connected to each other, whose sources are connected to ground. The drain of the standard nmos transistor (207) is connected to the source of the nmos extended drain transistor (212). The drain of the standard nmos transistor (208) is connected to the source of the extended nmos drain transistor (209). The nmos extended drain transistors (212) (209) limit the maximum voltage between the drain and source terminals of standard nmos transistors (207) (208), so that they are not stressed and do not snap. • Figure 7 (FIG 7) is an electrical diagram of the first architecture of a pmos type input stage for voltage differential amplifier or comparator. The circuit consists of two VIP and VIN inputs that constitute the voltage differential input, and two VOP1 and VON1 outputs that constitute the current differential output.

La tension VBP est une tension de référence qui sert à limiter la tension entre les terminaux drain et source des transistors pmos standard, afm d'éviter qu'ils ne subissent de stress ou ne claquent. La pin IREFP est une entrée de courant de référence qui rentre dans un pmos du circuit. Le circuit (210) dénommé « Miroir de courant pmos » fait référence à l'un quelconque des circuits de la figure 1, figure 3 ou figure 5. The voltage VBP is a reference voltage which serves to limit the voltage between the drain and source terminals of the standard PMOS transistors, in order to prevent them from being stressed or slamming. The IREFP pin is a reference current input that enters a pmos of the circuit. The circuit (210) referred to as "pmos current mirror" refers to any of the circuits of FIG. 1, FIG. 3 or FIG.

Ce circuit est constitué de : d'un miroir de courant pmos (210) de deux transistor pmos drain étendu (5) (6) dont les grilles sont connectées à la tension de référence pour pmos (VBP), et dont les drains sont connectés aux sorties en courant du circuit. deux transistors pmos standard (3) (4) qui sont montés en paire différentielle, dont les grilles sont connectées aux entrées en tension du circuit, et dont les sources sont connectées entre elles à la sortie en courant du miroir de courant pmos (210). Le drain du transistor pmos standard (3) est connecté à la source du transistor pmos drain étendu (5). Le drain du transistor pmos standard (4) est connecté à la source du transistor pmos drain étendu (6). Les transistors pmos drain étendu (5) (6) limitent la tension maximale entre les terminaux drain et source des transistors pmos standard (3) (4), afm qu'ils ne subissent pas de stress et ne claquent pas. This circuit consists of: a pmos current mirror (210) of two extended drain pmos transistor (5) (6) whose gates are connected to the reference voltage for pmos (VBP), and whose drains are connected to the current outputs of the circuit. two standard PMOS transistors (3) (4) which are arranged in a differential pair, whose gates are connected to the voltage inputs of the circuit, and whose sources are connected to each other at the current output of the PMOS current mirror (210) . The drain of the standard PMOS transistor (3) is connected to the source of the extended drain PMOS transistor (5). The drain of the standard PMOS transistor (4) is connected to the source of the extended drain PMOS transistor (6). The extended drain pulse transistors (5) (6) limit the maximum voltage between the drain and source terminals of the standard PMOS transistors (3) (4), so that they are not stressed and do not snap.

• La figure 8 (FIG. 8) est le schéma électrique, équivalent au schéma de la figure 7 (FIG7) avec des transistors nmos en remplacement des transistors pmos, qui constitue la première architecture d'un étage d'entrée de type nmos, pour amplificateur ou comparateur différentiel de tension. FIG 8 (FIG 8) is the electrical diagram, equivalent to the diagram of FIG 7 (FIG7) with nmos transistors instead of pmos transistors, which constitutes the first architecture of an nmos input stage, for an amplifier or differential voltage comparator.

Le circuit est constitué de deux entrées VIP et VIN qui constituent l'entrée différentielle en tension, et de deux sorties VOPI et VON1 qui constituent la sortie différentielle en courant. La tension VBN est une tension de référence qui sert à limiter la tension entre les terminaux drain et source des transistors nmos standard, afm d'éviter qu'ils ne subissent de stress ou ne claquent. La pin IREFN est une entrée de courant de référence qui rentre dans un nmos du circuit. The circuit consists of two VIP and VIN inputs that constitute the voltage differential input, and two VOPI and VON1 outputs that constitute the current differential output. The voltage VBN is a reference voltage which serves to limit the voltage between the drain and source terminals of the standard nmos transistors, in order to prevent them from being stressed or slamming. The IREFN pin is a reference current input that enters a nmos circuit.

Le circuit (220) dénommé « Miroir de courant nmos » fait référence à l'un quelconque des circuits de la figure 2, figure 4 ou figure 6. -9- Ce circuit est constitué de : d'un miroir de courant nmos (220) de deux transistor nmos drain étendu (25) (26) dont les grilles sont connectées à la tension de référence pour nmos (VBN), et dont les drains sont connectés aux sorties en courant du circuit. deux transistors nmos standard (23) (24) qui sont montés en paire différentielle, dont les grilles sont connectées aux entrées en tension du circuit, et dont les sources sont connectées entre elles à la sortie en courant du miroir de courant nmos (220). Le drain du transistor nmos standard (23) est connecté à la source du transistor nmos drain étendu (25). Le drain du transistor nmos standard (24) est connecté à la source du transistor nmos drain étendu (26). Les transistors nmos drain étendu (25) (26) limitent la tension maximale entre les terminaux drain et source des transistors nmos standard (23) (24), afin qu'ils ne subissent pas de stress et ne claquent pas. The circuit (220) called "nmos current mirror" refers to any of the circuits of FIG. 2, FIG. 4 or FIG. 6. This circuit consists of: a nmos current mirror (220) ) of two extended drain nmos transistor (25) (26) whose gates are connected to the reference voltage for nmos (VBN), and whose drains are connected to the current outputs of the circuit. two standard nmos transistors (23) (24) which are mounted in a differential pair, whose gates are connected to the voltage inputs of the circuit, and whose sources are connected together to the current output of the nmos current mirror (220) . The drain of the standard nmos transistor (23) is connected to the source of the nmos extended drain transistor (25). The drain of the standard nmos transistor (24) is connected to the source of the nmos extended drain transistor (26). The extended drain nmos transistors (25) (26) limit the maximum voltage between the drain and source terminals of standard nmos transistors (23) (24), so that they do not experience stress and do not snap.

• La figure 9 (FIG. 9) est un schéma électrique, qui est une variante de la figure 7 (FIG7), et qui la deuxième architecture d'un étage d'entrée de type pmos, pour amplificateur ou comparateur différentiel de tension. FIG. 9 (FIG 9) is an electrical diagram, which is a variant of FIG. 7 (FIG. 7), and the second architecture of a pmos type input stage, for a differential voltage amplifier or comparator.

L'avantage de ce circuit par rapport au circuit de la figure 7 (FIG7) est de générer une référence de tension interne (en remplacement de VBP de la figure 7), et d'avoir une tension différentielle fixe aux bornes des terminaux drain et source des transistors de la paire différentielle, ce qui augmentera la dynamique du mode commun d'entrée des amplificateurs et comparateurs différentiels en tension. Le circuit est constitué de deux entrées VIP et VIN qui constituent l'entrée différentielle en tension, et de deux sorties VOP1 et VONI qui constituent la sortie différentielle en courant. La pin IREFP est une entrée de courant de référence qui rentre dans un pmos du circuit. La pin IB2 est une entrée de courant de référence qui rentre dans un pmos du circuit. Le circuit (210) dénommé « Miroir de courant pmos » fait référence à l'un quelconque des circuits de la figure 1, figure 3 ou figure 5. The advantage of this circuit with respect to the circuit of FIG. 7 (FIG. 7) is to generate an internal voltage reference (replacing VBP of FIG. 7), and to have a fixed differential voltage across the drain terminals and source of the transistors of the differential pair, which will increase the dynamics of the common input mode amplifiers and differential comparators voltage. The circuit consists of two VIP and VIN inputs that constitute the voltage differential input, and two VOP1 and VONI outputs that constitute the current differential output. The IREFP pin is a reference current input that enters a pmos of the circuit. Pin IB2 is a reference current input that enters a pmos of the circuit. The circuit (210) referred to as "pmos current mirror" refers to any of the circuits of FIG. 1, FIG. 3 or FIG.

Ce circuit est constitué de : d'un miroir de courant pmos (210) d'un transistor pmos drain étendu (11) dont la grille et le drain sont connectés à une entrée en courant de référence. d'un transistor pmos standard (10) dont la grille et le drain sont connectés à la source du transistor pmos drain étendu (Il), et dont la source est connectée à la sortie en courant du miroir de courant pmos (210). de deux transistors pmos drain étendu (5) (6) dont les grilles sont connectées à la grille et au drain du transistor pmos drain étendu (11), et dont les drains sont connectés aux sorties en courant du circuit. deux transistors pmos standard (3) (4) qui sont montés en paire différentielle, dont les grilles sont connectées aux entrées en tension du circuit, et dont les sources sont connectées entre elles à la sortie en courant du miroir de courant pmos (210). Le drain du transistor pmos standard (3) est connecté à la source du transistor pmos drain étendu (5). Le drain du transistor pmos standard (4) est connecté à la source du transistor pmos drain étendu (6). Les transistors pmos drain étendu (5) (6) limitent la tension maximale entre les terminaux drain et source des transistors pmos standard (3) (4), afm qu'ils ne subissent pas de stress et ne claquent pas. Les transistors (10) (11) montés en diode maintiennent une tensions différentielle constante entre les terminaux source et drain des transistors de la paire différentielle, indépendamment des tensions d'entrée du circuit. -10- • La figure 10 (FIG. 10) est le schéma électrique, équivalent au schéma de la figure 9 (FIG9) avec des transistors nmos en remplacement des transistors pmos, qui constitue la deuxième architecture d'un étage d'entrée de type nmos, pour amplificateur ou comparateur différentiel de tension. This circuit consists of: a pmos current mirror (210) of an extended drain pmos transistor (11) whose gate and drain are connected to a reference current input. a standard PMOS transistor (10) whose gate and drain are connected to the source of the extended drain PMOS transistor (II), and whose source is connected to the current output of the PMOS current mirror (210). two extended drain pulse transistors (5) (6) whose gates are connected to the gate and the drain of the extended drain pulse transistor (11), and whose drains are connected to the current outputs of the circuit. two standard PMOS transistors (3) (4) which are arranged in a differential pair, whose gates are connected to the voltage inputs of the circuit, and whose sources are connected to each other at the current output of the PMOS current mirror (210) . The drain of the standard PMOS transistor (3) is connected to the source of the extended drain PMOS transistor (5). The drain of the standard PMOS transistor (4) is connected to the source of the extended drain PMOS transistor (6). The extended drain pulse transistors (5) (6) limit the maximum voltage between the drain and source terminals of the standard PMOS transistors (3) (4), so that they are not stressed and do not snap. The diode-connected transistors (10) maintain a constant differential voltage between the source and drain terminals of the transistors of the differential pair, independently of the input voltages of the circuit. FIG. 10 (FIG 10) is the electrical diagram, equivalent to the diagram of FIG. 9 (FIG. 9) with nm transistors replacing the pmos transistors, which constitutes the second architecture of an input stage of FIG. nmos type, for amplifier or differential voltage comparator.

L'avantage de ce circuit par rapport au circuit de la figure 8 (FIG8) est de générer une référence de tension interne (en remplacement de VBN de la figure 8), et d'avoir une tension différentielle fixe aux bornes des terminaux drain et source des transistors de la paire différentielle, ce qui augmentera la dynamique du mode commun d'entrée des amplificateurs et comparateurs différentiels en tension. Le circuit est constitué de deux entrées VIP et VIN qui constituent l'entrée différentielle en tension, et de deux 10 sorties VOP1 et VON1 qui constituent la sortie différentielle en courant. La pin IREFN est une entrée de courant de référence qui rentre dans un nmos du circuit. La pin 1B2 est une entrée de courant de référence qui rentre dans un nmos du circuit. Le circuit (220) dénommé « Miroir de courant nmos » fait référence à l'un quelconque des circuits de la figure 2, figure 4 ou figure 6. 15 Ce circuit est constitué de : d'un miroir de courant nmos (220) d'un transistor nmos drain étendu (31) dont la grille et le drain sont connectés à une entrée en courant de référence. d'un transistor nmos standard (30) dont la grille et le drain sont connectés à la source du transistor nmos 20 drain étendu (31), et dont la source est connectée à la sortie en courant du miroir de courant nmos (220). de deux transistors nmos drain étendu (25) (26) dont les grilles sont connectées à la grille et au drain du transistor nmos drain étendu (31), et dont les drains sont connectés aux sorties en courant du circuit. deux transistors nmos standard (23) (24) qui sont montés en paire différentielle, dont les grilles sont connectées aux entrées en tension du circuit, et dont les sources sont connectées entre elles à la sortie en 25 courant du miroir de courant nmos (220). Le drain du transistor nmos standard (23) est connecté à la source du transistor nmos drain étendu (25). Le drain du transistor nmos standard (24) est connecté à la source du transistor nmos drain étendu (26). Les transistors nmos drain étendu (25) (26) limitent la tension maximale entre les terminaux drain et source des transistors nmos standard (23) (24), afin qu'ils ne subissent pas de stress et ne claquent pas. Les transistors (30) (31) montés en diode maintiennent une tensions différentielle 30 constante entre les terminaux source et drain des transistors de la paire différentielle, indépendamment des tensions d'entrée du circuit. The advantage of this circuit with respect to the circuit of FIG. 8 (FIG. 8) is to generate an internal voltage reference (replacing VBN of FIG. 8), and to have a fixed differential voltage at the terminals of the drain terminals and source of the transistors of the differential pair, which will increase the dynamics of the common input mode amplifiers and differential comparators voltage. The circuit consists of two VIP and VIN inputs which constitute the voltage differential input, and two VOP1 and VON1 outputs which constitute the current differential output. The IREFN pin is a reference current input that enters a nmos circuit. Pin 1B2 is a reference current input that enters a nmos of the circuit. The circuit (220) referred to as "nmos current mirror" refers to any of the circuits of FIG. 2, FIG. 4 or FIG. 6. This circuit consists of: a current mirror nmos (220) d an extended drain nmos transistor (31) whose gate and drain are connected to a reference current input. a standard nmos transistor (30) whose gate and drain are connected to the source of the extended nmos drain transistor (31), and whose source is connected to the current output of the nmos current mirror (220). two nmos extended drain transistors (25) (26) whose gates are connected to the gate and the drain of the nmos drain extended transistor (31), and whose drains are connected to the current outputs of the circuit. two standard nmos transistors (23) (24) which are mounted in a differential pair, whose gates are connected to the voltage inputs of the circuit, and whose sources are connected to each other at the current output of the nmos current mirror (220 ). The drain of the standard nmos transistor (23) is connected to the source of the nmos extended drain transistor (25). The drain of the standard nmos transistor (24) is connected to the source of the nmos extended drain transistor (26). The extended drain nmos transistors (25) (26) limit the maximum voltage between the drain and source terminals of standard nmos transistors (23) (24), so that they do not experience stress and do not snap. The diode-connected transistors (31) maintain a constant differential voltage between the source and drain terminals of the transistors of the differential pair, independently of the input voltages of the circuit.

• La figure 11 (FIG. 11) est un schéma électrique de la première architecture d'un amplificateur ou comparateur de tension différentielle, de type classe A et de type pmos. 35 Le circuit est constitué de deux entrées VIP et VIN qui constituent l'entrée différentielle en tension, et d'une sortie en tension VOP qui constitue la sortie de l'amplificateur ou du comparateur différentiel de tension. La tension VBN est une tension de référence qui sert à limiter la tension entre les terminaux drain et source des transistors nmos standard, afin d'éviter qu'ils ne subissent de stress ou ne claquent. La pin IREFP est une entrée de courant de référence qui rentre dans un pmos du circuit. 40 Le circuit (44) dénommé « Etage d'entrée pmos » fait référence à l'un quelconque des circuits de la figure 7, ou figure 9. - 11 - Le circuit (210) dénommé « Miroir de courant pmos » fait référence à l'un quelconque des circuits de la figure 1, figure 3 ou figure 5. Ce circuit est constitué de : d'un étage d'entrée de type pmos (44) dont les entrées sont les entrées différentielles en tension de l'amplificateur ou du comparateur. d'un miroir de courant pmos (210) dont la sortie en courant est connectée à la sortie de l'amplificateur ou du comparateur. d'un transistor nmos drain étendu (42) dont la grille est connectée à la tension de référence pour nmos (VBN), et dont le drain est connecté à la sortie négative de l'étage d'entrée de type pmos (44). de deux transistors nmos standard (40) (41) qui sont montés en miroir de courant, dont les grilles et le drain du transistor nmos standard (40) sont connectés à la sortie positive de l'étage d'entrée de type pmos (44), et dont les sources sont connectées à la masse. Le drain du transistor nmos standard (41) est connecté à la source du transistor nmos drain étendu (42). Le transistors nmos drain étendu (42) limite la tension maximale entre les terminaux drain et source du transistor pmos standard (41), afm qu'il ne subisse pas de stress et ne claque pas. d'un transistor nmos drain étendu (43), dont la grille est connecté à la source du transistor nmos drain étendu (42), dont la source est connectée à la masse, et dont le drain est connecté à la sortie de l'amplificateur ou du comparateur. Le transistor nmos drain étendu (42) limite la tension maximale entre les terminaux grille et source du transistor nmos drain étendu (43), afm qu'il ne subisse pas de stress et ne claque pas. • Figure 11 (FIG 11) is a circuit diagram of the first architecture of a class A and pmos differential voltage amplifier or comparator. The circuit consists of two VIP and VIN inputs which constitute the differential voltage input, and a voltage output VOP which constitutes the output of the differential voltage amplifier or comparator. The voltage VBN is a reference voltage which serves to limit the voltage between the drain and source terminals of standard nmos transistors, in order to prevent them from being stressed or slamming. The IREFP pin is a reference current input that enters a pmos of the circuit. 40 The circuit (44) referred to as "pmos input stage" refers to any of the circuits of FIG. 7, or FIG. 9. The circuit (210) referred to as "pmos current mirror" refers to any of the circuits of FIG. 1, FIG. 3 or FIG. 5. This circuit consists of: a pmos type input stage (44) whose inputs are the differential voltage inputs of the amplifier or of the comparator. a pmos current mirror (210) whose current output is connected to the output of the amplifier or comparator. an extended drain nmos transistor (42) whose gate is connected to the reference voltage for nmos (VBN), and whose drain is connected to the negative output of the pmos input stage (44). of two standard nmos transistors (40) (41) which are mounted in current mirror, whose gates and the drain of the standard nmos transistor (40) are connected to the positive output of the pmos input stage (44). ), and whose sources are connected to the ground. The drain of the standard nmos transistor (41) is connected to the source of the extended nmos drain transistor (42). The nmos drain extended transistor (42) limits the maximum voltage between the drain and source terminals of the standard PMOS transistor (41), so that it is not stressed and does not snap. an extended drain nmos transistor (43), the gate of which is connected to the source of the extended drain nmos transistor (42), whose source is connected to ground, and whose drain is connected to the output of the amplifier or the comparator. The nmos drain extended transistor (42) limits the maximum voltage between the gate and source terminals of the nmos drain extended transistor (43), so that it does not undergo stress and does not slam.

• La figure 12 (FIG. 12) est le schéma électrique, équivalent au schéma de la figure 11 (FIG11) avec des transistors nmos en remplacement des transistors pmos, qui constitue la première architecture d'un amplificateur ou comparateur de tension différentielle, de type classe A et de type nmos. FIG 12 (FIG 12) is the electrical diagram, equivalent to the diagram of FIG 11 (FIG11) with nmos transistors instead of pmos transistors, which constitutes the first architecture of a differential voltage amplifier or comparator, class A type and nmos type.

Le circuit est constitué de deux entrées VIP et VIN qui constituent l'entrée différentielle en tension, et d'une sortie en tension VOP qui constitue la sortie de l'amplificateur ou du comparateur différentiel de tension. La tension VBP est une tension de référence qui sert à limiter la tension entre les terminaux drain et source des transistors pmos standard, afin d'éviter qu'ils ne subissent de stress ou ne claquent. La pin IREFN est une entrée de courant de référence qui rentre dans un nmos du circuit. The circuit consists of two VIP and VIN inputs which constitute the voltage differential input, and a voltage output VOP which constitutes the output of the voltage differential amplifier or comparator. The voltage VBP is a reference voltage which serves to limit the voltage between the drain and source terminals of the standard PMOS transistors, in order to prevent them from being stressed or slamming. The IREFN pin is a reference current input that enters a nmos circuit.

Le circuit (54) dénommé « Etage d'entrée pmos » fait référence à l'un quelconque des circuits de la figure 8, ou figure 10. Le circuit (220) dénommé « Miroir de courant nmos » fait référence à l'un quelconque des circuits de la figure 2, figure 4 ou figure 6. Ce circuit est constitué de : d'un étage d'entrée de type nmos (54) dont les entrées sont les entrées différentielles en tension de l'amplificateur ou du comparateur. d'un miroir de courant nmos (220) dont la sortie en courant est connectée à la sortie de l'amplificateur ou du comparateur. d'un transistor pmos drain étendu (52) dont la grille est connectée à la tension de référence pour pmos 40 (VBP), et dont le drain est connecté à la sortie négative de l'étage d'entrée de type nmos (54). - 12 - de deux transistors pmos standard (50) (51) qui sont montés en miroir de courant, dont les grilles et le drain du transistor pmos standard (50) sont connectés à la sortie positive de l'étage d'entrée de type nmos (54), et dont les sources sont connectées à l'alimentation haute tension (VDDHV). Le drain du transistor pmos standard (51) est connecté à la source du transistor pmos drain étendu (52). Le transistors pmos drain étendu (52) limite la tension maximale entre les terminaux drain et source du transistor pmos standard (51), afin qu'il ne subisse pas de stress et ne claque pas. d'un transistor pmos drain étendu (53), dont la grille est connecté à la source du transistor pmos drain étendu (52), dont la source est connectée à l'alimentation haute tension (VDDHV), et dont le drain est connecté à la sortie de l'amplificateur ou du comparateur. Le transistor pmos drain étendu (52) limite la tension maximale entre les terminaux grille et source du transistor pmos drain étendu (53), afm qu'il ne subisse pas de stress et ne claque pas. The circuit (54) called "pmos input stage" refers to any of the circuits of FIG. 8, or FIG. 10. The circuit (220) called "nmos current mirror" refers to any one of circuits of FIG. 2, FIG. 4 or FIG. 6. This circuit consists of: an nmos type input stage (54) whose inputs are the differential voltage inputs of the amplifier or the comparator. a nmos current mirror (220) whose current output is connected to the output of the amplifier or the comparator. an extended drain pulse transistor (52) whose gate is connected to the reference voltage for pmos (VBP), and whose drain is connected to the negative output of the nmos input stage (54) . Two standard PMOS transistors (50) (51) which are mounted in current mirror, whose gates and the drain of the standard PMOS transistor (50) are connected to the positive output of the input stage of the type. nmos (54), and whose sources are connected to the high voltage power supply (VDDHV). The drain of the standard PMOS transistor (51) is connected to the source of the extended drain PMOS transistor (52). The extended drain pulse transistor (52) limits the maximum voltage between the drain and source terminals of the standard PMOS transistor (51) so that it does not experience stress and does not snap. an extended drain pulse transistor (53), whose gate is connected to the source of the extended drain pulse transistor (52), whose source is connected to the high-voltage power supply (VDDHV), and whose drain is connected to the output of the amplifier or comparator. The extended drain pulse transistor (52) limits the maximum voltage between the gate and source terminals of the extended drain pulse transistor (53) so that it does not experience stress and does not snap.

• La figure 13 (FIG. 13) est un schéma électrique de la deuxième architecture d'un amplificateur ou comparateur de tension différentielle, de type classe A et de type pmos. • Figure 13 (FIG 13) is a circuit diagram of the second architecture of a class A and pmos differential voltage amplifier or comparator.

Le circuit est constitué de deux entrées VIP et VIN qui constituent l'entrée différentielle en tension, et d'une sortie en tension VOP qui constitue la sortie de l'amplificateur ou du comparateur différentiel de tension. La tension VBP2 est une tension de référence qui sert à limiter la tension entre les terminaux drain et source des transistors nmos standard, afin d'éviter qu'ils ne subissent de stress ou ne claquent. La pin IREFP est une entrée de courant de référence qui rentre dans un pmos du circuit. The circuit consists of two VIP and VIN inputs which constitute the voltage differential input, and a voltage output VOP which constitutes the output of the voltage differential amplifier or comparator. The voltage VBP2 is a reference voltage which serves to limit the voltage between the drain and source terminals of standard nmos transistors, in order to prevent them from being stressed or slamming. The IREFP pin is a reference current input that enters a pmos of the circuit.

Le circuit (44) dénommé « Etage d'entrée pmos» fait référence à l'un quelconque des circuits de la figure 7, ou figure 9. Le circuit (210) dénommé « Miroir de courant pmos » fait référence à l'un quelconque des circuits de la figure 1, figure 3 ou figure 5. Ce circuit est constitué de : d'un étage d'entrée de type pmos (44) dont les entrées sont les entrées différentielles en tension de l'amplificateur ou du comparateur. d'un miroir de courant pmos (210) dont la sortie en courant est connectée à la sortie de l'amplificateur ou du comparateur. d'un transistor pmos standard (45) dont la grille est connectée à une tension de référence (VBP2), et dont le drain est connecté à la masse. de deux transistors nmos standard (40) (41) qui sont montés en miroir de courant, dont les grilles et le drain du transistor nmos standard (40) sont connectés à la sortie positive de l'étage d'entrée de type pmos (44), et dont les sources sont connectées à la masse. Le drain du transistor nmos standard (41) est connecté à la sortie négative de l'étage d'entrée de type pmos (44), et à la source du transistor pmos standard (45). Le transistors pmos standard (45) limite la tension maximale entre les terminaux drain et source du transistor nmos standard (41), afm qu'il ne subisse pas de stress et ne claque pas. d'un transistor nmos drain étendu (43), dont la grille est connectée à la source du transistor pmos standard (45), dont la source est connectée à la masse, et dont le drain est connecté à la sortie de l'amplificateur ou du comparateur. Le transistor pmos standard (45) limite la tension maximale entre les terminaux grille et source du transistor nmos drain étendu (43), afm qu'il ne subisse pas de stress et ne claque pas. -13- • La figure 14 (FIG. 14) est le schéma électrique, équivalent au schéma de la figure 13 (FIG13) avec des transistors nmos en remplacement des transistors pmos, qui constitue la deuxième architecture d'un amplificateur ou comparateur de tension différentielle, de type classe A et de type nmos. Le circuit est constitué de deux entrées VIP et VIN qui constituent l'entrée différentielle en tension, et d'une sortie en tension VOP qui constitue la sortie de l'amplificateur ou du comparateur différentiel de tension. La tension VBN2 est une tension de référence qui sert à limiter la tension entre les terminaux drain et source des transistors pmos standard, afin d'éviter qu'ils ne subissent de stress ou ne claquent. La pin IREFN est une entrée de courant de référence qui rentre dans un nmos du circuit. Le circuit (54) dénommé « Etage d'entrée nmos » fait référence à l'un quelconque des circuits de la figure 8, ou 10 figure 10. Le circuit (220) dénommé « Miroir de courant nmos » fait référence à l'un quelconque des circuits de la figure 2, figure 4 ou figure 6. Ce circuit est constitué de : d'un étage d'entrée de type nmos (54) dont les entrées sont les entrées différentielles en tension de 15 l'amplificateur ou du comparateur. d'un miroir de courant nmos (220) dont la sortie en courant est connectée à la sortie de l'amplificateur ou du comparateur. d'un transistor nmos standard (55) dont la grille est connectée à une tension de référence (VBN2), et dont le drain est connecté à l'alimentation haute tension (VDDHV). 20 de deux transistors pmos standard (50) (51) qui sont montés en miroir de courant, dont les grilles et le drain du transistor pmos standard (50) sont connectés à la sortie positive de l'étage d'entrée de type nmos (54), et dont les sources sont connectées à l'alimentation haute tension (VDDHV). Le drain du transistor pmos standard (51) est connecté à la sortie négative de l'étage d'entrée de type nmos (54), et à la source du transistor nmos standard (55). Le transistors nmos standard (55) limite la tension maximale entre les 25 terminaux drain et source du transistor pmos standard (51), afin qu'il ne subisse pas de stress et ne claque pas. d'un transistor pmos drain étendu (53), dont la grille est connectée à la source du transistor nmos standard (55), dont la source est connectée à l'alimentation haute tension (VDDHV), et dont le drain est connecté à la sortie de l'amplificateur ou du comparateur. Le transistor nmos standard (55) limite la tension maximale 30 entre les terminaux grille et source du transistor pmos drain étendu (53), afin qu'il ne subisse pas de stress et ne claque pas. The circuit (44) referred to as "pmos input stage" refers to any of the circuits of FIG. 7, or FIG. 9. The circuit (210) called "pmos current mirror" refers to any one of circuits of FIG. 1, FIG. 3 or FIG. 5. This circuit consists of: a PMOS type input stage (44) whose inputs are the differential voltage inputs of the amplifier or the comparator. a pmos current mirror (210) whose current output is connected to the output of the amplifier or comparator. a standard PMOS transistor (45) whose gate is connected to a reference voltage (VBP2), and whose drain is connected to ground. of two standard nmos transistors (40) (41) which are mounted in current mirror, whose gates and the drain of the standard nmos transistor (40) are connected to the positive output of the pmos input stage (44). ), and whose sources are connected to the ground. The drain of the standard nmos transistor (41) is connected to the negative output of the pmos input stage (44), and to the source of the standard pmos transistor (45). The standard PMOS transistors (45) limit the maximum voltage between the drain and source terminals of the standard nmos transistor (41) so that it is not stressed and does not snap. an extended drain nmos transistor (43), whose gate is connected to the source of the standard pmos transistor (45), whose source is connected to ground, and whose drain is connected to the output of the amplifier or of the comparator. The standard PMOS transistor (45) limits the maximum voltage between the gate and source terminals of the nmos drain extended transistor (43), so that it does not experience stress and does not snap. FIG. 14 (FIG. 14) is the electrical diagram, equivalent to the diagram of FIG. 13 (FIG. 13) with nmos transistors replacing the pmos transistors, which constitutes the second architecture of an amplifier or voltage comparator differential, class A and nmos type. The circuit consists of two VIP and VIN inputs which constitute the voltage differential input, and a voltage output VOP which constitutes the output of the voltage differential amplifier or comparator. The voltage VBN2 is a reference voltage which serves to limit the voltage between the drain and source terminals of the standard PMOS transistors, in order to prevent them from being stressed or slamming. The IREFN pin is a reference current input that enters a nmos circuit. The circuit (54) referred to as "nmos input stage" refers to any of the circuits of FIG. 8, or FIG. 10. The circuit (220) referred to as "NMOS current mirror" refers to one of any of the circuits of FIG. 2, FIG. 4 or FIG. 6. This circuit consists of: an nmos input stage (54) whose inputs are the differential voltage inputs of the amplifier or the comparator . a nmos current mirror (220) whose current output is connected to the output of the amplifier or the comparator. a standard nmos transistor (55) whose gate is connected to a reference voltage (VBN2), and whose drain is connected to the high voltage power supply (VDDHV). 20 of two standard PMOS transistors (50) (51) which are mounted in current mirror, whose gates and the drain of the standard PMOS transistor (50) are connected to the positive output of the NMOS input stage ( 54), and whose sources are connected to the high voltage power supply (VDDHV). The drain of the standard PMOS transistor (51) is connected to the negative output of the nmos input stage (54), and to the source of the standard nmos transistor (55). The standard nm transistors (55) limit the maximum voltage between the drain and source terminals of the standard PMOS transistor (51) so that it is not stressed and does not snap. an extended drain pulse transistor (53), whose gate is connected to the source of the standard nmos transistor (55), the source of which is connected to the high-voltage power supply (VDDHV), and whose drain is connected to the output of the amplifier or comparator. The standard nmos transistor (55) limits the maximum voltage between the gate and source terminals of the extended drain pulse transistor (53) so that it is not stressed and does not snap.

• La figure 15 (FIG. 15) est un schéma électrique de la première architecture d'un amplificateur ou comparateur de tension différentielle, de type classe A et de type pmos, avec une sortie différentielle de tension. 35 Le schéma reprend la partie de la figure 11 (FIG11) composée de (41) (42) (43) (210) qui est connectée entre la sortie négative (VON1) de l'étage d'entrée de type pmos (44) et la sortie positive (VOP) de l'amplificateur ou du comparateur, duplique cette partie, et connecte cette partie dupliquée entre la sortie positive (VOP1) de l'étage d'entrée de type pmos (44) et la sortie négative (VON) de l'amplificateur ou du comparateur. Dans ce circuit, les grilles des deux transistors (41) sont connectées à la tension de contre-réaction (VCMN) du mode commun de sortie 40 de l'amplificateur ou du comparateur. Les pins IREFP1 et IREFP2 sont deux entrées de courant de référence qui rentrent dans des pmos du circuit. -14- • La figure 16 (FIG. 16) est un schéma électrique de la première architecture d'un amplificateur ou comparateur de tension différentielle, de type classe A et de type nmos, avec une sortie différentielle de tension. Le schéma reprend la partie de la figure 12 (FIG12) composée de (51) (52) (53) (220) qui est connectée entre la sortie négative (VON1) de l'étage d'entrée de type nmos (54) et la sortie positive (VOP) de l'amplificateur ou du comparateur, duplique cette partie, et connecte cette partie dupliquée entre la sortie positive (VOP1) de l'étage d'entrée de type nmos (54) et la sortie négative (VON) de l'amplificateur ou du comparateur. Dans ce circuit, les grilles des deux transistors (51) sont connectées à la tension de contre-réaction (VCMP) du mode commun de sortie de l'amplificateur ou du comparateur. • Figure 15 (Figure 15) is a circuit diagram of the first architecture of a class A and pmos differential voltage amplifier or comparator with a voltage differential output. The diagram shows the part of FIG. 11 (FIG. 11) composed of (41) (42) (43) (210) which is connected between the negative output (VON1) of the PMOS input stage (44). and the positive output (VOP) of the amplifier or comparator, duplicates this part, and connects this duplicated part between the positive output (VOP1) of the pmos input stage (44) and the negative output (VON ) of the amplifier or comparator. In this circuit, the gates of the two transistors (41) are connected to the feedback voltage (VCMN) of the common output mode 40 of the amplifier or comparator. Pins IREFP1 and IREFP2 are two reference current inputs that go into pmos of the circuit. Fig. 16 (Fig. 16) is a circuit diagram of the first architecture of a class A and nmos differential voltage amplifier or comparator with a voltage differential output. The diagram shows the part of FIG. 12 (FIG12) composed of (51) (52) (53) (220) which is connected between the negative output (VON1) of the nmos input stage (54) and the positive output (VOP) of the amplifier or the comparator, duplicates this part, and connects this duplicated part between the positive output (VOP1) of the nmos input stage (54) and the negative output (VON) amplifier or comparator. In this circuit, the gates of the two transistors (51) are connected to the feedback voltage (VCMP) of the common output mode of the amplifier or the comparator.

Les pins IREFN1 et IREFN2 sont deux entrées de courant de référence qui rentrent dans des nmos du circuit. Pins IREFN1 and IREFN2 are two reference current inputs that fit into nmos of the circuit.

• La figure 17 (FIG. 17) est un schéma électrique de la deuxième architecture d'un amplificateur ou comparateur de tension différentielle, de type classe A et de type pmos, avec une sortie différentielle de tension. Le schéma reprend la partie de la figure 13 (FIG13) composée de (41) (43) (45) (210) qui est connectée entre la sortie négative (VON1) de l'étage d'entrée de type pmos (44) et la sortie positive (VOP) de l'amplificateur ou du comparateur, duplique cette partie, et connecte cette partie dupliquée entre la sortie positive (VOP1) de l'étage d'entrée de type pmos (44) et la sortie négative (VON) de l'amplificateur ou du comparateur. Dans ce circuit, les grilles des deux transistors (41) sont connectées à la tension de contre-réaction (VCMN) du mode commun de sortie de l'amplificateur ou du comparateur. • Figure 17 (Figure 17) is an electrical diagram of the second architecture of a class A and pmos differential voltage amplifier or comparator with a voltage differential output. The diagram shows the part of FIG. 13 (FIG. 13) composed of (41) (43) (45) (210) which is connected between the negative output (VON1) of the pmos input stage (44) and the positive output (VOP) of the amplifier or comparator, duplicates this part, and connects this duplicated part between the positive output (VOP1) of the PMOS input stage (44) and the negative output (VON) amplifier or comparator. In this circuit, the gates of the two transistors (41) are connected to the feedback voltage (VCMN) of the common output mode of the amplifier or comparator.

Les pins IREFP1 et IREFP2 sont deux entrées de courant de référence qui rentrent dans des pmos du circuit. Pins IREFP1 and IREFP2 are two reference current inputs that go into pmos of the circuit.

• La figure 18 (FIG. 18) est un schéma électrique de la deuxième architecture d'un amplificateur ou comparateur de tension différentielle, de type classe A et de type nmos, avec une sortie différentielle de tension. Le schéma reprend la partie de la figure 14 (FIG14) composée de (51) (53) (55) (220) qui est connectée entre la sortie négative (VON1) de l'étage d'entrée de type nmos (54) et la sortie positive (VOP) de l'amplificateur ou du comparateur, duplique cette partie, et connecte cette partie dupliquée entre la sortie positive (VOP1) de l'étage d'entrée de type nmos (54) et la sortie négative (VON) de l'amplificateur ou du comparateur. Dans ce circuit, les grilles des deux transistors (51) sont connectées à la tension de contre-réaction (VCMP) du mode commun de sortie de l'amplificateur ou du comparateur. • Figure 18 (FIG 18) is a circuit diagram of the second architecture of a class A and nmos differential voltage amplifier or comparator with a differential voltage output. The diagram shows the part of FIG. 14 (FIG. 14) composed of (51) (53) (55) (220) which is connected between the negative output (VON1) of the nmos input stage (54) and the positive output (VOP) of the amplifier or the comparator, duplicates this part, and connects this duplicated part between the positive output (VOP1) of the nmos input stage (54) and the negative output (VON) amplifier or comparator. In this circuit, the gates of the two transistors (51) are connected to the feedback voltage (VCMP) of the common output mode of the amplifier or the comparator.

Claims

REVENDICATIONS1. Class A-type high-voltage amplifiers and comparators, characterized in that it is implemented in a fm oxide CMOS technology and with the extended drain option, and in that it comprises: - Thin oxide gate MOS transistors , without extended drain option and low breakdown voltage, said transistors being said to be of standard type. Gate-type MOS transistors with an extended drain option of the DMOS, DEMOS, LDMOS type, said transistors being said to be of drain-extended type. Current mirrors or active charge type pmos (210) or nmos type (220). An input stage of the pmos type (44) or of the nmos type (54). An output stage of class A type of type pmos or nmos type.

2. Amplifiers and class A high-voltage comparators, according to claim 1, characterized in that said current mirrors or pmos type active charge (210), and consisting of: - Let (FIG1) two extended drain pmos transistors (200 ) (201) whose gates are connected to each other, whose sources are connected to the high voltage power supply (VDDHV), and whose drains are current inputs and outputs. - Let (FIG3) an extended drain pmos transistor (206) whose gate is connected to the reference voltage for pmos (VBP), and whose drain is connected to the current output of the circuit, of two standard pmos transistors (204) (205) whose gates are connected together, whose sources are connected to the high voltage power supply (VDDHV), said standard PMOS transistor (204) has its drain connected to the current input of the circuit, said standard PMOS transistor (205) has its drain connected to the source of the extended drain PMOS transistor (206), said extended drain PMOS transistor (206) limits the maximum voltage between the drain and source terminals of the standard PMOS transistor (205) so that he is not stressed and does not slap. Either (FIG. 5) two extended drain pmos transistor (211) (206) whose gates are connected to the reference voltage for prnos (VBP), and whose drains are respectively connected to the input and to the current output of the circuit, two standard PMOS transistors (204) (205) whose gates are connected together, whose sources are connected to the high voltage power supply (VDDHV), said standard PMOS transistor (204) has its drain connected to the source of the extended drain pmos transistor (211), said standard pmos transistor (205) has its drain connected to the source of the extended drain pmos transistor (206), said extended drain pmos transistors (211) (206) limit the maximum voltage between the drain and source terminals of the standard PMOS transistors (204) (205) so that they are not stressed and do not snap.

3. Amplifiers and class A high-voltage comparators, according to any one of the preceding claims, characterized in that said current mirrors or nmos active charge (220), consists of: - Either (FIG. 2) of two nmos transistors extended drain (202) (203) whose gates are connected to each other, whose sources are connected to the ground, and whose drains are current inputs and outputs. - Let (FIG4) a nmos extended drain transistor (209) whose gate is connected to the reference voltage for nmos (VBN), and whose drain is connected to the current output of the circuit, of two standard nmos transistors (207) (208) whose gates are connected to each other, whose sources are connected to ground, said standard nmos transistor (207) has its drain connected to the current input of the circuit, said standard nmos transistor (208) At its drain connected to the source of the extended drain transistor (209), said extended drain transistor (209) limits the maximum voltage between the drain and source terminals of the standard nmos transistor (208) so that it does not suffer. no stress and do not slap. - Let (FIG6) two nmos extended drain transistor (212) (209) whose gates are connected to the reference voltage for nmos (VBN), and whose drains are respectively connected to the current input and output of the circuit, two standard nmos transistors (207) (208) whose gates are connected to each other, whose sources are connected to ground, said standard nmos transistor (207) has its drain connected to the source of the nmos extended drain transistor (212), said standard nmos transistor (208) has its drain connected to the source of the extended drain nmos transistor (209), said extended drain nmos transistors (212) (209) limit the maximum voltage between the drain and source terminals of the transistors nmos standard (207) (208) so that they do not suffer stress and do not slam.

4. Class A high-voltage amplifiers and comparators, according to any one of the preceding claims, characterized in that said PMOS input stage (44) comprises: - (FIG. 7) of a current mirror pmos (210), two extended drain pmos transistor (5) (6) whose gates are connected to the reference voltage for pmos (VBP), and whose drains are connected to the current outputs of the circuit, two pmos transistors standard (3) (4) which are mounted in a differential pair, whose gates are connected to the voltage inputs of the circuit, and whose sources are connected together to the current output of the pmos current mirror (210), said transistor standard pmos (3) has its drain connected to the source of the extended drain pmos transistor (5), said standard pmos transistor (4) has its drain connected to the source of the extended drain pmos transistor (6), said extended drain pmos transistors ( 5) (6) limit the maximum voltage between the drain and source terminals of the standard PMOS transistors (3) (4) so that they are not stressed and do not snap. - Let (FIG 9) a pmos current mirror (210), an extended drain pmos transistor (11) whose gate and drain are connected to a reference current input, of a standard PMOS transistor (10). ) whose gate and drain are connected to the source of the extended drain pmos transistor (11), and whose source is connected to the current output of the pmos current mirror (210), of two extended drain pmos transistors (5) (6) whose gates are connected to the gate and the drain of the extended drain pmos transistor (11), and whose drains are connected to the current outputs of the circuit, of two standard pmos transistors (3) (4) which are mounted in a differential pair, whose gates are connected to the voltage inputs of the circuit, and whose sources are connected to one another at the current output of the pmos current mirror (210), said standard pmos transistor (3) has its drain connected to the source of the extended drain pmos transistor (5), said pmos transistor standard (4) has its drain connected to the source of the extended drain pmos transistor (6), said extended drain pmos transistors (5) (6) limit the maximum voltage between the drain and source terminals of the standard pmos transistors (3) (4) ), so that they are not stressed and do not snap, said diode-connected transistors (10) maintain a constant differential voltage between the source and drain terminals of the transistors of the differential pair, regardless of the voltages of the differential pair. circuit entrance.

5. Amplifiers and class A high-voltage comparators according to any one of the preceding claims, characterized in that said nmos input stage (54) comprises: - (FIG. 8) of a current mirror nmos (220), of two nmos extended drain transistor (25) (26) whose gates are connected to the reference voltage for nmos (VBN), and whose drains are connected to the current outputs of the circuit, two nmos transistors standard (23) (24) which are mounted in a differential pair, whose gates are connected to the voltage inputs of the circuit, and whose sources are connected together to the current output of the nmos current mirror (220) , said standard nmos transistor (23) has its drain connected to the source of the extended drain nmos transistor (25), said standard nmos transistor (24) has its drain connected to the source of the nmos extended drain transistor (26), said nmos transistors extended drain (25) (26) limit the ten maximum voltage between the drain and source terminals of standard nmos transistors (23) (24) so that they are not stressed and do not snap. Either (FIG. 10) of a nmos current mirror (220), of an extended drain nmos transistor (31) whose gate and drain are connected to a reference current input, of a standard nmos transistor (30). ) whose gate and drain are connected to the source of the extended nmos drain transistor (31), and whose source is connected to the current output of the nmos current mirror (220), of two nmos extended drain transistors (25) (26) whose gates are connected to the gate and the drain of the extended nmos drain transistor (31), and whose drains are connected to the current outputs of the circuit, of two standard nmos transistors (23) (24) which are mounted in a differential pair, whose gates are connected to the voltage inputs of the circuit, and whose sources are connected to one another at the current output of the nmos current mirror (220), said standard nmos transistor (23) has its drain connected to the source of the extended drain nmos transistor (25), said transistor At its drain connected to the source of the extended nmos drain transistor (26), said extended drain nmos transistors (25) limit the maximum voltage between the drain and source terminals of the standard nmos transistors (23). (24), so that they are not stressed and do not snap, said diode-connected transistors (30) maintain constant differential voltages between the source and drain terminals of the differential pair transistors, regardless of the voltages entrance to the circuit.

6. High-voltage amplifiers and comparators class A, according to any one of the preceding claims, characterized in that said pmos type output stage consists of: - Either (FIG11) a pmos-type input stage (44) whose inputs are the differential voltage inputs of the amplifier or the comparator, a pmos current mirror (210) whose current output is connected to the output of the amplifier or the comparator, an extended drain nmos transistor (42) whose gate is connected to the reference voltage for nmos (VBN), and whose drain is connected to the negative output of the pmos input stage (44), of two standard nmos transistors (40) (41) which are mounted in a current mirror, whose gates and the drain of said standard nmos transistor (40) are connected to the positive output of the pmos input stage (44), and whose sources are connected to ground, said standard nmos transistor ( 41) has its drain connected to the source of the extended drain nmos transistor (42), and an extended drain nmos transistor (43) whose gate is connected to the source of the extended drain nmos transistor (42), whose source is connected to ground, and whose drain is connected to the output of the amplifier or the comparator, said extended drain nmos transistor (42) limits the maximum voltage between the drain and source terminals of the standard nmos transistor (41) and limits the maximum voltage between the gate and source terminals of the nmos drain extended transistor (43) so that these components do not stress and do not snap. Either (FIG. 13) of a PMOS type input stage (44) whose inputs are the differential voltage inputs of the amplifier or the comparator, of a PMOS current mirror (210) whose current output is connected to the output of the amplifier or the comparator, a standard pmos transistor (45) whose gate is connected to a reference voltage (VBP2), and whose drain is connected to the ground, of two nmos transistors standard (40) (41) which are mounted in current mirror, whose gates and the drain of the standard nmos transistor (40) are connected to the positive output of the pmos input stage (44), and whose the sources are connected to ground, said standard nmos transistor (41) has its drain connected to the negative output of the pmos type input stage (44), and to the source of the standard pmos transistor (45), d an extended drain transistor (43) whose gate is connected to the source of the standard PMOS transistor (45), whose a source is connected to ground, and whose drain is connected to the output of the amplifier or the comparator, said standard pmos transistors (45) limit the maximum voltage between the drain and source terminals of the standard nmos transistor ( 41) and limits the maximum voltage between the gate and source terminals of the extended drain transistor (43) so that these components are not stressed and do not snap.

7. Class A high-voltage amplifiers and comparators, according to any one of the preceding claims, characterized in that said nmos-type output stage consists of: - Either (FIG12) an nmos-type input stage (54) whose inputs are the differential voltage inputs of the amplifier or the comparator, a nmos current mirror (220) whose current output is connected to the output of the amplifier or the comparator, an extended drain pulse transistor (52) whose gate is connected to the reference voltage for pmos (VBP), and whose drain is connected to the negative output of the nmos type input stage (54), of two standard PMOS transistors (50) (51) which are mounted in current mirrors, whose gates and the drain of said standard PMOS transistor (50) are connected to the positive output of the NMOS type input stage (54), and whose sources are connected to the high voltage power supply (VDDHV), ledi The standard PMOS transistor (51) has its drain connected to the source of the extended drain PMOS transistor (52), and an extended drain PMOS transistor (53) whose gate is connected to the source of the extended drain PMOS transistor (52). , whose source is connected to the high voltage power supply (VDDHV), and whose drain is connected to the output of the amplifier or the comparator, said extended drain pmos transistor (52) limits the maximum voltage between the drain terminals and The source of the standard PMOS transistor (51) limits the maximum voltage between the gate and source terminals of the extended drain PMOS transistor (53) so that these components are not stressed and do not snap. Or (FIG. 14) of an nmos type input stage (54) whose inputs are the differential voltage inputs of the amplifier or of the comparator, of a nmos current mirror (220) whose current output is connected to the output of the amplifier or the comparator, a standard nmos transistor (55) whose gate is connected to a reference voltage (VBN2), and whose drain is connected to the high voltage power supply (VDDHV ), two standard PMOS transistors (50) (51) which are mounted in current mirror, whose gates and the drain of the standard PMOS transistor (50) are connected to the positive output of the nmos type input stage (54), and whose sources are connected to the high voltage power supply (VDDHV), said standard PMOS transistor (51) has its drain connected to the negative output of the nmos input stage (54), and at the source of the standard nmos transistor (55), an extended drain pmos transistor (53), whose gate is connected to the source of the standard nmos transistor (55), the source of which is connected to the high voltage supply (VDDHV), and whose drain is connected to the output of the amplifier or the comparator, said standard nmos transistors (55 ) limits the maximum voltage between the drain and source terminals of the standard PMOS transistor (51) and limits the maximum voltage between the gate and source terminals of the extended drain PMOS transistor (53) so that these components are not stressed and do not snap .

8. Class A high voltage amplifiers and comparators, according to any one of the preceding claims, characterized in that said pmos type output stage may have a differential output, and consists of: - Either (FIG. part of FIG. 11 (FIG. 11) composed of (41) (42) (43) (210) which is connected between the negative output (VON1) of the pmos input stage (44) and the positive output ( VOP) of the amplifier or comparator, duplicating this portion, and connecting this duplicated portion between the positive output (VOP1) of the pmos input stage (44) and the negative output (VON) of the amplifier or comparator, the gates of said transistors (41) are connected to the feedback voltage (VCMN) of the common output mode of the amplifier or the comparator.-19- - Let (FIG. FIG. 13 (FIG. 13) composed of (41) (43) (45) (210) which is connected between the negative output (VON1) of the pmos type input stage (44) and the positive output (VOP) of the amplifier or comparator, by duplicating this part, and connecting this duplicated part between the positive output (VOP1) of the pmos input stage (44) and the negative output (VON) of the amplifier or comparator, the gates of said transistors (41) are connected to the common mode output feedback voltage (VCMN) amplifier or comparator.

9. Amplifiers and class A high-voltage comparators, according to any one of the preceding claims, characterized in that said nmos-type output stage can have a differential output, and consists of: - Either (FIG. part of FIG. 12 (FIG12) composed of (51) (52) (53) (220) which is connected between the negative output (VON1) of the nmos input stage (54) and the positive output ( VOP) of the amplifier or comparator, by duplicating this part, and connecting this duplicated part between the positive output (VOP1) of the nmos input stage (54) and the negative output (VON) of the amplifier or comparator, the gates of said transistors (51) are connected to the feedback voltage (VCMP) of the common output mode of the amplifier or comparator. - Either (FIG. 18) taking again the part of FIG. 14 (FIG. 14) composed of (51) (53) (55) (220) which is connected between the negative output (VON1) of the nmos type input stage (54) and the positive output (VOP) of the amplifier or comparator, by duplicating this portion, and connecting this duplicated portion between the positive output (VOP1) of the nmos input stage (54) and the negative output (VON) of the amplifier or the comparator, the gates of said transistors (51) are connected to the feedback voltage (VCMP) of the common output mode of the amplifier or the comparator.