FR2933774A1

FR2933774A1 - Electronic time measurement device for use in electronic test assembly, has calculation unit for determining time interval between event and reference using counter values, sampler values and values of number of transitions

Info

Publication number: FR2933774A1
Application number: FR0803970A
Authority: FR
Inventors: Mathieu Duprez
Original assignee: Individual
Current assignee: Individual
Priority date: 2008-07-11
Filing date: 2008-07-11
Publication date: 2010-01-15
Anticipated expiration: 2028-07-11
Also published as: FR2933774B1

Abstract

The device has a reference clock, and a programmable logic circuit comprising a counter for counting number of periods between a reference and START event. A sampler (ECH) evaluates time between the event and the beginning of a following period or preceding event. A memory (MEM) stores counter values, sampler values and values of number of transitions, when a transition is detected in the sampler. A calculation unit (CALC) determines a time interval between the event and the reference using the stored values.

Description

-'- Description L'invention concerne le domaine de la mesure électronique du temps, plus particulièrement la mesure d'un intervalle de temps entre deux événements ou d'une 5 période pour un signal répétitif Cette mesure peut être mono coup ou répétitive. The invention relates to the field of electronic time measurement, more particularly the measurement of a time interval between two events or a period for a repetitive signal. This measurement can be single-shot or repetitive.

Dans les réalisations courantes, lorsqu'une faible précision de mesure ou qu'une moyenne de l'élément à mesurer (cas d'un signal périodique) sont suffisantes, une horloge de référence associée à un ou plusieurs compteurs permettent d'acquérir 10 la valeur de temps. Dans les cas ou la précision de mesure demandée est meilleure que la période d'horloge, que la valeur moyenne de la période n'est pas suffisante ou que le signal n'est pas périodique, des systèmes d'acquisition plus complexes sont mis en place. Ils vont décomposer cet intervalle en deux composantes: ^ T_coarse, représentant la majeure partie de l'intervalle mesuré, se 15 mesure en nombre entier de période d'une horloge de référence, ^ Tvernier, fraction de la période de référence, va être estimée grâce à des procédés analogiques comme charge à courant constant d'une capacité, suivit d'une mesure de tension ou interpolation. Si la mesure de T_coarse peut être réalisée de façon simple à l'aide de 20 compteurs, la valeur de T_vernier met en oeuvre des systèmes plus complexes qui nécessitent de nombreux composants précis et stables ainsi que des temps d'interpolation ou d'acquisition incompatibles avec des mesures rapides. En règle générale, ces systèmes sont coûteux, nécessitent une surface importante ou ne peuvent acquérir plusieurs intervalles de temps proches. 25 La présente invention vient améliorer la situation. Elle propose à cet effet un dispositif de mesure temporelle utilisant un circuit logique programmable ou FPGA (Field Programmable Gate Array en anglais et dans la suite du document) couplé à un oscillateur de référence (appelé horloge dans la 30 suite du document). Ces éléments vont s'attacher à obtenir un temps absolu pour chaque événement présent à l'entrée du système (par temps absolu, on signifie l'écart entre l'événement considéré et une référence commune à tous les événements). Le dispositif comprend un ou plusieurs modules de mesure grossier (Tcoarse), un ou plusieurs modules de mesure précise (T_vernier) ainsi que des modules de contrôle, 2 mémorisation et calcul. Tous ces modules ainsi que fonctionnalités annexes sont inclus dans le FPGA. Selon une caractéristique générale de l'invention, les 3 premiers modules du dispositifs comprennent respectivement : ^ Un ou plusieurs compteurs, capables de comptabiliser le nombre de cycles d'horloge de référence jusqu'à l'événement à acquérir. La valeur acquise par ce module est appelée par la suite ou dans les figures T_coarse, T_coarse_start ou T_coarse_stop. ^ Un ou plusieurs systèmes d'échantillonnage capables de déterminer le to reste de la division entière entre l'élément à mesurer et la période d'horloge. La valeur acquise par cet ou ces échantillonneurs est appelée Tvernier, T_vernier _start ou T vernier stop ^ Un système de détection, capable de détecter la présence d'une transition dans le signal ou les signaux à observer. 15 Avantageusement, le système d'échantillonnage utilise des lignes à retard de faible durée associées à des éléments de mémorisation (Flip-Flop en anglais- ou FF). Ces éléments de base -ligne à retard + Flip Flop- disposés en série permettent de déterminer la valeur fractionnaire de l'intervalle de temps considéré. 20 Préférentiellement, ces lignes à retard et leur élément de mémorisation utilisent les éléments d'interconnections et portes logiques rapides présents dans ces FPGAs. Les systèmes inclus dans les FPGAs et normalement dédiés à la propagation de retenues (ou Carry Chain en anglais) seront préférentiellement utilisés comme ligne à retard. Selon une des mises en oeuvre, les éléments de mémorisation des échantillonneurs 25 sont mémorisés temporairement pour être analysés par le module de détection. Dans chaque cycle d'horloge, le compteur de transition va déterminer avantageusement si un ou plusieurs évènements sont intervenus. Lorsque c'est le cas, le dispositif va éventuellement mémoriser la valeur du compteur T_coarse associée à ce cycle d'horloge ainsi que les valeurs des Flips Flops mis en oeuvre dans les 30 échantillonneurs. Ces valeurs d'échantillonnage sont affinées avant d'être utilisées comme valeur fractionnaire (T vernier). Profitablement, cette détection puis la mémorisation se font en un nombre très limité de cycle d'horloge, permettant donc d'effectuer les mesures à la volée, et de comptabiliser tous les événements. L'analyse des informations mémorisées (Tcoarse, T_vernier) permet 15 3 d'associer un temps absolu à chaque événement. Dans une des mises en oeuvre du dispositif, une unité de calcul relit ces valeurs et en déduit -de façon précise- la durée entre les événements présents à l'entrée du dispositif. Dans le cas d'un signal périodique ou pseudo périodique, une version du dispositif extrait également certains paramètres caractéristiques tel que : gigue cycle à cycle (Cycle to Cycle Jitter en anglais), période minimale, période maximale, période moyenne. D'autres avantages et caractéristiques de l'invention apparaîtront à la lecture de la description détaillée ci-après et à l'examen des dessins sur lesquels : ^ La figure 2 représente à haut niveau une des mises en oeuvre du dispositif, ^ La figure 3 représente une décomposition temporelle d'un intervalle de temps telle qu'analysée par une des mise en oeuvre du dispositif, ^ La figure 4 représente une vue logique d'un des échantillonneurs, ^ La figure 5 représente une des mises en oeuvre de ces mêmes échantillonneurs dans le FPGA utilisé par le dispositif, ^ La figure 6 représente une des mise en oeuvre d'un compteur de transition utilisé dans ce dispositif. In current embodiments, when a low measurement accuracy or an average of the element to be measured (case of a periodic signal) are sufficient, a reference clock associated with one or more counters makes it possible to acquire the time value. In cases where the measurement accuracy requested is better than the clock period, the average value of the period is not sufficient or the signal is not periodic, more complex acquisition systems are implemented. square. They will break this interval down into two components: ^ T_coarse, representing most of the measured range, is measured as a whole number of periods of a reference clock, ^ Tvernier, fraction of the reference period, will be estimated through analog methods such as constant current load capacity, followed by voltage measurement or interpolation. While the measurement of T_coarse can be carried out simply by means of counters, the T_vernier value implements more complex systems which require many precise and stable components as well as incompatible interpolation or acquisition times. with quick measurements. In general, these systems are expensive, require a large area or can not acquire several close time slots. The present invention improves the situation. To this end, it proposes a time measurement device using a programmable logic circuit or FPGA (Field Programmable Gate Array in English and in the rest of the document) coupled to a reference oscillator (called clock in the rest of the document). These elements will focus on obtaining an absolute time for each event present at the entry of the system (in absolute time, one means the difference between the event considered and a reference common to all the events). The device comprises one or more coarse measuring modules (Tcoarse), one or more precise measuring modules (T_vernier) as well as control modules, 2 storage and calculation. All of these modules and related features are included in the FPGA. According to a general characteristic of the invention, the first 3 modules of the device comprise respectively: One or more counters capable of counting the number of reference clock cycles up to the event to be acquired. The value acquired by this module is called later or in the figures T_coarse, T_coarse_start or T_coarse_stop. ^ One or more sampling systems capable of determining the remainder of the entire division between the element to be measured and the clock period. The value acquired by this or these samplers is called Tvernier, T_vernier _start or T vernier stop ^ A detection system, capable of detecting the presence of a transition in the signal or the signals to be observed. Advantageously, the sampling system uses low-delay delay lines associated with memory elements (Flip-Flop or FF). These basic elements - delay line + Flip Flop - arranged in series make it possible to determine the fractional value of the time interval considered. Preferably, these delay lines and their storage element use the interconnection elements and fast logic gates present in these FPGAs. The systems included in the FPGAs and normally dedicated to the propagation of reservoirs (or Carry Chain in English) will be preferentially used as a delay line. According to one of the implementations, the storage elements of the samplers 25 are stored temporarily for analysis by the detection module. In each clock cycle, the transition counter will advantageously determine if one or more events have occurred. When this is the case, the device will possibly memorize the value of the T_coarse counter associated with this clock cycle as well as the values of the Flips Flops implemented in the samplers. These sampling values are refined before being used as a fractional value (T vernier). Profitably, this detection and storage are done in a very limited number of clock cycles, allowing to make the measurements on the fly, and to count all the events. The analysis of the stored information (Tcoarse, T_vernier) makes it possible to associate an absolute time with each event. In one of the implementations of the device, a computing unit reads these values and deduces - precisely - the time between the events present at the input of the device. In the case of a periodic or pseudo periodic signal, a version of the device also extracts certain characteristic parameters such as: Cycle to Cycle Jitter, minimum period, maximum period, average period. Other advantages and features of the invention will become apparent on reading the detailed description below and on examining the drawings in which: FIG. 2 represents at a high level one of the implementations of the device, FIG. 3 represents a temporal decomposition of a time interval as analyzed by one of the implementations of the device; FIG. 4 represents a logical view of one of the samplers; FIG. 5 represents one of the implementations of these The same samplers in the FPGA used by the device, Figure 6 represents one of the implementation of a transition counter used in this device.

La description détaillée ci-après ainsi que les dessins annexes contiennent pour 20 l'essentiel des éléments de caractère certain. Ils pourront non seulement servir à mieux comprendre la présente invention, mais aussi contribuer à sa définition, le cas échéant. The following detailed description as well as the accompanying drawings essentially contain elements of a certain character. They will not only serve to better understand the present invention, but also contribute to its definition, if any.

Sur la figure 2, on voit différents sous ensembles du dispositif dans une de ses 25 mises en oeuvre comprenant deux modules : (Module_start) et (Module_ stop). Les deux modules ayant un fonctionnement quasi identique, seul (Module_start) est explicité. Après une mise en forme éventuelle -non représentée sur cette figure-(inversion par exemple) le signal Sig_start est aiguillé vers (ECH_start), un 30 échantillonneur qui évalue la valeur 0 ou 1 du signal avec une pseudo fréquence beaucoup plus rapide que l'horloge de référence. Le résultat de cette évaluation est éventuellement corrigé par un ensemble (COR start) qui linéarise l'échantillonnage et filtre le bruit d'acquisition. La sortie du filtre est elle-même envoyée vers : -4- ^ (FCPT_start) : un compteur de transition qui énumère les transitions montantes présentes dans le mot (FLT_start), associé à un gestionnaire d'écriture mémoire contrôlant l'écriture des mots (Smp_start), (T coarse) et du nombre de transitions observées pendant ce cycle ^ Une ligne à retard qui permet à (FCPT_start) de traiter les informations. En parallèle des opérations citées ci-dessus, (T_coarse_start) compte en permanence les fronts d'horloge. La valeur instantanée de ce compteur est mémorisée lorsque le gestionnaire de mémoire détecte une condition d'écriture. Le calculateur utilise les données mémorisées pour représenter une position 1 o absolue pour chaque transition et en déduire alors la valeur des intervalles de temps entre les différentes transitions présentes sur (Sig_Start) et (Sig_Stop) En fonction de sa configuration, le gestionnaire de mémoire peut masquer certaines transitions observées -par exemple les n premières- ceci à la discrétion de l'utilisateur. 15 Certaines mises en oeuvre peuvent différer de celle présentée sur cette figure selon le type de mesure désirée ou la configuration du dispositif. Elles ont cependant toutes un ensemble (échantillonneur + détecteur + compteur) afin d'être à même d'acquérir la position absolue d'un d'événement présent sur une de ses entrées. Le calcul de la position des événements peut aussi être laissé à la charge d'un 20 calculateur déporté. Dans ce cas là, les mémoires sont accessibles en lecture par ce même calculateur. In Figure 2, we see different subsets of the device in one of its implementations comprising two modules: (Module_start) and (Module_ stop). The two modules having almost identical operation, only (Module_start) is explained. After a possible formatting-not shown in this figure- (inversion for example) the signal Sig_start is routed to (ECH_start), a sampler that evaluates the value 0 or 1 of the signal with a pseudo frequency much faster than the reference clock. The result of this evaluation is possibly corrected by a set (COR start) that linearizes the sampling and filters the acquisition noise. The output of the filter is itself sent to: -4- ^ (FCPT_start): a transition counter that enumerates the rising transitions present in the word (FLT_start), associated with a memory write manager controlling the writing of words (Smp_start), (T coarse) and the number of transitions observed during this cycle ^ A delay line that allows (FCPT_start) to process the information. In parallel with the operations mentioned above, (T_coarse_start) continuously counts the clock fronts. The instantaneous value of this counter is stored when the memory manager detects a write condition. The computer uses the stored data to represent an absolute position 1 o for each transition and then deduce the value of the time intervals between the different transitions present on (Sig_Start) and (Sig_Stop) Depending on its configuration, the memory manager can to hide certain transitions observed-for example the first n- at the discretion of the user. Some implementations may differ from that shown in this figure depending on the type of measurement desired or the configuration of the device. However, they all have a set (sampler + detector + counter) in order to be able to acquire the absolute position of an event present on one of its inputs. The calculation of the position of the events can also be left to the load of a remote computer. In this case, the memories are readable by the same computer.

On se réfère maintenant à la figure 3 pour décrire la décomposition d'un intervalle de temps lorsqu'un utilisateur désire mesurer un intervalle de temps entre 25 deux événements présents sur les entrées Sig_Start et Sig_Stop du système. Lors de la détection par le dispositif des transitions sur les entrées Sig_Start et Sig_Stop représentées sur la figure 2, les éléments suivants vont être mémorisés : ^ La valeur du compteur T_coarse_start correspondant au numéro de cycle d'horloge dans lequel la transition est détectée par le détecteur 30 (FCPTstart), ^ La valeur de cet échantillonneur dans ce même cycle, ^ La valeur du compteur T_coarse_stop correspondant au numéro de cycle d'horloge dans lequel la transition est détectée par le détecteur (FCPT_stop), ^ La valeur de l'échantillonneur dans ce même cycle, Ces valeurs sont alors relues par l'unité de calcul qui : Convertit les valeurs des échantillonneurs en des fractions de période d'horloge. Ces valeurs fractionnaires sont T_vernier_start 5 (respectivement T_vernier stop) pour l'échantillonneur (ECH_Start) (respectivement (ECH_Stop)), ^ En déduit l'intervalle de temps entre les événements START et STOP, qui est égal à : (Delta_T) = période * (T_coarse_stop ù T coarse_start) + T_vernier start ù T_vernier_start 10 La figure 4 détaille maintenant le fonctionnement de l'échantillonneur. En tête, (Mux) permet éventuellement d'inverser la polarité du signal d'entrée. La sortie du multiplexeur est ensuite aiguillée vers une suite de lignes à retard (Dly) montées en série, qui vont chacune retarder le signal Sin d'une valeur faible devant la période 15 d'horloge de référence -par exemple 1/200eme-. Chaque sortie de ligne à retard est connectée à un registre (Reg). De façon simultanée, les registres mémorisent la valeur 0 ou 1 présente à leur entrée à chaque cycle d'horloge, ceci grâce à un arbre d'horloge (CTree) ayant une dispersion très faible. L'effet de la dispersion de l'arbre (Ctree) est partiellement 20 corrigé par le filtre (COR_start) ou (COR stop) mentionné dans la figure 2 Reference is now made to FIG. 3 to describe the decomposition of a time interval when a user desires to measure a time interval between two events present on the Sig_Start and Sig_Stop inputs of the system. When the device detects transitions on the Sig_Start and Sig_Stop inputs represented in FIG. 2, the following elements will be memorized: The value of the T_coarse_start counter corresponding to the clock cycle number in which the transition is detected by the detector 30 (FCPTstart), ^ The value of this sampler in this same cycle, ^ The value of the counter T_coarse_stop corresponding to the number of clock cycle in which the transition is detected by the detector (FCPT_stop), ^ The value of the sampler in this same cycle, These values are then read by the computing unit which: Converts the values of the samplers into fractions of the clock period. These fractional values are T_vernier_start 5 (respectively T_vernier stop) for the sampler (ECH_Start) (respectively (ECH_Stop)), ^ Deduce the time interval between the events START and STOP, which is equal to: (Delta_T) = period * (T_coarse_stop ù T coarse_start) + T_vernier start ù T_vernier_start Figure 4 now details the operation of the sampler. At the head, (Mux) possibly allows to invert the polarity of the input signal. The output of the multiplexer is then routed to a series of delay lines (Dly) connected in series, each of which will delay the signal Sin by a small value in front of the reference clock period - for example 1 / 200th. Each delay line output is connected to a register (Reg). Simultaneously, the registers store the value 0 or 1 present at their input at each clock cycle, this thanks to a clock tree (CTree) having a very low dispersion. The effect of tree dispersal (Ctree) is partially corrected by the filter (COR_start) or (COR stop) mentioned in FIG. 2

La figure 5 propose une représentation partielle de l'état de l'art en matière de FPGA. Pour la plupart, ceux-ci sont organisés en blocs (BLOC), chacun des blocs contenant : un ou plusieurs registres (Reg), une ou plusieurs unité logique (LOG) 25 permettant de réaliser des opérations combinatoires sur ces entrées. Des canaux de routage avec leurs matrices de connexion sont régulièrement répartis entre les blocs, permettant les connexions d'un bloc à l'autre. Le temps de transfert minimum lorsqu'un signal transite par ces connexions est trop important pour réaliser un échantillonneur tel que décrit précédemment. 30 Parallèlement à ces canaux de routage, les FPGAs proposent un chemin privilégié pour transmettre la retenue (appelée Carry Chain en anglais) lors de la construction de certaines fonctions logiques (telles qu'additionneur, soustracteur...). Le dispositif utilise de façon avantageuse ce chemin et permet grâce à cela de réaliser un échantillonneur suffisamment précis pour le dispositif. Figure 5 provides a partial representation of the state of the art in FPGA. For the most part, these are organized in blocks (BLOCK), each block containing: one or more registers (Reg), one or more logical units (LOG) 25 making it possible to perform combinational operations on these inputs. Routing channels with their connection matrices are regularly distributed between the blocks, allowing connections from one block to another. The minimum transfer time when a signal passes through these connections is too important to achieve a sampler as described above. Along with these routing channels, the FPGAs offer a privileged way to transmit the restraint (called Carry Chain in English) during the construction of certain logical functions (such as adder, subtractor ...). The device advantageously uses this path and, thanks to this, makes it possible to produce a sampler that is sufficiently accurate for the device.

La figure 6 décrit un compteur de transitions nécessaire au dispositif. Par nature, le temps de propagation à l'intérieur du système d'échantillonnage n'est pas constant d'un composant à l'autre et varie selon certains paramètres (alimentation, température, grade de vitesse...). La chaîne d'échantillonnage est donc construite avec une plage d'observation supérieure à la période de l'horloge de référence. Des compteurs de transitions sont utilisés tout au long de cette plage. Les compteurs de transitions n'ayant qu'un nombre limité d'entrées, on en utilise plusieurs. Un masque programmable ainsi que des portes OU (OR) permettent d'ajuster la plage valide de l0 l'échantillonneur en fonction de la vitesse du FPGA. On limite alors cette plage à très exactement la période d'horloge de référence. Les sorties de compteurs inclus dans cette plage sont ensuite cumulées pour obtenir le nombre de transitions à chaque cycle d'horloge. Figure 6 depicts a transition counter necessary for the device. By nature, the propagation time inside the sampling system is not constant from one component to another and varies according to certain parameters (power supply, temperature, speed grade, etc.). The sampling chain is therefore constructed with an observation range greater than the period of the reference clock. Transition counters are used throughout this range. Transition counters having only a limited number of inputs, several are used. A programmable mask as well as OR gates (OR) make it possible to adjust the valid range of the sampler according to the speed of the FPGA. This range is then limited to exactly the reference clock period. The counter outputs included in this range are then accumulated to obtain the number of transitions each clock cycle.

15 Dans ce qui précède, la présente invention est décrite dans le cadre d'un instrument servant à mesurer des intervalles de temps ainsi que les caractéristiques d'un signal périodique. Cependant, d'autres applications peuvent être envisagées, notamment des dispositifs de test de composants ou sous ensembles électroniques, dans lesquels ce dispositif serait incorporé. 20 In the foregoing, the present invention is described in the context of an instrument for measuring time intervals as well as the characteristics of a periodic signal. However, other applications may be envisaged, in particular devices for testing electronic components or subassemblies, in which this device would be incorporated. 20

Claims

Claims1) Electronic device for temporal measurement between a reference internal to the device and an event present on one of these inputs, characterized in that it comprises a period reference clock (PERR) and a programmable logic circuit implement: a counter (T_coarse_start), a sampler (ECH_start), a transition detector (FCPT_start), a controller (CTRL_start), a storage set (MEM _start) and a calculation unit (CALC).

2) Device according to claim 1, characterized in that: Io ^ The counter (T_coarse_start) is able to count the integer number of periods (PERR) between a reference and the event START, 1 'sampler (ECH_start) is capable to evaluate the time (T_vernier) between START and the beginning of the period following or preceding 5 START, the memory (MEM) is capable of storing the values of the counter (T_coarse_start), the sampler and the number of transitions when At least one transition is detected in the sampler, (CALC) is able to determine the time interval between START and an internal reference by the values stored in (MEM). 5) Device according to claim 1 characterized in that the transition detector (FCPT_start) is able to enumerate the transitions present in (ECH_start). 6) Device according to claims 1 or 3 characterized in that (FCPT_start) 25 is capable of limiting the counting of transitions to an area equal to a period of the reference clock. 7) Device according to claims 1 and 2 characterized in that the sampler is constructed using a set of n delay lines using the retaining chain of the programmable circuit as a delay element. 6) Device according to one of the preceding claims characterized in that the device is capable of acquiring and storing continuously the position of all the events present on its input. 7) Device according to one of the preceding claims characterized in that (CALC) is able to extract the cycle-to-cycle jitter, the minimum, maximum and average 2933774 -2 values of the period when a pseudo periodic signal is applied. at his entrance. 8) Device according to one of claims 1, 2, 3, 4, 5 or 6 characterized in that a second set comprising a counter (T_coarse_stop), a sampler (ECH_stop), a transition counter (FCPT_stop), a storage system (MEM_stop) and its controller (CTRL_stop) is optionally implemented in the device and then makes it possible to acquire the time between an internal reference of the device and an event present on one of these inputs. 9) Device according to one of claims 1, 2, 3, 4, 5, 7 or 8 characterized in that (CALC) is capable of calculating the time between a START event in a STOP event present on any of the inputs SIG_START or SIG_STOP of the device.