FR2923080A1 - Forming vias in semiconductor wafer, by making wafer having closed perimeter on its front side, filling wafer with dielectric material, thinning wafer by abrasion and/or etching, and removing semiconductor extending inside perimeter - Google Patents

Forming vias in semiconductor wafer, by making wafer having closed perimeter on its front side, filling wafer with dielectric material, thinning wafer by abrasion and/or etching, and removing semiconductor extending inside perimeter Download PDF

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Abstract

The process for forming vias (20) in a semiconductor wafer, comprises making a wafer that has a closed perimeter on its front side, filling the wafer with a dielectric material, thinning the wafer by abrasion and/or by dry etching on its backside of until a bottom of the wafer is reached, removing the semiconductor that extends inside the closed perimeter to provide a cavity whose wall is coated with a dielectric material, forming an electrically conductive plate extending above the perimeter on front side of the wafer, and etching a first dielectric layer (202) at the bottom of the cavity. The process for forming vias (20) in a semiconductor wafer, comprises making a wafer that has a closed perimeter on its front side, filling the wafer with a dielectric material, thinning the wafer by abrasion and/or by dry etching on its backside of until a bottom of the wafer is reached, removing the semiconductor that extends inside the closed perimeter to provide a cavity whose wall is coated with a dielectric material, forming an electrically conductive plate extending above the perimeter on front side of the wafer, etching a first dielectric layer (202) at the bottom of the cavity, and placing a second dielectric layer (207) on backside of the wafer and then etching the layer to create a window in the layer. The wafer is present in the form of a ring. The semiconductor extending at the inner side of the perimeter is removed by dry and/or selective wet etching. The cavity is totally or partially filled with an electrically conductive material (203). The semiconductor material is placed on a support (206) such as a glass plate before thinning the wafer. Independent claims are included for: (1) a process for the fabrication of integrated circuits on a semiconductor wafer; and (2) a micromodule for capturing an image.

Description

1 1

PROCEDE DE FORMATION D'UN VIA DANS UNE PLAQUETTE DE SEMI- CONDUCTEUR PROCESS OF TRAINING THROUGH WAFER SEMI-CONDUCTOR

La présente invention concerne la fabrication de circuits intégrés sur plaquette de semi-conducteur et plus particulièrement la formation d'orifices conducteurs traversant une plaquette de semi-conducteur, appelés vias. The present invention relates to the manufacture of integrated circuits on semiconductor wafer and particularly the conductor holes forming through a semiconductor wafer, called vias. La réalisation de connexions électriques entre une puce de semi-conducteur et un support d'interconnexion a toujours été un problème délicat pour le technologue. Making electrical connections between a semiconductor chip and an interconnection support has always been a difficult problem for the technologist. Pendant des années, des connexions de type "puce et fil" ("chip and wire") et de type "flip-chip" ("puce retournée") ont été majoritairement utilisées dans l'industrie. For years, type connections "chip and wire" ( "chip and wire") and type "flip-chip" ( "flip chip") were mostly used in the industry. Une connexion de type "puce et fil" consiste à relier électriquement des plages de contact d'une puce et des plages de contact d'un support d'interconnexion par l'intermédiaire de fils métalliques soudés aux ultrasons ("ultrasonic wire bonding"). A connection type "chip and wire" is to electrically connect contact pads of a chip and the contact pads of an interconnection support by means of welded metal son with ultrasound ( "ultrasonic wire bonding") . Les connexions "puce et fil" présentent l'inconvénient d'être encombrantes tant en hauteur (hauteur des boucles formées par les fils) qu'en termes de surface occupée, car les plages de contact du support d'interconnexion doivent se trouver sensiblement en face des plages de contact de la puce. Connections "chip and wire" have the disadvantage of being bulky both in height (height of the loops formed by the son) in terms of area covered, since the contact pads of the interconnection support must be substantially face contact pads of the chip. Une connexion de type "flip-chip" consiste à appliquer directement des plages de contact d'une puce sur des plages de contact d'un support d'interconnexion, par l'intermédiaire d'un matériau fusible (soudure) ou d'une colle conductrice. A connection type "flip-chip" is to apply directly contact pads of a chip on contact pads of an interconnection support by means of a fusible material (welding) or conductive adhesive. Une connexion "flip-chip" nécessite ainsi de retourner la puce de manière que sa face avant soit orientée vers le bas et que ses plages de contact se retrouvent en face de plages de contact du support d'interconnexion. A connection "flip-chip" and requires to return the chip so that the face is facing down and its contact areas are found in front of the contact pads of the interconnection support. Or, certains circuits intégrés 2 comme des imageurs CMOS ("Complementary Metal Oxide Semiconductor") ne peuvent être montés à l'envers sur un support d'interconnexion car leur face avant présente des zones optiques sensibles qui doivent recevoir la lumière à travers une lentille. However, some integrated circuits such as CMOS imagers 2 ( "Complementary Metal Oxide Semiconductor") can be mounted upside down on an interconnection support because their front face presents sensitive optical areas to receive light through a lens . L'idée de réaliser des vias traversant une plaquette de semi-conducteur, ou vias "TWV" ("Through-Wafer Via"), est connue depuis longtemps mais sa mise en œuvre à l'échelle industrielle s'est heurtée pendant des années à l'épaisseur excessive des plaquettes de semi-conducteur, qui empêchait de réaliser des orifices traversants et de les métalliser avec des cadences de production et des rendements de fabrication satisfaisants. The idea for vias through a semiconductor wafer, or vias "TWV" ( "Through-Wafer Via"), has long been known, but its implementation on an industrial scale has faced for years to the excessive thickness of the semiconductor wafers, which prevented to make the through holes and to metallize them with production rates and satisfactory manufacturing yields.

Les techniques de formation de vias TWV peuvent aujourd'hui être exploitées industriellement grâce aux progrès effectués dans l'amincissement des plaquettes de semi-conducteur par abrasion de leur face arrière. TWV vias training techniques can now be exploited industrially due to progress in thinning semiconductor wafers by abrasion of their back. Ces procédés permettent de réduire à quelques dizaines de micromètres l'épaisseur d'une plaquette de semi-conducteur d'une épaisseur initiale de quelques centaines de micromètres. These methods allow to reduce to a few tens of microns the thickness of a semiconductor wafer from an initial thickness of a few hundred micrometers. Les techniques de formation de vias connaissent ainsi un essor important, notamment dans les applications où un haut niveau d'intégration est recherché. vias training techniques and experiencing significant growth, particularly in applications where a high level of integration is desired. Un avantage qu'offre la réalisation de vias dans un matériau semi-conducteur est qu'il devient possible de disposer sur la face arrière d'une puce un ensemble de contacts reliés à une région de circuit intégré implantée sur la face avant de la puce. An advantage offered by the embodiment of vias in a semiconductor material is that it becomes possible to arrange on the rear face of a chip a set of contacts connected to an integrated circuit region located on the front face of the chip . De tels contacts en face arrière permettent d'empiler des puces les unes au-dessus des autres et de réaliser des architectures de circuits __ntégrés dites "3D", ou plus simplement de connecter directement une puce à un support d'interconnexion sans 3 Such contacts at the rear allow the chips to stack one above the other and realize architectures __ntégrés circuits called "3D", or more simply to directly connect a chip to an interconnection support without 3

utiliser des fils métalliques et sans devoir mettre la puce à l'envers. using metal son and without having to put the chip in reverse. Pour fixer les idées, la figure 1 représente la face avant d'une plaquette de silicium 1 comprenant des régions de circuits intégrés 2. Celles-ci seront ultérieurement individualisés par découpe de la plaquette 1 suivant des lignes de découpe 3 représentées en traits pointillés. To fix ideas, the Figure 1 shows the front side of a silicon wafer 1 with integrated circuit regions 2. These will be subsequently individualized by cutting the wafer 1 along cutting lines 3 represented by dotted lines. La figure 2A représente une zone de la face avant de la plaquette comprenant une région de circuit intégré 2 et la figure 2B représente une zone correspondante de la face arrière de la plaquette. 2A shows a region of the front face of the wafer comprising an integrated circuit region 2 and Figure 2B shows a corresponding region of the rear face of the wafer. A la périphérie de la région de circuit intégré 2 sont prévues des plages conductrices 4 (Fig. 2A) reliées des entrées/sorties de la région 2 par l'intermédiaire de pistes conductrices 4'. At the periphery of the integrated circuit region 2 are provided conductive areas 4 (Fig. 2A) connected to input / output region 2 via conductive tracks 4 '. Les plages 4 sont reliées à des plages de contact 5 se trouvant sur la face arrière de la plaquette 1 (Fig. 2B) par l'intermédiaire de vias 1.0 et de pistes conductrices 11. Les plages de contact 5 peuvent être revêtues de bourrelets conducteurs 6 ("bumps") formés avec un alliage fusible ou une colle conductrice. The pads 4 are connected to contact pads 5 located on the rear face of the wafer 1 (Fig. 2B) through vias 1.0 and conductive traces 11. The contact pads 5 may be coated with conductive beads 6 ( "bumps") formed with a fusible alloy or a conductive adhesive. La figure 3 est une vue en coupe de la plaquette 1 dans une région comprenant un via 10 et montre schématiquement la structure du via. Figure 3 is a wafer 1 sectional view in a region including a via 10 and schematically shows the structure of the via. Le via 10 comprend un orifice 101 qui traverse la plaquette 1. L'orifice 101 est rempli d'un matériau conducteur 102 et sa paroi est recouverte d'un matériau diélectrique 103 qui isole électriquement le matériau conducteur 102 relativement au silicium formant la plaquette. The via 10 includes an orifice 101 which passes through the plate 1. The hole 101 is filled with a conductive material 102 and its wall is covered with a dielectric material 103 that electrically insulates the conductive material 102 relative to the silicon forming the wafer. Le matériau conducteur 102 est connecté électriquement à une piste conductrice 104 qui s'étend sur la face arrière de la plaquette et dont une extrémité forme une plage conductrice 105. La plage 7.05 est recouverte par un matériau conducteur formant la plage de contact 5 représentée sur la figure 2B, qui reçoit le bourrelet conducteur 6. Le matériau conducteur 4 The conductive material 102 is electrically connected to a conductive trace 104 that extends over the rear face of the wafer and of which one end forms a conductive pad 105. The 7.05 range is covered by a conductive material forming the contact pad 5 shown 2B, which receives the conductor bead 6. the conductive material 4

1.02 est également connecté électriquement à une piste conductrice 106 qui s'étend sur la face avant de la plaquette, dont une extrémité est reliée électriquement à la région de circuit intégré 2. Ainsi, la plage de contact 5 en face arrière est reliée à la région de circuit intégré 2 en face avant par l'intermédiaire de la piste 104, du matériau conducteur 102 et de la piste 106. Un via du type représenté sur la figure 3 peut être formé à différents instants relativement au processus de fabrication des régions de circuits intégrés. 1.02 is also electrically connected to a conductive trace 106 that extends over the front face of the wafer, whose one end is electrically connected to the integrated circuit region 2. Thus, contact of the track 5 on the rear panel is connected to the integrated circuit region 2 on the front panel via the track 104, the conductive material 102 and the track 106. A via the type shown in Figure 3 may be formed at different times in relation to the manufacturing process of the regions of integrated circuits. On distingue généralement deux solutions ayant chacune ses avantages et ses inconvénients : - réaliser le via avant le commencement du processus de fabrication des régions de circuits intégrés (technique dite en "pré-processus") ou pendant le processus de fabrication (technique dite en "mi-processus"), ou - réaliser le via à la fin du processus de fabrication dies régions de circuits intégrés (technique dite en "post-processus"). There are generally two options, each with its advantages and disadvantages - to carry it through before starting the fabrication of integrated circuits regions process (so-called "pre-process" technique) or during the manufacturing process (a technique known as " mid-process "), or - carry via the dies at the end of manufacturing process of integrated circuits regions (technique called" post-process ").

En "pré-processus" ou "mi-processus", la formation du via peut faire apparaître des défauts à la surface de la plaquette de silicium 1 pouvant avoir un impact sur la qualité des circuits intégrés réalisés. In "pre-process" or "mid-process," the formation of the via may reveal defects on the surface of the silicon wafer 1 may have an impact on the quality of the integrated circuits produced. Par ailleurs, le matériau conducteur 102 subit des cycles thermiques de grande amplitude et peut générer des fissures ou des défauts d'isolation dans le via par effet de dilatation et de contraction. Moreover, the conductive material 102 is subjected to thermal cycles of large amplitude and may cause cracks or insulation failure in the via by effect of expansion and contraction. En "post-processus", le via est réalisé après fabrication des régions de circuits intégrés. In "post-process", the via is performed after fabrication of integrated circuits regions. De ce fait, il peut arriver que la plaquette de silicium ne puisse plus être portée à une température désirée pour déposer le matériau diélectrique 103. On obtient alors un via revêtu d'un diélectrique de mauvaise qualité. Therefore, it may happen that the silicon wafer can no longer be brought to a desired temperature to deposit the dielectric material 103. This produces a via coated with a dielectric poor. La présente invention vise un procédé qui permette 35 die former un via dont la paroi est revêtue d'un matériau diélectrique ayant de bonnes propriétés isolantes, tout en offrant la possibilité de former le via après la fabrication de régions de circuits intégrés. The present invention aims a method which allows a form die 35 via the wall of which is coated with a dielectric material having good insulating properties, while providing the possibility of forming the via after the fabrication of integrated circuit regions. Plus particulièrement, un mode de réalisation de 5 l'invention concerne un procédé de formation d'un via dans une plaquette de semi-conducteur, comprenant les étapes consistant à i) pratiquer une tranchée sur une face avant de la plaquette, la tranchée délimitant un périmètre fermé, ii) remplir la tranchée avec un matériau diélectrique, iii) amincir la plaquette par abrasion et/ou gravure de sa face arrière, jusqu'à atteindre au moins le fond de la tranchée, et iv) retirer le semi-conducteur s'étendant à l'intérieur du périmètre fermé délimité par la tranchée, de manière à faire apparaitre une cavité dont la paroi est revêtue du matériau diélectrique. More particularly, an embodiment 5 of the invention relates to a a method for forming a via in the semiconductor wafer, comprising the steps of i) making a trench on a front face of the wafer, the trench defining a closed perimeter, ii) filling the trench with a dielectric material, iii) thinning the wafer by abrasion and / or etching the back side, until reaching at least the bottom of the trench, and iv) removing the semiconductor extending inside the closed perimeter defined by the trench, so as to appear a cavity whose wall is coated with the dielectric material. Selon un mode de réalisation, le procédé comprend, avant l'étape iv), une étape consistant à former sur la face avant de la plaquette une plage électriquement conductrice s'étendant au-dessus du périmètre délimité par la tranchée et isolée du semi-conducteur par au moins une première couche diélectrique. According to one embodiment, the method comprises, prior to step iv), a step of forming on the front face of the wafer electrically conducting area extending over the perimeter defined by the trench and insulated from the semi- conductor by at least one first dielectric layer. Selon un mode de réalisation, le procédé comprend, après l'étape iv), une étape consistant à graver la première couche diélectrique au fond de la cavité. According to one embodiment, the method comprises, after step iv), a step of etching the first dielectric layer at the bottom of the cavity. Selon un mode de réalisation, le procédé comprend, avant l'étape iv) les étapes consistant à déposer au moins une seconde couche diélectrique sur la face arrière de la plaquette, et graver la couche diélectrique de manière à créer une fenêtre dans la couche en regard du périmètre délimité par la tranchée. According to one embodiment, the method comprises, prior to step iv) the steps of depositing at least a second dielectric layer on the rear face of the wafer, and etching the dielectric layer so as to create a window in the layer opposite the area bounded by the trench. Selon un mode de réalisation, la tranchée est réalisée par gravure sèche du semi-conducteur. According to one embodiment, the trench is formed by dry etching of the semiconductor. 6 Selon un mode de réalisation, la tranchée est remplie avec un oxyde TEOS déposé en phase vapeur subatmosphérique. 6 In one embodiment, the trench is filled with TEOS oxide deposited in vapor phase subatmospheric. Selon un mode de réalisation, la tranchée est 5 sensiblement en forme d'anneau. According to one embodiment, the trench 5 is substantially ring-shaped. Selon un mode de réalisation, le semi-conducteur s'étendant à l'intérieur du périmètre délimité par la tranchée est retiré par gravure sèche. According to one embodiment, the semi-conductor extending inside the perimeter defined by the trench is removed by dry etching. Selon un mode de réalisation, le semi-conducteur 10 s'étendant à l'intérieur du périmètre délimité par la tranchée est retiré par gravure humide sélective. According to one embodiment, the semi-conductor 10 extending within the perimeter defined by the trench is removed by selective wet etching. Selon un mode de réalisation, le procédé comprend, après l'étape iv), une étape consistant à remplir totalement la cavité au moyen d'un matériau 15 électriquement conducteur. According to one embodiment, the method comprises, after step iv), a step of completely filling the cavity 15 by means of a electrically conductive material. Selon un mode de réalisation, le procédé comprend, après l'étape iv), une étape consistant à remplir partiellement la cavité au moyen d'une couche d'un matériau électriquement conducteur. According to one embodiment, the method comprises, after step iv), a step of partially filling the cavity by means of a layer of an electrically conductive material. 20 Selon un mode de réalisation, le procédé comprend une étape consistant à placer la plaquette de semi-conducteur sur un support avant d'amincir la plaquette. 20 According to one embodiment, the method comprises a step of placing the semiconductor wafer on a support before thinning the wafer. Selon un mode de réalisation, le support est une plaque de verre. According to one embodiment, the support is a glass plate. 25 Un mode de réalisation de l'invention concerne également un procédé de fabrication de circuits intégrés sur plaquette de semi-conducteur, incluant des étapes de formation de vias suivant le procédé décrit ci-dessus. 25 An embodiment of the invention also relates to a manufacturing process of integrated circuits on semiconductor wafer, including vias forming steps according to the method described above. Selon un mode de réalisation, les étapes i) et ii) 30 du procédé de formation de via sont conduites avant ou pendant l'implantation de régions de circuits intégrés sur la plaquette de semi-conducteur. According to one embodiment, steps i) and ii) 30 of the via forming process are carried out before or during the implementation of integrated circuit regions on the semiconductor wafer. Selon un mode de réalisation, les étapes iii) et iv) du procédé de formation de via sont conduites après 7 According to one embodiment, steps iii) and iv) of the via forming process are conducted after 7

implantation de régions de circuits intégrés sur la plaquette de semi-conducteur. implementation of integrated circuit regions on the semiconductor wafer. Selon un mode de réalisation, le procédé comprend une étape de dépôt et de gravure d'au moins une couche de matériau conducteur pour former des pistes conductrices et des plages de contact, les pistes assurant la connexion électrique entre les plages de contact et les vias. According to one embodiment, the method comprises a step of deposition and etching of at least one layer of conductive material to form conductive traces and contact pads, the tracks providing electrical connection between the contact pads and vias . Selon un mode de réalisation, le procédé comprend 10 une étape de découpe de la plaquette pour former des puces individuelles. According to one embodiment, the method includes 10 one of the wafer cutting step to form individual chips. Selon un mode de réalisation, les circuits intégrés sont des imageurs CMOS. According to one embodiment, the integrated circuits are CMOS imagers. Un mode de réalisation de l'invention concerne 15 également un micromodule de capture d'image comprenant une plaquette d'imageur CMOS comportant une région de circuit intégré connectée à un support d'interconnexion par l'intermédiaire de vias réalisés suivant le procédé cécrit ci-dessus. An embodiment of the invention 15 also an image capturing micromodule comprising a CMOS imager chip having an integrated circuit region connected to an interconnection support by means of vias made according to the method above cécrit -above. 20 Selon un mode de réalisation, les vias de la plaquette d'imageur CMOS présentent une paroi interne présentant des ondulations en forme de "C" empilés dont la partie convexe est orientée vers l'intérieur des vias. 20 According to one embodiment, the vias from the CMOS imager wafer have an inner wall having corrugations in the shape of "C" stacked whose convex portion is directed inwardly of the vias. Des procédés de formation de vias traversant une 25 plaquette de semi-conducteur seront décrits dans ce qui suit en se référant à titre non limitatif aux figures jointes, parmi lesquelles : - la figure 1 précédent décrite représente la face avant d'une plaquette de semi-conducteur, 30 -les figures 2A, 2B précédemment décrites représentent la face avant et la face arrière d'une région de la plaquette de semi-conducteur de la figure 1, - la figure 3 précédemment décrite est une vue en coupe d'un via traversant la plaquette de semi-conducteur de la 35 figure 1, -. Vias forming methods 25 through a semiconductor wafer will be described in what follows with reference to but not limited to the accompanying figures, in which: - Figure 1 represents the previous described front face of a semiconductor wafer -conducteur, 30 FIGS 2A, previously described 2B show the front face and the rear face of a region of the semiconductor wafer of figure 1, - figure 3 described above is a sectional view of a cutting via through the semiconductor wafer 35 of Figure 1, -. les figures 4A à 4G sont des vues en coupe d'une plaquette de semi-conducteur illustrant des étapes de formation d'un via selon un premier procédé, -. 4A to 4G are sectional views of a semiconductor wafer illustrating steps of forming a via in a first method, -. les figures 5A à 5E sont des vues en coupe d'une 5 plaquette de semi-conducteur illustrant des étapes de formation d'un via selon un second procédé, - la figure 6 illustre une variante d'une étape représentée sur la figure 5D, -. 5A to 5E are sectional views of a 5 SEMI-wafer illustrating steps of forming a via in a second process, - Figure 6 illustrates a variant of a step shown in Figure 5D, -. les figures 7A1, 7A2, 7B1, 7B2, 7C à 7J sont des vues 10 en coupe d'une plaquette de silicium illustrant des étapes de formation d'un via selon un troisième procédé, -. the figures 7A1, 7A2, 7B1, 7B2, 7C to 7D are views in section 10 of a silicon wafer illustrating steps of the formation of a via according to a third method, -. les figures 8A et 8B illustrent des variantes d'étapes illustrées sur les figures 7B1 et7J, -. 8A and 8B illustrate steps of variants illustrated in Figures 7B1 et7J, -. les figures 9A, 9B illustrent une particularité d'un 15 via formé selon le troisième procédé, et -. Figures 9A, 9B illustrate a feature of a via 15 formed in the third process, and -. la figure 10 illustre une application de l'invention à la fabrication d'un micromodule de capture d'image. 10 illustrates an application of the invention in the manufacture of an image capture micromodule. Des procédés de formation de via désignés "procédé 1", "procédé 2" et "procédé 3" sont décrits dans ce qui 20 suit. via formation methods designated "Method 1", "process two" and "process 3" are described in the following 20. Le procédé 3 est un mode de réalisation du procédé de formation de via selon l'invention. The method 3 is an embodiment of the via formation method according to the invention. Les procédés 1 et 2 ne présentent pas les caractéristiques essentielles de l'invention figurant dans les revendications et sont uniquement exposés ici pour faciliter la compréhension de 25 l'invention et notamment permettre à l'homme de l'art de mieux comprendre le procédé 3 et les avantages qu'il peut offrir. Methods 1 and 2 do not have the essential features of the invention in the claims and are only presented here to facilitate understanding of the invention and especially 25 to allow the skilled artisan to better understand the process 3 and the benefits it can offer. Les procédés 1 et 2 ne sont pas réputés connus du public et, sauf preuve du contraire, ne sont donc pas réputés faire partie de l'état de la technique. Methods 1 and 2 are not known publicly known and, unless proven otherwise, are not considered part of the state of the art. 30 Procédé 1 Les figures 4A à 4G sont des vues en coupe d'une plaquette de silicium 1 illustrant des étapes de formation d'un via 20 conduites en "pré-processus" ou "mi-processus", soit au début ou au milieu d'un processus 35 de fabrication de circuits intégrés. 30 Process 1 4A to 4G are sectional views of a silicon wafer 1 illustrating steps of the formation of a via 20 lines in "pre-process" or "mid-process", either at the beginning or in the middle a process 35 for manufacturing integrated circuits. Dans un souci de 9 In order to 9

simplicité seule est représentée la partie de la plaquette 1 où le via 20 doit être formé. Simplicity is only shown the part of the wafer 1, wherein the via 20 to be formed. Une région de circuit intégré correspondante, non représentée, est réalisée au voisinage du via comme cela apparait sur la figure 3 précédemment décrite. A corresponding integrated circuit region, not shown, is formed in the vicinity of the via as it appears in Figure 3 described hereinabove. Le procédé 1 comprend tout d'abord la formation d'un trou borgne 201 dans le silicium, sur la face avant de la plaquette de silicium (Fig. 4A) par l'intermédiaire d'un masque de résine M1. The method 1 comprises firstly the formation of a blind hole 201 in the silicon, on the front face of the silicon wafer (Fig. 4A) by means of a resin mask M1. La face avant de la plaquette 1, le fond et la paroi du trou borgne 201 sont ensuite revêtus d'une couche diélectrique 202 (Fig. 4B). The front face of the wafer 1, the bottom and the wall of the blind hole 201 are then coated with a dielectric layer 202 (FIG. 4B). Le trou borgne 201 est ensuite rempli avec un matériau conducteur 203. Le matériau 203 peut être du polysilicium (silicium polycristallin) si le procédé est mis en oeuvre en début de processus ou un métal tel du tungstène si le procédé est mis en oeuvre en milieu de processus, après que des couches de polysilicium (notamment des grilles de transistors) ont été formées dans la région de circuit intégré. The blind hole 201 is then filled with a conductive material 203. The material 203 may be polysilicon (polycrystalline silicon) if the process is implemented at an early stage or a metal such as tungsten if the process is carried out in medium process, after the polysilicon layers (including transistor gates) have been formed in the integrated circuit region. Un matériau conducteur 204 reliant le matériau 203 à la région de circuit intégré est ensuite déposé et gravé (Fig. 4D), puis est recouvert par une couche isolante ou de passivation 205. Lorsque le processus de fabrication des régions de circuits intégrés est achevé, la plaquette 1 est retournée et est placée sur un support 206, par exemple une bande polymère ou une plaque de verre, puis est soumise à une étape d'amincissement (Fig. 4E) par abrasion et/ou gravure de sa face arrière. A conductive material 204 connecting the material 203 to the integrated circuit region is then deposited and etched (Fig. 4D), and then is covered by an insulating layer or passivation 205. When the process of fabrication of integrated circuits regions is completed, the wafer 1 is turned over and is placed on a support 206, e.g., a polymer strip or a glass plate, and then is subjected to a thinning step (Fig. 4E) by abrasion and / or etching the back side. L'étape d'amincissement est conduite jusqu'à ce que le fond du trou borgne 201 soit atteint et que le matériau conducteur 203 débouche sur la face arrière, la couche isolante 202 au fond du trou borgne étant supprimée par l'abrasion. The thinning step is conducted until the blind hole of the bottom 201 is reached and opens the conductive material 203 on the rear side, the insulating layer 202 in the blind hole of the bottom being removed by abrasion. Le via 20 traversant la plaquette 1 est alors formé. The via 20 passing through the plate 1 is then formed. Des étapes ultérieures illustrées (Fig. 4F, 4G) permettent de former des plages 10 Illustrated later stages (Fig. 4F, 4G) are used to form plaques 10

de contact et un routage du via vers ces plages de contact. contact and routing through to the contact pads. La face arrière de la plaquette est par exemple revêtue d'une couche diélectrique 207 (Fig. 4F) qui est gravée par l'intermédiaire d'un masque M2 pour créer une fenêtre en face du via 20. Un matériau conducteur 208 est ensuite déposé et gravé sur la face arrière de la plaquette (Fig. 4G) pour former une piste conductrice qui route le contact via vers une plage de contact en face arrière (non représentée). The rear face of the wafer is for example coated with a dielectric layer 207 (Fig. 4F) which is etched through a mask M2 to create a window in front of the via 20. A conductive material 208 is then deposited and etched on the back face of the wafer (Fig. 4G) to form a conductive track which route via the contact to a contact pad on the rear face (not shown).

En résumé, le procédé 1 permet de déposer le matériau diélectrique 202 (Fig. 4B) à une température comprise entre 400 et 500°C, pour obtenir de bonnes propriétés d'isolation électrique de la paroi du via 20, car la plaquette de silicium en phase de pré-processus ou de mi-processus peut être soumise à des températures élevées. In summary, the method enables one to deposit the dielectric material 202 (FIG. 4B) at a temperature between 400 and 500 ° C, to obtain good electrical insulating properties of the wall of the via 20, as the silicon wafer in the pre-process or mid-process can be subjected to high temperatures. Le dépôt de diélectrique à de telles températures permet en outre d'obtenir un bon ratio entre l'épaisseur déposée sur la face avant de la plaquette et l'épaisseur déposée sur les parois du trou borgne 201, par exemple de l'ordre de 90%. The dielectric deposition at such temperatures also allows to obtain a good ratio between the thickness deposited on the front face of the wafer and the thickness deposited on the walls of the blind hole 201, for example of the order of 90 %. Toutefois, comme cela a été évoqué plus haut, la réalisation du trou borgne 201 peut faire apparaître sur la face avant de la plaquette des défauts d'uniformité de surface nuisibles au processus de fabrication des régions de circuits intégrés, notamment avec les techniques récentes de photolithographie ayant un pas technologique "pitch") très fin de 0,18 micromètres ou moins. However, as was mentioned above, blind hole of achieving 201 may appear on the front side of the wafer harmful surface uniformity defects in the manufacturing process of integrated circuits regions, especially with the recent techniques photolithography technology with no "pitch") fine of 0.18 microns or less. De plus, la plaquette de silicium est soumise à des cycles thermiques de grande amplitude pendant la fabrication des régions de circuits intégrés (pouvant comprendre des températures supérieures à 1000°C). Furthermore, the silicon wafer is subjected to thermal cycles of large amplitude during the fabrication of integrated circuit regions (which may include temperatures higher than 1000 ° C). Au cours de ces cycles thermiques, le matériau conducteur 203 génère des forces de dilatation et de contraction qui peuvent provoquer des fissures ou des défauts d'isolation dans le via. During these thermal cycles, the conductive material 203 generates forces of expansion and contraction which may result in cracking or insulation failure in the via. 11 11

Procédé 2 Les figures 5A à 5E sont des vues en coupe d'une plaquette de silicium 1' illustrant des étapes de formation d'un via 30 en "post-processus", soit après la fabrication de régions de circuits intégrés. Process 2 Figures 5A to 5E are sectional views of a silicon wafer 1 'illustrating steps of the formation of a via 30 in "post-process", after the fabrication of integrated circuits regions. Comme précédemment, seule est représentée la partie de la plaquette de silicium où le via 30 doit être formé. As before, only one is shown the portion of the silicon wafer 30 where the via is to be formed. Pendant les étapes de fabrication des régions de circuits intégrés, une couche conductrice 302 reliée à une région de circuit intégré a été formée sur la face avant de la plaquette 1', en face de l'emplacement du via 30 à réaliser. During steps of fabrication of integrated circuits regions, a conductive layer 302 connected to an integrated circuit region has been formed on the front face of the wafer 1 ', opposite the location of the via 30 to achieve. La couche conductrice 302 est isolée du silicium formant la plaquette 1' par une couche diélectrique 303 et est recouverte par une couche isolante ou de passivation 304. La plaquette 1' est ensuite retournée et placée sur un support 305 (Fig. 5A) et est soumise à une étape d'amincissement par abrasion et/ou gravure de sa face arrière. The conductive layer 302 is insulated from the silicon forming the wafer 1 'by a dielectric layer 303 and is covered by an insulating layer or passivation 304. The wafer 1 is then turned over and placed on a support 305 (Fig. 5A) and is subjected to a thinning step by abrasion and / or etching the back side. Le support 305 est par exemple une bande polymère ou une plaque de verre. The support 305 is for example a polymer strip or a glass plate.

Une cavité 306 est ensuite gravée dans la plaquette 1' (Fig. 5B), à partir de sa face arrière et par l'intermédiaire d'un masque de gravure M3, jusqu'à atteindre la couche diélectrique 303. La face arrière de la plaquette 1', la paroi et le fond de la cavité 306 sont ensuite revêtus d'une couche diélectrique 307 (Fig. 5C). A cavity 306 is then etched in the wafer 1 '(Fig. 5B), from its rear side and via a M3 etching mask, until the dielectric layer 303. The rear face of the plate 1 ', the wall and the bottom of the cavity 306 are then coated with a dielectric layer 307 (Fig. 5C). Une étape de gravure est ensuite appliquée à la face arrière de la plaquette (Fig. 5D) par l'intermédiaire d'un masque de gravure M4 présentant une fenêtre au fond de la cavité 306, de manière à supprimer les couches isolantes 307 et 303 au fond de la cavité 306 jusqu'à atteindre la couche conductrice 302. La cavité 306 dont le fond est ainsi "débouché" est ensuite remplie avec un matériau conducteur 308 (Fig. 5E), pouvant aussi être utilisé pour former une piste conductrice 309 et une plage de contact (non représentée). An etching step is then applied to the rear face of the wafer (Fig. 5D) via an M4 etching mask having a window at the bottom of the cavity 306, so as to remove the insulating layers 307 and 303 the bottom of the cavity 306 until the conductive layer 302. the cavity 306 whose bottom is thus "opening" is then filled with a conductive material 308 (Fig. 5E), which can also be used to form a conductive track 309 and a contact pad (not shown). Une couche isolante 12 An insulating layer 12

ou de passivation (non représentée) peut ensuite être déposée sur le matériau 308 et la piste 309. La figure 6 représente une variante de l'étape de la figure 5D qui se distingue de celle-ci en ce que la 5 cavité 306 est de forme tronconique. or passivation (not shown) may then be deposited on the material 308 and the track 309. Figure 6 shows a variant of the step of Figure 5D which differs therefrom in that the cavity 306 5 is frustoconical shape. La formation d'un via après achèvement des régions de circuits intégrés, conformément au procédé 2, peut s'avérer plus pratique que la formation d'un via au début ou au milieu du processus de fabrication des régions de 10 circuits intégrés, conformément au procédé 1. Notamment, des séquences de test électrique des circuits intégrés peuvent être conduites avant formation du via, de sorte que le test électrique après formation du via sera limité au test du via lui- même (teste de continuité et 15 d'isolement). The formation of a via after completion of integrated circuits regions, according to the method 2, can be more convenient than forming a via in the beginning or middle of the manufacturing process of integrated circuits 10 regions, according to method 1. in particular, sequences of electrical testing of integrated circuits can be carried out before formation of the via, so that electrical testing after formation of the via is limited to testing of the via itself (testing continuity and insulation 15) . Un inconvénient que peut présenter le procédé 2 est de nécessiter que la paroi de la cavité 306 soit protégée par le masque M4 pendant la gravure des couches isolantes 307 et 303 au fond de la cavité 306, comme montré sur les 20 Fig. One drawback that may present the method 2 is that it requires that the wall of the cavity 306 is protected by the M4 mask during etching of the insulating layers 307 and 303 at the bottom of the cavity 306, as shown in 20 Fig. 5D ou 6. En effet, même en utilisant un agent de gravure anisotrope privilégiant la gravure dans le sens vertical, le risque existe que l'agent de gravure attaque la couche 307 sur la paroi de la cavité, et ce risque est plus important dans le mode de réalisation de la figure 6 25 où la paroi de la cavité est inclinée et est donc exposée à la composante verticale de l'agent de gravure. 5D or 6. Even using an anisotropic etchant favoring etching in the vertical direction, the risk that the etchant attacks the layer 307 on the wall of the cavity, and this risk is greater in the embodiment of Figure 6 25 wherein the wall of the cavity is inclined and is therefore exposed to the vertical component of the etchant. Or, la réalisation d'un masque de gravure sur une paroi verticale ou inclinée complique le processus de formation du via. However, the realization of an etching mask on a vertical or inclined wall complicates the via formation process. 30 Les températures élevées peuvent par ailleurs être interdites en post-processus, par exemple si plaquette de silicium amincie est posée sur un support polymère 305 qui ne résiste pas aux hautes températures, ou si la plaquette de silicium comprend des éléments qui ne 35 supportent pas les hautes températures, comme une matrice 13 30 High temperatures can also be prohibited in post-processes, such as silicon wafer thinned is placed on a polymeric support 305 which is not resistant to high temperatures, or if the silicon wafer includes items that do 35 not support high temperatures, such as a die 13

de microlentilles en résine d'imageur CMOS. of microlenses in CMOS imager resin. Dans ce cas, le procédé 2 ne permet pas de déposer le matériau diélectrique 307 sous une température idéale de stabilisation de ses propriétés diélectriques et l'on obtient un via revêtu d'un diélectrique poreux, ayant une constante diélectrique médiocre et faiblement résistant au claquage. In this case, the method 2 does not allow to deposit the dielectric material 307 under an ideal temperature stabilizing its dielectric properties and obtained a via coated with a porous dielectric having a poor dielectric constant and low-breakdown-resistant . De plus, le dépôt du diélectrique 307 à basse température ne permet pas d'obtenir un bon ratio entre l'épaisseur déposée sur les parois de la cavité 306 et l'épaisseur déposée sur la face avant de la plaquette, ce ratio étant par exemple de l'ordre de 25%. In addition, the deposition of the dielectric 307 at low temperature does not allow to obtain a good ratio between the thickness deposited on the walls of the cavity 306 and the thickness deposited on the front face of the wafer, the ratio being, for example of the order of 25%. Dans ce cas, et bien que cela n'apparaisse pas sur la figure 5C qui n'est pas à l'échelle dans un souci de simplification du dessin, il faut déposer une surépaisseur de diélectrique 307 sur la face avant de la plaquette afin d'obtenir l'épaisseur de diélectrique souhaitée sur les parois de la cavité 306. Procédé 3 Les figures 7A1, 7B1, 7C à 7J sont des vues en coupe d'une plaquette de silicium 1" illustrant des étapes de formation d'un via 40 selon le procédé 3. Comme précédemment, seule est représentée la partie de la plaquette de silicium où le via 40 est réalisé. La figure 7A2 est une vue en coupe du via 40 en formation tel que représenté en coupe sur la figure 7A1. La figure 7B2 est une en coupe du via 40 en formation tel que représenté en coupe sur la figure 7B1. Au cours d'une étape illustrée sur les figures 7A1, 7A2, une tranchée 401 est gravée sur la face avant de la plaquette de silicium 1". In this case, and although this is not shown in Figure 5C which is not to scale in order to simplify the drawing, you must file a dielectric allowance 307 on the front side of the wafer in order to to obtain the desired thickness of dielectric on the walls of the cavity 306. process 3 figures 7A1, 7B1, 7C to 7D are sectional views of a silicon wafer 1 "illustrating steps of forming a via 40 according to the process 3. as before, only one is shown the portion of the silicon wafer where the via 40 is formed. Figure 7A2 is a sectional view of the via 40 formation as shown in section in Figure 7A1. Figure 7B2 is a section of the via 40 formation as shown in section in Figure 7B1. in a step illustrated in figures 7A1, 7A2, a trench 401 is etched on the front face of the silicon wafer 1 " . La tranchée délimite un périmètre fermé et est par exemple en forme d'anneau. The trench defines a closed perimeter and is for example ring-shaped. Bien qu'une telle forme circulaire soit la plus pratique à réaliser en microélectronique, la tranchée pourrait être de forme différente, à savoir rectangulaire ou polygonale. Although such a circular shape is most convenient to carry in microelectronics, the trench could be a different shape, namely rectangular or polygonal. 14 14

A titre d'exemple de réalisation, la tranchée 401 présente par exemple une largeur L de 1 à 3 micromètres, une profondeur P de 70 à 100 micromètres, inférieure à l'épaisseur de la plaquette 1" (typiquement de l'ordre de 500 à 700 micromètres avant amincissement), et un petit diamètre D de l'ordre de 60 micromètres. La tranchée 401 est par exemple formée par gravure sèche au moyen du procédé DRIE ("Deep Reactive Ion Etching" ou "gravure ionique réactive profonde"), des machines permettant spécifiquement ce type de gravure étant couramment disponibles sur le marché des appareillages pour la microélectronique. Au cours d'une étape illustrée sur les figures 7B1, 7B2, la tranchée 401 est remplie avec un matériau diélectrique 402. Le diélectrique 402 est par exemple un oxyde TEOS (tétra-éthyl-ortho-silicate) déposé au moyen d'un procédé SACVD ("subatmospheric chemical vapor deposition" ou "dépôt en phase vapeur subatmosphérique"). Dans ce cas des couche As an exemplary embodiment, the trench 401 has for example a width L of 1 to 3 micrometers, a depth P of 70 to 100 micrometers, less than the thickness of the wafer 1 "(typically of the order of 500 700 micrometers before thinning), and a small diameter D of the order of 60 micrometers. the trench 401 is for example formed by dry etching using the DRIE process ( "deep reactive ion etching" or "deep reactive ion etching") , machinery specifically for this type of engraving is commonly available on the market devices for microelectronic applications. in a step illustrated in figures 7B1, 7B2, the trench 401 is filled with a dielectric material 402. the dielectric 402 is e.g., a TEOS oxide (tetra-ethyl-ortho-silicate) deposited using a method SACVD ( "subatmospheric chemical vapor deposition" or "subatmospheric vapor deposition"). in this case the layer s de diélectrique 402 se forment d'abord sur les parois de la tranchée 401 et le processus de dépôt de ces couches est de préférence poursuivi jusqu'à ce que les couches se rejoignent afin de remplir entièrement la tranchée. s dielectric 402 is first formed on the walls of the trench 401 and the process of depositing these layers is preferably continued until the layers are joined in order to completely fill the trench. La face avant de la plaquette 1" est simultanément recouverte par le diélectrique 402. The front face of the wafer 1 "is simultaneously covered by the dielectric 402.

L'étape de remplissage de la tranchée 401 peut avantageusement être conduite en "pré-processus" ou en "mi-processus", afin de pouvoir déposer le diélectrique 402 sans limitation de température, la température idéale de dépôt d'un oxyde TEOS étant typiquement de l'ordre de 460 à 480°C à l'heure actuelle. The step of filling the trench 401 can advantageously be carried out in "pre-process" or "mid-process", to remove the dielectric 402 without temperature limitation, the ideal temperature of depositing a TEOS oxide being typically of the order of 460 to 480 ° C at this time. Le matériau diélectrique 402 réalisé de cette manière présente une constante diélectrique et une épaisseur satisfaisantes, et il est aisé de remplir la tranchée 401. Si le diélectrique 402 est déposé en "pré-35 processus", la couche de diélectrique 402 déposée sur la 15 face avant de la plaquette 1" est ensuite retirée, par exemple au moyen d'un processus CMP ("Chemical Mechanical Polishing", soit un polissage mécanique et chimique combinant l'abrasion mécanique et la gravure chimique). The dielectric material 402 made in this manner has a satisfactory dielectric constant and thickness, and it is easy to fill the trench 401. If the dielectric 402 is deposited by "pre-process 35 ', the dielectric layer 402 deposited on the 15 front face of the wafer 1 'is then removed, for example by means of a CMP process ( "chemical mechanical polishing", a chemical mechanical polishing combining mechanical abrasion and chemical etching).

Si le diélectrique 402 est déposé en "mi-processus", la couche diélectrique 402 déposée sur la face avant de la plaquette peut avantageusement être une couche diélectrique intervenant dans la fabrication des régions de circuits intégrés, par exemple une couche diélectrique IMD (diélectrique inter métallique). If the dielectric 402 is deposited in "mid-process," the dielectric layer 402 deposited on the front face of the wafer may advantageously be a dielectric layer intervening in the manufacture of integrated circuit regions, e.g. IMD dielectric layer (dielectric inter metallic). Dans ce cas, il n'est pas nécessaire de la retirer. In this case, it is not necessary to remove it. On suppose dans ce qui suit que cette solution a été retenue ici, de sorte que la couche 402 continuera à apparaître sur les figures suivantes. It is assumed in the following that this solution was chosen here, so that the layer 402 will continue to appear in the following figures.

Après formation de la tranchée 401 et dépôt du diélectrique 402, le processus normal de fabrication de régions de circuits intégré peut être conduit ou continué (formation de transistors, formation et gravure des couches de métal sur la face avant de la plaquette 1", etc.). Ainsi, à l'étape représentée sur la figure 7C, les régions de circuits intégrés ont été implantées dans la plaquette 1", bien que n'apparaissant pas sur la figure. After formation of the trench 401 and deposition of the dielectric 402, the normal process of integrated circuit regions manufacturing may be conducted or continued (transistors forming, metal layers of formation and etching on the front side of the wafer 1 ", etc. .). Thus, the step shown in Figure 7C, integrated circuits regions were implanted in the wafer 1, "while not appearing in FIG. Pendant la fabrication de ces régions de circuits intégrés, une couche conductrice 403 reliée à une région de circuit intégré correspondant au via 40 à réaliser a été formée sur la face avant de la plaquette 1", en face de l'emplacement du futur via 40. La couche conductrice 403 est isolée de la plaquette par la couche diélectrique 402 et est recouverte par une couche isolante ou de passivation 405. Des matériaux conventionnels peuvent être utilisés, à savoir polysilicium, métal ou alliage pour la couche 403, oxyde SiO2 ou polymère de passivation pour la couche 405. 16 During fabrication of these integrated circuits regions, a conductive layer 403 connected to an integrated circuit region corresponding to the via 40 to realize has been formed on the front face of the wafer 1 ', opposite the location of the future via 40 . the conductive layer 403 is insulated from the wafer by the dielectric layer 402 and is covered by an insulating layer or passivation 405. conventional materials may be used, namely polysilicon, metal or alloy for the layer 403, SiO2 or polymeric oxide passivation layer for the 405. 16

A l'étape représentée sur la figure 7D, la plaquette 1" a été retournée et placée sur un support 406. Comme précédemment le support 406 peut être une bande polymère ("tape") ou une plaque de verre si la plaquette 1" comprend par exemple des imageurs CMOS. In the step shown in Figure 7D, the wafer 1 "was inverted and placed on a support 406. As before, the support 406 can be a polymer sheet (" tape ") or a glass plate if the wafer 1" includes for example, CMOS imagers. La plaquette 1" est ensuite soumise à une étape d'amincissement par abrasion et/ou gravure de sa face arrière jusqu'à atteindre au moins la tranchée 401 remplie du matériau diélectrique 402. Cette étape d'amincissement, généralement appelée "backlap" ou "backgrinding", est conduite par abrasion mécanique ou gravure chimique de sa face arrière, ou par une abrasion mécanique suivie d'une gravure chimique. Cette étape d'amincissement peut être poursuivie au-delà du point où la tranchée 401 remplie du matériau diélectrique 402 est atteinte, si le via 40 à réaliser doit être d'une profondeur inférieure à la profondeur initiale de la tranchée 401 ou pour s'assurer que le fond de la tranchée est bien atteint sur toute la périphérie de la tranchée. The wafer 1 'is then subjected to abrasion by thinning step and / or etching the back side until reaching at least the trench 401 filled with the dielectric material 402. This thinning step, generally called "backlap" or "backgrinding", is carried out by mechanically abrading or chemically etching the back side, or by mechanical abrasion followed by a chemical etching. This thinning step can be continued beyond the point where the trench 401 filled with dielectric material 402 is reached, if the via 40 to be performed should be of a depth less than the initial depth of the trench 401 or to ensure that the bottom of the trench is achieved over the entire periphery of the trench.

Au cours d'une étape représentée sur la figure 7E, une couche de matériau diélectrique 407, par exemple de l'oxyde de silicium SiO2, est déposée sur la face arrière de la plaquette 1". Au cours d'une étape illustrée sur la figure 7F, la couche diélectrique 407 est gravée par l'intermédiaire d'un masque M5 pour créer dans le diélectrique 407 une fenêtre se trouvant en face du silicium s'étendant au milieu du périmètre fermé délimité par la tranchée 401, la fenêtre étant ici de forme circulaire. Au cours d'une étape illustrée sur la figure 7G, le silicium s'étendant dans le périmètre précité est gravé pour faire apparaître une cavité 408 dont la paroi est formée ou recouverte par le matériau diélectrique 402. La gravure est conduite jusqu'à atteindre la couche diélectrique 402. Au cours d'une étape illustrée sur la figure 7H, la couche diélectrique 402 apparaissant au 17 In a step shown in Figure 7E, a layer of dielectric material 407, for example silicon oxide SiO2, is deposited on the rear face of the wafer 1 ". In a step shown in Figure 7F, the dielectric layer 407 is etched through a mask to create M5 in the dielectric 407 a window located in front of silicon extending in the middle of the closed perimeter defined by the trench 401, the window being here circular in shape. in a step shown in Figure 7G, the silicon extending in said perimeter is etched to reveal a cavity 408 whose wall is formed or covered by the dielectric material 402. the etching is conducted until the dielectric layer 402. in a step illustrated in Figure 7H, the dielectric layer 402 will appear 17

fond de la cavité 408 est gravée jusqu'à atteindre la couche conductrice 403, qui est reliée électriquement à la région de circuit intégré. bottom of the cavity 408 is etched until the conductive layer 403, which is electrically connected to the integrated circuit region. On obtient ainsi un commencement de via qui recevra plus loin un matériau conducteur pour former le via 40 proprement dit. The result is a beginning that will receive further via a conductive material to form the via 40 itself. L'étape de gravure du via 40 en trois sous-étapes, à savoir gravure de la couche diélectrique 407 (Fig. 7F), gravure du silicium pour former la cavité 408 (Fig. 7G) puis gravure de la couche diélectrique 402 au fond de la cavité 408, est une caractéristique optionnelle qui présente toutefois l'avantage de pouvoir utiliser des processus de gravure différents et sélectifs. The step of etching the via 40 into three sub-steps, namely etching the dielectric layer 407 (Fig. 7F), silicon etching to form the cavity 408 (Fig. 7G) and then etching the dielectric layer 402 at the bottom of the cavity 408, is an optional feature which however has the advantage of being able to use different process and selective etching. Par exemple, les couches diélectriques 402, 407 peuvent être gravées au moyen d'un procédé de gravure plasma conventionnel si elles sont en oxyde de silicium, et la cavité 408 peut être formée au moyen du procédé de gravure sèche DRIE. For example, the dielectric layers 402, 407 may be etched using a conventional plasma etch process if they are made of silicon oxide, and the cavity 408 may be formed using the DRIE dry etching process. La cavité 408 peut aussi être formée par gravure humide sélective du silicium, grâce aux matériaux diélectriques 402, 402, 407 qui s'étendent tout autour de la région à graver et ne sont pas attaqués par l'agent de gravure humide. The cavity 408 may also be formed by selective wet etching of the silicon, due to the dielectric materials 402, 402, 407 which extend around the region to be etched, and are not attacked by the wet etchant. Au cours d'une étape représenté sur la figure 7I, une couche d'un matériau conducteur 409 est déposée à l'intérieur de la cavité 408 et vient au contact de la couche conductrice 403 se trouvant au fond de la cavité. In a step shown in Figure 7I, a layer of conductive material 409 is deposited within cavity 408 and comes into contact with the conductive layer 403 located at the bottom of the cavity. La couche 409 peut également être déposée puis gravée sur la face arrière de la plaquette 1" pour obtenir une piste conductrice 410 se terminant par une plage de contact (non représentée, voir par exemple figure 3, plage 105) laquelle peut être ensuite recouverte par une autre couche conductrice et un bourrelet conducteur (Cf. Fig. 3 plage 5 et bourrelet 6). Au cours d'une étape représentée sur la figure 7J, un matériau isolant ou de passivation 411 est déposé sur toute la face arrière de la plaquette 18 The layer 409 may also be deposited and then etched on the backside of the wafer 1 "to obtain a conductive path 410 terminating in a contact pad (not shown, see, e.g., Figure 3, track 105) which can then be covered by a further conductive layer and a conductor pad (see Fig. 3 beach bead 5 and 6). in a step shown in Figure 7D, an insulating material or passivation 411 is deposited over the entire rear face of the wafer 18

1" à l'exception des plages de contact, le matériau 411 recouvrant également le via 40. La couche conductrice 409 peut être une couche de métal, par exemple de l'aluminium, et la couche 411 peut être une couche diélectrique, par exemple de l'oxyde SiO2, ou une couche d'un matériau de passivation comme un polymère BCB (Benzocyclobuthène). La couche conductrice 409 peut aussi être une couche de cuivre formée par électrodéposition dans un bain contenant des ions métalliques. Enfin, la cavité 408 pourrait aussi être entièrement remplie avec un matériau conducteur. La figure 8A illustre une variante de l'étape représentée en figure 7B1, au cours de laquelle on grave une tranchée 401' ayant des parois inclinées. Le via 40' obtenu au terme du processus est illustré sur la figure EB (qui est équivalent à la figure 7J) et présente une forme sensiblement tronconique. En résumé, le procédé selon l'invention prévoit d'implanter le diélectrique 402 qui recouvre la 1 "with the exception of contact pads, the material 411 extending over the via 40. The conductive layer 409 may be a metal layer, for example aluminum, and the layer 411 may be a dielectric layer, e.g. of SiO2 or a layer of a passivating material such as a BCB polymer (Benzocyclobuthène). the conductive layer 409 can also be a copper layer formed by electrodeposition in a bath containing metal ions. Finally, the cavity 408 could also be entirely filled with a conductive material. Figure 8A illustrates a variant of the step shown in Figure 7B1, in which is etched a trench 401 'having tapered walls. the via 40' obtained when the process is illustrated in FIG EB (which is equivalent to Figure 7d) and has a substantially frustoconical shape. in summary, the method of the invention provides implant the dielectric 402 that covers the paroi du via avant d'avoir réalisé le via lui-même, c'est-dire avant d'avoir pratiqué la cavité 408 dans le semi-conducteur. wall of the via before realizing the via itself, that is to say before having performed the cavity 408 in the semiconductor. Par ailleurs, mode de réalisation qui vient d'être décrit en tant que "procédé 3" s'apparente à la fois à un procédé de type "pré-processus" ou "mi-processus" en ce qui concerne la formation de la tranchée 401 ou 401', et un procédé de type "post-processus" en ce qui concerne les autres étapes, notamment la réalisation de la cavité dans le silicium. Furthermore, the embodiment which has just been described as "process 3" relates to both a method of the "pre-process" or "mid-process" as regards the formation of the trench 401 or 401 ', and a method of the "post-process" with regard to the other steps, including the achievement of the cavity in the silicon. Comme cela a déjà été indiqué, il vient que le matériau diélectrique 402 qui recouvre la paroi du via peut être réalisé dans de bonnes conditions et notamment être déposé sous une température optimale afin d'obtenir un rapport élevé entre l'épaisseur de la couche déposée sur les parois de la tranchée 401 et l'épaisseur de la couche déposée sur la face avant de la plaquette 19 As already indicated, it follows that the dielectric material 402 covering the wall of the via can be achieved in good conditions and in particular be deposited under an optimum temperature in order to obtain a high ratio between the thickness of the deposited layer on the walls of the trench 401 and the thickness of the layer deposited on the front face of the plate 19

1". Le matériau diélectrique 402 présente également de bonnes propriétés isolantes et de résistance au claquage. Le matériau diélectrique 402 présente par ailleurs une épaisseur satisfaisante qui peut être contrôlée à volonté en modifiant la largeur de la tranchée 401, et résiste bien à l'étape de gravure de la couche diélectrique 402 au fond de la cavité 408 (Fig. 7H) y compris si un agent de gravure isotrope est utilisé. Si nécessaire, la largeur de la tranchée 401 peut être choisie supérieure à ce qui est nécessaire pour tenir compte de l'attaque du matériau diélectrique 402 par l'agent de gravure. Les figures 9A et 9B illustrent très schématiquement une caractéristique technologique de la tranchée 401 ou 401' lorsque celle-ci est réalisée par gravure DRIE. Le procédé DRIE confère aux parois de la tranchée une forme spécifique qui ressemble, vue en coupe, à un empilement de lettres "C" formant une ondulation, chaque "C" ayant sa face concav 1 ". The dielectric material 402 also has good insulating properties and dielectric strength. The dielectric material 402 has also a satisfactory thickness can be controlled at will by changing the width of the trench 401, and well withstands the etching step of the dielectric layer 402 at the bottom of the cavity 408 (Fig. 7H) including whether an isotropic etchant is used. If necessary, the width of the trench 401 may be selected greater than what is necessary to take into account of the attack of the dielectric material 402 by the etchant. 9A and 9B illustrate very schematically a technological characteristic of the trench 401 or 401 'when the latter is carried out by DRIE etching. the DRIE process gives walls of the trench a specific shape that resembles, in sectional view, on a stack of letters "C" forming an undulation, each "C" having its face Concav e orientée vers l'intérieur de la tranchée. an inwardly facing of the trench. Il en résulte que, lorsque la tranchée est remplie avec le matériau diélectrique 402 et que le silicium a été retiré dans le périmètre fermé délimité par la tranchée, le diélectrique 402 qui recouvre la paroi du via présente lui aussi ces ondulations spécifiques. It follows that, when the trench is filled with the dielectric material 402 and the silicon has been removed from the closed perimeter defined by the trench, the dielectric 402 that covers the wall of the via also presents these specific undulations. Comme ces ondulations sont vues depuis l'intérieur du via (sens d'observation matérialisé par des flèches sur les figures 9A, 9B), la face convexe ces "C" est orientée vers l'intérieur du via. As these corrugations are views from inside the via (viewing direction materialized by arrows in Figures 9A, 9B), the convex face of these "C" is oriented toward the inside of the via. Cette spécificité permet de reconnaître un via réalisé selon le procédé 3 lorsque la tranchée est réalisée avec une machine de gravure DRIE. This specificity enables to recognize a via made using the method 3, when the trench is formed with a DRIE etch machine. On distingue par exemple, au microscope électronique, dans un via d'une profondeur de 60 micromètres réalisé dans du silicium, une centaine de "C" empilés présentant chacun une largeur de l'ordre de l'ordre du dixième de micromètre. For example, distinguished by electron microscopy, in a via having a depth of 60 microns made of silicon, one hundred "C" stacked each having a width of the order of one tenth of a micrometer.

Le procédé 3 qui vient d'être décrit ne constitue qu'un exemple de mise en oeuvre du procédé selon l'invention, les étapes décrites et représentées sur les figures étant susceptibles de diverses variantes de réalisation en fonction des techniques, instruments et appareillages utilisés par l'homme de l'art désirant mettre en oeuvre l'invention. Process 3 which has just been described is only one example of implementation of the method according to the invention, the steps described and shown in the figures being capable of various alternative embodiments according to the techniques, instruments and apparatus used by the skilled person wishing to implement the invention. Par ailleurs, ce procédé est applicable à divers types de plaquettes de semi-conducteur. Moreover, this method is applicable to various types of semiconductor wafers.

Par ailleurs, le procédé qui vient d'être décrit vise essentiellement une réalisation collective de vias sur une même puce voire une réalisation collective de vias de plusieurs puces sur une même plaquette de silicium, avant découpe de la plaquette et individualisation des puces. Moreover, the method which has just been described is essentially a collective embodiment of vias on the same chip or vias a collective production of several chips on the same silicon wafer, before cutting the wafer and individualized chips. Cette opération de découpe du wafer en "dés" est appelée "singulation" et est généralement réalisée avec une scie diamantée, en suivant des lignes de découpe 3 représentées en traits pointillés sur la figure 1, formant un quadrillage à la surface du wafer. This wafer cutting operation in the "from" is called "singulation" and is generally carried out with a diamond saw, along cutting lines 3 represented by dotted lines in Figure 1, forming a grid on the surface of the wafer. Une application de l'invention se rapporte à la réalisation d'imageurs sur silicium dont la face arrière comporte des plages conductrices du type représenté en figure 2B (plages 5). An application of the invention relates to the production of silicon imagers on the rear face includes conducting pads of the type shown in Figure 2B (track 5). A titre d'exemple, la figure 10 représente un exemple d'imageur CMOS 60 intégré dans un micromodule de capture d'image et/ou de capture vidéo 50, destiné par exemple à être monté dans un appareil portatif tel un téléphone mobile, un appareil photographique ou une caméra vidéo. For example, Figure 10 shows an example of CMOS imager 60 in an integrated image capture micromodule and / or video capture 50, intended for example to be mounted in a portable apparatus such as a mobile telephone, camera or a video camera. Le module 50 comprend un châssis 51, un bloc optique ou bloc porte-lentilles 52, un objectif comprenant ici deux lentilles 53 montées dans le bloc 52 avec un diaphragme 54, une plaquette transparente protectrice 55 dans laquelle est réalisé par exemple un filtre infrarouge, et une plaquette de circuit imprimé 56. L'imageur 60 se présente sous forme de 21 The module 50 includes a chassis 51, an optical block or block lens holder 52, an objective here comprising two lenses 53 mounted in the block 52 with a diaphragm 54, a protective transparent plate 55 in which is made, for example an infrared filter, and a printed circuit board 56. The imager 60 is in the form of 21

microplaquette ou puce de silicium et est fixé avec la plaquette transparente 55 dans une cavité du châssis 51 comportant une ouverture, de manière à recevoir la lumière passant à travers les lentilles 53, le diaphragme 54 et la plaquette transparente 55. La face arrière de la microplaquette de l'imageur 60 comporte des bourrelets de connexion soudés par fusion sur des plages conductrices de la plaquette de circuit imprimé 56. Les bourrelets de connexion sont reliés électriquement à un circuit intégré de l'imageur 60 par l'intermédiaire de vias TSW réalisés suivant le procédé de l'invention. wafer or silicon chip and is attached with the transparent plate 55 in a cavity of the frame 51 having an opening, so as to receive light passing through the lens 53, the diaphragm 54 and the transparent plate 55. The rear face of the the imager chip 60 comprises connection pads fusion welded to conductive tracks of the printed circuit board 56. the connection pads are electrically connected to an integrated imager 60 through vias made TSW circuit according to the method of the invention.

Claims (21)

    REVENDICATIONS
  1. 1. Procédé de formation d'un via dans une plaquette de semi-conducteur (1"), caractérisé en ce qu'il comprend les étapes consistant à : i) pratiquer une tranchée (401, 401') sur une face avant 5 de la plaquette, la tranchée délimitant un périmètre fermé, ii) remplir la tranchée avec un matériau diélectrique (402), iii) amincir la plaquette par abrasion et/ou gravure de 10 sa face arrière, jusqu'à atteindre au moins le fond de la tranchée, et iv) retirer le semi-conducteur s'étendant à l'intérieur du périmètre fermé délimité par la tranchée, de manière à faire apparaitre une cavité (408) dont la paroi est 15 revêtue du matériau diélectrique (402). 1. A method of forming a via in a semiconductor wafer (1 "), characterized in that it comprises the steps of: i) making a trench (401, 401 ') on a front face 5 the wafer, the trench defining a closed perimeter, ii) filling the trench with a dielectric material (402), iii) thinning the wafer by abrasion and / or etching the rear face 10, until it reaches at least the bottom of the trench, and iv) removing the semi-conductor extending inside the closed perimeter defined by the trench, so as to bring up a cavity (408) whose wall 15 coated with the dielectric material (402).
  2. 2. Procédé selon la revendication 1, comprenant avant l'étape iv) une étape consistant à former sur la 20 face avant de la plaquette une plage électriquement conductrice (403) s'étendant au-dessus du périmètre délimité par la tranchée et isolée du semi-conducteur par au moins une première couche diélectrique (402). 2. The method of claim 1, comprising prior to step iv) a step of forming on the front face 20 of the pad an electrically conductive pad (403) extending above the area bounded by the trench and insulated from the semiconductor by at least one first dielectric layer (402). 25 25
  3. 3. Procédé selon la revendication 2, comprenant, après l'étape iv), une étape consistant à graver la première couche diélectrique (402) au fond de la cavité (408). 3. The method of claim 2, comprising, after step iv), a step of etching the first dielectric layer (402) at the bottom of the cavity (408). 30 30
  4. 4. Procédé selon l'une des revendications 1 à 3, comprenant avant l'étape iv) les étapes consistant à : - déposer au moins une seconde couche diélectrique (407) sur la face arrière de la plaquette, et 22 - graver la couche diélectrique de manière à créer une fenêtre dans la couche en regard du périmètre délimité par la tranchée. 4. A method according to one of claims 1 to 3, comprising prior to step iv) the steps of: - depositing at least one second dielectric layer (407) on the rear face of the wafer, and 22 - etching the layer dielectric so as to create a window in the layer facing the perimeter delimited by the trench.
  5. 5. Procédé selon l'une des revendications 1 à 4, clans lequel la tranchée est réalisée par gravure sèche du semi-conducteur. 5. A method according to one of claims 1 to 4, clans wherein the trench is performed by dry etching of the semiconductor.
  6. 6. Procédé selon l'une des revendications 1 à 5, 10 clans lequel la tranchée est remplie avec un oxyde TEOS déposé en phase vapeur subatmosphérique. 6. A method according to one of claims 1 to 5, clans 10 wherein the trench is filled with TEOS oxide deposited in vapor phase subatmospheric.
  7. 7. Procédé selon l'une des revendications 1 à 6, clans lequel la tranchée est sensiblement en forme 15 d'anneau. 7. A method according to one of claims 1 to 6, clans wherein the trench is substantially shaped ring 15.
  8. 8. Procédé selon l'une des revendications 1 à 7, clans lequel le semi-conducteur s'étendant à l'intérieur du périmètre délimité par la tranchée est retiré par 20 Gravure sèche. 8. A method according to one of claims 1 to 7, wherein the clans semiconductor extending inside the perimeter defined by the trench 20 is removed by dry etching.
  9. 9. Procédé selon l'une des revendications 1 à 7, dans lequel le semi-conducteur s'étendant à l'intérieur du périmètre délimité par la tranchée est retiré par 25 gravure humide sélective. 9. A method according to one of claims 1 to 7, wherein the semi-conductor extending inside the perimeter defined by the trench 25 is removed by selective wet etching.
  10. 10. Procédé selon l'une des revendications 1 à 9, comprenant, après l'étape iv), une étape consistant à remplir totalement la cavité (408) au moyen d'un matériau 30 électriquement conducteur. 10. A method according to one of claims 1 to 9, comprising, after step iv), a step of completely filling the cavity (408) by means of an electrically conductive material 30.
  11. 11. Procédé selon l'une des revendications 1 à 9, comprenant, après l'étape iv), une étape consistant à remplir partiellement la cavité (408) au moyen d'une 35 couche (409) d'un matériau électriquement conducteur. 11. A method according to one of claims 1 to 9, comprising, after step iv), a step of partially filling the cavity (408) by means of a 35 layer (409) of an electrically conductive material.
  12. 12. Procédé selon l'une des revendications 1 à 11, comprenant une étape consistant à placer la plaquette de semi-conducteur (1") sur un support (406) avant d'amincir la plaquette. 12. A method according to one of claims 1 to 11, comprising a step of placing the semiconductor wafer (1 ") on a support (406) before thinning the wafer.
  13. 13. Procédé selon la revendication 12, dans lequel le support est une plaque de verre. 13. The method of claim 12, wherein the support is a glass plate.
  14. 14. Procédé de fabrication de circuits intégrés sur plaquette de semi-conducteur, caractérisé en ce qu'il inclut des étapes de formation de vias suivant le procédé selon l'une des revendications 1 à 13. 14. A method of making integrated circuits on a semiconductor wafer, characterized in that it includes vias forming steps according to the method according to one of claims 1 to 13.
  15. 15. Procédé selon la revendication 14, dans lequel les étapes i) et ii) du procédé de formation de via sont conduites avant ou pendant l'implantation de régions de circuits intégrés sur la plaquette de semi-conducteur. 15. The method of claim 14, wherein steps i) and ii) of the via forming process are carried out before or during the implementation of integrated circuit regions on the semiconductor wafer.
  16. 16. Procédé selon l'une des revendications 14 et 15, dans lequel les étapes iii) et iv) du procédé de formation de via sont conduites après implantation de régions de circuits intégrés sur la plaquette de semi-conducteur. 16. A method according to one of claims 14 and 15, wherein steps iii) and iv) of the via forming process are carried out after implementation of integrated circuit regions on the semiconductor wafer.
  17. 17. Procédé selon la revendication 16, comprenant une étape de dépôt et de gravure d'au moins une couche de matériau conducteur (409) pour former des pistes conductrices (410) et des plages de contact, les pistes assurant la connexion électrique entre les plages de contact et les vias. 17. The method of claim 16, comprising a step of depositing and etching at least one layer of conductive material (409) to form conductive tracks (410) and the contact pads, the tracks providing electrical connection between the contact pads and vias.
  18. 18. Procédé selon l'une des revendications 16 et 17, comprenant une étape de découpe de la plaquette pour 35 former des puces individuelles. 18. A method according to claim 16 or 17, comprising a wafer cutting step for 35 form individual chips.
  19. 19. Procédé selon l'une des revendications 14 à 18, dans lequel les circuits intégrés sont des imageurs CMOS. 19. A method according to one of claims 14 to 18, wherein the integrated circuits are CMOS imagers.
  20. 20. Micromodule (50) de capture d'image, comprenant une plaquette d'imageur CMOS (60) comportant une région de circuit intégré connectée à un support d'interconnexion (56) par l'intermédiaire de vias réalisés suivant le procédé selon l'une des revendications 1 à 13. 20. Micromodule (50) for image capture, comprising a CMOS imager chip (60) having an integrated circuit region connected to an interconnection support (56) by means of vias made according to the process of one of claims 1 to 13.
  21. 21. Micromodule selon la revendication 20, dans lequel les vias de la plaquette d'imageur CMOS présentent une paroi interne présentant des ondulations en forme de "C" empilés (412) dont la partie convexe est orientée vers l'intérieur des vias. 21. Micromodule according to claim 20, wherein the vias from the CMOS imager wafer have an internal wall having shape corrugations of "C" stacked (412), the convex portion is oriented inwardly of the vias.
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