FR2910708A1 - Electronic component for protecting confidential data in e.g. chip card, has integrated circuit chip comprising internal detection circuit for detecting impedance variation of inductor and providing signal indicating separation of chips - Google Patents

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Abstract

The component has an active integrated circuit chip (P1) containing confidential data to be protected, and another active integrated circuit chip (P2), where the chips are sealed against one another. Contact faces of the chips carry inductors that are electromagnetically coupled with one another. The chip (P1) has an internal detection circuit connected to the respective inductor. The circuit detects an impedance variation of the inductor due to separation of the inductors during separation of the chips, and provides a signal indicating the separation of the chips.

Description

1 PROTECTION DE DONNEES CONFIDENTIELLES DANS LES CIRCUITS INTEGRES1 PROTECTION OF CONFIDENTIAL DATA IN INTEGRATED CIRCUITS

L'invention concerne la protection des circuits intégrés électroniques contre les tentatives frauduleuses de recherche d'informations confidentielles contenues dans ces circuits. Les puces de circuits intégrés peuvent contenir des données 5 secrètes qui ne devraient pas être accessibles à des personnes mal intentionnées, ou des données aidant à la conservation des données secrètes, telles que des codes confidentiels d'accès à ces données, des programmes de cryptage, des clés de cryptage, etc. Ces données secrètes sont le plus souvent contenues dans des 10 mémoires de circuits intégrés, ruais elles ne sont pas directement accessibles sur les ports d'entrée/sortie des puces de sorte qu'on ne peut pas y accéder en observant simplement les signaux électroniques qui transitent sur ces ports. Il arrive alors que des personnes mal intentionnées tentent de violer le secret en démontant les puces et en recherchant un 15 accès direct, par des moyens sophistiqués, aux zones de circuit intégré qui contiennent les données confidentielles. Parmi les méthodes de détection frauduleuse qui ont pu être mises en oeuvre, on a trouvé que les fraudeurs peuvent commencer par désencapsuler le circuit intégré en ouvrant son boîtier pour accéder à la 20 puce, puis ils peuvent enlever les unes après les autres d'abord les couches de résine d'encapsulat:ion puis les diverses couches superficielles de la puce (couche de passivation, couches de métallisations superficielles, couches d'isolation entre couches métalliques, etc.) ; ils accèdent ainsi progressivement au détail de la topographie du circuit intégré. Ces 25 éliminations de couches successives se font par attaque chimique avec des produits d'attaque adaptés à chaque couche à enlever. La configuration topographique du circuit intégré et les données secrètes peuvent alors être retrouvées par des moyens d'observation et des moyens de mesure, incluant des microscopes électroniques, des sondes de 30 contact ou de sondes sans contact, etc. Pour éviter cela, on a proposé notamment de fermer la face supérieure de la puce par une plaque de silicium qui enferme la face active 2910708 2 de la puce et empêche d'accéder à cette face. Le scellement de la plaque de fermeture est fait avec des produits de collage les plus résistants possibles, de sorte qu'une tentative de décollage détruirait la face active et rendrait inaccessibles les informations recherchées. A partir de cette solution on peut imaginer de coller deux puces l'une contre l'autre par leurs faces actives, ce qui permet d'augmenter la densité d'intégration tout en protégeant la confidentialité des données contenues dans chacune des puces : chaque puce joue, vis-à-vis de l'autre puce, le rôle d'une plaque de fermeture scellée. Cette solution est particulièrement intéressante lorsque la place disponible est limitée, comme c'est le cas par exemple dans les cartes à puces. Malheureusement, même avec des colles extrêmement résistantes, on n'est pas à l'abri du risque qu'on puisse trouver de nouveaux produits d'attaque permettant de dissoudre la colle et séparer les puces sans les détériorer pour accéder ensuite à leur contenu.  The invention relates to the protection of electronic integrated circuits against fraudulent attempts to search for confidential information contained in these circuits. Integrated circuit chips may contain secret data that should not be accessible to malicious people, or data that aids in the storage of secret data, such as confidential access codes to such data, encryption programs , encryption keys, etc. These secret data are most often contained in integrated circuit memories, but they are not directly accessible on the input / output ports of the chips so that they can not be accessed by simply observing the electronic signals which transit over these ports. It then happens that malicious people attempt to break the secrecy by dismantling the chips and seeking direct access, by sophisticated means, to the integrated circuit areas which contain the confidential data. Among the fraudulent detection methods that have been implemented, it has been found that fraudsters can begin by unencapsulating the integrated circuit by opening its housing to access the chip, then they can remove one after the other first. the encapsulation resin layers: ion then the various surface layers of the chip (passivation layer, superficial metallization layers, insulation layers between metal layers, etc.); they thus progressively access the detail of the topography of the integrated circuit. These eliminations of successive layers are made by etching with attack products adapted to each layer to be removed. The topographic configuration of the integrated circuit and the secret data can then be retrieved by observation means and measuring means, including electronic microscopes, contact probes or contactless probes, etc. To avoid this, it has been proposed in particular to close the upper face of the chip by a silicon wafer which encloses the active face 2910708 2 of the chip and prevents access to this face. The sealing of the closure plate is made with the strongest possible bonding products, so that a takeoff attempt would destroy the active side and make inaccessible the information sought. From this solution we can imagine sticking two chips against each other by their active faces, which increases the integration density while protecting the confidentiality of the data contained in each chip: each chip plays, vis-à-vis the other chip, the role of a sealed closure plate. This solution is particularly interesting when the available space is limited, as is the case for example in smart cards. Unfortunately, even with extremely strong glues, we are not immune to the risk that we can find new attack products to dissolve the glue and separate the chips without damaging them to access their content.

Pour éviter ce risque, la présente invention propose de disposer une inductance sur la face active de chacune des puces scellées l'une contre l'autre, les inductances étant couplées électromagnétiquement, de sorte que l'impédance de l'une est modifiée en fonction de la proximité plus ou moins grande de l'autre. Cette impédance est contrôlée par un circuit de détection de telle sorte qu'une séparation des deux puces puisse être détectée, et une action de protection ou destruction des données confidentielles est déclenchée en cas de détection d'une telle séparation. Par conséquent l'invention propose un composant électronique comportant au moins une première puce de circuit intégré contenant des données confidentielles à protéger et une deuxième puce, les puces étant scellées l'une contre l'autre, caractérisé en ce que les faces en contact des deux puces portent chacune une inductance respective, les inductances des deux puces étant couplées électromagnétiquement l'une à l'autre, la première puce comportant un circuit de détection interne relié à l'inductance respective qui la recouvre, ce circuit de détection étant apte à détecter une variation d'impédance de cette inductance due à l'éloignement de l'autre inductance en cas de séparation des puces, et apte à fournir un signal indiquant une séparation des puces. Le circuit de détection est de préférence directement connecté à 35 l'inductance par des vias de contacts qui sont ménagés dans une couche 2910708 3 isolante de passivation ; la couche de passivation est interposée entre la partie active du circuit-intégré et une couche métallique servant à constituer l'inductance. L'autre inductance, appartenant à la deuxième puce, peut être 5 reliée électriquement à une charge passive (résistive ou capacitive) faisant partie de cette deuxième puce. Les faces arrières des deux puces peuvent être recouvertes d'une couche métallique. Une telle couche métallique, même non connectée à une source de potentiel, modifie la valeur qu'aurait l'inductance respective en 10 l'absence de cette couche. Par conséquent, cette couche sert à protéger également la face arrière du fait que l'enlèvement chimique de la couche modifiera l'une ou l'autre des inductances, cette modification pouvant alors être détectée et signalée comme étant une tentative d'effraction au même titre que la séparation des puces. La couche métallique arrière peut être 15 uniforme ou être gravée selon un motif, y compris un motif d'inductance. Il est souhaitable en effet que le motif gravé renforçe l'influence de la présence de cette couche de face arrière sur a valeur de l'inductance de la première puce. L'action entreprise en cas de détection d'une séparation des 20 puces ou d'un enlèvement de la métallisation de face arrière pourra être tout simplement une interruption d'alimentation des zones de circuit intégré contenant des données sensibles, dans le cas où les données sensibles sont en mémoire volatile. Cette solution est particulièrement intéressante dans le cas où le composant intégré comporte une pile intégrée, notamment une pile 25 au lithium déposée en couche mince. L'action peut aussi être une action d'effacement de données, ou de blocage du fonctionnement d'éléments critiques dans les fonctionnalités de la puce qui comporte les données confidentielles ; un blocage de la transmission de données vers les sorties du circuit intégré est également envisageable.  To avoid this risk, the present invention proposes to have an inductor on the active side of each of the chips sealed against each other, the inductances being electromagnetically coupled, so that the impedance of one is modified according to the greater or lesser proximity of the other. This impedance is controlled by a detection circuit such that a separation of the two chips can be detected, and an action of protection or destruction of the confidential data is triggered in case of detection of such separation. Consequently, the invention proposes an electronic component comprising at least a first integrated circuit chip containing confidential data to be protected and a second chip, the chips being sealed against each other, characterized in that the faces in contact with the two chips each carry a respective inductance, the inductances of the two chips being electromagnetically coupled to each other, the first chip comprising an internal detection circuit connected to the respective inductance which covers it, this detection circuit being suitable for detecting an impedance variation of this inductance due to the distance of the other inductor in case of separation of the chips, and able to provide a signal indicating a separation of the chips. The detection circuit is preferably directly connected to the inductor by vias of contacts which are formed in an insulating passivation layer; the passivation layer is interposed between the active part of the integrated circuit and a metal layer used to constitute the inductance. The other inductor, belonging to the second chip, may be electrically connected to a passive load (resistive or capacitive) forming part of this second chip. The back faces of the two chips may be covered with a metal layer. Such a metal layer, even if not connected to a potential source, changes the value of the respective inductance in the absence of this layer. Therefore, this layer also serves to protect the back side because the chemical removal of the layer will change any of the inductances, which can then be detected and reported as an attempted break-in at the same time. title as the separation of chips. The back metal layer may be uniform or engraved in a pattern, including an inductance pattern. It is desirable in fact that the engraved pattern reinforces the influence of the presence of this backside layer on a value of the inductance of the first chip. The action taken in the event of detection of a chip separation or removal of the backside metallization may simply be a power interruption of the integrated circuit areas containing sensitive data, in case the sensitive data are in volatile memory. This solution is particularly advantageous in the case where the integrated component comprises an integrated battery, in particular a lithium battery deposited in a thin layer. The action can also be an action of erasing data, or blocking the operation of critical elements in the functionalities of the chip that includes the confidential data; blocking the transmission of data to the outputs of the integrated circuit is also possible.

30 Le composant selon l'invention peut comporter deux puces de circuit intégré véritablement actives, en ce sens que les fonctionnalités électroniques du composant sont réparties dans les deux puces pour former un composant à haute densité d'intégration ; mais l'invention s'applique également dans le cas où l'une des puces n'aurait pas d'autre fonctionnalité que de participer à la protection contre l'accès frauduleux. En effet, on peut 2910708 4 envisager la solution suivante : la puce qui comporte les données confidentielles à protéger est scellée contre une autre puce qui est constituée par une simple plaquette de fermeture dont la surface porte une inductance (et éventuellement une charge résistive ou capacitive). Cette plaquette de 5 fermeture ne peut pas être décollée et enlevée sans modifier substantiellement l'impédance de l'inductance portée par la puce à protéger. On notera que l'art antérieur décrit divers moyens de tenter de protéger des puces individuelles de circuit intégré (et non pas des empilements de puces).The component according to the invention may comprise two truly active integrated circuit chips, in that the electronic functionalities of the component are distributed in the two chips to form a high integration density component; but the invention also applies in the case where one of the chips has no other functionality than to participate in the protection against fraudulent access. Indeed, we can consider the following solution: the chip that contains the confidential data to be protected is sealed against another chip which is constituted by a simple closure plate whose surface carries an inductance (and possibly a resistive or capacitive load ). This closure plate can not be peeled off and removed without substantially modifying the impedance of the inductance carried by the chip to be protected. It should be noted that the prior art describes various means of attempting to protect individual integrated circuit chips (and not chip stacks).

10 Dans le brevet US 4 933 898, on a décrit des moyens pour empêcher l'observation de puces par leurs faces avant : des écrans métalliques qui servent à l'alimentation électrique des données secrètes sont déposés au-dessus des zones à protéger. Ces écrans empêchent l'observation optique ou électronique des circuits situés au-dessous ; de plus, 15 si on les enlève, les circuits contenant les données secrètes cessent d'être alimentés et les données s'autodétruisent alors. Il en est de même du dispositif décrit dans le brevet US 5 861 662 qui comporte une couche de métal formant écran, interposée à l'intérieur des couches de passivation supérieures de la puce ; de plus des fils de liaison 20 métallique, noyés dans une résine, passent au-dessus de la puce en la protégeant. On a par ailleurs proposé dans la publication de brevet WO2005/0692110 de déposer sur la face avant d'une puce de circuit intégré une inductance métallique couplée à un plan métallique placé sous la puce.In US Pat. No. 4,933,898, means have been described for preventing the observation of chips by their front faces: metal screens which serve to supply the secret data with electricity are deposited above the zones to be protected. These screens prevent optical or electronic observation of the circuits below; furthermore, if they are removed, the circuits containing the secret data cease to be fed and the data then self-destruct. The same is true of the device described in US Pat. No. 5,861,662 which comprises a screen-forming metal layer interposed inside the upper passivation layers of the chip; furthermore, metal wires bonded in a resin pass over the chip and protect it. It has also been proposed in patent publication WO2005 / 0692110 to deposit on the front face of an integrated circuit chip a metal inductance coupled to a metal plane placed under the chip.

25 L'inductance est mesurée. Une tentative d'élimination de la couche métallique supérieure 'formant l'inductance détruit celle-ci et déclenche des moyens de sauvegarde tels que la suppression de l'alimentation électrique des données secrètes, lesquelles s'autodétruisent. Une tentative d'élimination de la couche métallique inférieure modifie l'impédance de 30 l'inductance et cette modification est détectée pour déclencher aussi une action de protection. Ce dispositif n'agit que par détection de la dissolution des couches métalliques qui forment l'inductance ou la face arrière. II n'agit pas en amont de ces tentatives frauduleuses. Dans l'invention, on agit en amont pour empêcher la séparation des puces, avant même toute tentative 2910708 5 de dissolution des couches métalliques qui composent ou recouvrent la puce contenant les données confidentielles. L'invention est applicable dans tous les domaines où la sécurité des données confidentielles est critique et notamment dans les cartes à 5 puces. Les applications sont classiques : transactions financières électroniques, distributeurs de billets de banque, cryptage de signaux de télécommunications (télévision à péage, téléphones mobiles, paiement à distance), internet, réseaux sécurisés, identification, protection de données personnelles de santé, etc.The inductance is measured. An attempt to eliminate the upper metal layer forming the inductance destroys the latter and triggers backup means such as the suppression of the power supply of the secret data, which self-destruct. An attempt to remove the lower metal layer modifies the impedance of the inductor and this change is detected to also trigger a protective action. This device acts only by detecting the dissolution of the metal layers that form the inductor or the rear face. It does not act upstream of these fraudulent attempts. In the invention, one acts upstream to prevent the separation of the chips, even before any attempt to dissolve the metal layers that make up or cover the chip containing the confidential data. The invention is applicable in all fields where the security of confidential data is critical and in particular in smart cards. The applications are traditional: electronic financial transactions, cash dispensers, encryption of telecommunications signals (pay television, mobile telephones, remote payment), internet, secure networks, identification, protection of personal health data, etc.

10 D'autres caractéristiques et avantages de l'invention apparaîtront à la lecture de la description détaillée qui suit et qui est faite en référence aux dessins annexés dans lesquels : - la figure 1 représente un composant électronique conforme à 15 l'invention ; - la figure 2 représente une vue de dessus de la puce à protéger ; - la figure 3 représente une coupe de la structure de la puce à protéger ; - la figure 4 représente une forme d'inductance différente de celle 20 de la figure 2 ; - la figure 5 représente un exemple de circuit de détection de variation d'inductance. Sur la figure 1, on a représenté schématiquement deux puces de 25 circuit intégré P1 et P2 collées l'une contre l'autre, de préférence par leurs faces actives. Ce qu'on appelle ici face active est la face à partir de laquelle ont été faites les différentes opérations de dépôts, diffusions, gravures permettant la constitution du circuit intégré. La face arrière est l'autre face. L'ensemble visible sur la figure 1 comporte : 30 - le substrat 10 de la première puce ou puce inférieure P1, par exemple un substrat de silicium d'une épaisseur de quelques centaines de micromètres ; - dans la partie supérieure de ce substrat 10, donc du côté de la face active qui est tournée vers le haut, on a représenté une zone active 35 superficielle 12 dans laquelle sont formés les circuits électroniques 2910708 6 nécessaires à la fonctionnalité de la puce P1 ; des données confidentielles peuvent être contenues dans cette zone active, ou être engendrées dans cette zone au cours du fonctionnement, et c'est l'accès à ces données qu'on veut essayer d'interdire ; 5 - une couche de passivation 14 au-dessus de cette zone active ; - de la même manière, pour la deuxième puce ou puce inférieure P2 : le substrat 20, par exemple un substrat de silicium de quelques centaines de micromètres d'épaisseur ; - dans la partie supérieure du substrat 20 (qu'on appellera 10 "supérieure" bien qu'elle soit située vers le bas de la puce sur la figure), une zone active superficielle 22 dans laquelle sont formés s'il y a lieu les circuits électroniques nécessaires à la fonctionnalité de la puce P2 ; - une couche de passivation 24 déposée sur cette zone active. Entre les puces on a représenté une couche de matériau de 15 scellement 30 grâce à laquelle les puces adhèrent fortement l'une contre l'autre. Sur la figure 1, on a représenté deux puces P1 et P2 de mêmes dimensions mais les dimensions peuvent être différentes, notamment pour laisser de la place, sur une puce plus grande, pour des contacts de 20 connexion avec l'extérieur du composant. Selon l'invention, on a de plus disposé sur la face active de la première puce P1 une première inductance LI formée dans une couche conductrice généralement désignée par la référence 16. De même, on a formé sur la face active de la deuxième puce P2 une deuxième inductance 25 L2 formée dans une couche conductrice 26. En pratique, l'inductance LI peut être formée par gravure d'une couche métallique, par exemple de l'aluminium, déposée sur la couche de passivation 14, ou encore par dépôt dit "damascène", comprenant le dépôt d'une couche isolante, la gravure de pistes dans la couche isolante, et le 30 remplissage des pistes par un métal, notamment du cuivre. L'inductance L2 peut être formée de la même manière. De préférence la face arrière de la puce P1 est entièrement ou presque entièrement recouverte d'une couche métallique 18, et la face arrière de la puce P2 est entièrement ou presque entièrement recouverte 2910708 7 d'une couche métallique 28. Ces couches métalliques peuvent être en aluminium par exemple. La figure 2 représente une vue en perspective de la puce P1 montrant une configuration possible de l'inductance L1 ; celle-ci est formée 5 ici par un conducteur s'étendant en forme de spirale grecque (carrée ou rectangulaire). Les deux extrémités Al et B1 du conducteur sont connectées, par des vias formés à travers la couche de passivation 14, au circuit intégré sous-jacent, formé dans la zone active 12. L'inductance L2 de la puce P2 peut être similaire ou identique, la seule contrainte étant l'existence d'un 10 couplage inductif significatif entre les deux inductances lorsque la puce P2 est scellée sur la puce Pl. La figure 3 représente une coupe schématique de la puce P1, qui illustre mieux, à titre d'exemple seulement, la superposition de couches définie ci-dessus.Other features and advantages of the invention will be apparent from the following detailed description which is made with reference to the accompanying drawings in which: - Figure 1 shows an electronic component according to the invention; FIG. 2 represents a view from above of the chip to be protected; - Figure 3 shows a section of the structure of the chip to be protected; FIG. 4 represents a form of inductance different from that of FIG. 2; FIG. 5 represents an example of an inductance variation detection circuit. FIG. 1 diagrammatically shows two integrated circuit chips P1 and P2 bonded to one another, preferably by their active faces. What is called here active face is the face from which were made the various operations of deposits, diffusions, etchings allowing the constitution of the integrated circuit. The back side is the other side. The assembly visible in FIG. 1 comprises: the substrate 10 of the first chip or lower chip P1, for example a silicon substrate with a thickness of a few hundred micrometers; in the upper part of this substrate 10, therefore on the side of the active face which faces upwards, there is shown a surface active zone 12 in which the electronic circuits 2910708 6 are formed necessary for the functionality of the chip P1 ; confidential data can be contained in this active zone, or be generated in this zone during operation, and it is access to these data that we want to try to prohibit; A passivation layer 14 above this active zone; in the same manner, for the second chip or lower chip P2: the substrate 20, for example a silicon substrate of a few hundred micrometers in thickness; in the upper part of the substrate 20 (which will be called "upper" although it is situated towards the bottom of the chip in the figure), a surface active zone 22 in which are formed if necessary the electronic circuits necessary for the functionality of the chip P2; a passivation layer 24 deposited on this active zone. Between the chips there is shown a layer of sealing material 30 by which the chips strongly adhere to each other. FIG. 1 shows two chips P1 and P2 of the same dimensions, but the dimensions may be different, especially to leave room, on a larger chip, for connection contacts with the outside of the component. According to the invention, there is also disposed on the active face of the first chip P1 a first inductance LI formed in a conductive layer generally designated by reference 16. Similarly, it was formed on the active face of the second chip P2 a second inductor 25 L2 formed in a conductive layer 26. In practice, the inductance LI may be formed by etching a metal layer, for example aluminum, deposited on the passivation layer 14, or by said deposit "damascene", comprising the deposition of an insulating layer, the etching of tracks in the insulating layer, and the filling of the tracks with a metal, in particular copper. The inductance L2 can be formed in the same way. Preferably, the rear face of the chip P1 is entirely or almost entirely covered with a metal layer 18, and the rear face of the chip P2 is entirely or almost entirely covered with a metal layer 28. These metal layers can be aluminum for example. FIG. 2 represents a perspective view of the chip P1 showing a possible configuration of the inductance L1; this is formed here by a conductor extending in the form of a Greek spiral (square or rectangular). The two ends A1 and B1 of the conductor are connected, via vias formed through the passivation layer 14, to the underlying integrated circuit formed in the active zone 12. The inductance L2 of the chip P2 may be similar or identical. , the only constraint being the existence of a significant inductive coupling between the two inductances when the chip P2 is sealed on the chip P1. FIG. 3 represents a schematic section of the chip P1, which better illustrates, as a example only, the layering of layers defined above.

15 La zone active 12 de la puce comprend en général des zones diffusées telles que 121 formant par exemple des sources ou drains de transistors MOS ; des zones d'oxyde de silicium (déposé ou formé thermiquement) telles que 122 séparant les transistors les uns des autres ; des grilles 123 en silicium polycristallin, isolées du canal entre source et 20 drain par une fine couche isolante ; des couches isolantes 124 superposées, en général en oxyde de silicium, séparant les uns des autres les différents niveaux conducteurs d'interconnexion ; des niveaux conducteurs tels que 125 et 126 ; des vias 127 entre ces niveaux ou entre un niveau conducteur et une grille ou une source ou un drain de transistor, ces vias étant ouverts 25 dans les différentes couches isolantes 124. La couche de passivation 14 recouvre tous ces éléments. Elle recouvre notamment le dernier niveau conducteur 126 du circuit intégré. L'inductance L1 et ses plots d'extrémité Al et BI sont formés par gravure de la couche métallique 16 déposée sur la couche de passivation 14. Les plots 30 sont reliés, par des vias ouverts à travers la couche de passivation 14 (ou éventuellement aussi à travers une ou plusieurs des couches isolantes 124), à des conducteurs sous-jacents, par exemple des conducteurs du dernier niveau 126. L'inductance L2 peut être réalisée sur la puce P2 de la même 35 manière que l'inductance LI est réalisée sur la puce P1, c'est-à-dire à partir 2910708 8 d'une gravure de couche métallique déposée sur la face active de la puce P2. L'inductance L2 peut être fermée sur elle-même (bornes d'extrémités court-circuitées), ou bien refermée sur une charge passive. La charge passive peut alors être résistive ou capacitive. Si elle est capacitive, elle 5 forme un circuit bouchon à une certaine fréquence et on peut prévoir que le circuit de détection travaille autour de cette fréquence. Facultativement, on peut prévoir que l'inductance L1 et/ou l'inductance L2 sont recouvertes d'une couche de planarisation supplémentaire, non représentée, qui les protège lors du collage.The active zone 12 of the chip generally comprises diffused zones such as 121 forming, for example, sources or drains of MOS transistors; regions of silicon oxide (deposited or thermally formed) such as 122 separating the transistors from each other; polycrystalline silicon gratings 123, isolated from the source-drain channel by a thin insulating layer; superposed insulating layers 124, generally of silicon oxide, separating the different interconnecting conductive levels from one another; conductive levels such as 125 and 126; vias 127 between these levels or between a conductive level and a transistor gate or source or drain, these vias being open in the various insulating layers 124. The passivation layer 14 covers all these elements. It covers in particular the last conductive level 126 of the integrated circuit. The inductance L1 and its end pads A1 and BI are formed by etching the metal layer 16 deposited on the passivation layer 14. The pads 30 are connected by open vias through the passivation layer 14 (or possibly also through one or more of the insulating layers 124), to underlying conductors, for example last-level conductors 126. The inductance L2 can be carried out on the chip P2 in the same way that the inductance LI is performed on the chip P1, that is to say from a metal layer etching deposited on the active face of the chip P2. The inductor L2 can be closed on itself (terminals of short-circuited ends), or closed on a passive load. The passive load can then be resistive or capacitive. If it is capacitive, it forms a plug circuit at a certain frequency and it can be provided that the detection circuit is working around this frequency. Optionally, it can be provided that inductance L1 and / or inductance L2 are covered with an additional planarization layer, not shown, which protects them during bonding.

10 Les puces P1 et P2 peuvent se partager les fonctionnalités du composant électronique. Elles sont alors reliées l'une à l'autre. Si la puce P1 est la seule à comporter des données confidentielles à protéger, alors c'est elle qui comprend un circuit de détection connecté à l'inductance LI pour détecter une modification d'impédance qui serait le signe d'une séparation 15 des puces. Si la puce P2 contient aussi des données à protéger, il est alors nécessaire qu'elle soit protégée de la même façon, et on prévoit alors dans la puce P2 un autre circuit de détection, relié à l'inductance L2. Dans une configuration particulière de la présente invention, on peut prévoir que la puce P2 n'a aucune fonctionnalité propre autre que la 20 protection de la puce P1. Dans ce cas, la puce P2 peut comprendre seulement un substrat 20 qui, s'il n'est pas isolant, est recouvert d'une couche de passivation revêtue de la couche métallique formant l'inductance L2. Cette couche métallique est gravée pour constituer l'inductance et les extrémités de cette inductance peuvent être soit court-circuitées, soit reliées 25 à une charge résistive ou capacitive. La charge résistive ou capacitive peut être formée dans des couches supplémentaires différentes de la couche métallique qui constitue l'inductance, ou bien elle peut être formée à partir de la même couche que l'inductance. La figure 4 représente une autre forme d'inductance, applicable à 30 l'inductance L1 et/ou l'inductance L2. Cette forme est un serpentin rectangulaire entouré d'un cadre rectangulaire, qui a l'avantage d'orienter les lignes de champ magnétique à l'intérieur de la puce. Plus généralement, de nombreuses formes sont possibles : spirales, spirales imbriquées, méandres ou serpentins. L'inductance L2 peut avoir la configuration la plus simple 2910708 9 possible pourvu que sa présence ait une influence significative sur l'impédance de l'inductance LI. La figure 5 représente un schéma électrique permettant de détecter la séparation des puces P1 et P2. Les deux inductances LI, L2 en 5 regard sont couplées magnétiquement en raison de leur grande proximité et agissent comme un transformateur. L'inductance L2 est de préférence chargée par une capacité C2 ; la capacité C2 est de préférence choisie de telle sorte que l'inductance et la capacité constituent un circuit résonant à la fréquence de fonctionnement lorsque les puces sont collées l'une contre 10 l'autre. L'inductance L1 est de préférence également mise en série avec une capacité Cl, ainsi qu'avec une résistance de mesure RI. Cet ensemble en série est alimenté par une source de tension alternative Eo. La fréquence de la source est par exemple de 100 MHz, assez haute pour qu'on puisse se contenter d'inductances et capacités de faible valeur.The chips P1 and P2 can share the functionality of the electronic component. They are then connected to each other. If the chip P1 is the only one to contain confidential data to be protected, then it includes a detection circuit connected to the inductor LI to detect an impedance modification which would be a sign of a separation of the chips. . If the chip P2 also contains data to protect, then it is necessary that it is protected in the same way, and then in the chip P2 is provided another detection circuit, connected to the inductor L2. In a particular configuration of the present invention, it can be provided that the chip P2 has no intrinsic functionality other than the protection of the chip P1. In this case, the chip P2 may comprise only a substrate 20 which, if it is not insulating, is covered with a passivation layer coated with the metal layer forming the inductance L2. This metal layer is etched to form the inductor and the ends of this inductor can be short-circuited or connected to a resistive or capacitive load. The resistive or capacitive load may be formed in additional layers different from the metal layer that constitutes the inductor, or it may be formed from the same layer as the inductor. Figure 4 shows another form of inductance, applicable to the inductor L1 and / or the inductor L2. This shape is a rectangular coil surrounded by a rectangular frame, which has the advantage of orienting the magnetic field lines inside the chip. More generally, many forms are possible: spirals, interlocking spirals, meanders or coils. The inductor L2 can have the simplest configuration possible provided that its presence has a significant influence on the impedance of the inductance LI. FIG. 5 represents an electrical diagram making it possible to detect the separation of the chips P1 and P2. The two inductances LI, L2 are magnetically coupled because of their close proximity and act as a transformer. The inductor L2 is preferably charged by a capacitor C2; the capacitance C2 is preferably chosen so that the inductance and the capacitance constitute a resonant circuit at the operating frequency when the chips are glued against each other. The inductor L1 is preferably also connected in series with a capacitor C1, as well as with a measuring resistor R1. This series assembly is powered by an alternating voltage source Eo. The frequency of the source is for example 100 MHz, high enough to be satisfied with inductances and low value capabilities.

15 On mesure le courant dans la résistance R1, l'amplitude moyenne de ce courant variant: en fonction des variations d'impédance de LI. Ces variations sont fonction de l'éloignement de l'inductance L2. Si la variation dépasse un certain seuil, détecté par un comparateur CMP, donc si le courant excède d'un certain seuil aune valeur nominale qu'il a quand les 20 puces sont collées, alors on en déduit que les puces ont été séparées et que la puce P1 n'est plus suffisamment protégée. Le comparateur fournit sur sa sortie S un signal indiquant ce dépassement. La détection de ce dépassement produit par exemple une coupure de l'alimentation des données confidentielles volatiles de la puce P1, ou toute autre action 25 d'inhibition permettant d'interdire l'accès à la connaissance de ces données. Il n'est pas obligatoire de faire fonctionner en permanence le circuit de détection. On peut le faire par exemple à la mise sous tension de la puce, ou périodiquement, ou encore seulement lorsque la puce exécute des fonctions sensibles, par exemple une fonction de cryptage.The current in the resistor R1 is measured, the average amplitude of this current varying: as a function of the impedance variations of LI. These variations are a function of the distance of inductance L2. If the variation exceeds a certain threshold, detected by a comparator CMP, so if the current exceeds a certain threshold to a nominal value that it has when the chips are glued, then we deduce that the chips have been separated and that the chip P1 is no longer sufficiently protected. The comparator provides on its output S a signal indicating this overshoot. The detection of this overshoot produces, for example, a power failure of the volatile confidential data of the chip P1, or any other inhibiting action making it possible to prohibit access to the knowledge of these data. It is not mandatory to operate the detection circuit permanently. This can be done, for example, when the chip is turned on, or periodically, or only when the chip executes sensitive functions, for example an encryption function.

30 Les couches métalliques des faces arrières des puces P1 et P2, si elles sont présentes, permettent d'éviter des observations frauduleuses par la face arrière de la puce. Si une tentative de dissolution d'une de ces couches est faite, l'inductance de la puce correspondante va être modifiée et la modification détectée, ce qui permet d'enclencher une action de protection 35 adéquate. On notera que ces couches métalliques introduisent une charge 2910708 10 capacitive sur les inductances, ce qui est favorable pour l'obtention de la résonance. On notera également que ces couches métalliques arrière ne sont pas obligatoirement uniformes : elles peuvent être réalisées sous forme de grilles continues ou de réseaux de zones discontinues (matrice de carrés, 5 de polygones, de cercles, etc.), ou encore de bobines (spirales) analogues à celles qui constituent l'inductance L1. Le système de protection peut être actif, en ce sens que l'on peut prévoir d'intégrer dans la puce P1 une pile au lithium déposée en couche mince. Cette pile alimenterait les données confidentielles en mémoire 10 volatile, et alimenterait aussi le circuit de détection. En cas de dépassement d'un seuil montrant que les puces P1 et P2 ont été désolidarisées, ou montrant une attaque des couches arrières 18 et 28 des puces, une action de protection serait déclenchée par la puce ainsi alimentée, cette action pouvant inclure une interruption volontaire de l'alimentation, ou un 15 effacement de données. Ce qui vient d'être décrit pour un ensemble de deux puces peut être transposé à un plus grand nombre. Dans ce cas, les puces intermédiaires ne sont pas toutes collées face active contre face active, mais certaines sont collées face active contre face arrière. On a alors une 20 inductance L1 d'une puce P1 qui peut varier en fonction de la présence ou l'absence d'une inductance L2 de la puce P2, cette inductance étant moins proche de l'inductance L1 que dans la configuration de la figure 1 puisqu'elle en est séparée par l'épaisseur de la puce P2. On peut bien sûr aussi coller les puces deux à deux par leurs faces actives et les empiler.The metal layers of the rear faces of the chips P1 and P2, if present, make it possible to avoid fraudulent observations by the rear face of the chip. If an attempt is made to dissolve one of these layers, the inductance of the corresponding chip will be modified and the modification detected, which makes it possible to trigger a suitable protection action. It will be noted that these metal layers introduce a capacitive load on the inductances, which is favorable for obtaining the resonance. It will also be noted that these rear metal layers are not necessarily uniform: they may be in the form of continuous grids or networks of discontinuous zones (matrix of squares, polygons, circles, etc.), or else of coils ( spirals) similar to those which constitute the inductance L1. The protection system can be active in that it can be provided to integrate in the chip P1 a lithium battery deposited in a thin layer. This battery would supply the confidential data in volatile memory, and would also feed the detection circuit. If a threshold is exceeded showing that the chips P1 and P2 have been disconnected, or showing an attack of the rear layers 18 and 28 of the chips, a protection action would be triggered by the chip thus fed, this action possibly including an interruption. voluntary feeding, or erasure of data. What has just been described for a set of two chips can be transposed to a larger number. In this case, the intermediate chips are not all glued active face against active face, but some are glued active face against back. We then have an inductance L1 of a chip P1 which can vary as a function of the presence or absence of an inductance L2 of the chip P2, this inductance being less close to the inductance L1 than in the configuration of the Figure 1 since it is separated by the thickness of the chip P2. We can of course also stick the chips two by two by their active faces and stack them.

25 On a ainsi décrit une structure de protection de données confidentielles, utilisant deux puces mais n'obligeant pas à réaliser une connexion électrique entre les deux puces pour assurer cette protection. II faut aussi remarquer que l'inductance L1, alimentée à haute fréquence, génère un champ électromagnétique pouvant aider à brouiller 30 certaines tentatives de détection frauduleuse : les tentatives déjouées seraient les tentatives de détection du rayonnement engendré par des transitions d'informations, par exemple lors de la manipulation des clés de cryptage. 35It has thus been described a structure for protecting confidential data, using two chips but not requiring an electrical connection between the two chips to provide this protection. It should also be noted that the inductance L1, fed at high frequency, generates an electromagnetic field that may help to scramble certain attempts at fraudulent detection: the attempts foiled would be attempts to detect the radiation generated by information transitions, for example when handling encryption keys. 35

Claims (10)

REVENDICATIONS 1. Composant électronique comportant au moins une première puce de circuit intégré (P1) contenant des données confidentielles à protéger et une deuxième puce (P2), les puces étant scellées l'une contre l'autre, caractérisé en ce que les faces en contact des deux puces portent chacune une inductance respective (LI, L2), les inductances des deux puces étant couplées électromagnétiquement l'une à l'autre, la première puce comportant un circuit de détection interne relié à l'inductance respective qui la recouvre, ce circuit de détection étant apte à détecter une variation d'impédance de cette inductance due à l'éloignement de l'autre inductance en cas de séparation des puces, et apte à fournir un signal indiquant une séparation des puces.  An electronic component comprising at least a first integrated circuit chip (P1) containing confidential data to be protected and a second chip (P2), the chips being sealed against each other, characterized in that the faces in contact both chips each carry a respective inductance (LI, L2), the inductances of the two chips being electromagnetically coupled to each other, the first chip having an internal detection circuit connected to the respective inductor which covers it, this detection circuit being able to detect an impedance variation of this inductance due to the removal of the other inductance in case of separation of the chips, and able to provide a signal indicating a separation of the chips. 2. Composant électronique selon la revendication 1, caractérisé en ce que le circuit de détection est, contenu dans la première puce et est directement connecté à l'inductance (LI) de la première puce par des vias de contacts qui sont ménagés dans une couche isolante de passivation (14) interposée entre une partie active du circuit-intégré et une couche métallique (16) servant à constituer l'inductance.  2. Electronic component according to claim 1, characterized in that the detection circuit is contained in the first chip and is directly connected to the inductance (LI) of the first chip by vias of contacts which are formed in a layer. passivating insulator (14) interposed between an active portion of the integrated circuit and a metal layer (16) for constituting the inductor. 3. Composant électronique selon la revendication 2, caractérisé en ce que l'inductance (L2) de la deuxième puce est reliée électriquement à une charge passive (C2).  3. Electronic component according to claim 2, characterized in that the inductance (L2) of the second chip is electrically connected to a passive load (C2). 4. Composant électronique selon l'une des revendications 25 précédentes, caractérisé en ce que la première puce comporte sur sa face arrière une couche métallique de protection (18, 28).  4. Electronic component according to one of the preceding claims, characterized in that the first chip has on its rear face a protective metal layer (18, 28). 5. Composant électronique selon la revendication 4, caractérisé en ce que la couche métallique de protection est gravée selon un motif 30 renforçant l'influence cle la présence de cette couche sur la valeur de l'inductance de la première puce. 20 2910708 12  5. Electronic component according to claim 4, characterized in that the protective metal layer is etched in a pattern 30 reinforcing the influence of the presence of this layer on the value of the inductance of the first chip. 20 2910708 12 6. Composant électronique selon l'une des revendications 1 à 5, caractérisé en ce que la deuxième puce ne comporte pas de fonctionnalité électronique propre et est constituée par une simple plaquette de fermeture dont la surface porte une inductance.  6. Electronic component according to one of claims 1 to 5, characterized in that the second chip does not have its own electronic functionality and is constituted by a simple closure plate whose surface carries an inductance. 7. Composant électronique selon l'une des revendications 1 à 5, caractérisé en ce que les deux puces sont des puces de circuit intégré actives, les fonctionnalités électroniques du composant étant réparties dans les deux puces. 10  7. Electronic component according to one of claims 1 to 5, characterized in that the two chips are active integrated circuit chips, the electronic functionalities of the component being distributed in the two chips. 10 8. Composant électronique selon l'une des revendications 1 à 7, caractérisé en ce que la première puce comporte des moyens pour interrompre l'alimentation de zones de circuit intégré contenant des données confidentielles, dans le cas où le circuit de détection détecte une séparation 15 des puces.  8. Electronic component according to one of claims 1 to 7, characterized in that the first chip comprises means for interrupting the supply of integrated circuit areas containing confidential data, in the case where the detection circuit detects a separation. 15 chips. 9. Composant électronique selon l'une des revendications 1 à 8, caractérisé en ce que la première puce comporte des moyens pour effacer les données confidentielles.  9. Electronic component according to one of claims 1 to 8, characterized in that the first chip comprises means for erasing the confidential data. 10. Composant électronique selon l'une des revendications 1 à 9, caractérisé en ce que la première puce comporte des moyens pour bloquer le fonctionnement d'un élément critique du circuit intégré. 525  10. Electronic component according to one of claims 1 to 9, characterized in that the first chip comprises means for blocking the operation of a critical element of the integrated circuit. 525
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