FR2899742A1

FR2899742A1 - Procede de codage d'un signal binaire

Info

Publication number: FR2899742A1
Application number: FR0602996A
Authority: FR
Inventors: Jean Godin; Mathieu Lefrancois
Original assignee: Alcatel SA
Current assignee: Alcatel Lucent SAS
Priority date: 2006-04-05
Filing date: 2006-04-05
Publication date: 2007-10-12
Anticipated expiration: 2026-04-05
Also published as: FR2899742B1; EP1843473A1

Abstract

Le domaine de l'invention est celui du codage de signaux binaires utilisés notamment dans les systèmes de télécommunications optiques. Il existe différents systèmes de codage permettant la transmission de tels signaux. Le procédé selon l'invention permet la génération d'un signal binaire modulé en amplitude, chaque bit du signal ayant une durée T et la valeur binaire de chaque bit étant déterminée par la valeur de l'amplitude du signal à la fin de chaque durée T, l'amplitude dudit signal étant modulée de façon que l'énergie moyenne pendant chaque durée T est substantiellement constante. De façon préférentielle, la variation d'amplitude de chaque bit pendant chaque durée T est déterminée par la valeur dudit bit et par celle du bit précédent. Un circuit spécifique permettant de réaliser le codage selon l'invention est également décrit.Un procédé de décodage permettant la détection d'erreurs par suréchantillonnage est également décrit.

Description

PROCEDE DE CODAGE D'UN SIGNAL BINAIRE Le domaine de l'invention est celui

du codage de signaux binaires utilisés notamment dans les systèmes de télécommunications optiques. On sait qu'un signal numérique est composé d'une succession de bits numériques ayant comme états possibles 0 ou 1 , chaque bit ayant une durée T. Il existe différents systèmes de codage permettant la transmission de tels signaux. Un premier système est illustré en figure 1. Les variations des états binaires successifs sont indiquées sur une ligne horizontale sur cette figure. L'amplitude du signal codé S en fonction du temps t est représentée sous cette ligne. Il s'agit du système dit NRZ, acronyme signifiant Non Retour à Zéro. Dans ce cas, le codage est simple. A chaque état, correspond un niveau constant d'amplitude du signal binaire S. Ainsi, à l'état 0 , correspond le niveau Ao et à l'état 1 , correspond le niveau AI, le niveau Ao étant inférieur au niveau AI comme représenté sur la figure 1. Pendant chaque durée T, l'amplitude du signal vaut donc Ao ou Al. Un second système est illustré en figure 2. Il s'agit du système dit RZ, acronyme signifiant Retour à Zéro. Dans ce cas, le codage de l'état 0 est toujours assuré par un niveau d'amplitude constant Ao. Par contre, pendant une durée T, le codage du niveau 1 est réalisé par une montée de l'amplitude du niveau Ao au niveau AI puis un retour du niveau AI au niveau Ao. Les variations d'amplitude du signal S ont alors l'allure représentée en figure 2.

II existe d'autres systèmes de codage. Cependant, ces systèmes présentent tous l'inconvénient qu'une longue succession de bits possédant le même état peut entraîner une absence de variation d'amplitude du signal pendant une durée importante. Cette absence de variation peut avoir des conséquences préjudiciables pour la bonne transmission du signal. Ce phénomène est particulièrement significatif avec les transmissions par fibres optiques. En effet, à forte puissance lumineuse, il existe des effets non linéaires comme l'effet Kerr, qui entraîne des modifications de l'indice optique de la fibre optique en fonction de la puissance lumineuse transmise. Ces effets perturbent la transmission du signal. Il est, bien entendu possible, d'utiliser des codages de phase qui sont connus pour améliorer la résistance aux dégradations induites par les effets non linéaires. Cependant, le codage de phase optique nécessite des dispositifs interférométriques complexes et délicats à mettre en oeuvre.

Aussi, le procédé selon l'invention permet de réaliser un signal binaire dont l'énergie moyenne pendant la durée T de chaque bit du signal est substantiellement constante, sans recourir aux techniques de modulation de phase.

Plus précisément, l'invention a pour objet un procédé de codage d'un signal binaire modulé en amplitude entre deux valeurs minimale et maximale, chaque bit du signal ayant une durée T et la valeur binaire de chaque bit étant déterminée par la valeur de l'amplitude du signal à la fin de chaque durée T, caractérisé en ce que l'amplitude dudit signal est modulée de façon que l'énergie moyenne pendant chaque durée T est substantiellement constante. Avantageusement, la variation d'amplitude de chaque bit pendant 20 chaque durée T est déterminée par la valeur dudit bit et par celle du bit précédent. L'invention concerne également un circuit électronique de génération d'un signal binaire composé de bits ayant une durée T, chaque succession de 2 bits consécutifs du signal pouvant prendre des valeurs 25 respectives définissant 4 états notés 0, 0 , 0, 1 , 1, 0 et 1,1 , ledit circuit comprenant au moins : • Un générateur de 4 signaux primaires associés respectivement à ces dits 4 états : • Un premier signal primaire périodique, la période 30 dudit signal étant égal à T ; • Un second signal primaire périodique, la période dudit signal étant égal à T, ledit second signal étant déphasé d'une durée égale à T/2 par rapport au premier signal primaire ; • Un troisième signal primaire périodique, la période dudit signal étant égal à 2T ; • Un quatrième signal primaire périodique, la période dudit signal étant égal à 2T, ledit quatrième signal étant déphasé d'une durée égale à T par rapport au troisième signal primaire ; • Des moyens de sélection électronique contrôlés par les états des bits successifs permettant de générer le signal à partir des 4 signaux primaires, lesdits moyens étant agencés de façon que, pour chaque durée T pour laquelle deux bits successifs définissent un état donné, le signal final résulte de la sélection pendant cette durée de celui des 4 signaux primaires qui est associé audit état donné. Avantageusement, l'association des signaux primaires et des états 15 possibles de deux bits successifs est la suivante : • Premier signal primaire associé à l'état 0, 0 ; • Second signal primaire associé à l'état 1, 1 ; • Troisième signal primaire associé à l'état 0, 1 ; • Quatrième signal primaire associé à l'état 1, 0 . 20 Avantageusement, le circuit électronique comporte, en outre, un bloc logique permettant de générer 4 signaux logiques associés respectivement aux 4 états possibles de deux bits successifs, l'état logique d'un signal logique valant 1 lorsque les dits bits successifs définissent un état associé audit signal logique et 0 dans les autres cas. 25 Avantageusement, les moyens de sélection comportent des moyens permettant de réaliser la somme des 4 produits des signaux logiques par les signaux primaires. Enfin, le signal peut être un signal optique et les moyens de sélection sont essentiellement des portes optiques contrôlées 30 électroniquement. L'invention concerne également un procédé de décodage associé au codage précédent, ledit procédé possédant une première étape du décodage consistant à échantillonner le signal, les amplitudes des échantillons obtenus étant situées de part et d'autre d'une valeur de 35 référence, au moins un premier et un second échantillons étant obtenus à la fin de la durée d'un premier bit et à la fin de la durée d'un second bit successif au premier bit de façon à déterminer la valeur binaire desdits bits en fonction de ladite valeur de référence, le procédé de décodage étant caractérisé en ce que : • Au moins un troisième échantillon est obtenu entre le premier et le second échantillon ; • Le procédé comporte une étape de validation des valeurs binaires du premier bit et du second bit dépendant de la comparaison de l'amplitude dudit troisième échantillon par rapport aux amplitudes des premiers et second échantillon. Avantageusement, le procédé de décodage est tel que : • deux valeurs dites basse et haute sont déterminées, la valeur basse étant inférieure à la valeur de référence, la valeur haute étant supérieure à la valeur de référence ; • Un échantillonnage est effectué au milieu de la durée de chaque bit du signal codé ; Le procédé de décodage comportant au moins : • une seconde étape consistant à déterminer si l'amplitude dudit échantillon obtenu est : o inférieure à la valeur basse ; o comprise entre la valeur basse et la valeur haute; o supérieure à la valeur haute ; • une troisième étape consistant à déterminer, en fonction du résultat de la seconde étape, le type de transition existant entre le bit échantillonné et le bit suivant, les types de transition étant : o Conservation du niveau binaire au niveau 0 ; o Conservation du niveau binaire au niveau 1 ; o Changement de niveau binaire ; • Une quatrième étape consistant à déterminer, en fonction du résultat de la première étape, le type de transition existant entre le bit échantillonné et le bit suivant ; • Une cinquième étape de validation consistant à comparer les successions de transition obtenues par la troisième étape et la quatrième étape.

L'invention sera mieux comprise et d'autres avantages apparaîtront à la lecture de la description qui va suivre donnée à titre non limitatif et grâce aux figures annexées parmi lesquelles : • La figure 1 représente un codage de signal binaire de type NRZ ; • La figure 2 représente un codage de signal binaire de type RZ ; • La figure 3 représente un codage de signal binaire selon l'invention ; • La figure 4 représente un principe de réalisation d'un circuit électronique de génération d'un signal selon l'invention ; • La figure 5 représente les variations temporelles des différents signaux mis en oeuvre par le circuit électronique précédent. • La figure 6 représente le principe d'un décodage de signal binaire selon l'invention.

La figure 3 représente un codage de signal binaire S selon 20 l'invention. Le but du codage est d'obtenir un signal dont l'amplitude : • soit représentative de la valeur binaire des bits pendant une certaine partie de la durée T desdits bits ; • soit modulée de façon que l'énergie moyenne pendant la durée T de chaque bit soit substantiellement constante. 25 II existe, bien entendu, différents procédés permettant d'obtenir ces effets. A titre d'exemple non limitatif, un procédé selon l'invention repose sur les deux principes suivants : • l'amplitude du signal à la fin de la durée de chaque bit est représentative de la valeur du bit. Ainsi, on peut adopter la convention suivante : si l'amplitude du signal oscille entre un niveau minimum Ao et un niveau maximum AI, lorsque le bit est au niveau 0 , l'amplitude du signal vaut sensiblement Ao à la fin de la durée de ce bit, lorsque le bit est au niveau 1 , l'amplitude du signal vaut sensiblement 30 35 AI à la fin de la durée de ce bit. On pourrait adopter également la convention inverse, c'est-à-dire lorsque le bit est au niveau 0 , l'amplitude du signal vaut sensiblement AI à la fin de la durée de ce bit, lorsque le bit est au niveau 1 , l'amplitude du signal vaut sensiblement Ao à la fin de la durée de ce bit ; • la variation d'amplitude de chaque bit pendant chaque durée T est déterminée par la valeur dudit bit et par celle du bit précédent : o lorsque deux bits successifs ont le même état auquel correspond un premier niveau d'amplitude, l'amplitude du signal représentative du second bit passe nécessairement par le niveau opposé à ce premier niveau d'amplitude. Par exemple, à une succession de deux bits à l'état 0 auxquels correspond le niveau d'amplitude minimum Ao, l'amplitude du signal passe par l'amplitude maximum Al. o lorsque deux bits successifs ont des états différents, l'amplitude du signal passe continûment d'un premier niveau d'amplitude à un second niveau d'amplitude.

A titre d'exemple, en adoptant la convention : si l'amplitude du signal oscille entre une valeur minimale Ao et une valeur maximale AI, lorsque le bit est au niveau 0 , l'amplitude du signal vaut sensiblement Ao à la fin de la durée de ce bit, lorsque le bit est au niveau 1 , l'amplitude du signal vaut sensiblement AI à la fin de la durée de ce bit, on obtient : • Lorsque la valeur binaire du bit vaut 1 et la valeur binaire du bit précédent vaut 0 , la variation d'amplitude du signal pendant la durée T du bit est une fonction monotone croissante passant de la valeur minimale à la valeur maximale ; • Lorsque la valeur binaire du bit vaut 1 et la valeur binaire du bit précédent vaut 1 , la variation d'amplitude du signal pendant la durée T du bit est une fonction qui décroît d'abord 35 de la valeur maximale à la valeur minimale, puis croît de la valeur minimale à la valeur maximale ; • Lorsque la valeur binaire du bit vaut 0 et la valeur binaire du bit précédent vaut 1 , la variation d'amplitude du signal pendant la durée T du bit est une fonction monotone décroissante passant de la valeur maximale à la valeur minimale ; • Lorsque la valeur binaire du bit vaut 0 et la valeur binaire du bit précédent vaut 0 , la variation d'amplitude du signal pendant la durée T du bit est une fonction qui croît d'abord de la valeur minimale à la valeur maximale, puis décroît de la valeur maximale à la valeur minimale.

La figure 3 représente les variations de l'amplitude du signal 15 binaire S en fonction du temps t pour les 4 changements d'états binaires possibles qui sont : 0, 1 , 1, 1 , 1, 0 et 0, 0 .

Et en adoptant la convention inverse, on obtiendrait : • Lorsque la valeur binaire du bit vaut 1 et la valeur binaire du bit précédent vaut 0 , la variation d'amplitude du signal pendant la durée T du bit est une fonction monotone décroissante passant de la valeur maximale à la valeur minimale ; • Lorsque la valeur binaire du bit vaut 1 et la valeur binaire du bit précédent vaut 1 , la variation d'amplitude du signal pendant la durée T du bit est une fonction qui croît d'abord de la valeur minimale à la valeur maximale, puis décroît de la valeur maximale à la valeur minimale ; • Lorsque la valeur binaire du bit vaut 0 et la valeur binaire du bit précédent vaut 1 , la variation d'amplitude du signal pendant la durée T du bit est une fonction monotone croissante passant de la valeur minimale à la valeur maximale ; • Lorsque la valeur binaire du bit vaut 0 et la valeur binaire du bit précédent vaut 0 , la variation d'amplitude du signal pendant la durée T du bit est une fonction qui décroît d'abord 10 20 25 30 35 de la valeur maximale à la valeur minimale, puis croît de la valeur minimale à la valeur maximale.

La réalisation d'un tel codage peut être effectuée de différentes 5 façons. A titre de premier exemple, on peut utiliser deux convertisseurs numériques-analogiques 3 états montés en parallèle. A titre de second exemple illustré en figure 4, on peut utiliser un circuit électronique comprenant : 10 • Un générateur G de 4 signaux primaires ; • Des moyens de sélection SEL électroniques contrôlés par les états des bits successifs du signal numérique S.N. permettant de générer le signal S à partir des 4 signaux primaires, lesdits moyens étant agencés de façon que, pour 15 chaque durée T pour laquelle deux bits successifs définissent un état donné, le signal final résulte de la sélection pendant cette durée de celui des 4 signaux primaires qui est associé audit état donné. Le circuit électronique peut comporter un bloc logique BL 20 permettant de générer 4 signaux logiques (So, SI, S2 et S3) associés respectivement aux 4 états possibles de deux bits successifs, l'état logique d'un signal logique valant 1 lorsque lesdits bits successifs définissent un état associé audit signal logique et 0 dans les autres cas.

25 A titre d'exemple, la figure 5 représente les variations temporelles des différents signaux nécessaires au circuit électronique. Sur cette figure, le temps t est en abscisse et l'intensité des différents signaux en ordonnée. Les lignes fines verticales sont séparées d'une durée égale à une période T. Les 4 signaux primaires sont respectivement : 30 • Un premier signal primaire CT périodique, la période dudit signal étant égal à T ; • Un second signal primaire CAT périodique, la période dudit signal étant égal à T, ledit second signal étant déphasé d'une durée égale à T/2 par rapport au 35 premier signal primaire CT; • Un troisième signal primaire C2T périodique, la période dudit signal étant égal à 2T ; • Un quatrième signal primaire CA2T périodique, la période dudit signal étant égal à 2T, ledit quatrième 5 signal étant déphasé d'une durée égale à T par rapport au troisième signal primaire CT ;

Pendant une période T, 2 bits successifs ne peuvent avoir que l'un des 4 états possibles suivants : 0, 0 , 0, 1 , 1, 0 , 1, 1 . Par 10 conséquent, on peut associer, à chaque état possible, l'un des 4 signaux primaires, chacun de ces signaux correspondant à l'une des 4 formes possibles du signal telles qu'elles ont été définies précédemment. Le signal final est alors constitué par la succession des signaux primaires sélectionnés. Bien entendu, la génération des signaux primaires CT, CAT C2T 15 et CA2T ne pose aucun problème technique. Le but des moyens de sélection est de sélectionner le bon signal primaire correspondant aux différents états de deux bits successifs. A cette fin, on peut utiliser un bloc logique qui, à partir du signal numérique génère 4 signaux logiques So, SI, S2 et S3 associés respectivement aux 4 états 20 possibles de deux bits successifs, l'état logique d'un signal logique valant 1 lorsque l'état de deux bits successifs définit un état associé audit signal logique et 0 dans les autres cas. Ces signaux sont représentés sur la figure 5. Par exemple, SI vaut 1 lorsque l'état de deux bits successifs vaut 0, 1 et SI vaut 0 lorsque l'état de deux bits successifs vaut 0, 0 , 1, 25 0 et 1, 1 . La génération de ces signaux logiques, qui se fait à une fréquence F inverse de la durée T, ne pose pas de problèmes de réalisation technique. Ainsi, les 4 signaux logiques sont représentatifs des différents états de deux bits successifs. Chacun des 4 signaux logiques commande la 30 sélection d'un des 4 signaux primaires. Le signal primaire sélectionné correspond ainsi à l'état associé du signal numérique. A titre d'exemple, en prenant les fonctions représentées en figure 5 où So est associé à l'état 0, 0 , SI est associé à l'état 0, 1 , S2 est associé à l'état 1, 0 , S3 est associé à l'état 1, 1 , l'opération logique 35 réalisée par les moyens de sélection est alors la suivante : S = CT.SO + C2T•S1 + C2AT.S2 + CAT.S3

Les circuits électroniques sont capables de fonctionner correctement avec un certain déphasage. On appelle traditionnellement cette marge de phase CPM, acronyme anglo-saxon signifiant Clock Phase Margin. Le codage selon l'invention permet d'obtenir une marge de phase au moins équivalente à celle d'un codage de type RZ.

Le décodage des signaux transmis selon ce codage ne pose aucun problème technique particulier. Le décodage peut se faire soit de façon classique, soit en utilisant des méthodes de suréchantillonnage. Les organes de réception habituels peuvent être conservés pour le décodage. L'utilisation de techniques de suréchantillonnage permet, en particulier, de conforter l'identification des éléments binaires précédent et suivant. A titre d'exemple non limitatif, la figure 6 reprend la forme d'onde présentée sur la figure 3, représentative d'un signal transmis. Les durées des bits du signal sont égales à T. Le décodage classique fait appel à une valeur de référence VREF. La comparaison de l'amplitude A du signal avec la valeur de référence VREF se fait à la fin de chaque période T. Les points de comparaison sont indiqués par des ronds sur la figure 6. Une amplitude A inférieure à la valeur de référence correspond à la valeur binaire 0 , alors qu'une amplitude A supérieure à la valeur de référence correspond à la valeur binaire 1 .

Le mode de suréchantillonnage consiste à introduire une comparaison supplémentaire en milieu de chaque temps bit, la comparaison est alors faite par rapport à 2 niveaux de références VH et VB respectivement inférieur et supérieur à la valeur de référence VREF. Les points de comparaison sont indiqués par des carrés sur la figure 6. Une amplitude A inférieure à VB conforte une décision précédente d'une valeur binaire 1 et une décision à venir d'une valeur binaire 1 , symbolisé sur la figure 6 par le symbole 1=1. De même, une amplitude A supérieure à VH conforte une décision précédente d'une valeur binaire 0 et une décision à venir d'une valeur 0 , symbolisé sur la figure 6 par le symbole 0=0. Enfin, une amplitude A supérieure à VB et inférieure à VH conforte une transition, soit de 0 à 1 , soit de 1 à 0 , , symbolisé sur la figure 6 par le symbole 0a1. On remarque que dans ce dernier cas, il est impossible de déterminer le sens de la transition. Cependant, en cas de mauvaise transition, pour que l'erreur ne soit pas détectée, il faudrait que deux bits successifs soient tous les deux faux. Ce mécanisme permet ainsi la détection de décision erronées, base nécessaire pour la mise en oeuvre des techniques de correction d'erreur habituelles.

Claims

REVENDICATIONS

1. Procédé de codage d'un signal binaire modulé en amplitude entre deux valeurs minimale et maximale, chaque bit du signal ayant une durée T et la valeur binaire de chaque bit étant déterminée par la valeur de l'amplitude du signal à la fin de chaque durée T, caractérisé en ce que l'amplitude dudit signal est modulée de façon que l'énergie moyenne pendant chaque durée T est substantiellement constante.

2. Procédé de codage selon la revendication 1, caractérisé en ce que la variation d'amplitude de chaque bit pendant chaque durée T est 10 déterminée par la valeur dudit bit et par celle du bit précédent.

3. Procédé de codage selon la revendication 2, caractérisé en ce que : • Lorsque la valeur binaire du bit vaut 1 et la valeur binaire du bit précédent vaut 0 , la variation d'amplitude du signal pendant la durée T du bit est une fonction monotone croissante passant de la valeur minimale à la valeur maximale ; • Lorsque la valeur binaire du bit vaut 1 et la valeur binaire du bit précédent vaut 1 , la variation d'amplitude du signal pendant la durée T du bit est une fonction qui décroît d'abord de la valeur maximale à la valeur minimale, puis croît de la valeur minimale à la valeur maximale ; • Lorsque la valeur binaire du bit vaut 0 et la valeur binaire du bit précédent vaut 1 , la variation d'amplitude du signal pendant la durée T du bit est une fonction monotone décroissante passant de la valeur maximale à la valeur minimale ; • Lorsque la valeur binaire du bit vaut 0 et la valeur binaire du bit précédent vaut 0 , la variation d'amplitude du signal pendant la durée T du bit est une fonction qui croît d'abord de 15 20 25 30la valeur minimale à la valeur maximale, puis décroît de la valeur maximale à la valeur minimale.

4. Procédé de codage selon la revendication 2, caractérisé en ce 5 que : • Lorsque la valeur binaire du bit vaut 1 et la valeur binaire du bit précédent vaut 0 , la variation d'amplitude du signal pendant la durée T du bit est une fonction monotone décroissante passant de la valeur maximale à la valeur 10 minimale ; • Lorsque la valeur binaire du bit vaut 1 et la valeur binaire du bit précédent vaut 1 , la variation d'amplitude du signal pendant la durée T du bit est une fonction qui croît d'abord de la valeur minimale à la valeur maximale, puis décroît de la 15 valeur maximale à la valeur minimale ; • Lorsque la valeur binaire du bit vaut 0 et la valeur binaire du bit précédent vaut 1 , la variation d'amplitude du signal pendant la durée T du bit est une fonction monotone croissante passant de la valeur minimale à la valeur maximale ; 20 ^ Lorsque la valeur binaire du bit vaut 0 et la valeur binaire du bit précédent vaut 0 , la variation d'amplitude du signal pendant la durée T du bit est une fonction qui décroît d'abord de la valeur maximale à la valeur minimale, puis croît de la valeur minimale à la valeur maximale. 25

5. Circuit électronique de génération d'un signal binaire selon l'une des revendications 1 à 4, chaque bit ayant une durée T, chaque succession de 2 bits consécutifs du signal pouvant prendre des valeurs 30 respectives définissant 4 états notées 0, 0 , 0, 1 , 1, 0 et 1,1 , ledit circuit comprenant au moins : • Un générateur (G) de 4 signaux primaires associés respectivement à ces dits 4 états : • Un premier signal primaire (CT) périodique, la période 35 dudit signal étant égal à T ;• Un second signal primaire (CAT) périodique, la période dudit signal étant égal à T, ledit second signal étant déphasé d'une durée égale à T/2 par rapport au premier signal primaire (CT); • Un troisième signal primaire (C2T) périodique, la période dudit signal étant égal à 2T ; • Un quatrième signal primaire (CA2T) périodique, la période dudit signal étant égal à 2T, ledit quatrième signal étant déphasé d'une durée égale à T par rapport au troisième signal primaire (CT); • Des moyens de sélection (SEL) électronique contrôlés par les états des bits successifs permettant de générer le signal à partir des 4 signaux primaires, lesdits moyens étant agencés de façon que, pour chaque durée T pour laquelle deux bits successifs définissent un état donné, le signal final résulte de la sélection pendant cette durée de celui des 4 signaux primaires qui est associé audit état donné.

6. Circuit électronique selon la revendication 5, caractérisé en ce 20 que l'association des signaux primaires et des états possibles de deux bits successifs est la suivante : • Premier signal primaire associé à l'état 0, 0 ; • Second signal primaire associé à l'état 1, 1 ; • Troisième signal primaire associé à l'état 0, 1 ; 25 • Quatrième signal primaire associé à l'état 1, 0 ;

7. Circuit électronique selon l'une des revendications 5 ou 6, caractérisé en ce que le circuit électronique comporte, en outre, un bloc logique (BL) permettant de générer 4 signaux logiques (So, SI, S2 et S3) 30 associés respectivement aux 4 états possibles de deux bits successifs, l'état logique d'un signal logique valant 1 lorsque les dits bits successifs définissent un état associé audit signal logique et 0 dans les autres cas.

8. Circuit électronique selon la revendication 7, caractérisé en ce 35 que les moyens de sélection (SEL) comportent des moyens permettant de 10 15réaliser la somme des 4 produits des signaux logiques (So, SI, S2 et S3) par les signaux primaires (CT, CAT, C2T et CA2T).

9. Circuit électronique selon l'une des revendications 5 à 8, caractérisé en ce que le signal est un signal optique et les moyens de sélection sont essentiellement des portes optiques contrôlées électroniquement.

10. Procédé de décodage d'un signal binaire modulé en amplitude selon l'une des revendications 1 à 4, ledit procédé de décodage possédant une première étape du décodage consistant à échantillonner le signal, les amplitudes des échantillons obtenus étant situées de part et d'autre d'une valeur de référence, au moins un premier et un second échantillons étant obtenus à la fin de la durée d'un premier bit et à la fin de la durée d'un second bit successif au premier bit de façon à déterminer la valeur binaire desdits bits en fonction de ladite valeur de référence, le procédé de décodage étant caractérisé en ce que : • Au moins un troisième échantillon est obtenu entre le premier et le second échantillon ; • Le procédé comporte une étape de validation des valeurs binaires du premier bit et du second bit dépendant des comparaisons de l'amplitude dudit troisième échantillon par rapport aux amplitudes des premiers et second échantillon.

11. Procédé de décodage selon la revendication 10, caractérisé en ce que: • deux valeurs dites basse et haute sont déterminées, la valeur basse étant inférieure à la valeur de référence et la valeur haute étant supérieure à la valeur de référence ; • Un échantillonnage est effectué au milieu de la durée de chaque bit du signal codé ; Et le procédé de décodage comportant au moins : • une seconde étape consistant à déterminer si l'amplitude dudit échantillon obtenu est : 35o inférieure à la valeur basse ; o comprise entre la valeur basse et la valeur haute; o supérieure à la valeur haute ; • une troisième étape consistant à déterminer, en fonction du résultat de la seconde étape, le type de transition existant entre le bit échantillonné et le bit suivant, les types de transition étant : o Conservation du niveau binaire au niveau 0 ; o Conservation du niveau binaire au niveau 1 ; o Changement de niveau binaire ; • Une quatrième étape consistant à déterminer, en fonction du résultat de la première étape, le type de transition existant entre le bit échantillonné et le bit suivant, • Une cinquième étape de validation consistant à comparer les 15 successions de transition obtenues par la troisième étape et la quatrième étape. 10