FR2858113A1 - Semiconductor integrated circuit incorporating logic gates and with protection against reverse engineering using transistors without supplementary treatment circuits - Google Patents

Semiconductor integrated circuit incorporating logic gates and with protection against reverse engineering using transistors without supplementary treatment circuits Download PDF

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Abstract

Semiconductor integrated circuit comprises: (a) a logic gate and a part for protection against reverse engineering that modifies the apparent Boolean functions of the logic gate, this protective part incorporating at least one PMOS transistor (P11) that remains in a state of constant unblocking or blocking independently of an input signal (A) applied to its grid; (b) at least one NMOS transistor (N11) that remains in a state of constant unblocking or blocking independently of an input signal applied to its grid; (c) the PMOS and NMOS transistors are included in the transistors forming the logic gate. An independent claim is also included for the protection against reverse engineering of an integrated circuit incorporating several logic gates.

Description

L'invention concerne un circuit intégré àThe invention relates to an integrated circuit for

semiconducteur, et plus particulièrement un circuit intégré à semiconducteur comprenant une partie de protection contre l'ingénierie inverse, et un procédé pour la protection contre l'ingénierie inverse d'un circuit intégré.  semiconductor, and more particularly a semiconductor integrated circuit comprising a reverse engineering protection part, and a method for protection against reverse engineering of an integrated circuit.

Les circuits intégrés à semiconducteur sont souvent soumis à une ingénierie inverse ayant pour but d'extraire des circuits encastrés dans des dispositifs semiconducteurs. Divers procédés ont été suggérés pour 10 empêcher cette ingénierie inverse. Par exemple, le brevet des Etats-Unis d'Amérique n 6 294 816 décrit un procédé consistant à utiliser des interconnexions implantées pour remplacer des interconnexions métalliques pour la connexion d'éléments de circuit dopés. Etant donné que ces 15 interconnexions implantées ne sont pas visibles au microscope électronique à balayage ou par des techniques optiques d'observation, le but ou la fonction des circuits intégrés sont masqués vis-à-vis d'une ingénierie inverse.  Semiconductor integrated circuits are often reverse-engineered to extract recessed circuits in semiconductor devices. Various methods have been suggested to prevent this reverse engineering. For example, U.S. Patent No. 6,294,816 discloses a method of using implanted interconnects to replace metal interconnects for the connection of doped circuit elements. Since these implanted interconnections are not visible by scanning electron microscopy or by optical observing techniques, the purpose or function of the integrated circuits is masked from reverse engineering.

Cependant, les procédés classiques pour empêcher cette 20 ingénierie inverse nécessitent des circuits supplémentaires ou un traitement supplémentaire.  However, conventional methods for preventing this reverse engineering require additional circuits or additional processing.

Des exemples de formes de réalisation de l'invention comprennent un circuit intégré à semiconducteur qui comporte une partie de protection contre l'ingénierie 25 inverse et un procédé pour cette protection, qui peuvent être aisément mis en oeuvre sans la nécessité de circuits ou d'un traitement supplémentaires.  Examples of embodiments of the invention include a semiconductor integrated circuit which has a reverse engineering protection part and a method for this protection, which can be easily implemented without the need for circuits or devices. additional treatment.

Dans un exemple de forme de réalisation de l'invention, un circuit intégré à semiconducteur comporte 30 une porte logique et une partie de protection contre l'ingénierie inverse qui permet à la porte logique de fonctionner dans un mode différent d'une fonction booléenne représentée dans le dessin du circuit, vu de dessus, de la porte logique. La partie de protection contre l'ingénierie 35 inverse comporte au moins un transistor de type PMOS et au moins un transistor de type NMOS. Au moins un transistor de type PMOS reste dans un état constant de déblocage ou de blocage indépendamment d'un signal d'entrée appliqué à sa grille, et au moins un transistor de type NMOS reste dans un état constant de déblocage ou de blocage indépendamment 5 d'un signal d'entrée appliqué à sa grille. Le transistor PMOS et le transistor NMOS sont tous deux inclus dans des transistors formant la porte logique.  In an exemplary embodiment of the invention, a semiconductor integrated circuit includes a logic gate and a reverse engineering protection portion that allows the logic gate to operate in a mode different from a Boolean function represented in the circuit diagram, seen from above, the logic gate. The reverse engineering protection part comprises at least one PMOS type transistor and at least one NMOS type transistor. At least one PMOS-type transistor remains in a constant state of unblocking or blocking independently of an input signal applied to its gate, and at least one NMOS-type transistor remains in a constant state of unblocking or blocking independently. an input signal applied to its gate. The PMOS transistor and the NMOS transistor are both included in transistors forming the logic gate.

En outre, dans une autre forme de réalisation, le transistor PMOS qui reste dans un état constant de 10 déblocage ou de blocage est formé par l'implantation d'ions dans un canal de grille ou par le blocage d'implantation d'ions dans le canal de grille pendant la fabrication. Le transistor NMOS qui reste dans un état constant de déblocage ou de blocage formé par l'implantation d'ions 15 dans un canal de grille ou par le blocage d'implantation d'ions dans le canal de grille pendant la fabrication.  Further, in another embodiment, the PMOS transistor that remains in a constant state of unlocking or blocking is formed by ion implantation in a gate channel or by blocking ion implantation in the gate channel during manufacture. The NMOS transistor remains in a constant state of unblocking or blocking formed by ion implantation in a gate channel or blocking ion implantation in the gate channel during fabrication.

Dans un autre exemple de forme de réalisation de l'invention, un procédé pour la protection contre l'ingénierie inverse d'un circuit intégré à semiconducteur 20 comprend plusieurs portes logiques ayant au moins un transistor de type PMOS et au moins un transistor de type NMOS. Le procédé pour la protection contre l'ingénierie inverse comprend l'implantation d'ions dans le canal de grille du, au moins un, transistor PMOS ou le blocage de 25 l'implantation d'ions dans le canal de grille pendant la fabrication, afin de maintenir le, au moins un, transistor PMOS dans un état constant de déblocage ou de blocage, indépendamment d'un signal d'entrée appliqué à une grille du transistor PMOS, et l'implantation d'ions dans un canal 30 de grille du, au moins un, transistor NMOS ou le blocage de l'implantation d'ions dans le canal de grille pendant la fabrication, afin de maintenir le, au moins un, transistor NMOS dans un état constant de déblocage ou de blocage indépendamment d'un signal d'entrée appliqué à une grille 35 du transistor NMOS.  In another exemplary embodiment of the invention, a method for protection against reverse engineering of a semiconductor integrated circuit 20 comprises a plurality of logic gates having at least one PMOS type transistor and at least one type transistor. NMOS. The method for protection against reverse engineering includes ion implantation into the gate channel of at least one PMOS transistor or blocking the ion implantation in the gate channel during manufacture. in order to keep the at least one PMOS transistor in a constant state of unblocking or blocking, independently of an input signal applied to a gate of the PMOS transistor, and the implantation of ions in a gate channel of, at least one, NMOS transistor or the blocking of the ion implantation in the gate channel during manufacture, in order to keep the at least one NMOS transistor in a constant state of unblocking or blocking independently of an input signal applied to a gate 35 of the NMOS transistor.

L'invention sera décrite plus en détail en regard des dessins annexés à titre d'exemples nullement limitatifs et sur lesquels: la figure 1 est un schéma d'un circuit inverseur 5 comprenant une partie de protection contre l'ingénierie inverse selon un exemple de forme de réalisation de l'invention; la figure 2 est une représentation du dessin de circuit vu de dessus de l'inverseur de la figure 1; la figure 3 est un schéma du circuit d'une porte NON-ET comprenant une partie de protection contre l'ingénierie inverse selon un autre exemple de forme de réalisation de l'invention; la figure 4 est une représentation du dessin de 15 circuit vu de dessus de la porte NON-ET de la figure 3; la figure 5 est un schéma du circuit d'une porte NON-OU comprenant une porte de protection contre l'ingénierie inverse selon un autre exemple encore de forme de réalisation de l'invention; la figure 6 est une représentation du dessin du circuit vu de dessus de la porte NON-OU de la figure 5; la figure 7 est une représentation du dessin du circuit vu de dessus d'un circuit intégré sans partie de protection contre l'ingénierie inverse selon un autre 25 exemple encore de forme de réalisation de l'invention; la figure 8 est un schéma d'un circuit extrait de l'agencement de la figure 7; la figure 9 illustre un circuit logique du circuit de la figure 8; la figure 10 est une représentation du dessin d'un circuit intégré sans partie de protection contre l'ingénierie inverse selon un exemple de forme de réalisation de l'invention; la figure 11 est un schéma d'un circuit 35 correspondant à l'agencement de la figure 10; la figure 12 illustre un circuit logique du circuit de la figure 11; et la figure 13 est un exemple de diagramme des temps illustrant un exemple de mode de fonctionnement du circuit de la figure 11.  The invention will be described in more detail with reference to the accompanying drawings by way of non-limiting examples and in which: FIG. 1 is a diagram of an inverter circuit 5 comprising a protection part against reverse engineering according to an example of embodiment of the invention; FIG. 2 is a representation of the circuit diagram seen from above of the inverter of FIG. 1; Fig. 3 is a circuit diagram of a NAND gate comprising a reverse engineering protection part according to another exemplary embodiment of the invention; Fig. 4 is a representation of the circuit diagram seen from above of the NAND gate of Fig. 3; Figure 5 is a circuit diagram of a NOR gate including a reverse engineering protection gate according to still another embodiment of the invention; FIG. 6 is a representation of the circuit diagram seen from above of the NOR gate of FIG. 5; Fig. 7 is a representation of the circuit diagram seen from above of an integrated circuit without reverse engineering protection part according to yet another embodiment of the invention; Fig. 8 is a diagram of a circuit taken from the arrangement of Fig. 7; Fig. 9 illustrates a logic circuit of the circuit of Fig. 8; Fig. 10 is a representation of the drawing of an integrated circuit without a reverse engineering protection part according to an exemplary embodiment of the invention; Fig. 11 is a diagram of a circuit 35 corresponding to the arrangement of Fig. 10; Fig. 12 illustrates a logic circuit of the circuit of Fig. 11; and FIG. 13 is an exemplary timing diagram illustrating an exemplary mode of operation of the circuit of FIG. 11.

Sur les dessins, les mêmes références numériques sont utilisées pour désigner partout les mêmes éléments.  In the drawings, the same numerical references are used to designate the same elements everywhere.

La figure 1 est un schéma d'un circuit inverseur comprenant une partie de protection contre l'ingénierie l0 inverse selon un exemple de forme de réalisation de l'invention et la figure 2 est une représentation du dessin du circuit vu de dessus de l'inverseur de la figure 1, qui est obtenu après décapsulation de l'inverseur.  FIG. 1 is a diagram of an inverter circuit including a reverse engineering protection part 10 according to an exemplary embodiment of the invention and FIG. 2 is a representation of the circuit diagram seen from above of the invention. inverter of Figure 1, which is obtained after decapsulation of the inverter.

En référence à la figure 1, un inverseur comprend 15 un transistor Pll de type PMOS et un transistor Nil de type NMOS. Le transistor PMOS Pll est connecté entre un noeud de tension d'alimentation ayant une tension VDD et une borne de sortie Y, et comporte une grille à laquelle un signal d'entrée A est appliqué. Le transistor NMOS Nil est 20 connecté entre la borne de sortie Y et une tension VSS ou la masse et comporte une grille à laquelle le signal d'entrée A est appliqué.  With reference to FIG. 1, an inverter comprises a PMOS type transistor F1 and a NMOS type NIL transistor. The PMOS transistor P111 is connected between a supply voltage node having a voltage VDD and an output terminal Y, and has a gate to which an input signal A is applied. The NMOS transistor Nil is connected between the output terminal Y and a voltage VSS or ground and has a gate to which the input signal A is applied.

Selon une autre forme de réalisation de l'invention, un ou plusieurs transistors de type PMOS 25 formant une porte logique sont maintenus dans un état constant de déblocage ou de blocage indépendamment d'un signal d'entrée appliqué à leurs grilles. De plus, un ou plusieurs transistors de type NMOS formant une porte logique sont maintenus dans un état constant de déblocage 30 ou de blocage indépendamment du signal d'entrée appliqué à leurs grilles.  According to another embodiment of the invention, one or more PMOS transistors 25 forming a logic gate are held in a constant state of unblocking or blocking independently of an input signal applied to their gates. In addition, one or more NMOS transistors forming a logic gate are maintained in a constant state of unblocking or blocking regardless of the input signal applied to their gates.

Les transistors PMOS, qui sont maintenus dans un état constant de déblocage ou de blocage indépendamment du signal d'entrée appliqué à leurs grilles, peuvent être 35 formés par l'implantation d'ions dans leurs canaux de grilles ou par le blocage de l'implantation d'ions dans leurs canaux de grilles pendant la fabrication.  PMOS transistors, which are maintained in a constant state of unblocking or blocking independently of the input signal applied to their gates, may be formed by ion implantation in their gate channels or blockage of the gate. ion implantation in their gate channels during manufacture.

Similairement, les transistors NMOS, qui sont maintenus dans un état constant de déblocage ou de blocage indépendamment du signal d'entrée appliqué à leurs grilles, 5 peuvent être formés par l'implantation d'ions dans leurs canaux de grilles ou par le blocage de l'implantation d'ions dans leurs canaux de grilles pendant la fabrication.  Similarly, the NMOS transistors, which are held in a constant state of unblocking or blocking independently of the input signal applied to their gates, can be formed by ion implantation in their gate channels or by blocking ion implantation in their gate channels during manufacture.

Ces transistors PMOS et NMOS fonctionnent différemment de transistors PMOS et NMOS ordinaires, mais ils sont 10 identiques en apparence à des transistors PMOS et NMOS ordinaires, c'est-à-dire que leurs dessins d'architecture sont les mêmes que ceux de transistors PMOS et NMOS ordinaires.  These PMOS and NMOS transistors operate differently from ordinary PMOS and NMOS transistors, but they are apparently identical in appearance to ordinary PMOS and NMOS transistors, i.e., their architectural drawings are the same as those of PMOS transistors. and ordinary NMOS.

Comme représenté sur les figures 1 et 2, le 15 transistor PMOS Pll est maintenu dans un état constant de déblocage, le transistor NMOS Nil est maintenu dans un état constant de blocage et la borne de sortie Y est constamment à un niveau logique "haut", indépendamment du signal d'entrée A. En d'autres termes, le dessin d'architecture de 20 la figure 2 est celui d'un inverseur ordinaire en apparence, mais il délivre constamment en sortie un niveau logique "haut", indépendamment du signal d'entrée A, au lieu de fonctionner à la manière d'un inverseur. Autrement dit, le circuit logique de la figure 2 fonctionne dans un 25 mode différent de celui d'un inverseur ordinaire, qui est montré dans le dessin de circuit vu de dessus du circuit de la figure 1.  As shown in FIGS. 1 and 2, the PMOS transistor P1l is held in a steady state of deblocking, the NMOS transistor Nil is held in a constant blocking state and the output terminal Y is constantly at a logic high level. regardless of the input signal A. In other words, the architectural drawing of FIG. 2 is that of an apparently ordinary inverter, but it constantly outputs a "high" logic level regardless of input signal A instead of operating in the manner of an inverter. In other words, the logic circuit of FIG. 2 operates in a mode different from that of an ordinary inverter, which is shown in the circuit diagram seen from above of the circuit of FIG.

Dans un autre exemple de forme de réalisation, le transistor PMOS Pll est maintenu dans un état constant de 30 blocage, le transistor NMOS Nil est maintenu dans un état constant de déblocage et la borne de sortie Y est constamment à un niveau logique "bas", indépendamment du signal d'entrée A. Dans ce cas, le dessin d'architecture de la figure 2 est celui en apparence d'un inverseur 35 ordinaire, mais il délivre en sortie un niveau logique "bas" sensiblement constamment, indépendamment du signal d'entrée A. Par conséquent, si l'on tente de procéder à une ingénierie inverse et extraire un circuit de la 5 représentation du dessin du circuit vu de dessus de la figure 2, le circuit ne fonctionne pas à la manière d'un inverseur; cependant, étant donné qu'il apparaît être un inverseur, un inverseur est extrait. L'ingénierie inverse du circuit de la figure 2 donne donc un circuit extrait de 10 façon erronée.  In another exemplary embodiment, the PMOS transistor P111 is held in a constant blocking state, the NMOS transistor Nil is held in a constant unblocking state and the output terminal Y is constantly at a "low" logic level. independently of the input signal A. In this case, the architectural drawing of FIG. 2 is apparently an ordinary inverter, but it outputs a "low" logic level substantially constantly, independently of the signal Thus, if an attempt is made to reverse engineer and extract a circuit from the diagram of the circuit diagram seen from above of FIG. 2, the circuit does not operate in the manner of a inverter; however, since it appears to be an inverter, an inverter is extracted. The reverse engineering of the circuit of FIG. 2 thus gives an erroneously extracted circuit.

La figure 3 est un schéma de circuit d'une porte NON-ET comprenant une partie de protection contre l'ingénierie inverse selon un autre exemple de forme de réalisation de la présente invention, et la figure 4 est 15 une représentation du dessin du circuit vu de dessus de la porte NON-ET de la figure 3.  Fig. 3 is a circuit diagram of a NAND gate comprising a reverse engineering protection part according to another exemplary embodiment of the present invention, and Fig. 4 is a representation of the circuit diagram. seen from above of the NAND gate of FIG.

En référence à la figure 3, une porte NON-ET comprend plusieurs transistors P31 et P32 de type PMOS et plusieurs transistors N31 et N32 de type NMOS. Les 20 multiples transistors PMOS P31 et P32 sont connectés en parallèle entre un noeud de tension d'alimentation ayant une tension VDD et une borne de sortie Y. Les multiples transistors NMOS N31 et N32 sont connectés en série entre la borne de sortie Y et une tension VSS ou la masse. Ici, 25 la porte NON-ET est une porte NON-ET à deux entrées, un signal d'entrée A est appliqué en entrée aux grilles du transistor PMOS P31 et du transistor NMOS N32, et un signal d'entrée B est appliqué en entrée aux grilles du transistor PMOS P32 et du transistor NMOS N31.  With reference to FIG. 3, a NAND gate comprises a plurality of PMOS type transistors P31 and P32 and a plurality of NMOS type transistors N31 and N32. The multiple PMOS transistors P31 and P32 are connected in parallel between a supply voltage node having a voltage VDD and an output terminal Y. The multiple NMOS transistors N31 and N32 are connected in series between the output terminal Y and a VSS voltage or mass. Here, the NAND gate is a two-input NAND gate, an input signal A is input to the gates of PMOS transistor P31 and NMOS transistor N32, and an input signal B is applied in input to the gates of PMOS transistor P32 and NMOS transistor N31.

Comme montré sur les figures 3 et 4, le transistor PMOS P32 est maintenu dans un état constant de blocage, le transistor NMOS N31 est maintenu dans un état constant de déblocage, et la porte NON-ET de la figure 3 fonctionne à la manière d'un inverseur. En d'autres termes, 35 le dessin du circuit vu de dessus de la figure 4 présente l'aspect d'une porte NONET ordinaire, mais fonctionne essentiellement à la manière d'un inverseur au lieu d'une porte NON-ET. Autrement dit, la fonction apparente du circuit, une fonction booléenne NON-ET, est en réalité une fonction d'inversion.  As shown in FIGS. 3 and 4, PMOS transistor P32 is maintained in a constant blocking state, NMOS transistor N31 is maintained in a constant unblocking state, and the NAND gate of FIG. an inverter. In other words, the circuit diagram seen from above of FIG. 4 has the appearance of an ordinary NONET gate, but operates essentially in the manner of an inverter instead of a NAND gate. In other words, the apparent function of the circuit, a Boolean NAND function, is actually a function of inversion.

Il convient de noter que, bien que le transistor PMOS P32 soit décrit comme étant dans un état constant de blocage et que le transistor NMOS N31 soit décrit comme étant dans un état constant de déblocage, on dispose de diverses combinaisons pour permettre au circuit de la 10 figure 3 de fonctionner selon différentes fonctions booléennes en plus d'une fonction d'inverseur.  It should be noted that, although the PMOS transistor P32 is described as being in a constant blocking state and the NMOS transistor N31 is described as being in a constant state of deblocking, various combinations are available to allow the circuit of the FIG. 3 operates according to different Boolean functions in addition to an inverter function.

Ainsi, si l'on tente de procéder à une ingénierie inverse et d'extraire un circuit de la représentation du dessin du circuit vu de dessus de la figure 4, le circuit 15 ne fonctionne pas à la façon d'une porte NON-ET; cependant, étant donné qu'il apparaît comme étant une porte NON-ET, un circuit d'une porte NON-ET serait extrait si l'on tentait de procéder à une ingénierie inverse. Par conséquent, une ingénierie inverse du circuit de la figure 20 4 donne un circuit extrait de façon erronée.  Thus, if an attempt is made to reverse engineer and extract a circuit from the representation of the circuit diagram seen from above of FIG. 4, the circuit 15 does not operate in the manner of a NAND gate. ; however, since it appears to be a NAND gate, a circuit of a NAND gate would be removed if reverse engineering was attempted. Therefore, reverse engineering of the circuit of FIG. 4 gives an erroneously extracted circuit.

La figure 5 est un schéma du circuit d'une porte NON-OU comprenant une partie de protection contre l'ingénierie inverse selon un autre exemple encore de forme de réalisation de l'invention, et la figure 6 est une 25 représentation du dessin du circuit vu de dessus de la porte NON-OU de la figure 5.  FIG. 5 is a diagram of the circuit of a NOR gate including a reverse engineering protection part according to yet another embodiment of the invention, and FIG. 6 is a representation of the drawing of FIG. circuit viewed from above the NOR gate of FIG.

En référence à la figure 5, une porte NON-OU comprend de multiples transistors P51 et P52 de type PMOS et de multiples transistors N51 et N52 de type NMOS. Les 30 multiples transistors PMOS P51 et P52 sont connectés en série entre un noeud de tension d'alimentation ayant une tension VDD et une borne de sortie Y. Les multiples transistors NMOS N51 et N52 sont connectés en parallèle entre la borne de sortie Y et une tension VSS ou la masse. 35 Ici, la porte NON-ET est une porte NON-ET à deux entrées, un signal d'entrée A est appliqué en entrée aux grilles du transistor PMOS P51 et du transistor NMOS N51, et un signal d'entrée B est appliqué aux grilles du transistor PMOS P52 et du transistor NMOS N52.  With reference to FIG. 5, a NOR gate comprises multiple PMOS type transistors P51 and P52 and multiple N51 and N52 NMOS type transistors. The multiple PMOS transistors P51 and P52 are connected in series between a supply voltage node having a VDD voltage and an output terminal Y. The multiple NMOS transistors N51 and N52 are connected in parallel between the output terminal Y and a VSS voltage or mass. Here, the NAND gate is a two-input NAND gate, an input signal A is input to the gates of PMOS transistor P51 and NMOS transistor N51, and an input signal B is applied to PMOS P52 transistor gates and NMOS transistor N52.

Comme montré sur les figures 5 et 6, le 5 transistor PMOS P52 est maintenu dans un état constant de déblocage, le transistor NMOS N52 est maintenu dans un état constant de blocage et la porte NON-OU de la figure 5 fonctionne à la manière d'un inverseur. En d'autres termes, le dessin du circuit vu de dessus de la figure 6 présente 10 l'aspect d'une porte NON-OU ordinaire, mais il fonctionne essentiellement à la manière d'un inverseur au lieu d'une porte NON-OU. Autrement dit, l'une des fonctions propres du circuit, telle que la fonction booléenne NON-OU, a été changée en une fonction d'inverseur.  As shown in FIGS. 5 and 6, the PMOS transistor P52 is kept in a constant unblocking state, the NMOS transistor N52 is held in a constant blocking state and the NOR gate of FIG. an inverter. In other words, the circuit diagram seen from above of FIG. 6 has the appearance of an ordinary NOR gate, but it functions essentially in the manner of an inverter instead of a NOR gate. OR. In other words, one of the eigenfunctions of the circuit, such as the Boolean NOR function, has been changed to an inverter function.

Il convient de noter que, bien que le transistor PMOS P52 soit décrit comme étant maintenu dans un état constant de déblocage et que le transistor NMOS N52 soit décrit comme étant maintenu dans un état constant de blocage, on dispose de diverses combinaisons pour permettre 20 au circuit de la figure 5 de fonctionner suivant différentes fonctions booléennes en plus d'une fonction d'inverseur.  It should be noted that although the PMOS transistor P52 is described as being held in a steady state of deblocking and the NMOS transistor N52 is described as being held in a constant blocking state, various combinations are available to enable the circuit of Figure 5 to operate according to different Boolean functions in addition to an inverter function.

Par conséquent, si l'on tente de procéder à une ingénierie inverse et d'extraire un circuit à partir de la 25 représentation du dessin du circuit vu de dessus de la figure 6, le circuit ne fonctionne pas à la manière d'une porte NON-OU; cependant, étant donné que le circuit de dessus présente l'aspect d'une porte NON-OU, on extrait un circuit d'une porte NON-OU. Par conséquent, une ingénierie 30 inverse du circuit de la figure 6 donne un circuit extrait de façon erronée.  Therefore, if an attempt is made to reverse engineer and extract a circuit from the diagram of the circuit diagram seen from above of FIG. 6, the circuit does not function like a gate. NOR; however, since the top circuit has the appearance of a NOR gate, a circuit is extracted from a NOR gate. Therefore, inverse engineering of the circuit of FIG. 6 gives a circuit erroneously extracted.

Les figures 7, 8 et 9 illustrent un circuit intégré comportant des multiples portes logiques sans partie de protection contre l'ingénierie inverse. La figure 35 7 est une représentation du dessin du circuit vu de dessus du circuit intégré sans partie de protection contre l'ingénierie inverse. La figure 8 illustre un circuit extrait du dessin de circuit vu de dessus de la figure 7.  Figures 7, 8 and 9 illustrate an integrated circuit having multiple logic gates without protection part against reverse engineering. FIG. 7 is a representation of the circuit diagram seen from above of the integrated circuit without a reverse engineering protection part. FIG. 8 illustrates a circuit extracted from the circuit diagram seen from above of FIG. 7.

La figure 9 illustre le schéma du circuit intégré des figures 7 et 8.  FIG. 9 illustrates the diagram of the integrated circuit of FIGS. 7 and 8.

Les figures 10, 11 et 12 illustrent un circuit intégré comportant plusieurs portes logiques ayant des parties de protection contre l'ingénierie inverse. La figure 10 illustre un dessin du circuit vu de dessus qui apparaît comme étant identique à celui représenté sur la 10 figure 7. La figure 11 illustre un circuit comportant des parties de protection contre l'ingénierie inverse et ayant un dessin de circuit vu de dessus de la figure 10, qui est identique à celui de la figure 7. La figure 12 illustre un schéma du circuit intégré des figures 10 et 11.  Figures 10, 11 and 12 illustrate an integrated circuit having a plurality of logic gates having reverse engineering protection portions. FIG. 10 illustrates a circuit diagram seen from above which appears to be identical to that shown in FIG. 7. FIG. 11 illustrates a circuit having reverse engineering protection portions and having a circuit diagram viewed from above. of Figure 10, which is identical to that of Figure 7. Figure 12 illustrates a diagram of the integrated circuit of Figures 10 and 11.

Comme représenté sur les figures 8 et 11, une porte logique 90 (90') est un inverseur et comporte un transistor N81 (Nlll) de type NMOS et un transistor P81 (P111) de type PMOS. Le transistor PMOS P81 (Plll) est connecté entre un noeud de tension d'alimentation ayant une 20 tension VDD et une borne de sortie A, et comporte une grille à laquelle un signal d'entrée DATA0 est appliqué. Le transistor NMOS N81 (Nlll) est connecté entre la borne de sortie A et une tension VSS ou la masse et comporte une grille à laquelle le signal d'entrée DATA0 est appliqué. 25 Les figures 8 et 11 montrent en outre deux portes NON-ET 91 et 91', qui comprennent plusieurs transistors P82 (P112) et P83 (P113) de type PMOS, et plusieurs transistors N82 (N112) et N83 (N113) de type NMOS. Les multiples transistors PMOS P82 (P112) et P83 (P113) sont connectés en 30 parallèle entre un noeud de tension d'alimentation ayant une tension VDD et une borne de sortie B. Les multiples transistors NMOS N82 (N112) et N83 (N113) sont connectés en série entre la borne de sortie B et une tension VSS ou la masse. Ici, les portes NON-ET 91 et 91' sont des portes 35 NON-ET à deux entrées, un signal d'entrée A est appliqué en entrée aux grilles du transistor PMOS 82 (P112) et du transistor NMOS N83 (N113), et un signal d'entrée DATA1 est appliqué en entrée aux grilles du transistor PMOS P83 (P113) et du transistor NMOS N82 (N112). En outre, les figures 8 et 11 montrent également deux portes NON-OU 5 comprenant plusieurs transistors P84 (P114), P85 (P115) et P86 (P116) de type PMOS et plusieurs transistors N84 (P114), N85 (N115) et N86 (N116) de type NMOS. Les multiples transistors PMOS (P84 (P114), P85 (P115) et P86 (P116) sont connectés en série entre un noeud de tension 10 d'alimentation ayant une tension VDD et une borne de sortie OUT. Les multiples transistors NMOS N84(N114), N85 (N115) et N86 (N116) sont connectés en parallèle entre la borne de sortie OUT et une tension VSS ou la masse. Ici, les deux portes NON-ET sont des portes NON-ET à trois entrées, un 15 signal d'entrée B est appliqué en entrée aux grilles du transistor PMOS P84 (P114) et du transistor NMOS N84 (N114), un signal d'entrée DATA2 est appliqué en entrée aux grilles du transistor PMOS P85 (P115) et du transistor NMOS N85 (Ni15), et un signal d'entrée DATA3 est appliqué en 20 entrée aux grilles du transistor PMOS P86 (P116) et du transistor NMOS N86 (N116).  As shown in FIGS. 8 and 11, a logic gate 90 (90 ') is an inverter and comprises an NMOS type transistor N81 (N111) and a PMOS type transistor P81 (P111). The PMOS transistor P81 (P111) is connected between a supply voltage node having a voltage VDD and an output terminal A, and has a gate to which an input signal DATA0 is applied. The NMOS transistor N81 (N111) is connected between the output terminal A and a voltage VSS or the ground and comprises a gate to which the input signal DATA0 is applied. FIGS. 8 and 11 further show two NAND gates 91 and 91 ', which comprise a plurality of PMOS type transistors P82 (P112) and P83 (P113), and a plurality of N82 (N112) and N83 (N113) transistors of type NMOS. The multiple PMOS transistors P82 (P112) and P83 (P113) are connected in parallel between a supply voltage node having a VDD voltage and an output terminal B. The multiple NMOS transistors N82 (N112) and N83 (N113) are connected in series between the output terminal B and a voltage VSS or ground. Here, the NAND gates 91 and 91 'are two-input NAND gates, an input signal A is input to the gates of the PMOS transistor 82 (P112) and the NMOS transistor N83 (N113). and an input signal DATA1 is input to the gates of PMOS transistor P83 (P113) and NMOS transistor N82 (N112). In addition, FIGS. 8 and 11 also show two NOR gates 5 comprising a plurality of PMOS type transistors P84 (P114), P85 (P115) and P86 (P116) and a plurality of N84 (P114), N85 (N115) and N86 transistors. (N116) NMOS type. The multiple PMOS transistors (P84 (P114), P85 (P115), and P86 (P116) are connected in series between a supply voltage node having a VDD voltage and an output terminal OUT The multiple NMOS transistors N84 (N114) ), N85 (N115) and N86 (N116) are connected in parallel between the output terminal OUT and a voltage VSS or ground Here, the two NAND gates are three-input NAND gates, a signal input B is input to the gates of the PMOS transistor P84 (P114) and the NMOS transistor N84 (N114), an input signal DATA2 is input to the gates of the PMOS transistor P85 (P115) and the NMOS transistor N85 (Ni15), and an input signal DATA3 is input to the gates of PMOS transistor P86 (P116) and NMOS transistor N86 (N116).

Le circuit intégré de la figure 7 ne comprend pas de partie de protection contre l'ingénierie inverse, c'està-dire sans transistor PMOS qui reste dans un état constant 25 de déblocage ou de blocage, indépendamment d'un signal d'entrée appliqué à sa grille ni transistor NMOS qui reste dans un état constant de déblocage ou de blocage indépendamment d'un signal d'entrée appliqué à sa grille.  The integrated circuit of FIG. 7 does not include a reverse engineering protection part, ie without a PMOS transistor which remains in a constant state of unblocking or blocking, independently of an input signal applied. at its gate or NMOS transistor which remains in a constant state of unblocking or blocking independently of an input signal applied to its gate.

Dans ce cas, si l'on tente de procéder à une ingénierie 30 inverse et d'extraire un circuit du dessin du circuit vu de dessus de la figure 7, on extrait le circuit de la figure 8. Le circuit de la figure 8 peut être exprimé sous la forme d'un circuit logique, comme représenté sur le schéma de la figure 9.  In this case, if an attempt is made to reverse engineer and extract a circuit of the circuit diagram seen from above of FIG. 7, the circuit of FIG. 8 is extracted. The circuit of FIG. be expressed in the form of a logic circuit, as shown in the diagram of Figure 9.

La figure 10 montre un autre exemple de forme de réalisation de l'invention. Sur la figure 10, on suppose que les transistors Plll, N112 et P116 sont maintenus dans un état constant de déblocage et que les transistors NMl, P113 et N116 sont maintenus dans un état constant de blocage. Bien que ces transistors apparaissent comme étant 5 identiques à des transistors ordinaires, tels que ceux représentés sur la figure 7, ils fonctionnent dans des modes différents de ceux de leurs contreparties de la figure 7. Par conséquent, les portes logiques 90', 91' et 92' comportant ces transistors fonctionnent aussi dans des 10 modes qui sont différents de ceux des portes logiques 90, 91 et 92 représentés sur la figure 8. En conséquence, la figure 12, qui est un schéma du circuit de la figure l, montre un inverseur 121, ce qui est différent de la figure 9, qui correspond au schéma de la figure 8. Par conséquent, 15 alors que la figure 10 montre un circuit ayant le même dessin de circuit vu de dessus que celui du circuit de la figure 7, le circuit de la figure 10 fonctionne différemment du circuit de la figure 7. Par conséquent, si l'on procède à une intervention d'ingénierie inverse et 20 qu'on tente d'extraire un circuit du dessin du circuit vu de dessus de la figure 10, on extrait le circuit de la figure 8, et on obtient le circuit logique de la figure 9.  Figure 10 shows another exemplary embodiment of the invention. In FIG. 10, it is assumed that the transistors P111, N112 and P116 are kept in a constant state of unblocking and that the transistors NM1, P113 and N116 are kept in a constant state of blocking. Although these transistors appear to be identical to ordinary transistors, such as those shown in FIG. 7, they operate in modes different from those of their counterparts of FIG. 7. Therefore, the logic gates 90 ', 91' and 92 'having these transistors also operate in modes which are different from those of logic gates 90, 91 and 92 shown in Fig. 8. Accordingly, Fig. 12, which is a diagram of the circuit of Fig. 1, shows an inverter 121, which is different from FIG. 9, which corresponds to the diagram of FIG. 8. Therefore, while FIG. 10 shows a circuit having the same circuit design seen from above as that of the circuit of FIG. 7, the circuit of FIG. 10 operates differently from the circuit of FIG. 7. Therefore, if reverse engineering is performed and an attempt is made to extract a circuit from the circuit diagram seen from above. of the in FIG. 10, the circuit of FIG. 8 is extracted, and the logic circuit of FIG. 9 is obtained.

Cependant, le circuit réel correspondant à l'agencement est un circuit tel que montré sur la figure 11. Le circuit de 25 la figure 11 peut être exprimé par un circuit logique, comme représenté sur le dessin schématique de la figure 12.  However, the actual circuit corresponding to the arrangement is a circuit as shown in Fig. 11. The circuit of Fig. 11 may be expressed by a logic circuit, as shown in the schematic drawing of Fig. 12.

La figure 13 est un diagramme des temps portant sur le fonctionnement du circuit de la figure 11. En référence à la figure 13, un signal de sortie OUT est 30 indépendant des signaux DATA0, DATA1 et DATA3, mais il est en opposition de phase avec le signal DATA2.  FIG. 13 is a timing diagram relating to the operation of the circuit of FIG. 11. With reference to FIG. 13, an output signal OUT is independent of the signals DATA0, DATA1 and DATA3, but it is in phase opposition with the signal DATA2.

En conclusion, si un circuit doit être extrait du dessin de circuit vu de dessus de la figure 10, on extrait un circuit qui fonctionne dans des modes différents de ses 35 modes réels. Par conséquent, l'application d'une ingénierie inverse au circuit de la figure 11 donne un circuit extrait de façon erronée.  In conclusion, if a circuit is to be extracted from the circuit diagram seen from above of FIG. 10, a circuit which operates in modes different from its real modes is extracted. Therefore, the application of reverse engineering to the circuit of FIG. 11 gives an erroneously extracted circuit.

Comme décrit ci-dessus, dans un circuit intégré ayant une partie de protection contre l'ingénierie inverse 5 selon l'invention, des transistors qui apparaissent comme étant des transistors ordinaires tels que représentés dans leurs dessins d'architecture, mais qui ont des fonctions différentes de celles de transistors ordinaires, sont formés. Il en résulte que si l'on extrait un circuit à 10 partir d'une représentation de dessins du circuit vu de dessus, on extrait un circuit ayant des fonctions différentes de ses fonctions réelles. En conséquence, la partie de protection contre l'ingénierie inverse est capable de protéger les fonctions du circuit intégré et de 15 s'opposer à l'ingénierie inverse.  As described above, in an integrated circuit having a reverse engineering protection part 5 according to the invention, transistors which appear to be ordinary transistors as shown in their architectural drawings, but which have functions different from those of ordinary transistors, are formed. As a result, if a circuit is extracted from a diagram representation of the circuit seen from above, a circuit having functions different from its real functions is extracted. Accordingly, the reverse engineering protection part is able to protect the functions of the integrated circuit and oppose reverse engineering.

Il va de soi que de nombreuses modifications peuvent être apportées au circuit intégré et au procédé décrit et représenté sans sortir du cadre de l'invention.  It goes without saying that many modifications can be made to the integrated circuit and the method described and shown without departing from the scope of the invention.

Claims (10)

REVENDICATIONS 1. Circuit intégré à semiconducteur caractérisé en ce qu'il comporte: une porte logique et une partie de protection 5 contre l'ingénierie inverse qui modifie les fonctions booléennes apparentes d'une porte logique, la partie de protection contre l'ingénierie inverse comprenant au moins un transistor (Pli) de type PMOS qui reste dans un état de déblocage ou de blocage constant indépendamment d'un signal 10 d'entrée (A) appliqué à sa grille; et au moins un transistor (N11il) de type NMOS qui reste dans un état de déblocage ou de blocage constant indépendamment d'un signal d'entrée (A) appliqué à sa grille, le transistor PMOS et le transistor NMOS étant inclus dans des transistors formant la porte logique.  1. semiconductor integrated circuit characterized in that it comprises: a logic gate and a protection part 5 against reverse engineering which modifies the apparent Boolean functions of a logic gate, the reverse engineering protection part comprising: at least one PMOS-type transistor (P1) which remains in a constant unblocking or blocking state regardless of an input signal (A) applied to its gate; and at least one NMOS-type transistor (N11il) which remains in a constant unblocking or blocking state regardless of an input signal (A) applied to its gate, the PMOS transistor and the NMOS transistor being included in transistors forming the logical gate. 2. Circuit intégré à semiconducteur selon la revendication 1, caractérisé en ce que le, au moins un, transistor PMOS qui reste dans un état de déblocage ou de 20 blocage constant est formé par l'implantation d'ions dans un canal de grille ou par le blocage de l'implantation d'ions dans les canaux de grilles pendant la fabrication.  The semiconductor integrated circuit according to claim 1, characterized in that the at least one PMOS transistor which remains in a state of unblocking or constant blockage is formed by ion implantation in a gate channel or by blocking ion implantation in the gate channels during manufacture. 3. Circuit intégré à semiconducteur selon la revendication 1, caractérisé en ce que le, au moins un, 25 transistor NMOS qui reste dans un état constant de déblocage ou de blocage est formé par l'implantation d'ions dans un canal de grille ou par le blocage d'implantation d'ions dans le canal de grille pendant la fabrication.  The semiconductor integrated circuit according to claim 1, characterized in that the at least one NMOS transistor which remains in a constant state of deblocking or blocking is formed by the implantation of ions in a gate channel or by blocking ion implantation in the gate channel during manufacture. 4. Circuit intégré à semiconducteur selon la 30 revendication 1, caractérisé en ce qu'un transistor (Pll) de type PMOS est connecté entre un noeud ayant une tension d'alimentation (VDD) et une borne de sortie (Y) et comporte une grille à laquelle un signal d'entrée (A) est appliqué ; et un transistor (Nil) de type NMOS est connecté 35 entre la borne de sortie et la masse et comporte une grille à laquelle le signal d'entrée (A) est appliqué ; les transistors PMOS et NMOS restant dans un état constant de déblocage ou de blocage indépendamment du signal d'entrée.  A semiconductor integrated circuit according to claim 1, characterized in that a PMOS transistor (P1) is connected between a node having a supply voltage (VDD) and an output terminal (Y) and has a grid to which an input signal (A) is applied; and an NMOS transistor (Nil) is connected between the output terminal and the ground and has a gate to which the input signal (A) is applied; the PMOS and NMOS transistors remaining in a constant state of unblocking or blocking independently of the input signal. 5. Circuit intégré à semiconducteur selon la revendication 1, caractérisé en que: le, au moins un, transistor PMOS comprend plusieurs transistors (P31, P32) de type PMOS qui sont connectés en parallèle entre un noeud ayant une tension d'alimentation (VDD) et une borne de sortie (Y), et le, au moins un, transistor NMOS comprend plusieurs transistors (N31, N32) de type NMOS qui sont connectés en série entre la borne de sortie et la masse, au moins l'un des transistors PMOS restant dans un état constant de déblocage ou de blocage indépendamment 15 d'un signal d'entrée et au moins l'un des transistors NMOS restant dans un état constant de déblocage ou de blocage indépendamment du signal d'entrée.  5. Semiconductor integrated circuit according to claim 1, characterized in that: the at least one PMOS transistor comprises a plurality of PMOS-type transistors (P31, P32) which are connected in parallel between a node having a supply voltage (VDD). ) and an output terminal (Y), and the at least one NMOS transistor comprises a plurality of NMOS-type transistors (N31, N32) connected in series between the output terminal and the ground, at least one of PMOS transistors remaining in a constant state of unblocking or blocking independently of an input signal and at least one of the NMOS transistors remaining in a constant state of unblocking or blocking independently of the input signal. 6. Circuit intégré à semiconducteur selon la revendication 1, caractérisé en ce que: le, au moins un, transistor PMOS comprend plusieurs transistors (P51, P52) de type PMOS qui sont connectés en série entre une tension d'alimentation (VDD) et une borne de sortie (Y) ; et le, au moins un, transistor NMOS comprend 25 plusieurs transistors (N51, N52) de type NMOS qui sont connectés en parallèle entre la borne de sortie et une tension de masse, au moins l'un des transistors PMOS restant dans un état constant de déblocage ou de blocage indépendamment d'un signal d'entrée et au moins l'un des 30 transistors NMOS restant dans un état constant de déblocage ou de blocage indépendamment du signal d'entrée.  6. semiconductor integrated circuit according to claim 1, characterized in that: the at least one PMOS transistor comprises a plurality of PMOS-type transistors (P51, P52) which are connected in series between a supply voltage (VDD) and an output terminal (Y); and the at least one NMOS transistor comprises a plurality of NMOS transistors (N51, N52) which are connected in parallel between the output terminal and a ground voltage, at least one of the PMOS transistors remaining in a constant state deblocking or blocking independently of an input signal and at least one of the NMOS transistors remaining in a constant unblocking or blocking state regardless of the input signal. 7. Procédé pour la protection contre l'ingénierie inverse d'un circuit intégré à semiconducteur comprenant plusieurs portes logiques ayant au moins un transistor de 35 type PMOS et au moins un transistor de type NMOS, le procédé étant caractérisé en ce qu'il comprend: la construction d'au moins un transistor (Pli) de type PMOS afin qu'il reste dans un état de déblocage ou de blocage constant indépendamment d'un signal d'entrée (A) appliqué à une grille de ce transistor PMOS, par 5 l'implantation d'ions dans un canal de grille du, au moins un, transistor PMOS ou par le blocage de l'implantation d'ions dans le canal de grille pendant la fabrication; et la construction d'au moins un transistor (Nil) de type NMOS afin qu'il reste dans un état de déblocage ou de 10 blocage constant indépendamment d'un signal d'entrée (A) appliqué à une grille de ce transistor NMOS, par l'implantation d'ions dans un canal de grille du, au moins un, transistor NMOS ou le blocage de l'implantation d'ions dans le canal de grille pendant la fabrication.  A method for reverse-engineering protection of a semiconductor integrated circuit comprising a plurality of logic gates having at least one PMOS transistor and at least one NMOS transistor, the method being characterized in that it comprises the construction of at least one PMOS-type transistor (P1) so that it remains in a constant release or blocking state regardless of an input signal (A) applied to a gate of this PMOS transistor, by Implanting ions in a gate channel of the at least one PMOS transistor or blocking the ion implantation in the gate channel during manufacture; and constructing at least one NMOS transistor (Nil) so that it remains in a constant unblocking or blocking state regardless of an input signal (A) applied to a gate of this NMOS transistor, by implanting ions in a gate channel of the at least one NMOS transistor or blocking the ion implantation in the gate channel during manufacture. 8. Procédé pour la protection contre l'ingénierie inverse selon la revendication 7, caractérisé en ce qu'il comprend en outre: la connexion d'un transistor (Pl1) de type PMOS entre une alimentation (VDD) et une borne de sortie (Y) et 20 l'application d'un signal d'entrée (A) à la grille du transistor PMOS; et la connexion d'un transistor (N1l) de type NMOS entre la borne de sortie et la masse et l'application du signal d'entrée à la grille du transistor NMOS, les transistors PMOS et NMOS étant maintenus dans un état constant de déblocage ou de blocage indépendamment du signal d'entrée.  8. Process for protection against reverse engineering according to claim 7, characterized in that it further comprises: the connection of a PMOS transistor (P1) between a power supply (VDD) and an output terminal ( Y) and applying an input signal (A) to the gate of the PMOS transistor; and connecting an NMOS transistor (N1l) between the output terminal and the ground and applying the input signal to the gate of the NMOS transistor, the PMOS and NMOS transistors being maintained in a constant state of deblocking or blocking independently of the input signal. 9. Procédé pour la protection contre l'ingénierie inverse selon la revendication 7, caractérisé en ce qu'il 30 comprend en outre: la connexion de plusieurs transistors (P31, P32) de type PMOS en parallèle entre un noeud ayant une tension d'alimentation (VDD) et une borne de sortie (Y) ; et la connexion de plusieurs transistors (N31, N32) 35 de type NMOS en série entre la borne de sortie et la masse, au moins l'un des transistors PMOS étant maintenu dans un état de déblocage ou de blocage constant indépendamment d'un signal d'entrée et au moins l'un des transistors NMOS étant maintenu dans un état constant de déblocage ou de blocage indépendamment du signal d'entrée.  9. Process for the protection against reverse engineering according to claim 7, characterized in that it further comprises: the connection of several PMOS-type transistors (P31, P32) in parallel between a node having a voltage of power supply (VDD) and an output terminal (Y); and connecting a plurality of NMOS-type transistors (N31, N32) in series between the output terminal and ground, at least one of the PMOS transistors being held in a constant unblocking or blocking state regardless of a signal and at least one of the NMOS transistors being held in a constant state of unblocking or blocking independently of the input signal. 10. Procédé de protection contre l'ingénierie inverse selon la revendication 7, caractérisé en ce qu'il comprend en outre: la connexion de plusieurs transistors (P51, P52) 10 de type PMOS en série entre un noeud ayant une tension d'alimentation (VDD) et une borne de sortie (Y) ; et la connexion de plusieurs transistors (N51, N52) de type NMOS en parallèle entre la borne de sortie et la masse, au moins l'un des transistors PMOS étant maintenu dans un état constant de déblocage ou de blocage indépendamment d'un signal d'entrée et au moins l'un des transistors NMOS étant maintenu dans un état constant de déblocage ou de blocage indépendamment du signal d'entrée.  10. A method of protection against reverse engineering according to claim 7, characterized in that it further comprises: the connection of several PMOS-type transistors (P51, P52) in series between a node having a supply voltage (VDD) and an output terminal (Y); and connecting a plurality of NMOS-like transistors (N51, N52) in parallel between the output terminal and the ground, at least one of the PMOS transistors being held in a constant state of unblocking or blocking independently of a signal of input and at least one of the NMOS transistors being held in a constant state of unblocking or blocking independently of the input signal.
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