FR2839203A1 - An assembly of MOS transistors on a silicon substrate with an insulating layer delimiting each active zone and a strongly doped zone at the periphery of each active zone - Google Patents
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Abstract
Description
conducteur.driver.
ZONE ACTIVE DE CIRCUIT INTÉGRÉ MOS ACTIVE MOS INTEGRATED CIRCUIT AREA
La présente invention concerne le domaine des circuits intégrés comprenant des transistors de type MOS ou circuits intégrés MOS, et plus particulièrement de tels circuits intégrés dans lesquels les dimensions minimales des transistors MOS sont inférieures à 0,1 m (100 nm). Dans un circuit intégré comprenant un grand nombre de transistors MOS, chaque transistor MOS est réalisé dans une zone active séparée des zones actives voisines par une périphérie isolante. Dans les années 70, les premiers circuits intégrés MOS étaient réalisés de la façon représentée schématiquement en figures 1A et 1B qui sont des vues en coupe respectivement réalisoes perpendiculairement à la longueur de grille et le long de la grille. Sur un substrat de silicium monocristallin 1 est formée une couche d'oxyde de champ 2 d'une épaisseur supérieure ou égale au micromètre dans laquelle est ménagée une ouverture 3 constituant une zone active dans laquelle on souhaite réaliser un transistor MOS. A l'époque, la dimension minimale des transistors MOS, c ' est-à-dire la longueur de grille d, était supérieure à 8 m. La grille 5 était réalisée en aluminium sur une couche d'oxyde de grille 6. Le métal de grille 5 était utilisé pour réaliser des connexions. On a également représenté en figure 1A, de façon simplifiée, des régions de drain et de source 8 et 9, et des métallisations de drain et de source qui The present invention relates to the field of integrated circuits comprising MOS transistors or MOS integrated circuits, and more particularly such integrated circuits in which the minimum dimensions of the MOS transistors are less than 0.1 m (100 nm). In an integrated circuit comprising a large number of MOS transistors, each MOS transistor is produced in an active area separated from the neighboring active areas by an insulating periphery. In the 1970s, the first MOS integrated circuits were produced in the manner shown diagrammatically in FIGS. 1A and 1B which are section views respectively produced perpendicularly to the length of the grid and along the grid. On a monocrystalline silicon substrate 1 is formed a field oxide layer 2 with a thickness greater than or equal to a micrometer in which is formed an opening 3 constituting an active area in which it is desired to produce an MOS transistor. At the time, the minimum dimension of the MOS transistors, that is to say the gate length d, was greater than 8 m. The grid 5 was made of aluminum on a layer of grid oxide 6. The grid metal 5 was used to make connections. FIG. 1A also shows, in a simplified manner, drain and source regions 8 and 9, and drain and source metallizations which
étaient également réalisées en aluminium. were also made of aluminum.
Cette structure a présenté de nombreux inconvénients dès que l'on a cherché à miniaturiser les transistors MOS, c'est-à-dire à passer à des longueurs de grille inférieures à 3 m. Un premier inconvénient est que deux transistors voisins doivent être séparés d'une distance relativement importante pour éviter tout perçage sous la couche d'oxyde épais ou oxyde de champ 2. Un deuxième inconvénient est que la couche conductrice formant la grille 5 et la connexion 7 doit franchir une marche en passant au-dessus de l'isolant 2 ce qui constitue une zone de fragilité. Ainsi, quand les dimensions des transistors MOS se sont réduites en deçà de 3 m, on a développé une technologie dite LOCOS selon laquelle l'isolant entre transistors était formé par oxydation du silicium, l'oxyde pénétrant sous la surface supérieure du substrat. Cette structure a été largement utilisée jusqu'à ce que les dimensions des transistors MOS atteignent des valeurs inférieures à 0,35 m. Toutefois, la technologie LOCOS présente divers inconvénients et notamment une mauvaise définition des limites de chaque zone active, liée à la This structure has presented numerous drawbacks as soon as an attempt has been made to miniaturize the MOS transistors, that is to say to switch to gate lengths of less than 3 m. A first drawback is that two neighboring transistors must be separated by a relatively large distance to avoid drilling under the thick oxide layer or field oxide 2. A second drawback is that the conductive layer forming the gate 5 and the connection 7 must cross a step passing over the insulation 2 which constitutes a zone of weakness. Thus, when the dimensions of the MOS transistors have reduced below 3 m, a so-called LOCOS technology has been developed according to which the insulator between transistors was formed by oxidation of silicon, the oxide penetrating under the upper surface of the substrate. This structure was widely used until the dimensions of the MOS transistors reached values less than 0.35 m. However, LOCOS technology has various drawbacks and in particular a poor definition of the limits of each active area, linked to the
formation d'un "bec d'oiseau".formation of a "bird's beak".
Quand on est arrivé à des dimensions de transistors MOS suLmicroniques, on a été amené à utiliser de nouvelles techniques de définition des zones actives dont la technique When we arrived at dimensions of suMicronic MOS transistors, we were led to use new techniques for defining active areas including the technique
désignée par le sigle "STI", de l'anglais "Shallow Trench Isola- designated by the acronym "STI", from the English "Shallow Trench Isola-
tion" ou isolement par tranchées peu profondes. "or isolation by shallow trenches.
Une structure de transistors MOS à isolement de type STI est illustrée en figures 2A et 2B, la figure 2A étant une w e en coupe schématique perpendiculairement à la longueur de grille et la figure 2B étant une w e en coupe le long de la grille. Selon la technologie STI, on creuse dans un substrat de silicium 1 des tranchées peu profondes 11 qui sont remplies d'oxyde de silicium. Ces tranchées entourent des zones actives 13 dont chacune comprend un transistor MOS comportant une grille sur un isolant de grille 16. On a également représenté en figure 2A, de façon simplifiée, des régions de drain et de source 17, 18. A structure of STI type MOS transistors is illustrated in FIGS. 2A and 2B, FIG. 2A being a diagrammatic cross section perpendicular to the gate length and FIG. 2B being a sectional cross section along the grid. According to STI technology, shallow trenches 11 are hollowed out of a silicon substrate 1 which are filled with silicon oxide. These trenches surround active zones 13, each of which comprises an MOS transistor comprising a gate on a gate insulator 16. FIG. 2A also shows, in a simplified manner, drain and source regions 17, 18.
Dans la vue en coupe de la figure 2B, on voit un avan- In the sectional view of FIG. 2B, we see a forward
tage de la technologie dite STI qui est que la tête 19 de la grille 15 est pratiquement dans le même plan que cette grille 15 et n'a pas à franchir de marche. Un autre avantage de la techno logie STI se voit en figure 2A: les tranchées 11 sont plus profondes que les régions de source et de drain 17 et 18 (de méme en technologie LOCOS, la pénétration de 1'oxyde sous la surface de silicium était de préférence plus grande que la profondeur des régions de source et de drain). Ainsi, l'isole ment entre transistors adjacents est plus efficace puisque des The so-called STI technology, which is that the head 19 of the grid 15 is practically in the same plane as this grid 15 and does not have to cross a step. Another advantage of STI technology can be seen in FIG. 2A: the trenches 11 are deeper than the source and drain regions 17 and 18 (similarly in LOCOS technology, the penetration of the oxide under the silicon surface was preferably greater than the depth of the source and drain regions). Thus, the isolation between adjacent transistors is more efficient since
courants parasites susceptibles de circuler entre deux transis- parasitic currents likely to circulate between two transis
tors voisins doivent suivre un trajet plus grand, ce trajet comprenant une portion de trajet vertical. La technologie STI a donné des résultats très satisfaisants dans la réalisation de transistors MOS pouvant avoir des longueurs de grille minimales neighboring neighbors must follow a larger path, this path comprising a portion of vertical path. STI technology has given very satisfactory results in the production of MOS transistors which may have minimum gate lengths
allant jusqu'à 0,1 m.up to 0.1 m.
Toutefois, en deçà de cette dimension, il se pose divers problèmes. L'un de ces problémes est que l'on ne peut pas réduire indéfiniment la largeur des tranchées tout en remplis sant de façon satisfaisante ces tranchées d'un isolant plana risé. On est donc amené à prévoir des zones isolantes entre transistors voisins plus larges que ce qui est nocessaire, d'o il résulte une perte de surface. De plus, le creusement des However, below this dimension, various problems arise. One of these problems is that the width of the trenches cannot be reduced indefinitely while satisfactorily filling these trenches with planarized insulation. It is therefore necessary to provide insulating zones between neighboring transistors wider than that which is nocessary, from which it results in a loss of surface. In addition, the digging of
tranchées peut perturber la surface cristalline du substrat. trenches can disturb the crystal surface of the substrate.
Ainsi, un objet de la présente invention est de prévoir une nouvelle technologie d'isolement entre transistors MOS dans un circuit intégré qui pallie les divers inconvénients des technique s antérieures et qui est adaptée à la réal i sat ion de transistors MOS dont la longueur de grille est inférieure à Thus, an object of the present invention is to provide a new isolation technology between MOS transistors in an integrated circuit which overcomes the various drawbacks of previous techniques and which is adapted to the real i sat ion of MOS transistors whose length grid is less than
0,1 m.0.1 m.
Un objet plus particulier de la présente invention est de réaliser des transistors MOS pouvant être très voisins les A more particular object of the present invention is to produce MOS transistors which can be very close to each other.
uns des autres.each other.
Pour atteindre ces objets, la présente invention prévoit un ensemble de transistors MOS de dimension minimale inférieure à 0,1 m, comprenant un substrat de silicium dont la surface supérieure est plane. Chaque zone active est délimitée To achieve these objects, the present invention provides a set of MOS transistors of minimum dimension less than 0.1 m, comprising a silicon substrate whose upper surface is planar. Each active area is delimited
par une couche isolante déposée au-dessus de la surface supé- by an insulating layer deposited above the upper surface
rieure du substrat, une zone dopée de dopage spécifique étant the substrate, a specific doped doped area being
formée dans le substrat à la périphérie de chaque zone active. formed in the substrate at the periphery of each active area.
Selon un mode de réalisation de la présente invention, la partie active de la grille de chaque transistor MOS est formée d'une double couche conductrice, la couche inférieure ayant la même épaisseur que la couche isolante et la couche supérieure s'étendant aussi sur la couche isolante pour former According to an embodiment of the present invention, the active part of the gate of each MOS transistor is formed of a double conductive layer, the lower layer having the same thickness as the insulating layer and the upper layer also extending over the insulating layer to form
une tête de grille.a grid head.
Selon un mode de réalisation de la présente invention, la double couche conductrice est constituée de deux couches de According to an embodiment of the present invention, the double conductive layer consists of two layers of
silicium polycristallin.polycrystalline silicon.
Selon un mode de réalisation de la présente invention, According to an embodiment of the present invention,
la couche isolante est en nitrure de silicium. the insulating layer is made of silicon nitride.
La présente invention prévoit aussi un procédé de formation d'une zone fortement dopée à la périphérie de la région active d'un transistor MOS, dans lequel la région active est délimitée par une couche isolante formoe au-dessus de la surface d'un substrat de silicium, comprenant l'étape consistant à masquer la zone centrale de la région active et à former une implantation délimitée d'une part par le masque, d'autre part The present invention also provides a method of forming a heavily doped area at the periphery of the active region of an MOS transistor, in which the active region is delimited by an insulating layer formed above the surface of a substrate. of silicon, comprising the step of masking the central zone of the active region and of forming an implantation delimited on the one hand by the mask, on the other hand
par la périphérie de la couche isolante. by the periphery of the insulating layer.
Selon un mode de réalisation de la présente invention, la zone fortement dopée est de même type que le caisson du According to an embodiment of the present invention, the heavily doped area is of the same type as the well of the
transistor MOS.MOS transistor.
Selon un mode de réalisation de la présente invention, le masque recouvre en outre le côté drain ou le côté source du According to an embodiment of the present invention, the mask also covers the drain side or the source side of the
transistor considéré.transistor considered.
Ces objets, caractéristiques et avantages, ainsi que d'autres de la présente invention seront exposés en détail dans These and other objects, features and advantages of the present invention will be discussed in detail in
la description suivante de modes de réalisation particuliers the following description of particular embodiments
faite à titre non-limitatif en relation avec les figures jointes parmi lesquelles: made without limitation in relation to the attached figures among which:
le s f igures 1A et 1B sont de s vues en coupe transver - Figures 1A and 1B are cross-sectional views -
sale et longitudinale illustrant la réalisation d'une zone active selon une technologie utilisée pour des transistors MOS primitifs ayant des longueurs de grille supérieures à 8 m; les figures 2A et 2B sont des vues en coupe transver sale et longitudinale illustrant la réalisation d'une zone active par la technologie dite STI; les figures 3, 4, 5 et 6A illustrent des étapes successives de réalisat ion de zones act ives selon la présente invention; la figure 6B est une vue en perepective schématique correspondant à la vue en coupe de la figure 6A; et la figure 7 illustre un procédé de formation d'isole dirty and longitudinal illustrating the creation of an active area according to a technology used for primitive MOS transistors having gate lengths greater than 8 m; FIGS. 2A and 2B are views in dirty transverse and longitudinal section illustrating the production of an active area by the so-called STI technology; FIGS. 3, 4, 5 and 6A illustrate successive steps for producing active areas according to the present invention; Figure 6B is a schematic perspective view corresponding to the sectional view of Figure 6A; and Figure 7 illustrates an isolating method
ment entre transistors selon la présente invention. ment between transistors according to the present invention.
La figure 3 est une vue en coupe et en perepective d'une tranche de silicium 1 revêtue d'une couche mince 20 desti née à constituer l'isolant de grille d'un transistor MOS. Cette couche est classiquement en oxyde de silicium mais pourra être en tout matériau choisi pour assurer la fonction d'isolement de FIG. 3 is a sectional and perspective view of a silicon wafer 1 coated with a thin layer 20 intended to constitute the gate insulator of a MOS transistor. This layer is conventionally made of silicon oxide but may be of any material chosen to provide the insulation function of
grille, par exemple en un matériau à forte constante diélec- grid, for example of a material with a high dielectric constant
trique. Au-dessus de la couche d'isolement de grille 2 est déposée une couche d'un matériau conducteur qui est gravé en blocs 23 correspondant aux zones dont on veut qu'elles consti tuent des zones actives de transistors MOS. Le conducteur 23 sera de facon classique du silicium polycristallin mais pourra être tout conducteur choisi apte à constituer la grille d'un transistor MOS et sélectivement gravable par rapport aux autres cudgel. Above the gate isolation layer 2 is deposited a layer of a conductive material which is etched in blocks 23 corresponding to the areas which we want to constitute active areas of MOS transistors. The conductor 23 will conventionally be polycrystalline silicon but may be any conductor chosen capable of constituting the gate of a MOS transistor and selectively etchable with respect to the others
matériaux utilisés.used materials.
A une étape suivante illustrée en figure 4, on dépose une couche d'un matériau isolant qui est planarisée, par exemple par un procédé mécanochimique (CMP), pour remplir les inters In a next step illustrated in FIG. 4, a layer of insulating material is deposited which is planarized, for example by a mechanochemical process (CMP), to fill the inters
tices 25 entre les blocs 23.25 between blocks 23.
A une étape suivante illustrée en figure 5, on dépose une couche uniforme d'un matériau conducteur 26, de préférence identique au matériau conducteur constituant les blocs 23, par exemple du silicium polycristallin. Toutefois, il pourra s'agir de tout matériau conducteur présentant des qualités de gravure sélective compatibles avec les autres étapes du procédé qui In a next step illustrated in FIG. 5, a uniform layer of a conductive material 26, preferably identical to the conductive material constituting the blocks 23, is deposited, for example polycrystalline silicon. However, it may be any conductive material having selective etching qualities compatible with the other process steps which
seront décrites ci-après.will be described below.
A une étape ultérieure illustrée en figure 6A, on grave les couches 26 et 23 selon un masque correspondant au At a later stage illustrated in FIG. 6A, the layers 26 and 23 are etched according to a mask corresponding to the
dessin des grilles et des têtes de grille des transistors MOS. drawing of the grids and grid heads of the MOS transistors.
On forme ainsi dans l' ensemble des couches conductrices 23 et 26 In this way, conductive layers 23 and 26 are formed
les régions de grille des transistors MOS désignées par la réfé- the gate regions of the MOS transistors designated by the ref-
rence 28 et des régions de tête de grille désignées par la rence 28 and grid head regions designated by the
référence 29.reference 29.
La structure obtenue est représentée en demi perspec tive en figure 6B dans laquelle on a utilisé de mémes références qu'en figure 6A. On voit que les zones actives correspondent au contour des blocs 23 décrits en relation avec la figure 3. La partie de grille 28 proprement dite de chaque transistor MOS correspond à deux couches de matériau conducteur gravées en une seule étape (ou en deux étapes successives mais alignées si les The structure obtained is shown in half perspective in FIG. 6B in which the same references have been used as in FIG. 6A. It can be seen that the active zones correspond to the outline of the blocks 23 described in relation to FIG. 3. The gate part 28 proper of each MOS transistor corresponds to two layers of conductive material etched in a single step (or in two successive steps but aligned if the
deux matériaux conducteurs sont distincts). two conductive materials are distinct).
Selon un avantage de la présente invention, la partie According to an advantage of the present invention, the part
supérieure de la grille 28 et la tête de grille 29 sont consti- grid 28 and grid head 29 are made up of
tuces d'une seule couche 26 déposée sur une surface sensiblement plane comme cela est illustré en figure 5. Il n'y a donc pas de tuces of a single layer 26 deposited on a substantially flat surface as illustrated in FIG. 5. There is therefore no
probléme de passage de marche et la tête de grille 29 est conve- shifting problem and the grid head 29 is suitable for
nablement séparée du substrat par la couche isolante 25 pour significantly separated from the substrate by the insulating layer 25 to
éviter les effets capacitifs.avoid capacitive effects.
La dimension latérale de la zone isolante entre deux transistors MOS peut être aussi petite que possible. Elle peut The lateral dimension of the insulating zone between two MOS transistors can be as small as possible. She can
notamment avoir la dimension minimale imposée par la structure. in particular have the minimum dimension imposed by the structure.
Le fait que la zone situce entre deux transistors MOS adjacents ne s oi t pas c reusée ne cons t itue pas un inconvéni ent pour de s transistors de très petites dimensions car ces transistors sont généralement alimentés sous de très faibles tensions de l'ordre du volt et les risques de perçage entre transistors voisins sont réduits. Selon un autre avantage de la présente invention, aucune étape critique n'est impliquée et le fait notamment que l'on évite de creuser le substrat entraîne que l'on n'y crée pas de contraintes et que la qualité cristalline du silicium 1 sera particulièrement bonne, exempte de dislocations et autres défauts, ce qui contribue également à réduire les risques de The fact that the area between two adjacent MOS transistors is not successful does not constitute a drawback for very small transistors because these transistors are generally supplied at very low voltages of the order of volt and the risks of drilling between neighboring transistors are reduced. According to another advantage of the present invention, no critical step is involved and the fact in particular that the digging of the substrate is avoided, that stresses are not created there and that the crystalline quality of the silicon 1 will be particularly good, free from dislocations and other defects, which also helps reduce the risk of
claquage parasite.parasitic breakdown.
A titre d'exemple numérique, et sans que cela ne constitue une limitation de la présente invention, on pourra prévoir un dispositif ayant les dimensions suivantes: - longueur de grille: 80 nm, - longueur de la zone active: 300 nm, - largeur de la zone active: 100 nm, - distance recouverte d'isolant entre zones actives: 100 nm, - épaisseur de la couche isolante 25, par exemple en nitrure de silicium, et des blocs conducteurs 23, par exemple en silicium polycristallin: 50 nm, - épaisseur de la seconde couche conductrice 26, par exemple en silicium polycristallin: 100 nm, As a numerical example, and without this constituting a limitation of the present invention, a device could be provided having the following dimensions: - gate length: 80 nm, - length of the active area: 300 nm, - width of the active area: 100 nm, - distance covered with insulation between active areas: 100 nm, - thickness of the insulating layer 25, for example made of silicon nitride, and of the conductive blocks 23, for example made of polycrystalline silicon: 50 nm , thickness of the second conductive layer 26, for example of polycrystalline silicon: 100 nm,
- épaisseur de l'isolant de grille 20: 2 nm. - thickness of the gate insulator 20: 2 nm.
Une fois obtenue la structure des figures 6A et 6B, on pourra continuer de facon classique les étapes de réalisation d'un transistor MOS, par exemple, en procédant successivement à une implantation faiblement dopée de drain et de source, à la formation d'espaceurs, à l' implantation de régions fortement Once the structure of FIGS. 6A and 6B has been obtained, it will be possible to continue in a conventional manner the steps for producing an MOS transistor, for example, by successively carrying out a lightly doped implantation of drain and source, with the formation of spacers , to the implantation of regions strongly
dopées de drain et de source, et à la réalisation de contacts. drained and source doped, and making contacts.
Bien entendu, à une étape du procédé, par exemple après l'étape illustrée en figure 4, on aura formé dans le substrat 1 des caissons N et P destinés à la formation des transistors à canal P et à canal N. La présente invention, contrairement à un préjugé couramment admis, ne prévoit pas des isolements de champ péné trant sous la surface du substrat, ce qui était considéré comme nécessaire par l'homme de l'art pour des transistors de petite dimension. Selon l'un de ses aspects, la présente invention prévoit, pour des transistors de longueur de grille inférieure à 0,1 m, une technique à dépôt d'isolant de champ au-dessus de la Of course, at a stage of the method, for example after the stage illustrated in FIG. 4, there will have been formed in the substrate 1 wells N and P intended for the formation of P-channel and N-channel transistors. The present invention, contrary to a commonly accepted prejudice, does not provide for field insulations penetrating beneath the surface of the substrate, which was considered necessary by those skilled in the art for small transistors. According to one of its aspects, the present invention provides, for transistors with gate length less than 0.1 m, a technique with field insulator deposition above the
surface du substrat qui avait été abandonnée pour des transis- substrate surface that had been abandoned for transis-
tors MOS de longueur de grille inférieure à 3 m. MOS tors of grid length less than 3 m.
Bien que l'on ait mentionné dans la présente Although we have mentioned in this
description la fabrication de transistors MOS, il sera clair que description the manufacturing of MOS transistors, it will be clear that
le procédé décrit s' applique à des circuits intégrés MOS compre nant d'autres éléments que des transistors MOS, par exemple des transistors bipolaires ou des points mémoire. Les blocs 23 ou la couche isolante complémentaire 25 pourront être utilisés dans the method described applies to MOS integrated circuits comprising elements other than MOS transistors, for example bipolar transistors or memory points. The blocks 23 or the additional insulating layer 25 may be used in
ces autres éléments, par exemple pour masquer des implantations. these other elements, for example to hide settlements.
Pour améliorer l'isolement entre transistors adja cents, et éviter l' extension des zones de charge d'espace entre drain et source adjacents de deux transistors voisins de méme type ou de type opposé, la présente invention prévoit un dopage spécifique au voisinage immédiat de la périphérie des couches isolantes 23. Ceci peut par exemple être réalisé après l'étape décrite en figures 6A et 6B, avant ou après les étapes de To improve the isolation between transistors already hundreds, and to avoid the extension of the space charge zones between adjacent drain and source of two neighboring transistors of the same type or of the opposite type, the present invention provides for specific doping in the immediate vicinity of the periphery of the insulating layers 23. This can for example be carried out after the step described in FIGS. 6A and 6B, before or after the steps of
formation des régions de source et de drain d'un transistor. formation of the source and drain regions of a transistor.
Selon l' invention, comme cela est illustré en figure 7, on dépose sur l' ensemble de la surface une couche de résine et on y forme des ouvertures annulaires à la périphérie de tous les transistors d'un type de conductivité donné. Ainsi, cette couche de résine s'arrête sur la couche d'isolant 23 et masque complètement la région de grille de chaque transistor dont elle déborde. Les ouvertures annulaires sont par exemple formées sur les transistors à canal N. formés dans un caisson de type P à la périphérie desquels on veut former une région plus fortement dapée de type P. On effectue ensuite une implantation. Au niveau de chaque transistor, cette implantation est arrêtée d'une part par la partie centrale 42 de la couche de résine, d'autre part par la périphérie de la couche isolante 25. On aura choisi pour la couche isolante 25 un matériau à pouvoir bloquant élevé, par exemple du nitrure de silicium. On peut ainsi former des régions annulaires P3 fortement dopées à la périphérie des zones actives. Les régions P3 permettent d'éviter une extension des zones de charge d'espace à partir des régions de drain et de According to the invention, as illustrated in FIG. 7, a layer of resin is deposited over the entire surface and annular openings are formed there on the periphery of all the transistors of a given type of conductivity. Thus, this resin layer stops on the insulating layer 23 and completely masks the gate region of each transistor from which it projects. The annular openings are for example formed on the N-channel transistors formed in a P-type box at the periphery of which it is desired to form a more strongly daped P-type region. An implantation is then carried out. At each transistor, this implantation is stopped on the one hand by the central part 42 of the resin layer, on the other hand by the periphery of the insulating layer 25. A material having power will have been chosen for the insulating layer 25 high blocker, for example silicon nitride. It is thus possible to form annular regions P3 heavily doped at the periphery of the active areas. The P3 regions make it possible to avoid an extension of the space charge zones from the drain and
source du transistor. Les dopants implantés sont donc auto- source of the transistor. The implanted dopants are therefore self-
positionnés par rapport au bord de la couche isolante, positioned relative to the edge of the insulating layer,
précisément là o ils doivent servir à contrôler l' isolation. precisely where they should be used to control the insulation.
Ni les régions de drain et de source, ni le caisson du transistor, n'ont été représentés en figure 7, puisque les régions P3 sont éventuellement formées avant que ces régions de drain et de source et que le caisson aient été réalisés. Toute fois, de façon préférée, les régions P3 seront réalisées après la formation des caissons et après la formation des régions de drain et de source faiblement dopées (régions LDD), avant la formation des espaceurs destinés à délimiter des régions de Neither the drain and source regions, nor the transistor well, have been shown in FIG. 7, since the regions P3 are possibly formed before these drain and source regions and the well have been produced. However, preferably, the regions P3 will be produced after the formation of the wells and after the formation of the weakly doped drain and source regions (LDD regions), before the formation of the spacers intended to delimit regions of
drain et de source fortement dopées. heavily doped source and drain.
La présente invention est susceptible de diverses The present invention is susceptible of various
variantes et modifications qui apparaîtront à l'homme de l'art. variants and modifications which will appear to those skilled in the art.
En particulier, les étapes décrites pour l'isolement de transis- In particular, the steps described for the isolation of transis-
tors à canal N. formés dans un caisson de type P. seront éven- N channel tors formed in a P type box.
tuellement également mises en oeuvre pour les transistors à canal P. formés dans un caisson de type N. En outre, selon une variante de l' invention, le masque 40 peut être prévu sur une partie seulement de la zone active pour que l' implantation périphérique soit réalisée par exemple seulement côté source ou seulement côté drain. Ce choix dépendra notamment de la nature des transistors voisins du transistor considéré: transistor de also implemented for the P channel transistors formed in a type N box. In addition, according to a variant of the invention, the mask 40 can be provided on only part of the active area so that the implantation device is made for example only on the source side or only on the drain side. This choice will depend in particular on the nature of the neighboring transistors of the transistor considered:
méme type ou transistor de type opposé. same type or opposite type transistor.
Par ailleura, la p6ripb6rie dapple de la zone active pourra ALre forage une auLre agape, par example enLre les Atapes dAcriLes en relation avec lea figures 3 at 4. CetLe zone depose se Lrouvera alorG sous la pAripbArie interns des regions isolanLes enLre zones acLives. De plus, divers modes at nombres By the way, the apple periphery of the active zone can drill another agape, for example in the stages described in relation to Figures 3 to 4. This deposition zone will also be found under the internship of the isolated regions in the active zones. In addition, various modes at numbers
d'6Lapes d'tmplantaLion pourront ALre sAlecLionnds. more implantation steps can be selected.
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR0205291A FR2839203A1 (en) | 2002-04-26 | 2002-04-26 | An assembly of MOS transistors on a silicon substrate with an insulating layer delimiting each active zone and a strongly doped zone at the periphery of each active zone |
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| FR (1) | FR2839203A1 (en) |
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