FR2758008A1 - Hemispherical grain silicon formation technique for ultra high density integrated circuits - Google Patents

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Abstract

The hemispherical grain silicon formation technique has a silicon layer (40) onto which is placed a layer of hemispherical granular silicon (42). A second layer of hemispherical grain silicon is formed on top of the first granular layer, such that independent grains of the second silicon layer are formed on top of the first layer. The structure forms the lower capacitor electrode.

Description

Arrière-plan de l'invention 1. Domaine de l'invention
La présente invention se rapporte à la formation de structures à haute capacité dans des dispositifs à circuits intégrés et, plus particulièrement, à la formation d'électrodes qui incorporent au moins une surface structurée.BACKGROUND OF THE INVENTION 1. Field of the Invention
The present invention relates to the formation of high capacity structures in integrated circuit devices and, more particularly, to the formation of electrodes which incorporate at least one structured surface.

2. Description de la technique concernée
Historiquement, l'augmentation de la densité des dispositifs à circuits intégrés a été accomplie en partie en diminuant la taille des structures telles que les lignes de câblage et les grilles de transistor et en diminuant la séparation entre les structures qui réalisent le dispositif à circuits intégrés. D'une manière générale, on se référera à la réduction de la taille des structures de circuit par diminution de la "largeur de trait" utilisé pour la fabrication du dispositif à circuits intégrés. Pour des mémoires dynamiques à accès direct (DRAM), des informations sont stockées, de manière classique, an chargeant ou en déchargeant, de maniera selective, chaque condensateur d'un groupe de condensateurs formés sur la surface d'un substrat semiconducteur. Le plus souvent, un seul bit d'informations binaires est stocké au niveau de chaque condensateur en associant un éat de condensateur déchargé a un zéro logique et un état de condensateur chargé à un un logique. L'aire surfacique des plaques des condensateurs de mémorisation détermine la quantité de charge qui peut être stockée sur onacun des condensateurs, tant donné la tenson de mise an oeuvre tixe classique d'une mémoire, la séparation des électrodes qui peut être réalisée de manier e i iaoe, et la constante diélectrique du diélectrique du condensateur utilisé, de manière classique, dans les condensateurs. Réduire l'aire surfacique occupée par un condensateur de DREM de ce type, selon la iargeur de trait réduite, tend à réduire l'aire surfacique des plaques de condensateur et à réduire la quantité de charge qui peut être stockée dans le condensateur de mémorisation (c'est-à-dire, la capacité).2. Description of the technique concerned
Historically, increasing the density of integrated circuit devices has been accomplished in part by decreasing the size of structures such as wiring lines and transistor gates and decreasing the separation between the structures that make up the integrated circuit device. . In general, reference will be made to reducing the size of the circuit structures by reducing the "line width" used for the manufacture of the integrated circuit device. For dynamic direct access memories (DRAM), information is stored, conventionally, by charging or discharging, in a selective manner, each capacitor of a group of capacitors formed on the surface of a semiconductor substrate. Most often, a single bit of binary information is stored at each capacitor by associating a discharged capacitor state with a logic zero and a charged capacitor state with a logic. The surface area of the plates of the storage capacitors determines the amount of charge which can be stored on any of the capacitors, given the tenson of the conventional implementation of a memory, the separation of the electrodes which can be carried out ei iaoe, and the dielectric constant of the dielectric of the capacitor conventionally used in capacitors. Reducing the surface area occupied by a DREM capacitor of this type, according to the reduced line width, tends to reduce the surface area of the capacitor plates and to reduce the amount of charge which can be stored in the storage capacitor ( that is, the capacity).

La quantité de charge stockée dans les condensateurs de mémorisation doit, de manière classique, être assez grande pour atteindre un fonctionnement fiable de la mémoire. Pour les conceptions récentes de DRAM à intégration à ultrahaute densité ("ULSI"), des réductions supplémentaires de la quantité de charge stockée dans les condensateurs de mémorisation de DRAM pourraient empêcher la lecture fiable des informations stockées dans le condensateur. The amount of charge stored in the storage capacitors must conventionally be large enough to achieve reliable operation of the memory. For recent designs of Ultra High Density Integration DRAM ("ULSI"), further reductions in the amount of charge stored in the DRAM storage capacitors could prevent reliable reading of information stored in the capacitor.

De plus, parce que la charge découle inévitablement des condensateurs de êmorisatio, les DRAM exigent un raîraichissement périodique de la charge stockée sur chacun des condensateurs de la DRAM pour assurer que la charge stockée reste au-dessus du niveau minimal pouvant être détecté. Des réductions supplémentaires de capacité demanderaien des opérations de rafraichissement plus fréquentes pour la DRAM, qui ne sont pas souhaitables parce qu'au moins des parties de la DRAM ne sont pas disponibles pour la lecture et l'écriture d'informations pendant les opérations ae rairaichissement. In addition, because the charge inevitably arises from the storage capacitors, DRAMs require periodic refresh of the charge stored on each of the DRAM capacitors to ensure that the stored charge remains above the minimum detectable level. Additional reductions in capacity will require more frequent DRAM refresh operations, which are undesirable because at least parts of the DRAM are not available for reading and writing information during refresh operations. .

Pour aborder les défis de tailles réduites de structure, des conceptions de DRAM ont été proposées, lesquelles incorporent des condensateurs ayant des extensions verticales au-dessus de la surface du substrat (c' est-à-dire, des condensateurs "empilés") ou au-dessous de la surface du substrat (c'est-à-dire, des condensateurs "en tranchée"). En adoptant une structure à trois dimensions, les conceptions de DRAM de ce type donnent des condensateurs de mémorisation ayant des capacités plus grandes mais qui consomment moins d'aire surfacique du substrat. Bien que les conceptions de condensateurs empilés et de condensateurs en tranchée entraînent des structures plus compliquées qui sont plus difficiles à fabriquer, ces conceptions ont récemment été adoptées avec un certain succès. Comme variante, des structures moins coûteuses et plus facilement fabriquées procurant une capacité améliorée sont souhaitables. De plus, il est souhaitable de réduire l'étendue verticale du condensateur de mémorisation pour permettre la production de structures de dispositif plus planes. il subsiste, de plus, un besoin- d'augmenter la capacité des condensateurs de mémorisation de DRAM tout en diminuant la quantité d'aire surfacique consommée par les condensateurs de mémorisation de DRAM sur la surface du substrat sericonducteur.  To address the challenges of reduced structure sizes, DRAM designs have been proposed, which incorporate capacitors having vertical extensions above the surface of the substrate (ie, "stacked" capacitors) or below the surface of the substrate (ie, "trench" capacitors). By adopting a three-dimensional structure, DRAM designs of this type give storage capacitors having larger capacities but which consume less surface area of the substrate. Although the designs of stacked capacitors and trench capacitors result in more complicated structures that are more difficult to manufacture, these designs have recently been adopted with some success. Alternatively, less expensive and more easily fabricated structures providing improved capacity are desirable. In addition, it is desirable to reduce the vertical extent of the storage capacitor to allow the production of flatter device structures. there remains, moreover, a need to increase the capacity of the DRAM storage capacitors while decreasing the amount of surface area consumed by the DRAM storage capacitors on the surface of the sericonductor substrate.

Une technique particulière qui a été proposée pour augmenter la capacité obtenue pour une aire surfacique de substrat fixe est d'utiliser du silicium structuré ou rugueux en tant que plaque de fond pour le condensateur de mémorisation. Les avantages de cette technique sont représentés en partie à la figure l, qui représente, en coupe transversale, une partie d'une DRAM ayant un condensateur de mémorisation muni d'une électrode en plaque inférieure formée à partir de silicium structuré. La DRAM représentée est constituée d'un substrat de silicium 10, de zones de formation de la couche d'oxyde épais 12, de zones source/drain 14, lo et d'une électrode de grille 18 du transistor à effet de champ de transfert ("FET") de la cellule de mémoire et d'une ligne de câblage 20 formée au-dessus d'une des zones de formation de la couche d'oxyde épais 12. La ligne de câblage 20 relie des parties de la DRAM d'une manière bien connue et le transistor à effet de champ de transfert agit comme un commutateur pendant les opérations de lecture et d'écriture dans le condensateur. Dans une DRAM de ce type, le condensateur de mémorisation peut être relié à une zone source/drain l6 du transistor à effet de champ de transfert par une connexion s 'étendant à la verticale 22 qui se termine en une plaque 24 formée à partir de polysilicium classique. Une couche de silicium structuré 20 est formée sur la surface supérieure de la plaque de polysilicium classique 24 pour achever l'électrode inférieure du condensateur de mémorisation de charge. A particular technique which has been proposed for increasing the capacity obtained for a surface area of a fixed substrate is to use structured or rough silicon as a bottom plate for the storage capacitor. The advantages of this technique are partially represented in FIG. 1, which represents, in cross section, a part of a DRAM having a storage capacitor provided with a bottom plate electrode formed from structured silicon. The DRAM shown consists of a silicon substrate 10, zones for forming the thick oxide layer 12, source / drain zones 14, lo and a gate electrode 18 of the transfer field effect transistor. ("FET") of the memory cell and a wiring line 20 formed above one of the zones of formation of the thick oxide layer 12. The wiring line 20 connects parts of the DRAM d in a well known manner and the transfer field effect transistor acts as a switch during the read and write operations in the capacitor. In a DRAM of this type, the storage capacitor can be connected to a source / drain zone 16 of the transfer field effect transistor by a connection extending vertically 22 which ends in a plate 24 formed from classic polysilicon. A layer of structured silicon 20 is formed on the upper surface of the conventional polysilicon plate 24 to complete the lower electrode of the charge storage capacitor.

Une fine couche diélectrique 28 recouvre à la fois la surface de la couche de silicium structuré 26 et la surface des parties exposées de la plaque 24, et une couche de polysilicium dopé 30 est formée sur la couche diélectrique 28 pour servir d'électrode supérieure pour le condensateur. En utilisant du silicium structuré à l'intérieur de l'électrode inférieure du condensateur, l'aire surfacique du condensateur est augmentée sans étendre les électrodes du condensateur de racoon latérale, de sorte que la structure représentée a une capacité améliorée pour une aire surfacique fixe.A thin dielectric layer 28 covers both the surface of the structured silicon layer 26 and the surface of the exposed parts of the plate 24, and a layer of doped polysilicon 30 is formed on the dielectric layer 28 to serve as an upper electrode for the capacitor. By using structured silicon inside the lower electrode of the capacitor, the surface area of the capacitor is increased without extending the electrodes of the lateral racoon capacitor, so that the structure shown has an improved capacity for a fixed surface area .

Différentes techniques ont été utilisées pour produire du silicium structuré à utiliser dans des dispositifs à semiconducteur comme la DRAM représentée à la figure 1. Watanabe et al., dans "Device application and Structure Observation or Hemispnerical-Grained Si", décrivent la formation de silicium polycristallin à grain hémisphérique (dans la suite du document, on se référera au silicium structuré par "HSG-Si") par un dépôt chimique en phase vapeur à basse pression (LPCVD( à partir d'hydrure de silicium gazeux (SiH4) . La rugosité de surface ou texture des films d'HSG-Si est rendue maximale de sorte que les films d'HSG-Si peuvent être utilisés en tant que plaques de condensateurs de mémorisation de DRAM, des capacités maximales étant obtenues pour du polysiliciu
(HSG-Si) déposé à une température de substrat de 590 "C. Des températures de dépôt de substrat supérieures ou inférieures de dix degrés par rapport aux 590 OC produisent une texture de sur race inacceptable, c' est-à-dire que ces conditions produisent une surface plate non souhaitable qui ne donnent pas d'électrodes de capacité suffisarment supérieure par rapport au polysilicium classique. Les condensateurs fabriqués en utilisant une électrode inférieure d'HSG-Si déposée en utilisant un dépôt chimique en phase vapeur à basse pression sur un substrat à une température de 590 "C montrent une capacité par unité de surface environ deux fois plus grande que des condensateurs similaires fabriqués en utilisant des électrodes inférieures plates déposées des températures de substrat soit de 580 "C soit Qe au " (ou plus).Different techniques have been used to produce structured silicon for use in semiconductor devices like the DRAM shown in Figure 1. Watanabe et al., In "Device application and Structure Observation or Hemispnerical-Grained Si", describe the formation of silicon polycrystalline with hemispherical grain (in the rest of the document, reference will be made to silicon structured by "HSG-Si") by a low pressure chemical vapor deposition (LPCVD (from gaseous silicon hydride (SiH4). surface roughness or texture of the films of HSG-Si is maximized so that the films of HSG-Si can be used as plates of DRAM storage capacitors, maximum capacities being obtained for polysilicon
(HSG-Si) deposited at a substrate temperature of 590 "C. Substrate deposition temperatures ten degrees higher or lower than the 590 OC produce an unacceptable overbred texture, i.e. conditions produce an undesirable flat surface which does not yield electrodes of sufficiently higher capacity than conventional polysilicon. Capacitors fabricated using a lower HSG-Si electrode deposited using low pressure chemical vapor deposition on a substrate at a temperature of 590 "C show a capacity per unit area approximately twice as large as similar capacitors manufactured using flat lower electrodes deposited substrate temperatures of either 580" C or Qe au "(or more) .

Fazan et al., dans "Electrical Characterizaton ci
Textured Interpoly Capaci tors for Advanced DRAMs", décrivent une variante de processus pour former une surface structurée sur une couche de silicium polycristallin dopé. Une oxydation humide à 907 C est utilisée pour cultiver un film d'oxyde sur la surface d'une couche de polysilicium dopé, et ensuite le film d'oxyde est attaqué pour produire une surface structurée sur le silicium polycristallin. L'attaque ce la couche d'oxyde cultivée sur la couche de polysilicium a pour conséquence la création d'une surface de polysilicium structurée à cause des niveaux supérieurs d'oxydation qui se produisent le long des frontières de grain des couches de polysilicium dopé, couplée à l'enlèvement ultérieur de l'oxyde depuis les frontières de grain de polysilicium. L'étendue de la rugosité de surface produite dans ce processus est directement relative à la taille des grains de polysilicium, de sorte que des films à petits grains sont nécessaires pour produire des niveaux souhaitables de texture de surface.Fazan et al., In "Electrical Characterizaton ci
Textured Interpoly Capaci tors for Advanced DRAMs ", describe a process variant to form a structured surface on a layer of doped polycrystalline silicon. Wet oxidation at 907 C is used to cultivate an oxide film on the surface of a layer of doped polysilicon, and then the oxide film is etched to produce a structured surface on the polycrystalline silicon. The attack on the oxide layer cultivated on the polysilicon layer results in the creation of a polysilicon surface structured at cause of the higher levels of oxidation that occur along the grain boundaries of the doped polysilicon layers, coupled with the subsequent removal of the oxide from the grain boundaries of polysilicon. The extent of surface roughness produced in this process is directly related to the size of the polysilicon grains, so small grain films are required to produce so uhaitable surface texture.

L'article de Sakao et al., "A Capacitor-Over-Bit
Line (COB) Cell with a Hemispherical-Grain Storage Node for o4 Mb DRAME", 1990 IEDM, décrit la formation d'un condensateur DRAM incorporant du HSG-Si pour donner une capacité de mémorisation augmentée. La formation du condensateur de Sakao va être décrite dans la suite du document. Après la formation de la source, du drain et de la- grille du transistor à effet de champ de transfert, une couche d'oxyde est formée au-dessus de la grille et de la ligne de mots. Une traversée de contact est ouverte vers le drain du transistor à effet de champ de transfert et un conducteur vertical de connexion est formé pour s'étendre depuis le drain Jusqu'à la surface de la couche d'oxyde. Une couche de polysilicium classique est déposée par un dépôt chimique en phase vapeur à basse pression à o00 0 en contact avec la connexion verticale. La cocon 0e polysil icium classique subit une formation de motits par gravure et attaque par ions réactifs pour former un noeud de mémorisation central relié au drain du transistor à effet de champ de transfert par 1' intermédiaire de la connexion verticale.The article by Sakao et al., "A Capacitor-Over-Bit
Line (COB) Cell with a Hemispherical-Grain Storage Node for o4 Mb DRAME ", 1990 IEDM, describes the formation of a DRAM capacitor incorporating HSG-Si to give increased storage capacity. The formation of the Sakao capacitor will be described in the rest of the document After the source, the drain and the gate of the transfer field effect transistor have been formed, an oxide layer is formed above the gate and the word line. A contact bushing is open to the drain of the transfer field effect transistor and a vertical connection conductor is formed to extend from the drain to the surface of the oxide layer. A conventional polysilicon layer is deposited by chemical vapor deposition at low pressure at o00 0 in contact with the vertical connection. The cocoon 0e classic polysil icium undergoes formation of motits by etching and attack by reactive ions to form a memorization node. ntral connected to the drain of the transfer field effect transistor via the vertical connection.

Le silicium à grain hémisphérique est formé au ces sus de la surface du noeud de mémorisation central par un dépôt chimique en phase vapeur à basse pression utilisant de l'hydrure de silicium à une pression de 133,3 Pa (1 Torr) et à une température de substrat de 550 "C. L'HSG-Sl déposé a une taille de grain de quatre-vingts nanomètres et la couche a une épaisseur d'au moins quatre-vingts nanomètres au-dessus du polysilicium classique du noeud de mémorisation central. L'HSG-Si est ensuite attaqué par une attaque par ions réactifs en utilisant du HBr en tant que gaz d'attaque pour retirer l'HSG-Si de la surface de la couche d'oxyde adjacente au noeud de mémorisation central. L'attaque retire également l'HaG-Si de la surface du noeud de mémorisation, reproduisant la texture de la surface d'origine d'HSG-Si sur la surface du polysilicium classique à l'intérieur du noeud de mémorisation central. Ainsi, l'électrode inférieure du condensateur de DRAM de Sakao est du polysilicium classique ayant une structure de surface (texture, rugosité) qui est sensiblement la même que l'HSG-Si ayant une taille de grain de quatre-vingts nanomètres. The hemispherical grain silicon is formed below the surface of the central storage node by a low pressure chemical vapor deposition using silicon hydride at a pressure of 133.3 Pa (1 Torr) and at a substrate temperature of 550 "C. The deposited HSG-Sl has a grain size of eighty nanometers and the layer has a thickness of at least eighty nanometers above the conventional polysilicon of the central storage node. The HSG-Si is then attacked by a reactive ion attack using HBr as the attack gas to remove the HSG-Si from the surface of the oxide layer adjacent to the central storage node. attack also removes the HaG-Si from the surface of the storage node, reproducing the texture of the original surface of HSG-Si on the surface of the classical polysilicon inside the central storage node. Sakao's DRAM capacitor lower electrode is conventional polysilicon having a surface structure (texture, roughness) which is substantially the same as HSG-Si having a grain size of eighty nanometers.

L'utilisation de l'HSG-Si à l'intérieur des électrodes inférieures des condensateurs de DREM a été un succès puisque cela a permis de presque doubler la capacité des condensateurs de DRAM, mais aucune amélioration supplémentaire de capacité n'a été obtenue en utilisant de l'HSG-Si. Il est difficile de justifier la complexité augmentée du maintien des conditions de dépôt précis nécessaires à la formation de HSG-Si pour seulement un facteur d'augmentation de capacité de deux. The use of HSG-Si inside the lower electrodes of the DREM capacitors has been successful since it has almost doubled the capacity of the DRAM capacitors, but no further improvement in capacity has been obtained in using HSG-Si. It is difficult to justify the increased complexity of maintaining the precise deposition conditions necessary for the formation of HSG-Si for only a factor of capacity increase of two.

Résumé des modes de réalisation préférés
Par conséquent, un objectif de cette invention est de proposer une capacité augmentée utilisant une couche d'HSG-al dans le processus de fabrication d'une électrode.Summary of preferred embodiments
Therefore, an object of this invention is to provide increased capacity using a layer of HSG-al in the process of making an electrode.

Un premier aspect de la présente invention forme un dispositif à semiconducteur en réalisant une couche de silicium sur ou au-dessus d'un substrat de silicium et réalisant une première couche de silicium à grain hémisphérique sur la couche de silicium. Une seconde couche de silicium à grain hémisphérique est déposée au-dessus de la première couche de silicium à grain hémisphérique de sorte que des grains indépendants de silicium à grain hémisphérique sont formés sur les grains de la première couche de silicium à grain hémisphérique. A first aspect of the present invention forms a semiconductor device by forming a layer of silicon on or above a silicon substrate and forming a first layer of hemispherical grain silicon on the layer of silicon. A second layer of hemispherical grain silicon is deposited on top of the first layer of hemispherical grain silicon so that independent grains of hemispherical grain silicon are formed on the grains of the first hemispherical grain silicon layer.

Un autre aspect de la présente invention forme un dispositif à semiconducteur en réalisant un substrat de dépôt comprenant du silicium et en déposant une première couche de silicium à grain hémisphérique audessus du substrat de dépôt dans un premier processus de dépôt. Une seconde couche de silicium à grain hémisphérique est déposée au-dessus du substrat dans un second processus de dépôt de sorte que des grains du silicium à grain hémisphérique de la seconde couche croissent indépendamment des grains de silicium à grain hémisphérique formés dans le premier processus de dépôt. Le substrat de dépôt subit une formation de motlts, une couche diélectrique est formée au-dessus de la seconde couche de silicium à grain hémisphéricue, et une couche conductrice est déposée au-dessus ce a couche diélectrique.  Another aspect of the present invention forms a semiconductor device by providing a deposition substrate comprising silicon and depositing a first layer of hemispherical grain silicon above the deposition substrate in a first deposition process. A second layer of hemispherical grain silicon is deposited on top of the substrate in a second deposition process so that grains of the hemispherical grain silicon of the second layer grow independently of the hemispherical grain silicon grains formed in the first process deposit. The deposition substrate undergoes mott formation, a dielectric layer is formed above the second silicon layer with hemispherical grain, and a conductive layer is deposited above this dielectric layer.

Encore un autre aspect de la présente invention est de proposer un dispositif à semiconducteur en réalisant un substrat de dépôt comprenant du silicium et en réalisant une première couche de silicium à grain hémisphérique sur le substrat de dépôt. Une seconde couche de silicium à grain hémisphérique est déposée au-dessus du substrat de dépôt de sorte que les grains du silicium à grain hémisphérique de la seconde couche croissent indépendamment des grains dans la première couche de silicium à grain hémisphérique. Le substrat de dépôt subit une formation de motifs, une couche diélectrique est formée au-dessus de la seconde couche de silicium à grain hémisphérique, et une couche conductrice est déposée au-dessus de la couche diélectrique. Yet another aspect of the present invention is to provide a semiconductor device by making a deposition substrate comprising silicon and by making a first layer of hemispherical grain silicon on the deposition substrate. A second layer of hemispherical grain silicon is deposited over the deposition substrate so that the grains of hemispherical grain silicon of the second layer grow independently of the grains in the first hemispherical grain silicon layer. The deposition substrate undergoes patterning, a dielectric layer is formed over the second hemispherical grain silicon layer, and a conductive layer is deposited over the dielectric layer.

Brève description des dessins
D'autres caractéristiques et avantages de l'invention ressortiront plus clairement à la lecture de la description ci-après, faite en référence aux dessins annexés, dans lesquels
la figure 1 est une vue en coupe transversale d'une partie d'une DRAM utilisant un condensateur de mémorisation ayant une électrode inférieure incorporant une couche de silicium à grain hémisphérique
les figures 2 et 3 représentent des étapes dans un processus préféré de formation d'électrodes de condensateur selon la présente invention
les figures 4 et 5 représentent des variantes de mode de réalisation du processus représenté à la figure 3.Brief description of the drawings
Other characteristics and advantages of the invention will emerge more clearly on reading the description below, given with reference to the appended drawings, in which
Figure 1 is a cross-sectional view of part of a DRAM using a storage capacitor having a lower electrode incorporating a layer of hemispherical grain silicon
Figures 2 and 3 show steps in a preferred process of forming capacitor electrodes according to the present invention
FIGS. 4 and 5 represent alternative embodiments of the process represented in FIG. 3.

Description détaillée des modes de réalisation préférés
Des modes de réalisation préférés de la présente invention proposent une première couche de silicium à grain hémisphérique (HSC-Si) sur la surface d'une couche de polysilicium. La croissance de la première couche d'HSG-Si est interrompue et ensuite une seconde couche de HSG-Sl est cultivée. Dans un aspect particulier de la présente invention, la croissance de la première couche de HSG-Si peut être interrompue soit en refroidissant le substrat de dépôt, soit en arrêtant le processus de dépôt pendant une certaine période de temps et ensuite en recommencent le dépôt pour réaliser une seconde couche de HSG-Si sur la surface de l'électrode. L'interruption de la croissance de la première couche, soit par refroidissement soit par retard, est suffisante si la croissance recommencea recommence d'une manière qui est indépendante du premier processus ; c'est-à-dire que la seconde couche d'HSG-Si croît de façon indépendante. La croissance indépendante de la seconde couche signifia que les cristallites de la seconde couche d'HSG-Si commence la croissance à partir de nouveaux sites de formation de germes cristallins plutôt qu'an continuant à cultiver les cristallites déjà présentes. Ainsi, au moins certains des grains de la seconde couche d'HSG-Si vont croitre en tant que grains d'HSG-Si distincts à partir des surfaces des grains de la première couche d'NSC-Si. Detailed description of preferred embodiments
Preferred embodiments of the present invention provide a first layer of hemispherical grain silicon (HSC-Si) on the surface of a layer of polysilicon. The growth of the first layer of HSG-Si is stopped and then a second layer of HSG-S1 is cultivated. In a particular aspect of the present invention, the growth of the first layer of HSG-Si can be halted either by cooling the deposition substrate, or by stopping the deposition process for a certain period of time and then repeating the deposition thereof for make a second layer of HSG-Si on the surface of the electrode. The interruption of the growth of the first layer, either by cooling or by delay, is sufficient if the growth begins again begins in a manner which is independent of the first process; that is, the second layer of HSG-Si grows independently. The independent growth of the second layer meant that the crystallites of the second layer of HSG-Si started growing from new sites of crystal seed formation rather than continuing to cultivate the crystallites already present. Thus, at least some of the grains of the second layer of HSG-Si will grow as distinct grains of HSG-Si from the surfaces of the grains of the first layer of NSC-Si.

Dans une variante de cet aspect, la croissance de la première couche d'HSG-Si pourrait être interrompue par la croissance d'une très fine couche de silicium amorphe sur les surfaces des grains de la première couche d'HSG-Si. Les grains de la seconde couche d'HSG-Si seraient ensuite cultivés à partir de la surface de la fine couche de silicium amorphe. In a variant of this aspect, the growth of the first layer of HSG-Si could be interrupted by the growth of a very thin layer of amorphous silicon on the grain surfaces of the first layer of HSG-Si. The grains of the second layer of HSG-Si would then be cultivated from the surface of the thin layer of amorphous silicon.

Dans un autre aspect de la présente invention, une électrode de condensateur est préparée an cultivant une première couche d'HSG-Si sur une couche de polysillrlum dopé. La croissance de la première couche d'HSG-Si est interrompue en arrêtant le processus de dépôt et en retirant, de préférence, l'électrode du système de dépôt et en effectuant une opération d'attaque. 4prè l'opération d'attaque, l'électrode peut être réintroduite dans le système de dépôt et une seconde couche d'HSG-Si est cultivée sur la surface attaquée. In another aspect of the present invention, a capacitor electrode is prepared by cultivating a first layer of HSG-Si on a layer of doped polysillium. The growth of the first layer of HSG-Si is interrupted by stopping the deposition process and preferably removing the electrode from the deposition system and carrying out an etching operation. 4 After the etching operation, the electrode can be reintroduced into the deposition system and a second layer of HSG-Si is cultivated on the attacked surface.

Par exemple, il est possible d'attaquer la première ocuone d'HSG-Si de sorte que la topographie de surface de la première couche d'HSG-Si soit sensiblement reproduite dans la couche de polysilicium dopé. Comme variante, une première couche non dopée de HSG-Si peut cotre utilisée en tant que masque pour attaquer, de manière sélective, une couche sous-Jacente de polysilicium dopé. Des systèmes d'atraque appropriés comprennent ceux qui donnent des ions chlorure à l'intérieur de l'agent d'attaque pour utiliser le caractère sélectif du système d'attaque au chlore, qui attaque le polysilicium dopé à une vitesse plus rapide que le polysilicium non dopé. Quand cette attaque est appliquée pour attaquer la première couche d'HSG-Si non dopé recouvrant une couche de polysilicium dopé, l'HSG-Si est attaqué lentement tandis que les parties exposées du polysilicium dopé sous-jacent sont attaquées plus rapidement. Si le processus d'attaque continue jusqu'à ce que tout l'NSG-Si soit retiré, alors la surface de la couche dopée de polysilicium va avoir une matrice irrégulière de cônes et de cônes tronqués ayant des hauteurs supérieures à la taille de grain -de la couche d'HSG-Si déposée à l'origine. La croissance ultérieure d'une seconde coucne d'HSG-Si sur la surface des couches de polysilicium dopé structuré va nécessairement être indépendante de la croissance de la première couche d'HSG-Si, étant donné que la première couche d'HSG-Si est retirez avant la croissance de la seconde couche d'HSG-Si. Comme avec d'autres modes de réalisation de la présente invention, la croissance de la seconde couche d' H G-S n sur les surfaces attaquées de ces modes de réalisation apporte une augmentation supplémentaire de l'aire surfacique de l'électrode du condensateur.For example, it is possible to attack the first ocuone of HSG-Si so that the surface topography of the first layer of HSG-Si is substantially reproduced in the layer of doped polysilicon. Alternatively, a first undoped layer of HSG-Si can be used as a mask to selectively attack an underlying layer of doped polysilicon. Suitable attack systems include those which give chloride ions within the attack agent to utilize the selective nature of the chlorine attack system, which attacks doped polysilicon at a faster rate than polysilicon undoped. When this attack is applied to attack the first layer of undoped HSG-Si overlying a layer of doped polysilicon, the HSG-Si is attacked slowly while the exposed portions of the underlying doped polysilicon are attacked more quickly. If the attack process continues until all of the NSG-Si is removed, then the surface of the polysilicon doped layer will have an irregular matrix of cones and truncated cones having heights greater than the grain size. -the layer of HSG-Si originally deposited. The subsequent growth of a second layer of HSG-Si on the surface of the layers of structured doped polysilicon will necessarily be independent of the growth of the first layer of HSG-Si, since the first layer of HSG-Si is removed before the growth of the second layer of HSG-Si. As with other embodiments of the present invention, the growth of the second layer of H G-S n on the etched surfaces of these embodiments provides a further increase in the surface area of the electrode of the capacitor.

Les figures 2 à 4 représentent des aspects de modes de réalisation préférés de la présente invention. Ces figures sont nécessairement des vues schématiques et sont exagérées sous plusieurs aspects pour donner une meilleure représentation de la présente invention. Figures 2 to 4 show aspects of preferred embodiments of the present invention. These figures are necessarily schematic views and are exaggerated in several aspects to give a better representation of the present invention.

Chacune des figures 2 à 4 représentent une partie de la structure d'électrode inférieure pour un condensateur qui remplacerait l'électrode inférieure de la figure 1 fabriquée à partir ce la plaque inférieure ce polysilicium 24 et de la couche supérieure d'HSC-Si 20. Each of Figures 2 to 4 shows a part of the lower electrode structure for a capacitor that would replace the lower electrode of Figure 1 made from this lower plate this polysilicon 24 and the upper layer of HSC-Si 20 .

En a référant maintenant à la figure 2, une couche de polysilicium classique 40 est déposée par un dépôt chimique en phase vapeur à basse pression (LPCVD) à 620 C à partir de silane (SiH4) sur une couche d'oxyde de silicium (non représentée) déposée au-dessus d'un substrat de silicium. La couche de polysilicium classique 40 est, de préférence, dopée en situation pendant le dépôt, par implantation ionique et recuit, ou par un processus de diffusion thermique, tous ces procédés étant bien connus. Par exemple, une couche 400 peut être fortement dopée en type N par implantation d'ions de phosphore suivie par un rapide recuit thermique à une température de 1000 à 1100 C pendant environ 10 à 30 secondes. Une plaque de polysilicium classique 40 qui va former le noyau de l'électrode iirieure est définie par photogravure et par attaque.Referring now to Figure 2, a conventional polysilicon layer 40 is deposited by low pressure chemical vapor deposition (LPCVD) at 620 C from silane (SiH4) on a layer of silicon oxide (not shown) deposited above a silicon substrate. The conventional polysilicon layer 40 is preferably doped in situ during deposition, by ion implantation and annealing, or by a thermal diffusion process, all of these methods being well known. For example, a layer 400 can be heavily doped in type N by implantation of phosphorus ions followed by rapid thermal annealing at a temperature of 1000 to 1100 C for about 10 to 30 seconds. A conventional polysilicon plate 40 which will form the core of the upper electrode is defined by photoengraving and by etching.

Une première couche d'HSG-Si va être déposée au-dessus de cette plaque de polysilicium classique 40.A first layer of HSG-Si will be deposited on top of this conventional polysilicon plate 40.

On préfère que le processus de croissance de 1 'hSS-S soit commence sur une surface de silicium croore en nettoyant l'oxyde natif de la surface de la otuone de polysilicium 40 avant le dépôt de l'HSG-5i.  It is preferred that the growth process of the hSS-S be started on a silicon silicon surface by cleaning the native oxide from the surface of the polysilicon otuone 40 before deposition of the HSG-5i.

Une étape de nettoyage distincte peut être inutile si la croissance de la couche d'HSG-Si est commence immédiatement après la formation de la couche sousjacente de silicium, si la surface de la couche sous
Jacente de silicium est maintenue dans un vide suffisant pour empêcher la croissance de l'oxyde. De maniera plus pratique, on doit s'attendre à ce qu'il y ait un intervalle de temps entre la croissance de la coucne sous-jacente de silicium et le commencement de la croissance d'HSG-Si. Comme variante, si la couche de polysillclum est dopée par implantation et recuit ou par diffusion thermique, une couche d'oxyde va être cultivée sur la surface de la couche de polysilicium.A separate cleaning step may be unnecessary if the growth of the HSG-Si layer is started immediately after the formation of the underlying silicon layer, if the surface of the layer under
Jacente silicon is maintained in a vacuum sufficient to prevent the growth of the oxide. More practically, it should be expected that there will be a time interval between the growth of the underlying silicon layer and the onset of growth of HSG-Si. As a variant, if the polysillclum layer is doped by implantation and annealing or by thermal diffusion, an oxide layer will be cultured on the surface of the polysilicon layer.

Par conséquent, la surface de la couche sous-jacente de silicium est, de préférence, nettoyée avant le commencement de la croissance d'HSG-Si. Les oxydes natifs peuvent être nettoyés de la surface du polysilicium par différentes techniques, incluant le trempage à haute fréquence, l'attaque par centrifugation utilisant les hautes fréquences, le nettoyage à vapeur à haute fréquence, ou par un nettoyage au plasma H2. De préférence, la surface de la couche sous-jacente de silicium est hydrogénée comme conséquence de l'opération de nettoyage, parce que la surface hydrogénée sert à protéger la surface de polysilicium de la réoxydation. Chacune des techniques de nettoyage précédemment citées va permettre d'atteindre l'hydrogénation souhaitée de la surface de polysilicium.Therefore, the surface of the underlying silicon layer is preferably cleaned before the growth of HSG-Si begins. Native oxides can be cleaned from the surface of polysilicon by various techniques, including high frequency quenching, high frequency centrifugation attack, high frequency steam cleaning, or H2 plasma cleaning. Preferably, the surface of the underlying silicon layer is hydrogenated as a result of the cleaning operation, because the hydrogenated surface serves to protect the polysilicon surface from reoxidation. Each of the previously mentioned cleaning techniques will make it possible to achieve the desired hydrogenation of the polysilicon surface.

Après nettoyage, une couche d'HSG-Si 42 est formée sur la surface de la couche de polysilicium classique 40. La couche peut être formée selon l'un quelconque des procédés bien connus et peut être constituée par dépôt d'HSG-Si par dépôt chimique en phase vapeur à basse pression à partir de silane gazeux sur un substrat maintenu à une température comprl e entre 555 C et 595"C. La structure résultante est représentée à la figure 2, et comprend une surface irrégulière d'HSG-Sl. A cause de la nature aléatoire de la formation de germes cristallins de la croissance d'HSG Si, il est possible que la couche sous-Jacente de polysilicium dopé 40 soit exposée à des zones clairsemées particulières dans la couche d'HSG-Si, telles que celle indiquée en 44 à la figure 2. La croissance d'une couche d'HSG-Si 42 sur la surface d'une couche de polysilicium 40 a été observée pour augmenter la capacité d'environ un facteur de 1,8 fois par rapport à la capacité réalisée par la surface lisse de la couche de polysilicium 40. il a été difficile d'obtenir des augmentations supplémentaires de capacité par l'intermédiaire de la croissance de couches d'HSG-Si, sans doute à cause d'une perte d'aire surfacique lorsque les cristallites d'une première couche d'HSG-Si croissent de manière suffisa.mment grande par rapport aux surfaces des cristallites adjacentes qui croissent ensemble. After cleaning, a layer of HSG-Si 42 is formed on the surface of the conventional polysilicon layer 40. The layer can be formed according to any of the well-known methods and can be formed by deposition of HSG-Si by low pressure chemical vapor deposition from gaseous silane on a substrate maintained at a temperature between 555 C and 595 "C. The resulting structure is shown in Figure 2, and includes an irregular surface of HSG-Sl Because of the random nature of crystal growth of the growth of HSG Si, it is possible that the underlying layer of doped polysilicon 40 is exposed to particular sparse areas in the layer of HSG-Si, such as that indicated at 44 in FIG. 2. The growth of a layer of HSG-Si 42 on the surface of a layer of polysilicon 40 has been observed to increase the capacity by approximately a factor of 1.8 times compared to the capacity achieved by the smooth surface of the polysilicon layer 40. it was difficult to obtain additional increases in capacity via the growth of layers of HSG-Si, probably due to a loss of surface area when the crystallites of a first layer of HSG-Si grow sufficiently large in relation to the surfaces of the adjacent crystallites which grow together.

Par conséquent, des modes de réalisation préférés de la présente invention proposent des augmentations supplémentaires de capacité en interrompant la croissance de la première couche d'HSG-Si et ensuite en recommençant la croissance d'une seconde couche d'HSG-Si, la seconde couche étant cultivée de façon à être similaire à la croissance de la première coucne d'HSG-Si. La croissance de la seconde couche d'hSG-Si est commencée d'une manière qui est indépendante de la croissance de la première couche d'HSG-Si. Ainsi, la croissance de la seconde couche d'HSG-Si va un petit peu contribuer, d'une manière générale, à la croissance supplémentaire des crlstallites de la première couche 'H 5- l. plutôt, la croissance de la seconde couche å'HSG-Si cultive de nouveaux grains sur la surface de l'électrode, alnsi que sur la surface des grains de la première couche d'HSG-Si. Cela est représenté à la figure 3 dans laquelle la seconde couche d'HSG-Si forme des grains distincts 46 d'HSG-Si. Il est également possible que la seconde couche d'HSG-Si puisse cultiver la formation de germes cristallins de grains 45 à de nouveaux emplacements sur la surface de la couche de polysilicium 4(9. De préférence, les grains cultivés dans la seconde couche d'HSG-Si sont plus petits que les grains de la première couche, ce qui peut être accompli en cultivant la seconde couche pendant une période de temps plus courte que celle qui est utilisée pour la croissance de la première couche. Le processus d'interruption de la croissance d'une couche d'HSG-Si et de recommencement ultérieur de la croissance d'une couche d'HSG-Si indépendante peut être répété un nombre quelconque de fois, de sorte que des troisième et quatrième couches indépendantes successives peuvent être cultivées sur les secondes couches existantes d'YSG-Si.  Therefore, preferred embodiments of the present invention provide further increases in capacity by stopping the growth of the first layer of HSG-Si and then restarting the growth of a second layer of HSG-Si, the second layer being grown to be similar to the growth of the first layer of HSG-Si. The growth of the second layer of HSG-Si is started in a manner which is independent of the growth of the first layer of HSG-Si. Thus, the growth of the second layer of HSG-Si will contribute a little, in general, to the additional growth of crlstallites of the first layer 'H 5-1. rather, the growth of the second layer å'HSG-Si cultivates new grains on the surface of the electrode, as well as on the surface of the grains of the first layer of HSG-Si. This is shown in Figure 3 in which the second layer of HSG-Si forms separate grains 46 of HSG-Si. It is also possible that the second layer of HSG-Si can cultivate the formation of crystal seeds of grains 45 at new locations on the surface of the polysilicon layer 4 (9. Preferably, the grains cultivated in the second layer d 'HSG-Si are smaller than the grains in the first layer, which can be accomplished by growing the second layer for a shorter period of time than that used for growing the first layer. of the growth of an HSG-Si layer and the subsequent restarting of the growth of an independent HSG-Si layer can be repeated any number of times, so that third and fourth successive independent layers can be grown on the existing second layers of YSG-Si.

Il est important, pour la pratique de la présente invention, que le dépôt de la première couche d'HSG-Si soit interrompu d'une certaine façon, de sorte que la présence continue de l'électrode de condensateur à l'intérieur de l'environnement de dépôt de l'HSG-Si contribue à la croissance de nouvelles cristallites pour une seconde couche, plutôt que la grains d'HSG-Si déjà déposés de façon à inhiber la croissance ultérieure de ces grains lors du recommencement du processus de croissance. Un processus similaire peut se produire si, à la place d'attendre pendant une certaine période de temps, l'électrode de condensateur est refroidie et ensuite réchauffée à la température du dépôt d'HSG-Si. Comme variante, l'électrode de condensateur pourrait être suffisamment chauffée pour interrompre le dépôt d'HSG-Si en faveur du dépôt de polysilicium et pourrait ensuite être refroidie jusqu'à la plage de dépôt d'HSG-Si pour recommencer le dépôt d'HSG-Si. It is important, for the practice of the present invention, that the deposition of the first layer of HSG-Si be interrupted in some way, so that the continuous presence of the capacitor electrode inside the the depositing environment of HSG-Si contributes to the growth of new crystallites for a second layer, rather than the grains of HSG-Si already deposited so as to inhibit the subsequent growth of these grains during the restarting of the growth process . A similar process can occur if, instead of waiting for a certain period of time, the capacitor electrode is cooled and then warmed up to the deposition temperature of HSG-Si. As an alternative, the capacitor electrode could be sufficiently heated to interrupt the deposition of HSG-Si in favor of the deposition of polysilicon and could then be cooled down to the deposition range of HSG-Si to restart the deposition of HSG-Si.

Une tactique différente pour interrompre la croissance de la première couche d'HSG-Si est de déposer une couche de matière d'interruption, de quelques angstroms d'épaisseur seulement (1 angström (A) = 10-10 m), au-dessus de la surface des grains d'HSG-Si de la première couche de sorte que la seconde couche d'HSG-Si croît sur la couche de matière d'interruption. La couche de matière d'interruption la plus facilement formée et la plus compatible est une couche de silicium amorphe. Une couche de silicium amorphe, d'une quelconque épaisseur entre quelques angstroms jusqu'à environ deux centaines d'angstroms (1 angström (A) = 10-10 m) , peut être déposée à l'intérieur du même système de dépôt chimique en phase vapeur à basse pression qui est utilisé pour le dépôt d'HSG-Sl. En abaissant, de façon temporaire, la température de l'électrode de condensateur à 550 CC ou molns, du silicium amorphe peut être déposé sur l'électrode. A different tactic to stop the growth of the first layer of HSG-Si is to deposit a layer of interrupting material, only a few angstroms thick (1 angstrom (A) = 10-10 m), above from the surface of the grains of HSG-Si of the first layer so that the second layer of HSG-Si grows on the layer of barrier material. The most easily formed and compatible layer of interrupting material is a layer of amorphous silicon. An amorphous silicon layer, of any thickness between a few angstroms up to about two hundred angstroms (1 angstrom (A) = 10-10 m), can be deposited inside the same chemical deposition system in low pressure vapor phase which is used for the deposition of HSG-Sl. By temporarily lowering the temperature of the capacitor electrode to 550 CC or less, amorphous silicon can be deposited on the electrode.

Après l'interruption correcte de la croissance de la première couche d'HSG-Si, une ou plusieurs couches supplémentaires d'HSG-Si sont cultivées sur la surface de l'électrode de condensateur, formant, de préférence, des grains plus petits pour chaque couche successive. After the correct cessation of growth of the first layer of HSG-Si, one or more additional layers of HSG-Si are grown on the surface of the capacitor electrode, preferably forming smaller grains for each successive layer.

La figure 4 représenta une fine coucne de silicium amorphe 50 formée au-dessus des grains 42 de la première couche d'HSG-Si et au-dessus des parties exposées de la couche de polysilicium 40. Une seconde couche d'HSG-Si est ensuite formée, des grains 52 étant formés sur la couche de silicium amorphe 50 au-dessus des grains de la première couche d'HSG-Si 42 et des grains 54 étant formés sur la couche de silicium amorphe 50 sur la couche de polysilicium 40. Après que la totalité de la texture de surface a été formée sur l'électrode de condensateur, la couche d'HSG-Si est dopée par un dopage en situation pendant le dépôt, par implantation ionique et recuit, ou par un processus de diffusion thermique soit à partir de la surface des couches d'HSG-Si ou à partir de la couche sous-jacente de polysilicium 40, tous étant bien connus. Si la couche de polysilicium 40 n'était pas dopée à l'avance, elle peut être dopée à ce moment, par implantation ionique, par exemple. De plus, si une couche de silicium amorphe 50 est incorporée dans la structure, alors la couche de silicium amorphe est dopée au moment même où les couches d'HSG-Si sont dopées. Le processus continue en faisant subir une formation de motifs à l'électrode, si ce n'était pas déjà fait, formant une couche diélectrique au-dessus de la surface de l'électrode inférieure de condensateur, et formant une électrode supérieure de condensateur. Dans la suite du document, on va donner un examen supplémentaire des aspects concernés de ce processus. Cependant, on va d'abord décrire un autre aspect de la présente invention.FIG. 4 shows a thin layer of amorphous silicon 50 formed above the grains 42 of the first layer of HSG-Si and above the exposed parts of the layer of polysilicon 40. A second layer of HSG-Si is then formed, grains 52 being formed on the layer of amorphous silicon 50 above the grains of the first layer of HSG-Si 42 and grains 54 being formed on the layer of amorphous silicon 50 on the layer of polysilicon 40. After the entire surface texture has been formed on the capacitor electrode, the HSG-Si layer is doped by in situ doping during deposition, by ion implantation and annealing, or by a thermal diffusion process either from the surface of the layers of HSG-Si or from the underlying layer of polysilicon 40, all of which are well known. If the polysilicon layer 40 was not doped in advance, it can be doped at this time, by ion implantation, for example. In addition, if an amorphous silicon layer 50 is incorporated into the structure, then the amorphous silicon layer is doped at the same time as the layers of HSG-Si are doped. The process continues by patterning the electrode, if it has not already been done, forming a dielectric layer over the surface of the lower capacitor electrode, and forming an upper capacitor electrode. In the rest of the document, we will give an additional examination of the relevant aspects of this process. However, we will first describe another aspect of the present invention.

Dans un autre aspect de la présente invention, l'interruption de la croissance de la première couche d'HSG-Si comprend l'attaque de la surface de la structure d'HSG-Si/polysilicium représentée à la figure 2 après le dépôt de la première couche d'HSG-Si. Cette attaque est, de préférence, anisotrope et peut ou non être sélective entre les grains d'HSG-Si 42 et la couche de polysilicium 40. Si l'attaque n'est pas sélective, alors l'attaque reproduit purement et simplement la topographie des grains d'HSG-Si 42 dans la couche de polysilicium 40. Comme variante, les grains d'HSG-Si 42 peuvent ne pas être dopés et la couche de polysilicium 40 peut être dopée et un agent d'attaque sensible au dopant peut être utilisé pour attaquer, de manière sélective, la structure de la figure 2. Dans ce processus, les grains d'HSG-Si 42 agissent comme un masque pour le processus d'attaque et les zones exposées de la couche de polysilicium 40 sont attaquées plus rapidement que les grains d'HSG-Si. Le résultat du processus d'attaque est une surface d'électrode ayant une rugosité de surface supérieure, ou topographie, qu'une couche d'HSG-Si sur une couche de polysilicium, telle que celle représentée à la figure 2. In another aspect of the present invention, the interruption of growth of the first layer of HSG-Si includes attacking the surface of the structure of HSG-Si / polysilicon shown in Figure 2 after the deposition of the first layer of HSG-Si. This attack is preferably anisotropic and may or may not be selective between the grains of HSG-Si 42 and the polysilicon layer 40. If the attack is not selective, then the attack purely and simply reproduces the topography grains of HSG-Si 42 in the polysilicon layer 40. As a variant, the grains of HSG-Si 42 may not be doped and the polysilicon layer 40 may be doped and an attack agent sensitive to the dopant may be used to selectively attack the structure of Figure 2. In this process, the grains of HSG-Si 42 act as a mask for the attack process and the exposed areas of the polysilicon layer 40 are attacked faster than grains of HSG-Si. The result of the etching process is an electrode surface having a higher surface roughness, or topography, than a layer of HSG-Si on a polysilicon layer, such as that shown in Figure 2.

Un environnement d'attaque approprié pour le processus d'attaque sélectif peut étire un dispos if d'attaque par ions réactifs, tel que la dispos~ti d'attaque par ions réactifs amélioré de açon magnétique P500û fabriqué par Applied Materials
Corporation. Les gaz d'attaque peuvent être constitués de chlore (calo et de bromure d'hydrogéna hBO: apportés à un rapport Cl2/HBr de 70 sccm/30 sccm, pour une pression totale de 8 Pa (60 mTorr) et à un ni-;aau d'énergie d'entraxe de 300 W. Ces conditions sont un exemple et d'autres conditions sont également sien appropriées. Un rapport de sélectivité pour la vitesse d'attaque de polysilicium dopé sur la vitesse d'attaque de l'HSG-Sl non dopé est d'environ 2/1 pour ces conditions. Le processus d'attaque continue, de préférence, pour attaquer totalement les grains d'HSG
Si 42, laissant des surfaces élevées 60 et des creux 62 sur la surface de la couche de polysilicium dopé 40
(figure 5) . Un avantage de complètement retirer la couche d'HSG-Si est qu'aucune étape supplémentaire de dopage n'est ensuite nécessaire pour rendre l'HSG-Si conducteur. Dans l'un ou l'autre cas, une seconde couche 64 d'HSG-Si est cultivée sur la surface attaquée de la couche de polysilicium 40. La couche d'HSG-Si 64 est dopée à ce moment. Le processus continue en faisant subir une formation de motifs à l'électrode, si ce n'était pas déjà fait, formant une couche diélectrique au-dessus de la surface de l'électrode inférieure de condensateur, et formant une électrode supérieure de condensateur.A suitable attack environment for the selective attack process can stretch a reactive ion attack device, such as the improved reactive ion attack device of magnetic P500u manufactured by Applied Materials.
Corporation. The attack gases can consist of chlorine (calo and hydrogen bromide hBO: brought to a Cl2 / HBr ratio of 70 sccm / 30 sccm, for a total pressure of 8 Pa (60 mTorr) and at a ni- at a center distance energy of 300 W. These conditions are an example and other conditions are also appropriate. A selectivity ratio for the attack speed of doped polysilicon on the attack speed of HSG -Sl undoped is about 2/1 for these conditions.The attack process preferably continues to fully attack the grains of HSG
Si 42, leaving high surfaces 60 and recesses 62 on the surface of the doped polysilicon layer 40
(figure 5). An advantage of completely removing the HSG-Si layer is that no additional doping step is then necessary to make the HSG-Si conductive. In either case, a second layer 64 of HSG-Si is cultured on the etched surface of the polysilicon layer 40. The layer of HSG-Si 64 is doped at this time. The process continues by patterning the electrode, if it has not already been done, forming a dielectric layer over the surface of the lower capacitor electrode, and forming an upper capacitor electrode.

Quand la surface d'une structure, telle que celle représentée aux figures 3 à 5, est revêtue d'une fine couche dlélectrique et qu'une couche supérieure oe matière conductrice est déposée sur la couche diélectriqua, un couplage capacitif élevé peut être établi entre la couche de polysilicium structurée et la coucha supérieure de matière conductrice. De orecerance, une seconde couche de polvsilicium forcement dopé au type N est réalisée, et une structure de condensateur semblable à celle représente à la figure 1 est formée. Pour une structure de ce type, il est souhaitable d'utiliser une couche diélectrique qui est fine en comparaison de l'échelle de la texture sur la surface. Pour la couche représentée, qui a des structures de surface d' une taille d'environ une centaine de nanomètres, il serait souhaitable d'utiliser une couche diélectrique qui ait moins d'environ huit nanomètres d'épaisseur. Il est également souhaitable de former la couche diélectrique à partir d'une matière ayant une constante diélectrique élevée. When the surface of a structure, such as that shown in FIGS. 3 to 5, is coated with a thin layer of electricity and an upper layer of conductive material is deposited on the dielectric layer, a high capacitive coupling can be established between the structured polysilicon layer and the upper layer of conductive material. Of orecerance, a second layer of polvsilicon necessarily doped with type N is carried out, and a structure of condenser similar to that represented in figure 1 is formed. For a structure of this type, it is desirable to use a dielectric layer which is fine in comparison with the scale of the texture on the surface. For the layer shown, which has surface structures about one hundred nanometers in size, it would be desirable to use a dielectric layer that is less than about eight nanometers thick. It is also desirable to form the dielectric layer from a material having a high dielectric constant.

Une couche diélectrique appropriée peut être formée en déposant une couche de nitrure de silicium sur la surface de la couche d'HSG-Si, par exemple par un dépôt chimique en phase vapeur (CVD) , et ensuite en cultivant une fine couche d'oxyde sur la surface de la couche de nitrure de silicium. Parfois, une couche "NO" de ce type est formée sur le sommet d'une couche d'oxyde, telle qu'une couche d'oxyde natif, recouvrant la surface de la couche de polysilicium structurée, de sorte que le film diélectrique réel formé a une structure "ONO". Selon Rosato et al., dans "Ultra-High
Capacitance Nitride Films Utilizing Surface Passivation on Rugged Polysilicon", J. Electrochem. Soc., vol. 139, n" 12, pages 3678 à 3682 (décembre 1992), une structure "ONO" -de ce type peut être formée à une épaisseur d'environ 4 nanomètres. Les enseignements de l'article de Rosato, incluant les enseignements concernant la formation de couches diélectriques ONO sur du polyslllcium rugueux et sur la passivation de surfaces d'oxyde natif avant le dépôt d'une couche de nitrure par dépôt chimique en phase vapeur, sont incorporés dans ce document par référence. Comme variante, une fir.e couche de pentoxyde de tantale ou autre matière à constante dlélectrique élevée peut être utilisée en tant que couche diélactrique recouvrant la surface de polysilicium structurée et agissant comme un diélectrique de condensateur.A suitable dielectric layer can be formed by depositing a layer of silicon nitride on the surface of the HSG-Si layer, for example by chemical vapor deposition (CVD), and then cultivating a thin layer of oxide. on the surface of the silicon nitride layer. Sometimes such an "NO" layer is formed on top of an oxide layer, such as a native oxide layer, covering the surface of the structured polysilicon layer, so that the actual dielectric film trained has an "ONO" structure. According to Rosato et al., In "Ultra-High
Capacitance Nitride Films Utilizing Surface Passivation on Rugged Polysilicon ", J. Electrochem. Soc., Vol. 139, n" 12, pages 3678 to 3682 (December 1992), an "ONO" structure - of this type can be formed at a thickness about 4 nanometers. The lessons of Rosato's article, including lessons on the formation of ONO dielectric layers on rough polysllium and on the passivation of native oxide surfaces before the deposition of a nitride layer by chemical vapor deposition, are incorporated into this document by reference. Alternatively, a fir.e layer of tantalum pentoxide or other material with a high electrical constant can be used as a dielectric layer covering the surface of structured polysilicon and acting as a capacitor dielectric.

Tandis que le procédé de formation de polyslliciur structuré a été décrit dans ce document en se référant, de manière spécifique, à la formation d'un condensateur tel que celui représenté dans la structure de DRAM de la figure 1, du polysilicium structuré selon la présente invention peut être utilisé dans d'autres structures. Par exemple, le silicium structuré pourrait également être utilisé dans d'autres structures de condensateur, incluant les ailettes de différentes structures de condensateurs empilés. De plus, des couches de silicium structuré selon des modes de réalisation préférés de la présente invention pourraient également être utilisées sur la surface de la grille flottante dans une EEPROM ou une mémoire flash. L'utilisation d'une surface de polysilicium structuré et d'une fine couche diélectrique ONO entre une grille flottante de polysilicium et une grille de commande "polycide" formée au-dessus de la couche diélectrique ONO améliore grandement le couplage entre la grille flottante et la grille de commande en comparaison aux structures de dispositif de mémoire flash classiques. While the method of forming structured polyslliciur has been described in this document with specific reference to the formation of a capacitor such as that represented in the DRAM structure of FIG. 1, of the polysilicon structured according to the present invention can be used in other structures. For example, structured silicon could also be used in other capacitor structures, including the fins of different stacked capacitor structures. In addition, layers of structured silicon according to preferred embodiments of the present invention could also be used on the surface of the floating gate in an EEPROM or flash memory. The use of a structured polysilicon surface and a thin ONO dielectric layer between a floating polysilicon grid and a "polycid" control grid formed above the ONO dielectric layer greatly improves the coupling between the floating grid and the control grid in comparison to conventional flash memory device structures.

Tandis que la présente invention a été décrite en se référant à certains modes de réalisation préférés de cette dernière, on comprendra que la présente invention ne soit pas limitée à un mode de réalisation préféré particulier décrit dans ce document. Plutôt, l'étendue de la présente invention est à déterminer à partir des revendications annexées.  While the present invention has been described with reference to certain preferred embodiments thereof, it will be understood that the present invention is not limited to a particular preferred embodiment described in this document. Rather, the scope of the present invention is to be determined from the appended claims.

Claims (19)

REVENDICATIONS 1. Procédé de fabrication d'un dispositif à semiconducteur, caractérisé en ce qu'il comprend les étapes suivantes 1. Method for manufacturing a semiconductor device, characterized in that it comprises the following steps la réalisation d'une couche de silicium sur ou audessus d'un substrat de silicium ; the production of a silicon layer on or above a silicon substrate; la réalisation d'une première couche de silicium à grain hémisphérique sur la couche de silicium producing a first layer of hemispherical grain silicon on the silicon layer le dépôt d'une seconde couche de silicium à grain hémisphérique au-dessus de la première couche de silicium à grain hémisphérique de sorte que des grains indépendants (46) de silicium à grain hémisphérique sont formés sur les grains (42) de la première couche de silicium à grain hémisphérique. depositing a second layer of hemispherical grain silicon on top of the first layer of hemispherical grain silicon so that independent grains (46) of hemispherical grain silicon are formed on the grains (42) of the first layer of hemispherical grain silicon. 2. Procédé selon la revendication 1, caractérisé an ce que la première couche de silicium à grain hémisphérique est cultivée par dépôt chimique en phase vapeur (CVD) sur la couche de silicium. 2. Method according to claim 1, characterized in that the first layer of hemispherical grain silicon is cultured by chemical vapor deposition (CVD) on the silicon layer. 3. Procédé selon la revendication 2, caractérisé en ce que la couche de silicium est du polysilicium dopé (40) 3. Method according to claim 2, characterized in that the silicon layer is doped polysilicon (40) 4. Procédé selon la revendication 2, caractérisé an ce que la seconde couche de silicium à grain némisphérique est formée par dépôt chimique en phase vapeur (40).  4. Method according to claim 2, characterized in that the second layer of semispherical grain silicon is formed by chemical vapor deposition (40). 5. Procédé selon la revendication 4, caractérisé en ce que le dépôt de la première couche de silicium à grain hémisphérique est interrompu an refroidissant ou an chauffant la couche de silicium. 5. Method according to claim 4, characterized in that the deposition of the first layer of hemispherical grain silicon is interrupted by cooling or by heating the silicon layer. i,. Procédé selon la revendication 4, caractarise et ce que le dépôt de la première couche de silicium à grain hémisphérique est interrompu en arrêtant le processus de dépôt pendant une première période de temps.  i ,. Method according to claim 4, characterized in that the deposition of the first layer of hemispherical grain silicon is interrupted by stopping the deposition process for a first period of time. 7. Procédé selon la revendication 2, caractérisé an ce que le dépôt de la seconde couche de silicium à grain hémisphérique est accompli en recommençant le dépôt chimique en phase vapeur (CVD) du silicium à grain hémisphérique pour réaliser un processus de croissance indépendant du dépôt chimique en phase vapeur (CVD) de la première couche de silicium à grain hémisphérique. 7. Method according to claim 2, characterized in that the deposition of the second layer of hemispherical grain silicon is accomplished by recommencing chemical vapor deposition (CVD) of the hemispherical grain silicon to achieve a growth process independent of the deposition chemical vapor phase (CVD) of the first layer of hemispherical grain silicon. 8. Procédé selon la revendication 1, caractérisé en ce que les première et seconde couches de silicium à grain hémisphérique sont cultivées par un dépôt chimique en phase vapeur à basse pression (LPCVD) à une température de moins de o0 C.  8. Method according to claim 1, characterized in that the first and second layers of hemispherical grain silicon are cultivated by a low pressure chemical vapor deposition (LPCVD) at a temperature of less than 0 ° C. 9. Procédé de fabrication d'un dispositif à semiconducteur, caractérisé en ce qu'il comprend les étapes- :  9. A method of manufacturing a semiconductor device, characterized in that it comprises the steps: la réalisation d'un substrat de dépôt comprenant du silicium ;  the production of a deposition substrate comprising silicon; le dépôt d'une première couche de siiicium à grain hémisphérique au-dessus du substrat de dépôt dans un premier processus de dépôt depositing a first layer of hemispherical-grained silicon over the deposition substrate in a first deposition process le dépôt d'une seconde couche de silicium à grain hémisphérique au-dessus du substrat de dépôt dans un second processus de dépôt de sorte que les grains (40) de silicium à grain hémisphérique de la seconde couche croissent indépendamment des grains (42) de silicium à grain hémisphérique formés dans le premier processus de dépôt ; depositing a second hemispherical grain silicon layer on top of the deposition substrate in a second deposition process such that the grains (40) of hemispherical grain silicon in the second layer grow independently of the grains (42) of hemispherical grain silicon formed in the first deposition process; la formation de motifs sur le substrat de dépôt patterning on the deposition substrate la formation d'une couche diélectrique au-dessus de la seconde couche de silicium à grain hémisphérique et the formation of a dielectric layer on top of the second hemispherical grain silicon layer and le dépôt d'une couche conductrice au-dessus de la couche dlélectrique.  depositing a conductive layer on top of the electrical layer. 10. Procédé selon la revendication 9, caractérisé en ce qu'il comprend l'étape d'attaque de la première couche de silicium à grain hémisphérique avant l'étape de dépôt d'une seconde couche de silicium à grain hémisphérique. 10. Method according to claim 9, characterized in that it comprises the step of etching the first layer of hemispherical grain silicon before the step of depositing a second layer of hemispherical grain silicon. 11. Procédé selon la revendication 10, caractérisé en ce que l'étape d'attaque continue jusqu'à ce que la première couche de silicium à grain hémisphérique soit retirée. 11. Method according to claim 10, characterized in that the etching step continues until the first layer of hemispherical grain silicon is removed. 12. Procédé selon la revendication 9, caractérisé en ce que le substrat de dépôt comprend du silicium dopé, le procédé comprenant, de plus, l'étape d'attaque de la première couche de silicium à grain hémisphérique en utilisant une attaque sélective qui attaque, de préférence, le silicium dopé à une vitesse plus rapide que celle de l'attaque sélective du silicium non dopé, dans lequel la seconde couche de silicium à grain hémisphérique est déposée à la suite de l'étape d'attaque. 12. The method of claim 9, characterized in that the deposition substrate comprises doped silicon, the method further comprising the step of etching the first layer of hemispherical grain silicon using a selective etching attack preferably, the doped silicon at a faster speed than that of the selective etching of the undoped silicon, in which the second layer of hemispherical grain silicon is deposited following the etching step. 13. Procédé selon la revendication 12, caractérisé en ce que la première couche de silicium à grain hémisphérique est déposée sur le substrat de dépôt, dans lequel l'étape d'attaque attaque dans la couche de substrat ce dépôt à une profondeur au moins égale à l'épaisseur de la première couche de polysilicim à grain hémisphérique (4(J).  13. The method of claim 12, characterized in that the first layer of hemispherical grain silicon is deposited on the deposition substrate, in which the etching step attacks this deposition in the substrate layer at least at a depth the thickness of the first layer of hemispherical grain polysilicim (4 (J). 14. Procédé selon la revendication 9, caractérisé en ce qu'il comprend, de plus, les étapes suivantes 14. Method according to claim 9, characterized in that it further comprises the following steps la formation d'une couche diélectrique au-dessus de la seconde couche de silicium à grain hémisphérique the formation of a dielectric layer over the second layer of hemispherical grain silicon la formation d'une couche de polysilicium dopé 40) au-dessus de la couche diélectrique ; et forming a doped polysilicon layer 40) over the dielectric layer; and la formation de motifs sur la couche de polysilicium dopé (40) pour réaliser une électrode supérieure d'un condensateur.  the formation of patterns on the doped polysilicon layer (40) to produce an upper electrode of a capacitor. 15. Procédé selon la revendication 14, caractérisé en ce que l'étape de réalisation d'une couche de polysilicium dopé (40) comprend une étape d'attaque de la couche de polysilicium dopé (40) pour définir, de façon latérale, une extension d'une structure d'électrode. 15. The method of claim 14, characterized in that the step of producing a layer of doped polysilicon (40) comprises a step of etching the layer of doped polysilicon (40) to define, laterally, a extension of an electrode structure. 16. Procédé selon la revendication 9, caractérisé en ce que les première et seconde couches de polysilicium à grain hémisphérique (40) sont déposées à une température comprise entre environ 550 "C et environ 595 "C.  16. The method of claim 9, characterized in that the first and second layers of hemispherical grain polysilicon (40) are deposited at a temperature between about 550 "C and about 595" C. 17. Procédé selon la revendication 9, caractérisé en ce qu'il comprend, de plus, l'étape de dépôt d'une couche de silicium amorphe (50) au-dessus de la surface de la première coucha de silicium à grain hémisphérique, dans lequel la seconde couche de silicium à grain hémisphérique est déposée sur la couche de silicium amorphe (50). 17. The method as claimed in claim 9, characterized in that it further comprises the step of depositing a layer of amorphous silicon (50) above the surface of the first layer of hemispherical grain silicon, wherein the second layer of hemispherical grain silicon is deposited on the layer of amorphous silicon (50). 18. Procédé de fabrication d'un dispositif semiconducteur, caractérisé en ce qu'il comprend les étapes suivantes 18. A method of manufacturing a semiconductor device, characterized in that it comprises the following steps la réalisation d'un substrat de dépôt comprenant du silicium ; the production of a deposition substrate comprising silicon; la réalisation d'une première couche de silicium à grain hémisphérique sur le substrat de dépôt producing a first layer of hemispherical grain silicon on the deposition substrate le dépôt d'une seconde couche de silicium à grain hémisphérique au-dessus du substrat de dépôt de sorte que les grains (46) de silicium à grain hémisphérique de la seconde couche croissent indépendamment des grains (42) dans la première couche de silicium à grain hémisphérique  depositing a second layer of hemispherical grain silicon above the deposition substrate so that the grains (46) of hemispherical grain silicon of the second layer grow independently of the grains (42) in the first layer of silicon hemispherical grain la formation de motifs sur le substrat de dépôt ; patterning on the deposition substrate; la formation d'une couche diélectrique au-dessus de la seconde couche de silicium à grain hémisphérique et  the formation of a dielectric layer on top of the second hemispherical grain silicon layer and le dépôt d'une couche conductrice au-dessus de la couche diélectrique. depositing a conductive layer above the dielectric layer. 19. Procédé selon la revendication 18, caractérisé an ce que l'étape de réalisation de la première couche de silicium à grain hémisphérique est effectuée par dépôt chimique en phase vapeur (CVD) et dans lequel le substrat de dépôt est une couche de polysilicium dopé (40)  19. The method of claim 18, characterized in that the step of producing the first layer of hemispherical grain silicon is carried out by chemical vapor deposition (CVD) and in which the deposition substrate is a layer of doped polysilicon (40) 20. Procédé selon la revendication 19, caractérisé en ce que l'étape de dépôt de la seconde couche de silicium à grain hémisphérique est effectuée par un procédé de dépôt chimique en phase vapeur (CVD) dans le même système de dépôt que celui utilisé pour déposer la première couche de silicium à grain hémisphérique.  20. The method of claim 19, characterized in that the step of depositing the second layer of hemispherical grain silicon is carried out by a chemical vapor deposition (CVD) process in the same deposition system as that used for deposit the first layer of hemispherical grain silicon.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6333227B1 (en) * 1998-08-28 2001-12-25 Samsung Electronics Co., Ltd. Methods of forming hemispherical grain silicon electrodes by crystallizing the necks thereof

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05315543A (en) * 1992-05-08 1993-11-26 Nec Corp Semiconductor device and manufacture thereof
DE4321638A1 (en) * 1992-09-19 1994-03-24 Samsung Electronics Co Ltd Semiconductor element of high integration esp DRAM elements - comprises capacitor consisting of dielectric layer covering first electrode, an second electrode formed on dielectric layer
US5405801A (en) * 1992-02-28 1995-04-11 Samsung Electronics Co., Ltd. Method for manufacturing a capacitor of a semiconductor device
JPH08139278A (en) * 1994-11-11 1996-05-31 Nec Corp Manufacture of semiconductor device
EP0732738A1 (en) * 1995-03-09 1996-09-18 Texas Instruments Incorporated DRAM capacitor electrode process

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5405801A (en) * 1992-02-28 1995-04-11 Samsung Electronics Co., Ltd. Method for manufacturing a capacitor of a semiconductor device
JPH05315543A (en) * 1992-05-08 1993-11-26 Nec Corp Semiconductor device and manufacture thereof
DE4321638A1 (en) * 1992-09-19 1994-03-24 Samsung Electronics Co Ltd Semiconductor element of high integration esp DRAM elements - comprises capacitor consisting of dielectric layer covering first electrode, an second electrode formed on dielectric layer
JPH08139278A (en) * 1994-11-11 1996-05-31 Nec Corp Manufacture of semiconductor device
EP0732738A1 (en) * 1995-03-09 1996-09-18 Texas Instruments Incorporated DRAM capacitor electrode process

Non-Patent Citations (3)

* Cited by examiner, † Cited by third party
Title
"DENDRITIC POLYSILICON FOR DRAM CAPACITORS", IBM TECHNICAL DISCLOSURE BULLETIN, vol. 36, no. 11, 1 November 1993 (1993-11-01), pages 493, XP000424926 *
PATENT ABSTRACTS OF JAPAN vol. 18, no. 120 (E - 1516) 25 February 1994 (1994-02-25) *
PATENT ABSTRACTS OF JAPAN vol. 96, no. 9 30 September 1996 (1996-09-30) *

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6333227B1 (en) * 1998-08-28 2001-12-25 Samsung Electronics Co., Ltd. Methods of forming hemispherical grain silicon electrodes by crystallizing the necks thereof

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