FR2710776A1 - Dispositif de commande d'accès à une mémoire à accès séquentiel. - Google Patents
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Abstract
Ce dispositif de commande d'accès, par exemple en lecture, à une mémoire à accès séquentiel composée d'une pluralité de points-mémoire élémentaires commandés sélectivement en lecture et organisés selon une matrice à N lignes et n colonnes, comporte, pour chacune de ces n colonnes: - un ensemble de M moyens de multiplexage (2, 3) avec M >= 2, connectés aux accès en lecture de N/M points-mémoire de cette colonne situés toutes les M lignes, et commandés en séquence, à un rythme égal à 1/M fois le rythme d'accès en lecture de cette mémoire, et avec un retard l'un par rapport à l'autre égal, pour deux de ces moyens de multiplexage qui sont connectés à des accès en lecture situés sur des lignes adjacentes, à la période dudit rythme d'accès, - un moyen de multiplexage (4) connecté à ces M moyens de multiplexage, et commandé en séquence audit rythme d'accès.
Description
Dispositif de commande d'accès à une mémoire à accès séauentiel.
La présente invention concerne un dispositif de commande d'accès à une mémoire à accès séquentiel, utilisable notamment comme mémoire-tampon, notamment dans un système de transmission numérique, pour effectuer des opérations telles que, en réception, la restitution de signaux numériques transmis, avec filtrage de la gigue susceptible d'affecter ces signaux, ou, en émission, l'adaptation du rythme de signaux numériques à transmettre, au rythme offert pour leur transmission, par la technique, connue, de justification.
La présente invention concerne plus particulièrement le cas d'une mémoire à accès séquentiel composée d'une pluralité de points-mémoire élémentaires commandés sélectivement, respectivement en écriture et en lecture, et organisés selon une matrice à N lignes et n colonnes, où N désigne le nombre de mots aptes à être stockés dans cette mémoire, et n le nombre d'éléments binaires par mot.
I1 est connu de réaliser un dispositif de commande d'accès, par exemple en lecture, à une telle mémoire, en prévoyant, pour chacune des colonnes de cette matrice, un multiplexeur à N entrées connectées aux accès en lecture des points-mémoire de cette colonne, ce multiplexeur étant commandé en séquence au rythme d'accès à cette mémoire.
Dans certaines applications telles que par exemple l'application précitée aux systèmes de transmission numérique, le nombre N peut devoir être choisi relativement grand; cela est particulièrement le cas pour la transmission de trains numériques formés suivant la hiérarchie de multiplexage synchrone (telle que définie dans les recommandations G707, G708, G709 du CCITT) où la gigue, dite de déjustification, susceptible d'affecter les signaux numériques transmis, a une amplitude relativement grande (due à la technique de justification particulière, par octets, utilisée pour la formation de ces trains).
Or le temps de propagation à l'intérieur d'un multiplexeur dépend de l'état de commande de ce multiplexeur, et augmente lorsque le nombre N d'entrées de ce multiplexeur augmente.
I1 se pose alors un problème dû au fait que pour certains états de commande de ce multiplexeur, ce temps de propagation peut devenir supérieur à la période du rythme d'accès à cette mémoire, auquel cas ce rythme n'est plus respecté.
La présente invention permet notamment de résoudre ce problème.
La présente invention a pour objet un dispositif de commande d'accès, en écriture, respectivement en lecture, à une mémoire à accès séquentiel composée d'une pluralité de points-mémoire élémentaires commandés sélectivement en écriture, respectivement en lecture, et organisés selon une matrice à N lignes et n colonnes, où N désigne le nombre de mots aptes à être stockés dans cette mémoire, et n le nombre d'éléments binaires par mot, ce dispositif étant essentiellement caractérisé en ce qu'il comporte, pour chacune de ces n colonnes
- un ensemble de M moyens de démultiplexage, respectivement de multiplexage (avec M 2 2) connectés aux
N accès en écriture, respectivement en lecture, de - points-
M mémoire de cette colonne situés toutes les M lignes, ces moyens de démultiplexage, respectivement de multiplexage, étant commandés en séquence, à un rythme égal à 1/M fois le rythme d'accès en écriture, respectivement en lecture, de cette mémoire, et avec un retard l'un par rapport à l'autre, égal, pour deux de ces moyens de démultiplexage, respectivement de multiplexage, qui sont connectés à des accès en écriture, respectivement en lecture, situés sur des lignes adjacentes, à la période dudit rythme d'accès,
- un moyen de démultiplexage fournissant les signaux destinés à ces M moyens de démultiplexage et commandé en séquence audit rythme d'accès, respectivement un moyen de multiplexage recevant les signaux issus de ces M moyens de multiplexage et commandé en séquence audit rythme d'accès.
- un ensemble de M moyens de démultiplexage, respectivement de multiplexage (avec M 2 2) connectés aux
N accès en écriture, respectivement en lecture, de - points-
M mémoire de cette colonne situés toutes les M lignes, ces moyens de démultiplexage, respectivement de multiplexage, étant commandés en séquence, à un rythme égal à 1/M fois le rythme d'accès en écriture, respectivement en lecture, de cette mémoire, et avec un retard l'un par rapport à l'autre, égal, pour deux de ces moyens de démultiplexage, respectivement de multiplexage, qui sont connectés à des accès en écriture, respectivement en lecture, situés sur des lignes adjacentes, à la période dudit rythme d'accès,
- un moyen de démultiplexage fournissant les signaux destinés à ces M moyens de démultiplexage et commandé en séquence audit rythme d'accès, respectivement un moyen de multiplexage recevant les signaux issus de ces M moyens de multiplexage et commandé en séquence audit rythme d'accès.
D'autres objets et caractéristiques de la présente invention apparaîtront à la lecture de la description suivante d'un exemple de réalisation, faite en relation avec les dessins ci-annexés dans lesquels
- la figure 1 est un schéma d'un exemple de réalisation d'un dispositif suivant la présente invention, donné à titre d'exemple pour le cas de l'accès en lecture,
- la figure 2 est un diagramme destiné à illustrer le fonctionnement de la figure 1.
- la figure 1 est un schéma d'un exemple de réalisation d'un dispositif suivant la présente invention, donné à titre d'exemple pour le cas de l'accès en lecture,
- la figure 2 est un diagramme destiné à illustrer le fonctionnement de la figure 1.
On a illustré sur la figure 1 une mémoire à accès séquentiel, notée 1, apte à stocker N mots de n éléments binaires, avec, pour simplifier, n égal à 1, auquel cas cette mémoire comporte une seule colonne de N points-mémoire élémentaires commandés sélectivement en lecture.
Le dispositif de commande d'accès en lecture à cette mémoire comporte, dans l'exemple illustré sur la figure 1
N
- un premier moyen de multiplexage, noté 2, muni de -
2 entrées connectées aux accès en lecture des points-mémoire de rang i impair de ladite colonne (avec 1 < i < N),
- un deuxième moyen de multiplexage, noté 3, muni de entrées connectées aux accès en lecture des points2 mémoire de rang i pair de ladite colonne,
- un troisième moyen de multiplexage, noté 4, muni de deux entrées connectées respectivement à la sortie du premier moyen de multiplexage et à la sortie du second moyen de multiplexage.
N
- un premier moyen de multiplexage, noté 2, muni de -
2 entrées connectées aux accès en lecture des points-mémoire de rang i impair de ladite colonne (avec 1 < i < N),
- un deuxième moyen de multiplexage, noté 3, muni de entrées connectées aux accès en lecture des points2 mémoire de rang i pair de ladite colonne,
- un troisième moyen de multiplexage, noté 4, muni de deux entrées connectées respectivement à la sortie du premier moyen de multiplexage et à la sortie du second moyen de multiplexage.
Le premier moyen de multiplexage 2 est en l'occurrence commandé par les sorties de poids fort, notées Al à Ap, d'un compteur binaire 5 à N états de comptage (avec 2P+1 = N) incrémenté par un signal dit de rythme d'accès en lecture à cette mémoire, noté HL.
Le deuxième moyen de multiplexage 3 est en l'occurrence commandé par les sorties, notées B1 à Bp, de moyens dits de retard, notés 6, recevant les signaux issus des sorties Al à Ap du compteur binaire 5 et procurant sur ces signaux un retard égal à une période du signal HL de rythme d'accès en lecture.
Le troisième moyen de multiplexage est en l'occurrence commandé par la sortie de poids le plus faible, notée Ag, du compteur binaire 5.
Le diagramme de la figure 2 représente
- la forme du signal de rythme d'accès en lecture HL,
- les états de comptage, notés A, obtenus sur les seules sorties A1 à Ap du compteur binaire 5 (deux états de
N comptage consécutifs, Ar et Ar+î, avec 1 < r < - -1, étant
2 en l'occurrence représentés), les changements de ces états de comptage se produisant à une fréquence égale à la moitié de celle du signal HL,
- les états, notés B, obtenus en sortie des moyens de retard 6 (des états consécutifs, Br-lr Br, et Ber+1, étant en l'occurrence représentés)
- le signal, noté C1, obtenu en sortie du premier moyen de multiplexage, ce signal prenant, pour l'état Ar, et avec un retard X dû au temps de propagation à l'intérieur de ce moyen de multiplexage (avec X à titre d'exemple supérieur à une période du signal HL), la valeur, notée Di, correspondant à la valeur de l'élément binaire stockée dans le point mémoire de rang impair sélectionné pour cet état de comptage,
- le signal, noté C2, obtenu en sortie du deuxième moyen de multiplexage, ce signal prenant, pour l'état Br, et avec un retard X dû au temps de propagation à l'intérieur de ce moyen de multiplexage, la valeur, notée Di+l, correspondant à la valeur de l'élément binaire stockée dans le point mémoire de rang pair sélectionné pour cet état de comptage.
- la forme du signal de rythme d'accès en lecture HL,
- les états de comptage, notés A, obtenus sur les seules sorties A1 à Ap du compteur binaire 5 (deux états de
N comptage consécutifs, Ar et Ar+î, avec 1 < r < - -1, étant
2 en l'occurrence représentés), les changements de ces états de comptage se produisant à une fréquence égale à la moitié de celle du signal HL,
- les états, notés B, obtenus en sortie des moyens de retard 6 (des états consécutifs, Br-lr Br, et Ber+1, étant en l'occurrence représentés)
- le signal, noté C1, obtenu en sortie du premier moyen de multiplexage, ce signal prenant, pour l'état Ar, et avec un retard X dû au temps de propagation à l'intérieur de ce moyen de multiplexage (avec X à titre d'exemple supérieur à une période du signal HL), la valeur, notée Di, correspondant à la valeur de l'élément binaire stockée dans le point mémoire de rang impair sélectionné pour cet état de comptage,
- le signal, noté C2, obtenu en sortie du deuxième moyen de multiplexage, ce signal prenant, pour l'état Br, et avec un retard X dû au temps de propagation à l'intérieur de ce moyen de multiplexage, la valeur, notée Di+l, correspondant à la valeur de l'élément binaire stockée dans le point mémoire de rang pair sélectionné pour cet état de comptage.
- le signal, noté C, obtenu en sortie d'une bascule dite de rééchantillonnage (non figurée expressement sur le dessin) recevant elle-même d'une part le signal obtenu en sortie du troisième moyen de multiplexage et d'autre part le signal HL.
I1 apparaît ainsi que grâce à ce dispositif de commande, le temps de propagation (en l'occurrence à l'intérieur des premier et deuxième moyen de multiplexage) peut être multiplié par deux par rapport à ce qui était le cas dans la solution antérieure rappelée plus haut, tout en respectant cependant le rythme d'accès à cette mémoire.
On notera que dans le cas d'une mémoire à n colonnes, un dispositif tel que celui qui vient d'être décrit à titre d'exemple serait utilisé pour chacune de ces colonnes.
On notera également qu'il serait plus généralement possible de prévoir, non pas deux moyens de multiplexage tels que ceux repérés 2 et 3, mais M moyens de multiplexage
N (avec M 2 2) connectés chacun aux accès en lecture de -
M points-mémoire disposés toutes les M lignes, et commandés en séquence, à un rythme égal à 1/M fois le rythme d'accès en lecture, et avec un retard, l'un par rapport à l'autre, égal, pour deux de ces moyens de multiplexage qui sont connectés à des accès en lecture de points-mémoire situés sur des lignes adjacentes, à la période de ce rythme d'accès.
N (avec M 2 2) connectés chacun aux accès en lecture de -
M points-mémoire disposés toutes les M lignes, et commandés en séquence, à un rythme égal à 1/M fois le rythme d'accès en lecture, et avec un retard, l'un par rapport à l'autre, égal, pour deux de ces moyens de multiplexage qui sont connectés à des accès en lecture de points-mémoire situés sur des lignes adjacentes, à la période de ce rythme d'accès.
On notera par ailleurs qu'un dispositif du même type pourrait être utilisé pour l'accès en écriture à une telle mémoire, à condition de remplacer lesdits moyens de multiplexage par des moyens de démultiplexage.
Claims (1)
1) Dispositif de commande d'accès, en écriture, respectivement en lecture, à une mémoire à accès séquentiel composée d'une pluralité de points-mémoire élémentaires commandés sélectivement en écriture, respectivement en lecture, et organisés selon une matrice à N lignes et n colonnes, où N désigne le nombre de mots aptes à être stockés dans cette mémoire, et n le nombre d'éléments binaires par mot, caractérisé en ce qu'il comporte, pour chacune de ces n colonnes
- un ensemble de M moyens de démultiplexage, respectivement de multiplexage (2, 3), avec M 2 2, connectés
N aux accès en écriture, respectivement en lecture, de -
M points-mémoire de cette colonne situés toutes les M lignes, ces moyens de démultiplexage, respectivement de multiplexage, étant commandés en séquence, à un rythme égal à 1/ M fois le rythme d'accès en écriture, respectivement en lecture, de cette mémoire, et avec un retard l'un par rapport à l'autre, égal, pour deux de ces moyens de démultiplexage, respectivement de multiplexage, qui sont connectés à des accès en écriture, respectivement en lecture, de points-mémoire situés sur des lignes adjacentes, à la période dudit rythme d'accès,
- un moyen de démultiplexage fournissant les signaux destinés à ces M moyens de démultiplexage et commandé en séquence audit rythme d'accès, respectivement un moyen de multiplexage (4) recevant les signaux issus de ces M moyens de multiplexage et commandé en séquence audit rythme d'accès.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR9311732A FR2710776B1 (fr) | 1993-10-01 | 1993-10-01 | Dispositif de commande d'accès à une mémoire à accès séquentiel. |
Applications Claiming Priority (1)
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Publications (2)
| Publication Number | Publication Date |
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| FR2710776A1 true FR2710776A1 (fr) | 1995-04-07 |
| FR2710776B1 FR2710776B1 (fr) | 1995-11-10 |
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ID=9451468
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| FR9311732A Expired - Fee Related FR2710776B1 (fr) | 1993-10-01 | 1993-10-01 | Dispositif de commande d'accès à une mémoire à accès séquentiel. |
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| Country | Link |
|---|---|
| FR (1) | FR2710776B1 (fr) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0326172A2 (fr) * | 1988-01-29 | 1989-08-02 | Nec Corporation | Circuit de mémoire avec un dispositif de circuit d'accés sériel |
| EP0409449A2 (fr) * | 1989-07-17 | 1991-01-23 | Advanced Micro Devices, Inc. | Système de lecture entrelacée pour des mémoires de types fifo et en mode rafale |
-
1993
- 1993-10-01 FR FR9311732A patent/FR2710776B1/fr not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0326172A2 (fr) * | 1988-01-29 | 1989-08-02 | Nec Corporation | Circuit de mémoire avec un dispositif de circuit d'accés sériel |
| EP0409449A2 (fr) * | 1989-07-17 | 1991-01-23 | Advanced Micro Devices, Inc. | Système de lecture entrelacée pour des mémoires de types fifo et en mode rafale |
Non-Patent Citations (1)
| Title |
|---|
| JENKINS: "IC MULTIPLEXER INCREASES ANALOGUE SWITCHING SPEEDS", ELECTRONIC ENGINEERING, vol. 45, no. 54, February 1973 (1973-02-01), LONDON GB, pages 73 - 75 * |
Also Published As
| Publication number | Publication date |
|---|---|
| FR2710776B1 (fr) | 1995-11-10 |
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| Date | Code | Title | Description |
|---|---|---|---|
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