FR2703533A1 - Device for evaluating signal propagation times within an integrated circuit - Google Patents
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Abstract
Description
Dispositif d'évaluation de temps de propagation de signaux à l'intérieur d'un circuit intégré. Device for evaluating the propagation time of signals within an integrated circuit.
Le domaine de l'invention est celui des circuits intégrés logiques, notamment de type CMOS. The field of the invention is that of logic integrated circuits, in particular of the CMOS type.
Plus précisément, I'invention concerne un dispositif d'évaluation d'un coefficient affectant les temps de propagation à l'intérieur d'un circuit intégré logique. More specifically, the invention relates to a device for evaluating a coefficient affecting the propagation times within a logic integrated circuit.
En effet, un circuit intégré logique comprend généralement une pluralité de portes logiques, le temps de propagation de chacune de ces portes logiques étant lié
- d'une part à sa structure, et
- d'autre part à un coefficient dépendant notamment de la
température, de la tension et de son processus de fabrication.Indeed, a logic integrated circuit generally comprises a plurality of logic gates, the propagation time of each of these logic gates being linked
- on the one hand to its structure, and
- on the other hand to a coefficient depending in particular on the
temperature, voltage and its manufacturing process.
Or, si la structure d'une porte logique peut être considérée comme un paramètre connu fixe, il apparaît que le coefficient affectant les temps de propagation doit être considéré comme un paramètre variable. En effet, un tel coefficient varie couramment dans un rapport de trois. However, if the structure of a logic gate can be considered as a fixed known parameter, it appears that the coefficient affecting the propagation times must be considered as a variable parameter. Indeed, such a coefficient commonly varies in a ratio of three.
L'invention peut s'appliquer dans tous les cas où il apparaît intéressant de connaître les variations de ce coefficient, et par là même les variations du temps de propagation. The invention can be applied in all cases where it appears interesting to know the variations of this coefficient, and thereby the variations of the propagation time.
La connaissance de ces variations, sous la forme d'évaluations successives du coefficient par le dispositif selon l'invention, peut par exemple être utilisée pour compenser les dispersions de temps de propagation d'un composant d'un circuit intégré logique. Knowledge of these variations, in the form of successive evaluations of the coefficient by the device according to the invention, can for example be used to compensate for the propagation time dispersions of a component of a logic integrated circuit.
L'invention a précisément pour objectif de fournir un dispositif permettant l'évaluation d'un coefficient affectant les temps de propagation à l'intérieur d'un circuit intégré logique. The object of the invention is precisely to provide a device allowing the evaluation of a coefficient affecting the propagation times inside a logic integrated circuit.
L'invention a également pour objectif de fournir un tel dispositif permettant une évaluation de ce coefficient en temps réel. The invention also aims to provide such a device allowing an evaluation of this coefficient in real time.
Un autre objectif de l'invention est de fournir un tel dispositif délivrant une évaluation de ce coefficient sous forme numérique. Another objective of the invention is to provide such a device delivering an evaluation of this coefficient in digital form.
Ces objectifs, ainsi que d'autres qui apparaîtront par la suite, sont atteints selon l'invention à l'aide d'un dispositif d'évaluation d'un coefficient représentatif du temps de propagation de signaux à l'intérieur d'un circuit intégré comprenant
- des moyens d'application d'un retard variable à un premier signal,
ledit retard variable étant constitué d'un nombre variable de retards
élémentaires, lesdits moyens d'application délivrant un signal retardé
- des moyens de contrôle du nombre de retards élémentaires formant
ledit retard variable, de façon que la durée dudit retard variable
soit sensiblement égale à une durée de référence prédéterminée ledit coefficient étant sensiblement proportionnel audit nombre de retards élémentaires.These objectives, as well as others which will appear subsequently, are achieved according to the invention using a device for evaluating a coefficient representative of the propagation time of signals within a circuit. integrated including
means for applying a variable delay to a first signal,
said variable delay consisting of a variable number of delays
elementary, said application means delivering a delayed signal
- means of controlling the number of elementary delays forming
said variable delay, so that the duration of said variable delay
is substantially equal to a predetermined reference duration, said coefficient being substantially proportional to said number of elementary delays.
Ainsi, afin d'évaluer un coefficient affectant les temps de propagation à l'intérieur d'un circuit intégré logique, on place un dispositif selon l'invention à l'intérieur de ce circuit intégré logique. Thus, in order to evaluate a coefficient affecting the propagation times inside a logic integrated circuit, a device according to the invention is placed inside this logic integrated circuit.
Le principe de ce dispositif est le suivant : on choisit arbitrairement une durée de référence, puis on détermine combien il faut de retards élémentaires, c'est-à-dire, avantageusement, de portes logiques élémentaires, pour appliquer à un signal un retard d'une durée égale à cette durée de référence. The principle of this device is as follows: an arbitrary reference duration is chosen, then it is determined how many elementary delays, that is to say advantageously, of elementary logic gates, are required to apply a delay d '' a duration equal to this reference duration.
Ce nombre de portes mises en oeuvre pour obtenir une telle égalité varie en fonction du processus de fabrication des portes, de la température et de la tension. Par conséquent, la valeur de ce nombre de portes logiques élémentaires est représentative du coefficient recherché et en constitue une évaluation indirecte. En effet, dès lors qu'on possède la valeur de ce nombre de portes mises en oeuvre, une
simple table de transcodage (par exemple) entre les différentes valeurs possibles du nombre de portes et les différentes valeurs possibles du coefficient permet de connaître la valeur réelle du coefficient.This number of doors used to obtain such equality varies according to the manufacturing process of the doors, the temperature and the voltage. Consequently, the value of this number of elementary logic gates is representative of the coefficient sought and constitutes an indirect evaluation thereof. In fact, once we have the value of this number of doors used, a
simple transcoding table (for example) between the different possible values of the number of doors and the different possible values of the coefficient makes it possible to know the real value of the coefficient.
Dans un mode de réalisation préférentiel de l'invention, lesdits moyens de contrôle comprennent des moyens de mesure d'un écart de durée entre ledit signal retardé et un signal de référence déduit dudit premier signal, et des moyens de modification dudit nombre de retards élémentaires, en fonction dudit écart de durée, de façon à réduire progressivement ledit écart de durée. In a preferred embodiment of the invention, said control means comprise means for measuring a time difference between said delayed signal and a reference signal deduced from said first signal, and means for modifying said number of elementary delays , as a function of said duration difference, so as to gradually reduce said duration difference.
De cette façon, après une phase de convergence, le dispositif selon l'invention délivre en temps réel une valeur variable et représentative du coefficient recherché, cette valeur étant celle du nombre de portes logiques élémentaires mises en oeuvre. In this way, after a convergence phase, the device according to the invention delivers in real time a variable value representative of the coefficient sought, this value being that of the number of elementary logic gates implemented.
Avantageusement, ledit premier signal est un premier signal d'horloge, ledit premier signal est obtenu par inversion et/ou division de la fréquence dudit signal de référence. Par exemple, ledit premier signal est obtenu par division par 2 dudit signal de référence, ladite durée de référence prédéterminée étant alors égale à la moitié de la période dudit signal de référence. Advantageously, said first signal is a first clock signal, said first signal is obtained by inversion and / or division of the frequency of said reference signal. For example, said first signal is obtained by dividing said reference signal by 2, said predetermined reference duration then being equal to half of the period of said reference signal.
Ainsi, la durée de référence prédéterminée est définie à partir d'un second signal d'horloge de même phase que le premier signal d'horloge. Thus, the predetermined reference duration is defined on the basis of a second clock signal of the same phase as the first clock signal.
Le rapport de deux entre les périodes des première et seconde horloges d'une part et le fait que ces deux horloges soient en phase d'autre part, permettent de s'affranchir d'une éventuelle variation du rapport cyclique. The ratio of two between the periods of the first and second clocks on the one hand and the fact that these two clocks are in phase on the other hand, makes it possible to overcome any possible variation in the duty cycle.
De telles première et seconde horloges sont par exemple obtenues en divisant, respectivement par 2n et 2"+',unie même horloge mère. Such first and second clocks are for example obtained by dividing, respectively by 2n and 2 "+ ', united the same master clock.
De façon avantageuse, lesdits moyens de mesure de l'écart de durée comprennent
- des moyens d'échantillonnage dudit signal retardé, lesdits moyens
d'échantillonnage délivrant simultanément au moins trois
informations de déphasage correspondant à un échantillonnage
dudit signal retardé lors d'au moins trois fronts consécutifs dudit signal
- des moyens de décodage desdites informations de déphasage issues
desdits moyens d'échantillonnage, délivrant une information
représentative dudit écart de durée.Advantageously, said means for measuring the duration difference comprise
- means for sampling said delayed signal, said means
sampling simultaneously delivering at least three
phase shift information corresponding to a sampling
of said delayed signal at least three consecutive edges of said signal
means for decoding said phase shift information originating
said sampling means, delivering information
representative of said duration difference.
Ainsi, les moyens de mesure de l'écart de durée constituent un comparateur de phase d'un type particulier puisqu'il permet d'indiquer si la durée d'un retard appliqué à un premier signal est plus ou moins grande qu'une durée de référence prédéterminée. Thus, the means for measuring the duration difference constitute a phase comparator of a particular type since it makes it possible to indicate whether the duration of a delay applied to a first signal is greater or less than a duration. of predetermined reference.
Préférentiellement, lesdits moyens d'application d'un retard au premier signal comprennent
- des moyens de déphasage constitués desdites portes logiques
élémentaires montées en série, délivrant une pluralité de signaux
retardés décalés, lesdits signaux retardés décalés étant d'une part
chacun retardé d'une durée distincte et d'autre part retardés les uns
par rapport aux autres de différents nombres entiers de durées
élémentaires;
- des moyens de multiplexage recevant ladite pluralité de signaux
retardés décalés, commandés par lesdits moyens de décodage par
l'intermédiaire de ladite information d'écart de durée, le signal
sélectionné en sortie desdits moyens de multiplexage formant ledit
signal retardé.Preferably, said means for applying a delay to the first signal comprise
- phase shifting means made up of said logic gates
elements connected in series, delivering a plurality of signals
delayed offset, said delayed delayed signals being on the one hand
each delayed by a separate duration and on the other delayed each
compared to others of different whole numbers of durations
elementary;
- multiplexing means receiving said plurality of signals
delayed offset, controlled by said decoding means by
through said duration deviation information, the signal
selected at the output of said multiplexing means forming said
delayed signal.
De cette façon, on dispose d'une pluralité de signaux décalés correspondant au premier signal auquel on a appliqué un retard d'une durée égale respectivement à 1, 2, 3,...,n durées élémentaires, avec n le nombre total de portes logiques élémentaires. In this way, there is a plurality of offset signals corresponding to the first signal to which a delay of duration equal to 1, 2, 3, ..., n, respectively, has been applied, with n the total number of elementary logic gates.
La sélection d'un signal parmi cette pluralité de signaux décalés est effectuée grâce à un multiplexeur commandé par l'information d'écart de durée. The selection of a signal from this plurality of offset signals is carried out by a multiplexer controlled by the time difference information.
Avantageusement, lesdits moyens de modification comprennent également des moyens de comptage/décomptage pouvant recevoir deux types d'information d'écart de durée, une information de comptage et une information de décomptage, la valeur courante desdits moyens de comptage/décomptage pouvant être incrémentée ou décrémentée en fonction de ladite information d'écart de durée, ladite valeur courante commandant lesdits moyens de multiplexage. Advantageously, said modification means also comprise up / down counting means which can receive two types of time difference information, up counting information and down counting information, the current value of said up / down counting means being able to be incremented or decremented as a function of said duration deviation information, said current value controlling said multiplexing means.
Ainsi, le multiplexeur est commandé par la valeur courante d'un compteur/décompteur, cette valeur courante étant incrémentée ou décrémentée selon que la durée variable du retard appliqué au premier signal est inférieure ou supérieure à la durée de référence prédéterminée. Thus, the multiplexer is controlled by the current value of an up / down counter, this current value being incremented or decremented according to whether the variable duration of the delay applied to the first signal is less than or greater than the predetermined reference duration.
De façon avantageuse, lesdits moyens de comptage/décomptage peuvent prendre un nombre de valeurs distinctes égal au nombre total de portes logiques élémentaires desdits moyens permettant d'appliquer un retard, ladite valeur courante desdits moyens de comptage/décomptage étant égale audit nombre de portes logiques élémentaires effectivement mises en oeuvre. Advantageously, said up / down counting means can take a number of distinct values equal to the total number of elementary logic gates of said means making it possible to apply a delay, said current value of said up / down counting means being equal to said number of logic gates elementary actually implemented.
Ainsi, après convergence, la valeur courante du compteur/décompteur est égale à la valeur variable représentative du coefficient recherché. Thus, after convergence, the current value of the up / down counter is equal to the variable value representative of the coefficient sought.
Dans un mode de réalisation avantageux de l'invention, lesdits moyens de décodage comprennent également des moyens de détection d'une incohérence entre lesdites informations de déphasage issues desdits moyens d'échantillonnage, de façon que lorsqu'une incohérence est effectivement détectée, lesdits moyens de décodage délivrent aux moyens de comptage/décomptage d'une part des informations de comptage et de décomptage inhibées et d'autre part une information de réinitialisation commandant la réinitialisation desdits moyens de comptage/décomptage à une valeur courante réinitialisée. In an advantageous embodiment of the invention, said decoding means also comprise means for detecting an inconsistency between said phase shift information originating from said sampling means, so that when an inconsistency is actually detected, said means decoding deliver to the counting / downcounting means on the one hand inhibited up and down counting information and on the other hand a reset information ordering the reinitialization of said up / down counting means to a current value reset.
Par incohérence entre les informations de déphasage on entend notamment les cas où ces informations de déphasage ne sont pas exploitables par les moyens de décodage ou bien conduisent à une information d'écart de donnée erronée. De telles incohérences peuvent par exemple être induites par un effet de gigue ou par tout autre artefact. By inconsistency between the phase shift information is understood in particular the cases where this phase shift information cannot be used by the decoding means or else leads to incorrect data deviation information. Such inconsistencies can for example be induced by a jitter effect or by any other artifact.
Par ailleurs, la réinitialisation du compteur/décompteur à une nouvelle valeur permet de relancer une nouvelle phase de convergence de la boucle d'asservissement (boucle dans laquelle les moyens permettant d'appliquer un retard sont asservis par les moyens permettant de modifier la valeur du nombre de portes mises en oeuvre). Furthermore, resetting the up / down counter to a new value makes it possible to restart a new phase of convergence of the servo loop (loop in which the means making it possible to apply a delay are enslaved by the means making it possible to modify the value of the number of doors used).
Avantageusement, lesdits moyens de contrôle comprennent également des moyens de génération d'une valeur courante réinitialisée variable et choisie parmi lesdites valeurs distinctes pouvant être prises par lesdits moyens de comptage/décomptage, ladite valeur courante réinitialisée variable étant générée lorsque les moyens de décodage détectent une incohérence et fournissent ladite information de réinitialisation auxdits moyens de génération. Advantageously, said control means also comprise means for generating a variable reset current value chosen from among said distinct values which can be taken by said up / down counting means, said variable reset current value being generated when the decoding means detect a inconsistency and provide said reset information to said generation means.
De façon avantageuse, lesdits moyens permettant une détection d'incohérence comprennent également des moyens de détection d'un changement anormal de la valeur courante desdits moyens de comptage/décomptage, tel que le passage d'une valeur maximale à une valeur minimale ou le passage d'une valeur minimale à une valeur maximale, lesdits moyens de détection d'un changement anormal générant une information de changement anormal lorsqu'un changement anormal est effectivement détecté, ladite information de changement anormal étant fournie auxdits moyens de décodage de façon que lesdits moyens de comptage/décomptage soit réinitialisés. Advantageously, said means allowing an inconsistency detection also include means for detecting an abnormal change in the current value of said up / down counting means, such as the passage from a maximum value to a minimum value or the passage from a minimum value to a maximum value, said abnormal change detection means generating abnormal change information when an abnormal change is actually detected, said abnormal change information being supplied to said decoding means so that said means counting / down counting is reset.
De cette façon, dès qu'un changement anormal de la valeur du compteur/décompteur se produit, la boucle d'asservissement est réinitialisée à une nouvelle valeur assurant une convergence. In this way, as soon as an abnormal change in the value of the up / down counter occurs, the control loop is reset to a new value ensuring convergence.
Un tel changement anormal de la valeur du compteur/décompteur correspond à un passage de la valeur courante
- soit d'une valeur maximale à une valeur minimale : ce cas
correspond à un débordement du compteur/décompteur sans avoir
trouvé de zone d'équilibre (on parle alors d'absence de
convergence), ceci ne pouvant se produire que si un parasite force
la valeur courante du compteur/décompteur à une valeur anormale;
- soit d'une valeur minimale à une valeur maximale : ce cas
correspond à une divergence de l'asservissement due à la position
relative du premier signal retardé et du second signal lors de
l'initialisation de l'asservissement.Such an abnormal change in the value of the up / down counter corresponds to a change in the current value
- either from a maximum value to a minimum value: this case
corresponds to an overflow of the up / down counter without having
found of equilibrium zone (we speak then of absence of
convergence), this can only happen if a parasite forces
the current value of the up / down counter to an abnormal value;
- either from a minimum value to a maximum value: this case
corresponds to a divergence of the control due to the position
relative of the first delayed signal and the second signal when
initialization of the servo.
Avantageusement, le dispositif selon l'invention comprend des moyens de validation indiquant si la valeur du nombre de portes logiques élémentaires mises en oeuvre est effectivement égale à ladite valeur permettant d'obtenir l'égalité entre la durée variable du retard appliqué au premier signal et la durée de référence prédéterminée, lesdits moyens de validation comprenant - des moyens de détection d'un état de convergence de ladite durée variable,
générant une information de convergence lorsqu'un état de convergence
est effectivement détecté - des moyens de calcul d'un premier signal retardé théorique à partir dudit
premier signal d'une part et de ladite durée de référence prédéterminée
d'autre part, lesdits moyens de calcul étant activés par ladite information
de convergence - des moyens de comparaison dudit premier signal retardé théorique et dudit
premier signal retardé réel issu desdits moyens permettant d'appliquer un
retard, lesdits moyens de comparaison générant
soit une information de validation si lesdits premiers signaux
retardés théorique et réel sont sensiblement égaux, ladite
information de validation indiquant que la valeur du nombre de
portes logiques élémentaires mises en oeuvre est correcte,
soit une information d'invalidation dans le cas contraire..Advantageously, the device according to the invention comprises validation means indicating whether the value of the number of elementary logic gates used is effectively equal to said value making it possible to obtain equality between the variable duration of the delay applied to the first signal and the predetermined reference duration, said validation means comprising - means for detecting a state of convergence of said variable duration,
generating convergence information when a state of convergence
is effectively detected - means for calculating a first theoretical delayed signal from said
first signal on the one hand and said predetermined reference duration
on the other hand, said calculation means being activated by said information
of convergence - means for comparing said first theoretical delayed signal and said
first real delayed signal from said means allowing application of a
delay, said comparison means generating
either validation information if said first signals
theoretical and actual retarded are substantially equal, said
validation information indicating that the value of the number of
elementary logic gates implemented is correct,
either invalidation information otherwise.
On peut par exemple prévoir que ladite information d'invalidation commande lesdits moyens de décodage de façon que la valeur courante desdits moyens de comptage/décomptage soit réinitialisée. One can for example provide that said invalidation information controls said decoding means so that the current value of said up / down counting means is reset.
Dans un mode de réalisation particulier de l'invention, ledit état de convergence correspond à la génération par lesdits moyens de décodage de ladite information de comptage et, alternativement, de ladite information de décomptage.. In a particular embodiment of the invention, said state of convergence corresponds to the generation by said decoding means of said counting information and, alternatively, of said downcounting information.
De façon avantageuse, le dispositif selon l'invention comprend des moyens de moyennage des valeurs successives du nombre de portes logiques élémentaires mises en oeuvre, lesdits moyens de moyennage délivrant une valeur moyenne variable et représentative dudit coefficient. Advantageously, the device according to the invention comprises means for averaging the successive values of the number of elementary logic gates used, said averaging means delivering a variable average value representative of said coefficient.
De cette façon, la valeur fournie par le dispositif selon l'invention est filtrée. In this way, the value provided by the device according to the invention is filtered.
Dans un mode de réalisation préférentiel, égale à la moitié de ladite seconde période, ledit second signal d'horloge constituant un signal de référence temporelle pour ledit premier signal d'horloge retardé. In a preferred embodiment, equal to half of said second period, said second clock signal constituting a time reference signal for said first delayed clock signal.
D'autres caractéristiques et avantages de l'invention apparaîtront à la lecture de la description suivante d'un mode de réalisation préférentiel de l'invention, donné à titre d'exemple indicatif et non limitatif, et des dessins annexés, dans lesquels
- la figure I présente un schéma logique simplifié d'un dispositif
selon l'invention;
- la figure 2 présente un schéma électrique simplifié d'un mode de
réalisation d'un dispositif selon l'invention;;
- la figure 3 présente quatre chronogrammes correspondant à des
signaux apparaissant sur la figure 2, à savoir
* un premier signal d'horloge
* un second signal d'horloge
* un premier signal d'horloge décalé normal
* un premier signal d'horloge décalé anormal
- la figure 4 présente un schéma électrique simplifié d'un mode de
réalisation de moyens d'échantillonnage tels que présentés sur la
figure 2;
- la figure 5 présente un exemple de table de décodage mise en
oeuvre dans des moyens de décodage tels que présentés sur la
figure 2;
- la figure 6 présente un schéma électrique simplifié d'un mode de
réalisation de moyens de comptage/décomptage tels que présentés
sur la figure 2.Other characteristics and advantages of the invention will appear on reading the following description of a preferred embodiment of the invention, given by way of non-limiting example, and the accompanying drawings, in which
- Figure I presents a simplified logic diagram of a device
according to the invention;
- Figure 2 shows a simplified electrical diagram of a mode of
production of a device according to the invention;
- Figure 3 shows four timing diagrams corresponding to
signals appearing on figure 2, namely
* a first clock signal
* a second clock signal
* a first clock signal shifted normal
* an abnormal first clock signal shifted
- Figure 4 shows a simplified electrical diagram of a mode of
realization of sampling means as presented on the
Figure 2;
- Figure 5 shows an example of decoding table set
work in decoding means as presented on the
Figure 2;
- Figure 6 shows a simplified electrical diagram of a mode of
creation of up / down counting means as presented
in figure 2.
L'invention concerne donc un dispositif d'évaluation d'un coefficient affectant les temps de propagation à l'intérieur d'un circuit intégré logique. The invention therefore relates to a device for evaluating a coefficient affecting the propagation times within a logic integrated circuit.
La figure 1 présente un schéma logique simplifié d'un tel dispositif. Ce dispositif comprend
- des moyens 12 d'application d'un retard de durée variable à un
premier signal 11, ces moyens 12 permettant d'appliquer un retard
comprenant une pluralité de portes logiques élémentaires pouvant
chacune appliquer un retard d'une durée élémentaire correspondant
à un déphasage élémentaire.Ainsi, la durée variable (c'est-à-dire la
durée du retard réellement appliqué au premier signal 11) est
fonction de la valeur du nombre de portes logiques élémentaires
mises en oeuvre effectivement et permettant d'obtenir un premier
signal retardé 13
- des moyens 14 de contrôle (ou de modification) de la valeur du
nombre de portes logiques élémentaires effectivement mises en
oeuvre par les moyens 12 d'application d'un retard, de façon à
obtenir l'égalité entre la durée variable et une durée de référence
prédéterminée, la valeur permettant d'obtenir cette égalité étant
variable et représentative du coefficient recherché.Figure 1 shows a simplified logic diagram of such a device. This device includes
means 12 for applying a delay of variable duration to a
first signal 11, these means 12 making it possible to apply a delay
comprising a plurality of elementary logic gates which can
each apply a delay of a corresponding elementary duration
to an elementary phase shift. Thus, the variable duration (i.e. the
duration of the delay actually applied to the first signal 11) is
function of the value of the number of elementary logic gates
implemented effectively and making it possible to obtain a first
delayed signal 13
means 14 for checking (or modifying) the value of the
number of elementary logic gates actually implemented
works by the means 12 for applying a delay, so as to
obtain equality between the variable duration and a reference duration
predetermined, the value for obtaining this equality being
variable and representative of the coefficient sought.
Ainsi, les moyens 14 de contrôle de la valeur du nombre de portes effectivement mises en oeuvre délivrent, à partir d'une part du premier signal retardé 13 et d'autre part d'une durée de référence prédéterminée, deux informations, à savoir : une première information 15 de commande des moyens 12 d'application d'un retard de durée variable, et une seconde information 16 indiquant la valeur du nombre de portes effectivement mises en oeuvre afin d'obtenir l'égalité entre la durée variable et la durée de référence prédéterminée. Thus, the means 14 for controlling the value of the number of gates actually implemented deliver, on the one hand from the first delayed signal 13 and on the other hand from a predetermined reference duration, two pieces of information, namely: a first item of information 15 for controlling the means 12 for applying a delay of variable duration, and a second item of information 16 indicating the value of the number of gates actually implemented in order to obtain equality between the variable duration and the duration of predetermined reference.
Le dispositif selon l'invention est donc destiné à être placé à l'intérieur d'un circuit intégré logique afin d'évaluer un coefficient affectant les temps de propagation à l'intérieur de ce circuit intégré logique. The device according to the invention is therefore intended to be placed inside a logic integrated circuit in order to evaluate a coefficient affecting the propagation times inside this logic integrated circuit.
Le principe mis en oeuvre est le suivant : après avoir choisi arbitrairement une durée de référence (stockée sous une forme quelconque ou recalculée par les moyens 14 permettant de modifier la valeur du nombre de portes), on détermine combien de portes logiques élémentaires sont nécessaires pour appliquer à un signal
11 un retard d'une durée égale à cette durée de référence. The principle implemented is as follows: after arbitrarily choosing a reference duration (stored in any form or recalculated by the means 14 making it possible to modify the value of the number of gates), it is determined how many elementary logic gates are necessary for apply to a signal
11 a delay of a duration equal to this reference duration.
Il est clair que le dispositif selon l'invention étant placé à l'intérieur du circuit intégré logique, le nombre de portes mises en oeuvre varie en fonction du processus de fabrication des portes, de la température et de la tension. Par conséquent, la valeur de ce nombre de portes logiques élémentaires mises en oeuvre est représentative du coefficient recherché dès lors qu'on conserve une même durée de référence pour l'ensemble des évaluations successives. It is clear that the device according to the invention being placed inside the logic integrated circuit, the number of doors used varies according to the manufacturing process of the doors, the temperature and the voltage. Consequently, the value of this number of elementary logic gates implemented is representative of the coefficient sought when one retains the same reference duration for all of the successive evaluations.
Un simple tableau de correspondance entre les différentes valeurs possibles du nombre de portes d'une part et du coefficient recherché d'autre part permet de connaître la valeur réelle du coefficient (dont l'échelle est d'ailleurs arbitraire, et choisie en fonction des besoins). L'information 16 est donc transmise à une table de transcodage 17, qui délivre le coefficient 18 correspondant. La table de transcodage peut éventuellement être remplacée par des moyens de calcul mettant en oeuvre une fonction linéaire. A simple table of correspondence between the different possible values of the number of doors on the one hand and of the coefficient sought on the other hand allows to know the real value of the coefficient (whose scale is moreover arbitrary, and chosen according to the needs). The information 16 is therefore transmitted to a transcoding table 17, which delivers the corresponding coefficient 18. The transcoding table can possibly be replaced by calculation means implementing a linear function.
La figure 2 présente un schéma électrique simplifié d'un mode de réalisation d'un dispositif selon l'invention. Comme présenté sur le schéma logique de la figure 1, ce dispositif comprend d'une part des moyens 22 d'application d'un retard de durée variable à un premier signal 21, et d'autre part des moyens 24 de de modification de la valeur du- nombre portes logiques élémentaires mises en oeuvre dans les moyens 22, de façon à obtenir l'égalité entre la durée variable et une durée de référence prédéterminée. FIG. 2 presents a simplified electrical diagram of an embodiment of a device according to the invention. As presented in the logic diagram of FIG. 1, this device comprises on the one hand means 22 for applying a delay of variable duration to a first signal 21, and on the other hand means 24 for modifying the value of the number of elementary logic gates implemented in the means 22, so as to obtain equality between the variable duration and a predetermined reference duration.
Dans ce mode de réalisation, les moyens 24 de modification la valeur du nombre de portes comprennent
- des moyens 28 de mesure de l'écart de durée entre la durée
variable du retard appliqué au premier signal 21 et la durée de
référence prédéterminée, ces moyens 28 comprenant
* des moyens 29 (notés COMPPHASE) d'échantillonnage du
premier signal retardé 23
* des moyens 210 (notés DECODAGE) de décodage
d'informations de déphasage issues des moyens 29
d'échantillonnage
- des moyens 213 (notés CPTDECPT) de comptage/décomptage
- des moyens 218 (notés PRECHAR) permettant de générer une
valeur courante réinitialisée variable, cette valeur étant choisie
parmi les valeurs distinctes pouvant être prises par les moyens 213
de comptage/décomptage
- des moyens 220 (notés TINS T) permettant de détecter un
changement anormal de la valeur courante des moyens 213 de
comptage/décomptage .In this embodiment, the means 24 for modifying the value of the number of doors comprise
means 28 for measuring the difference in duration between the duration
variable of the delay applied to the first signal 21 and the duration of
predetermined reference, these means 28 comprising
* means 29 (denoted COMPPHASE) for sampling the
first delayed signal 23
* means 210 (denoted DECODING) for decoding
phase shift information from means 29
sampling
- means 213 (denoted CPTDECPT) for up / down counting
- means 218 (denoted PRECHAR) making it possible to generate a
variable reset current value, this value being chosen
among the distinct values that can be taken by the means 213
up / down
means 220 (denoted TINS T) making it possible to detect a
abnormal change in the current value of the means 213 of
up / down counting.
Les moyens 22 d'application d'un retard de durée variable au premier signal 21 comprennent
- des moyens 25 de déphasage délivrant une pluralité de signaux
retardés décalés
- des moyens 26 de multiplexage permettant de sélectionner un des
signaux retardés décalés.The means 22 for applying a variable duration delay to the first signal 21 include
- phase shifting means 25 delivering a plurality of signals
delayed delayed
- Multiplexing means 26 for selecting one of the
delayed delayed signals.
Dans le mode de réalisation présenté, le dispositif selon l'invention reçoit en entrée deux signaux d'horloge, à savoir d'une part un premier signal d'horloge 21 (noté HOR 1), et d'autre part un second signal d'horloge 27 (noté HOR 2). In the embodiment presented, the device according to the invention receives as input two clock signals, namely on the one hand a first clock signal 21 (denoted HOR 1), and on the other hand a second signal d 'clock 27 (noted HOR 2).
La figure 3 présente des chronogrammes correspondant à ces premier et second signaux d'horloge. Ils sont de même phase et possèdent respectivement une première et une seconde périodes (notées T1 et T2). La première période T1 est égale au double de la seconde période T2 : (T1 = 2T2). Figure 3 shows timing diagrams corresponding to these first and second clock signals. They are of the same phase and have a first and a second period respectively (denoted T1 and T2). The first period T1 is double the second period T2: (T1 = 2T2).
La durée de référence prédéterminée est définie comme étant égale à la moitié de la seconde période : Tref = 1/2 T2. En d'autres termes, les moyens 24 doivent commander les moyens 22 de façon que la valeur du nombre de portes logiques élémentaires effectivement mises en oeuvre soit telle que la durée du retard appliqué au premier signal d'horloge 21 soit égale à 1/2 T2. The predetermined reference duration is defined as being equal to half of the second period: Tref = 1/2 T2. In other words, the means 24 must control the means 22 so that the value of the number of elementary logic gates actually implemented is such that the duration of the delay applied to the first clock signal 21 is equal to 1/2 T2.
La figure 3 présente également deux chronogrammes du premier signal d'horloge décalé 23 (noté HOR1D), correspondant respectivement à un fonctionnement normal et un fonctionnement anormal du dispositif. Le second cas (fonctionnement anormal) est discuté par la suite en relation avec la description des moyens 222 de validation. FIG. 3 also presents two timing diagrams of the first shifted clock signal 23 (denoted HOR1D), corresponding respectively to normal operation and abnormal operation of the device. The second case (abnormal operation) is discussed later in relation to the description of the means 222 of validation.
Dans cet exemple de mode de réalisation, le dispositif apparaît comme une boucle à verrouillage de phase numérique à fréquence fixe : boucle selon laquelle les moyens 22 sont asservis par les moyens 24. Ainsi, après une phase de convergence, le premier signal d'horloge retardé HOR1D correspond au premier signal d'horloge HOR1 auquel on a appliqué un retard d'une durée égale à la durée de référence prédéterminée Tref
Après cette phase de convergence, la valeur du nombre de portes logiques élémentaires mises en oeuvre par les moyens 22 (sous commande des moyens 24) continue à varier et constitue une évaluation en temps réel du coefficient recherché.In this exemplary embodiment, the device appears as a digital phase locked loop at fixed frequency: loop according to which the means 22 are controlled by the means 24. Thus, after a convergence phase, the first clock signal delayed HOR1D corresponds to the first clock signal HOR1 to which a delay of a duration equal to the predetermined reference duration Tref has been applied
After this convergence phase, the value of the number of elementary logic gates implemented by the means 22 (under control of the means 24) continues to vary and constitutes a real-time evaluation of the coefficient sought.
Le fonctionnement du mode de réalisation du dispositif selon l'invention présenté sur la figure 2 est maintenant décrit en détail. The operation of the embodiment of the device according to the invention presented in FIG. 2 is now described in detail.
Les moyens 25 de déphasage (appelés par la suite déphaseur) sont constitués de l'ensemble des portes logiques élémentaires montées en série. Ainsi, à partir du premier signal d'horloge 21, le déphaseur 25 délivre une pluralité de signaux retardés décalés. Dans l'exemple présenté sur la figure 2, le déphaseur délivre 31 signaux retardés décalés (notés E [31:1]). Ceci signifie que le déphaseur 25 comprend 31 portes logiques élémentaires montés en série et que les 31 signaux retardés décalés correspondent aux 31 signaux relevés en sortie de ces portes logiques élémentaires. Ces 31 signaux retardés décalés sont par conséquent chacun retardés d'une durée distincte et retardés les uns par rapport aux autres de différents nombres entiers de durée élémentaire (nombres compris entre 1 et 31). The phase shifting means 25 (hereinafter called phase shifter) consist of all of the elementary logic gates connected in series. Thus, from the first clock signal 21, the phase shifter 25 delivers a plurality of delayed delayed signals. In the example presented in FIG. 2, the phase shifter delivers 31 delayed delayed signals (denoted E [31: 1]). This means that the phase shifter 25 includes 31 elementary logic gates connected in series and that the 31 delayed delayed signals correspond to the 31 signals picked up at the output of these elementary logic gates. These 31 delayed delayed signals are therefore each delayed by a distinct duration and delayed with respect to each other by different whole numbers of elementary duration (numbers between 1 and 31).
Les moyens de multiplexage 26 (appelés par la suite multiplexeur) reçoivent les 31 signaux retardés décalés ainsi que le premier signal d'horloge 21. The multiplexing means 26 (hereinafter called the multiplexer) receive the 31 delayed delayed signals as well as the first clock signal 21.
L'ensemble de ces 32 signaux est noté E [31:0].Le multiplexeur 26 sélectionne une des ces 32 entrées à partir des signaux de commande (S0 à S4). Le signal sélectionné en sortie du multiplexeur 26 constitue le premier signal retardé 23.All of these 32 signals are denoted E [31: 0]. The multiplexer 26 selects one of these 32 inputs from the control signals (S0 to S4). The signal selected at the output of the multiplexer 26 constitutes the first delayed signal 23.
Les moyens 29 d'échantillonnage reçoivent d'une part le premier signal d'horloge retardé 23 et d'autre part le second signal d'horloge 27. Ces moyens 29 d'échantillonnage délivrent simultanément trois informations de déphasage A, B et
C (ainsi que leurs compléments AN, BN, CN) correspondant à un échantillonnage du premier signal d'horloge retardé lors de trois fronts consécutifs (à savoir deux fronts montants et un front descendant) du second signal d'horloge 27.The sampling means 29 receive on the one hand the first delayed clock signal 23 and on the other hand the second clock signal 27. These sampling means 29 simultaneously deliver three phase shift information A, B and
C (as well as their complements AN, BN, CN) corresponding to a sampling of the first clock signal delayed during three consecutive edges (namely two rising edges and a falling edge) of the second clock signal 27.
Les moyens 210 de décodage (appelés par la suite décodeur) reçoivent les informations de déphasage A,B,C issues des moyens 29 d'échantillonnage et délivrent une information concernant le positionnement relatif du premier signal d'horloge retardé 23 et du second signal d'horloge 27. L'ensemble formé des moyens 29 d'échantillonnage et des moyens 210 de décodage constituent un comparateur de phase d'un type particulier puisqu'il permet d'indiquer si la durée du retard appliquée au premier signal 21 est plus ou moins grande que la durée de référence prédéterminée. The decoding means 210 (hereinafter called the decoder) receive the phase shift information A, B, C from the sampling means 29 and deliver information concerning the relative positioning of the first delayed clock signal 23 and the second signal d clock 27. The assembly formed by sampling means 29 and decoding means 210 constitute a phase comparator of a particular type since it makes it possible to indicate whether the duration of the delay applied to the first signal 21 is more or less than the predetermined reference duration.
La figure 4 présente un schéma électrique simplifié d'un mode de réalisation des moyens d'échantillonnage tels que présentés sur la figure 2. Selon ce montage, ces moyens 29 sont constitués de six bascules D disposées selon deux voies parralèles comprenant chacune trois bascules 41 à 43 et 44 à 46 respectivement. Les informations de déphasage A, B, C sont fournies par les bascules D référencées respectivement 43, 46, 42. FIG. 4 presents a simplified electrical diagram of an embodiment of the sampling means as shown in FIG. 2. According to this arrangement, these means 29 consist of six flip-flops D arranged in two parallel paths each comprising three flip-flops 41 to 43 and 44 to 46 respectively. The phase shift information A, B, C are provided by the flip-flops D respectively referenced 43, 46, 42.
La figure 5 présente un exemple de table de décodage mise en oeuvre dans le décodeur 210 tel que présenté sur la figure 2. FIG. 5 shows an example of a decoding table implemented in the decoder 210 as presented in FIG. 2.
On a représenté sur cette table
- la position relative du premier signal d'horloge retardé HOR1D et
du second signal d'horloge HOR2
- les valeurs possibles des trois informations de déphasage A, B, C;
- le type d'action à effectuer sur le premier signal d'horloge décalé HOR1D;
- les valeurs possibles d'information de comptage (CP)/décomptage
(CM) et d'une information de réinitialisation (LPRECHAR).We have represented on this table
- the relative position of the first delayed clock signal HOR1D and
the second clock signal HOR2
- the possible values of the three phase shift information A, B, C;
- the type of action to be performed on the first shifted clock signal HOR1D;
- possible values of counting information (CP) / countdown
(CM) and reset information (LPRECHAR).
I1 existe trois types d'action à effectuer sur le premier signal d'horloge décalé, à savoir
- "changer le calage" : ceci correspond au cas où l'on ne peut rien
déduire des valeurs des informations A, B, C;
- "diminuer le retard appliqué à HOR1" :ceci revient à diminuer le
nombre de portes logiques élémentaires effectivement mis en
oeuvre dans le déphaseur 25 et se traduit sur le schéma présentant
la position relative de la première horloge retardée par rapport à
la seconde horloge, par un décalage de la première horloge
retardée vers la gauche
- "augmenter le retard appliqué à HOR1" ::ceci revient à augmenter
le nombre de portes logiques élémentaires effectivement mis en
oeuvre dans le déphaseur 25 et se traduit sur le schéma présentant
la position relative de la première horloge retardée par rapport à
la seconde horloge, par un décalage de la première horloge
retardée vers la droite.There are three types of action to be performed on the first shifted clock signal, namely
- "change the setting": this corresponds to the case where nothing can be done
deducing values from information A, B, C;
- "decrease the delay applied to HOR1": this amounts to decreasing the
number of elementary logic gates actually implemented
works in the phase shifter 25 and is shown in the diagram showing
the relative position of the first delayed clock with respect to
the second clock, by an offset from the first clock
delayed to the left
- "increase the delay applied to HOR1" :: this amounts to increasing
the number of elementary logic gates actually implemented
works in the phase shifter 25 and is shown in the diagram showing
the relative position of the first delayed clock with respect to
the second clock, by an offset from the first clock
delayed to the right.
Le compteur/décompteur 213 reçoit deux informations de la part du décodeur 210 : une information de comptage CP (compteur +) et une information de décomptage CM (compteur -). Comme présenté sur le tableau de la figure 5, le compteur/décompteur 213
- s'incrémente si CP = 1 et si CM = 0;
- se décrémente si CP = 0 et CM = 1;
- est réinitialisé à une nouvelle valeur courante si CP = 1 et CM =1.The up / down counter 213 receives two pieces of information from the decoder 210: counting information CP (counter +) and down counting information CM (counter -). As shown in the table in FIG. 5, the up / down counter 213
- increments if CP = 1 and if CM = 0;
- decrements if CP = 0 and CM = 1;
- is reset to a new current value if CP = 1 and CM = 1.
La valeur courante du compteur/décompteur 213 est utilisée comme signal de commande du multiplexeur 26. Sur l'exemple présenté sur la figure 2, les cinq éléments binaires de poids fort S[1] à S[5] sont directement reliés aux cinq entrées de signaux de commande S[0] à S[4] du multiplexeur 26. Ces cinq éléments binaires permettent d'indiquer une valeur parmi 32. The current value of the up / down counter 213 is used as the control signal of the multiplexer 26. In the example presented in FIG. 2, the five most significant binary elements S [1] to S [5] are directly connected to the five inputs of control signals S [0] to S [4] of the multiplexer 26. These five binary elements make it possible to indicate a value among 32.
La dernière colonne du tableau présenté sur la figure 5 correspond à la valeur de l'information de réinitialisation des moyens de comptage/décomptage 213. The last column of the table presented in FIG. 5 corresponds to the value of the information for resetting the up / down counting means 213.
Cette information LPRECHAR est également délivrée par le décodeur 210, lorsque le calage relatif de la première horloge retardée et de la seconde horloge est à modifier. I1 est à noter que dans ce cas, les deux informations de comptage et décomptage sont inhibées en prenant simultanément la valeur 1.This LPRECHAR information is also delivered by the decoder 210, when the relative timing of the first delayed clock and the second clock is to be modified. It should be noted that in this case, the two up and down counting information items are inhibited by simultaneously taking the value 1.
Les cinq éléments binaires de poids fort en sortie du compteur/décompteur 213 indiquent également la valeur du nombre de portes logiques élémentaires effectivement mises en oeuvre dans le déphaseur 25 afin d'obtenir un premier signal d'horloge retardé d'une durée égale à la durée de référence prédéterminée (à savoir la moitié de la période du second signal d'horloge). Cette valeur est fournie sous forme numérique et évolue en temps réel. The five most significant binary elements at the output of the up / down counter 213 also indicate the value of the number of elementary logic gates actually implemented in the phase shifter 25 in order to obtain a first delayed clock signal of a duration equal to the predetermined reference duration (i.e. half the period of the second clock signal). This value is provided in digital form and changes in real time.
La figure 6 présente un schéma électrique simplifié d'un exemple de mode de réalisation du compteur/décompteur tel que présenté sur la figure 2. Ce montage comprend notamment sept étages constitués chacun d'un multiplexeur 4 entrées/2 commandes 61 à 67 et une bascule D 68 à 614. Il est à noter que seuls les cinq éléments binaires de poids fort S1 à S5 sont utilisés d'une part pour la contre-réaction vers le multiplexeur 26 et d'autre part pour fournir la valeur du nombre de portes logiques élémentaires nécessaires pour obtenir l'égalité entre la durée variable et la durée de référence. En effet, les moyens 29 d'échantillonnage induisent un "retard pur" de deux périodes. Un tel retard serait générateur d'instabilité si le compteur/décompteur 213 réagissait immédiatement.C'est la raison pour laquelle les deux premiers étages (correspondant aux deux éléments binaires de poids faible) ne sont pas utilisés pour la contre-réaction vers le multiplexeur 26. FIG. 6 presents a simplified electric diagram of an exemplary embodiment of the up / down counter as presented in FIG. 2. This assembly notably comprises seven stages each consisting of a multiplexer with 4 inputs / 2 controls 61 to 67 and a flip-flop D 68 to 614. It should be noted that only the five most significant binary elements S1 to S5 are used on the one hand for the feedback to the multiplexer 26 and on the other hand to provide the value of the number of gates elementary logic necessary to obtain equality between the variable duration and the reference duration. In fact, the sampling means 29 induce a "pure delay" of two periods. Such a delay would generate instability if the up / down counter 213 reacted immediately. This is why the first two stages (corresponding to the two least significant binary elements) are not used for the feedback to the multiplexer. 26.
Le mode de réalisation du compteur/décompteur 213 présenté sur la figure 6 ne sera pas détaillé. En effet, il s'agit d'un compteur/décompteur classique comportant une entrée d'incrémentation CMOINS et une entrée de décrémentation
CPLUS, six entrées C0 à C5 d'une valeur de réinitialisation de la valeur courante, une entrée de signal d'horloge CK (recevant, dans le mode de réalisation présenté sur la figure 2, la seconde horloge), un signal de remise à zéro RSTB et six signaux de sortie S0 à S5 représentant la valeur courante.The embodiment of the up / down counter 213 presented in FIG. 6 will not be detailed. Indeed, it is a conventional up / down counter comprising a CMOINS increment input and a decrement input
CPLUS, six inputs C0 to C5 of a reset value of the current value, a clock signal input CK (receiving, in the embodiment shown in FIG. 2, the second clock), a reset signal zero RSTB and six output signals S0 to S5 representing the current value.
L'information LPRECHAR commande 1 'incrémentation des moyens 218. The LPRECHAR information commands the increment of the means 218.
Ainsi, les signaux de sortie C0 à C5 de ces moyens 218 correspondent à une valeur s'incrémentant à chaque évènement anormal (c'est-à-dire lors de chaque détection d'une incohérence entre les informations de déphasage A, B, C issues des moyens 29 d'échantillonnage). Cette valeur de sortie des moyens 218 est chargée dans le compteur/décompteur 213 afin de constituer la nouvelle valeur courante réinitialisée, lorsque les informations de comptage CP et décomptage CM sont simultanément à 1 (et sont donc inhibées).Thus, the output signals C0 to C5 of these means 218 correspond to a value incremented at each abnormal event (that is to say upon each detection of an inconsistency between the phase shift information A, B, C from the sampling means 29). This output value of the means 218 is loaded into the up / down counter 213 in order to constitute the new reset current value, when the counting information CP and counting down CM are simultaneously at 1 (and are therefore inhibited).
Il est à noter que ce mode de réalisation permet d'initialiser l'asservissement du dispositif à des valeurs différentes. It should be noted that this embodiment makes it possible to initialize the servo-control of the device to different values.
Dans le mode de réalisation du dispositif selon l'invention présenté sur la figure 2, les moyens 24 de modification de la valeur du nombre de portes logiques élémentaires mises en oeuvre comprennent également des moyens 220 de détection d'un changement anormal de la valeur courante du compteur/décompteur 213. Ces moyens 220 reçoivent les signaux de sorties S[0] à S[5] du compteur/décompteur 213 et détectent soit le passage d'une valeur maximale à une valeur minimale, soit le passage d'une valeur minimale à une valeur maximale. In the embodiment of the device according to the invention presented in FIG. 2, the means 24 for modifying the value of the number of elementary logic gates implemented also include means 220 for detecting an abnormal change in the current value of the up / down counter 213. These means 220 receive the output signals S [0] to S [5] of the up / down counter 213 and detect either the passage from a maximum value to a minimum value, or the passage of a value minimum to a maximum value.
Le passage d'une valeur minimale à une valeur maximale est tout à fait possible. En effet, si la valeur courante est initialisée à 0 et si la position relative du premier signal retardé et du second signal d'horloge est telle que le décodeur 210 fournit une instruction de décrémentation, la valeur courante du compteur/décompteur 213 passe alors de zéro à la valeur maximale du compteur, ce qui se traduit par une divergence de l'asservissement. It is entirely possible to change from a minimum value to a maximum value. In fact, if the current value is initialized to 0 and if the relative position of the first delayed signal and the second clock signal is such that the decoder 210 provides a decrementing instruction, the current value of the up / down counter 213 then changes from zero at the maximum value of the counter, which results in a divergence of the servo-control.
Le passage d'une valeur maximale à une valeur minimale correspond au débordement du compteur/décompteur 213 sans avoir trouvé de zone d'équilibre. The passage from a maximum value to a minimum value corresponds to the overflow of the up / down counter 213 without having found an equilibrium zone.
Compte tenu des précautions prises sur les valeurs des différents retards ainsi que sur la seconde horloge, ce second cas n'apparaît possible que si un parasite vient forcer le compteur/décompteur 213 à une valeur anormale.Taking into account the precautions taken on the values of the various delays as well as on the second clock, this second case appears possible only if a parasite comes to force the up / down counter 213 to an abnormal value.
Dans les deux cas, le changement anormal de la valeur courante est détecté par les moyens 220 qui génèrent alors une information INSTB destinée d'une part au décodeur 210 et d'autre part, par l'intermédiaire de LPRECHAR, aux moyens 218 permettant de générer une valeur courante réinitialisée variable, de façon à donner la valeur 1 aux informations de comptage CP et décomptage CM ainsi qu'à l'information de réinitialisation LPRECHAR. Ainsi, la valeur contenue dans les moyens 218 est incrémentée d'une unité et la valeur courante du compteur/décompteur 213 est réinitialisée avec la nouvelle valeur courante variable ainsi obtenue dans les moyens 218. In both cases, the abnormal change in the current value is detected by the means 220 which then generate INSTB information intended on the one hand for the decoder 210 and on the other hand, via LPRECHAR, for the means 218 allowing generate a variable reset current value, so as to give the value 1 to the counting information CP and countdown CM as well as to the reset information LPRECHAR. Thus, the value contained in the means 218 is incremented by one and the current value of the up / down counter 213 is reset with the new variable current value thus obtained in the means 218.
Le signal d'horloge utilisé par ces moyens 220 de détection d'un changement anormal est également le second signal d'horloge 27. The clock signal used by these means 220 for detecting an abnormal change is also the second clock signal 27.
Comme présenté sur la figure 2, le dispositif selon l'invention peut également comprendre des moyens 222 de validation et des moyens 224 de moyennage. As shown in FIG. 2, the device according to the invention can also include means 222 for validation and means 224 for averaging.
Les moyens 222 de validation indiquent si la valeur du nombre de portes logiques élémentaires mises en oeuvre afin de retarder le premier signal d'horloge 21 est effectivement tel que la durée variable du retard appliqué au premier signal est égale à la durée de référence prédéterminée (à savoir dans cet exemple la moitié de la période du second signal d'horloge). The validation means 222 indicate whether the value of the number of elementary logic gates implemented in order to delay the first clock signal 21 is effectively such that the variable duration of the delay applied to the first signal is equal to the predetermined reference duration ( namely in this example half the period of the second clock signal).
I1 s'agit notamment de détecter une convergence de l'asservissement sur une durée égale à 3/2 T2 au lieu de 1/2 T. Ceci pouvant se produire si le circuit est dans un processus de temps de propagation maximum et si un parasite agit sur la valeur courante du compteur/décompteur 213. Ce dernier cas correspond au quatrième chronogramme de la figure 3, représentant le premier signal d'horloge retardé anormal (HOR1D anormal). I1 is in particular to detect a convergence of the control over a duration equal to 3/2 T2 instead of 1/2 T. This can happen if the circuit is in a process of maximum propagation time and if a parasite acts on the current value of the up / down counter 213. This latter case corresponds to the fourth timing diagram of FIG. 3, representing the first abnormal delayed clock signal (abnormal HOR1D).
Les moyens 222 de validation comprennent par exemple
- des moyens de détection d'un état de convergence
- des moyens de calcul d'un premier signal retardé théorique
- des moyens de comparaison du premier signal retardé théorique et
du premier signal retardé réel.The validation means 222 include for example
- means for detecting a state of convergence
means for calculating a first theoretical delayed signal
means for comparing the first theoretical delayed signal and
of the first real delayed signal.
On considère qu'un état de convergence correspond à la génération par le décodeur 210 d'une commande d'incrémentation CP et, alternativement, d'une commande de décrémentation CM. Par conséquent, les moyens de détection d'un état de convergence scrutent en permanence la valeur des informations de comptage et décomptage et génèrent une information de convergence lorsqu'une telle alternance de commande d'incrémentation et de décrémentation est détectée. It is considered that a state of convergence corresponds to the generation by the decoder 210 of an incrementation command CP and, alternatively, of a decrementation command CM. Consequently, the means for detecting a state of convergence continuously scan the value of the counting and down counting information and generate convergence information when such alternation of incrementation and decrementation control is detected.
Cette information de convergence commande l'activation des moyens de calcul d'un premier signal retardé théorique à partir du premier signal d'une part et de la durée de référence prédéterminée d'autre part. This convergence information controls the activation of the means for calculating a first theoretical delayed signal from the first signal on the one hand and the predetermined reference duration on the other hand.
Les moyens de comparaison du premier signal retardé théorique et du premier signal retardé réel génèrent
- soit une information de validation MESOK, si les premiers signaux
retardés théorique et réel sont sensiblement égaux ; cette
information de validation indiquant que la valeur courante du
compteur/décompteur 213 correspond effectivement à la valeur du
nombre de portes logiques élémentaires nécessaires pour appliquer
au premier signal un retard d'une durée égale à la durée de
référence prédéterminée
- soit une information d'invalidation MESNOK dans le cas contraire;
cette information d'invalidation agissant sur le décodeur 210 et sur
les moyens 218 de la même façon que l'information INSTB générée
par les moyens 220.The means for comparing the first theoretical delayed signal and the first real delayed signal generate
- either MESOK validation information, if the first signals
theoretical and real backwardness are substantially equal; this
validation information indicating that the current value of the
up / down counter 213 effectively corresponds to the value of the
number of elementary logic gates required to apply
at the first signal a delay of a duration equal to the duration of
predetermined reference
- either MESNOK invalidation information otherwise;
this invalidation information acting on the decoder 210 and on
the means 218 in the same way as the INSTB information generated
by means 220.
Le dispositif selon l'invention peut également comprendre les moyens 224 de moyennage des valeurs successives du nombre de portes logiques élémentaires mises en oeuvre (chaque valeur étant égale à la valeur courante du compteur/décompteur 213 après que le dispositif a convergé). La fréquence de l'horloge CKVAL détermine le nombre de valeurs successives prises en compte pour effectuer la moyenne. La valeur moyenne 225 (notée OUT [4:0]) est une valeur numérique moyenne filtrée, elle-même variable et représentative du coefficient recherché. The device according to the invention can also include the means 224 for averaging the successive values of the number of elementary logic gates used (each value being equal to the current value of the up / down counter 213 after the device has converged). The frequency of the CKVAL clock determines the number of successive values taken into account to perform the average. The mean value 225 (denoted OUT [4: 0]) is a filtered mean numerical value, itself variable and representative of the coefficient sought.
Le dispositif selon l'invention est particulièrement destiné à être utilisé à l'intérieur d'un circuit intégré logique de type CMOS. The device according to the invention is particularly intended for use inside a logic integrated circuit of the CMOS type.
Selon le mode de réalisation de l'invention tel que présenté sur la figure 2, un signal de remise à zéro RSTB est également fourni aux moyens 29 d'échantillonnage, au compteur/décompteur 213, aux moyens 224 de moyennage, aux moyens 220 de détection d'un changement anormal de la valeur courante du compteur/décompteur, et aux moyens 222 de validation. According to the embodiment of the invention as presented in FIG. 2, a reset signal RSTB is also supplied to the sampling means 29, to the up / down counter 213, to the averaging means 224, to the means 220 of detection of an abnormal change in the current value of the up / down counter, and to the validation means 222.
I1 est clair que de nombreux autres modes de réalisation de l'invention peuvent être envisagés. On peut notamment prévoir d'utiliser d'autres moyens permettant de modifier la valeur du nombre de portes logiques élémentaires mises en oeuvre. It is clear that many other embodiments of the invention can be envisaged. One can in particular envisage using other means making it possible to modify the value of the number of elementary logic gates implemented.
Claims (14)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR9303767A FR2703533B1 (en) | 1993-03-31 | 1993-03-31 | Device for evaluating the propagation time of signals within an integrated circuit. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR9303767A FR2703533B1 (en) | 1993-03-31 | 1993-03-31 | Device for evaluating the propagation time of signals within an integrated circuit. |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| FR2703533A1 true FR2703533A1 (en) | 1994-10-07 |
| FR2703533B1 FR2703533B1 (en) | 1995-05-12 |
Family
ID=9445579
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| FR9303767A Expired - Fee Related FR2703533B1 (en) | 1993-03-31 | 1993-03-31 | Device for evaluating the propagation time of signals within an integrated circuit. |
Country Status (1)
| Country | Link |
|---|---|
| FR (1) | FR2703533B1 (en) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2604836A1 (en) * | 1986-10-07 | 1988-04-08 | Western Digital Corp | DELAY LINE WITH PHASE LOCK LOOP |
| US5146121A (en) * | 1991-10-24 | 1992-09-08 | Northern Telecom Limited | Signal delay apparatus employing a phase locked loop |
| US5175452A (en) * | 1991-09-30 | 1992-12-29 | Data Delay Devices, Inc. | Programmable compensated digital delay circuit |
-
1993
- 1993-03-31 FR FR9303767A patent/FR2703533B1/en not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2604836A1 (en) * | 1986-10-07 | 1988-04-08 | Western Digital Corp | DELAY LINE WITH PHASE LOCK LOOP |
| US5175452A (en) * | 1991-09-30 | 1992-12-29 | Data Delay Devices, Inc. | Programmable compensated digital delay circuit |
| US5146121A (en) * | 1991-10-24 | 1992-09-08 | Northern Telecom Limited | Signal delay apparatus employing a phase locked loop |
Non-Patent Citations (1)
| Title |
|---|
| SAKAMOTO ET AL.: "a digitally programmable delay chip with picosecond resolution", PROCEEDINGS OF THE 1989 BIPOLAR CIRCUITS AND TECHNOLOGY MEETING, 18 September 1989 (1989-09-18), MINNEAPOLIS, pages 295 - 297, XP000089868 * |
Also Published As
| Publication number | Publication date |
|---|---|
| FR2703533B1 (en) | 1995-05-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| ST | Notification of lapse |