FR2683348A1 - Reseau bidimensionnel periodique de memorisation et de traitement booleen d'images. - Google Patents

Abstract

L'invention concerne un réseau bidimensionnel périodique de mémorisation et de traitement booléen d'images composées de pixels binaires, dont la maille périodique constitue un processeur booléen attaché à un pixel ou à un petit groupe de pixels voisins, ce processeur booléen étant composé de plusieurs structures mémorisantes chaînées permettant de stocker chacune un bit d'information dont l'une au moins est un "point mémoire", c'est-à-dire une structure en boucle fermée comprenant deux inverseurs (I1, I2), la sortie de l'un étant connectée à l'entrée de l'autre à travers un transistor interrupteur (TM1,TM2), et d'opérateurs permettant de réaliser les traitements relatifs au pixel ou au groupe de pixels considéré, et étant traversé par au moins deux registres à décalage de directions sécantes (D5, D6) traversant tout le réseau bidimensionnel. Ledit processeur est constitué par un registre à décalage unidirectionnel et comprend trois points mémoires, parmi lesquels un point mémoire "destination" (Ga), capable, grâce à un transistor interrupteur (T1), de changer de contenu sans que les autres points mémoires (Gp, Go) n'aient leur contenu modifié, et un point mémoire "source" (Gp), capable de communiquer,via des transistors (TZ2, T2) son contenu audit point mémoire destination (Ga) pour en modifier le contenu par interaction binaire.

Description

Réseau bidimensionnel périodique de mémorisation
et de traitement booléen d'images
La présente invention se rapporte à un réseau bidimensionnel périodique de mémorisation et de traitement booléen d'images composées de pixels représentés par un bit ou un petit nombre de bits, dont la maille périodique constitue un processeur booléen attaché à un pixel ou à un petit groupe de pixels voisins, ce processeur booléen étant composé de plusieurs structures mémorisantes chainées permettant de stocker chacune un bit d'information dont l'une au moins est un "point mémoire", c'est-à-dire une structure en boucle fermée comprenant deux inverseurs installés dans le même sens de rotation, la sortie de l'un étant connectée à l'entrée de l'autre à travers un interrupteur, et d'opérateurs permettant de réaliser les traitemcnts relatifs au pixel ou au groupe de pixels considéré, et étant traversé par au moins deux registres à décalage de directions sécantes traversant tout le réseau bidimensionnel, chacun des deux registres à décalage ayant l'un de ses points mémoire appartenant au processeur considéré.

Un réseau de processeurs de ce genre est connu par le brevet français 2 583 602 où chaque processeur est muni d'une photodiode, de sorte que le réseau constitue une rétine réalisée sous forme de circuit intégré. Les moyens de mémorisation et de traitement binaircs de cette rétine, qui en constituent la couche "intelligente", sont destinés à implantcr des transformations itératives de l'image binaire courantc par des traitements dits
"combinatoires locaux ", appelés TCL. Les TCL constituent une famille des transformations d'images binaires en images binaire, invariantes par translation, c'est-à-dire que la transformation par un TCL d'une image arbitraire translatée est égal au résultat de la translation de la transformée de cette image binaire par le même TCL. Par leur définition même, les TCL répondent aux besoins les plus généraux du traitement d'image dit de bas niveau, c'est-à-dire l'extraction de caractéristiques structurelles intéressantes présentes sur l'image traitée.

Dans le cadre du brevet précité est proposée une structure électronique constituée par la répétition, suivant un réseau bidimensionnel, d'une cellule élémentaire composée de transistors MOSFET (transistors à effet de champ à grille isolée) permettant l'implantation d'algorithmes TCL. Un jeu de commandes extérieures, commun à toutes les cellules, permet de contrôler le fonctionnement de la rétine. Le nombre de commandes nécessaires s'élève à douze, ce qui signifie qu'au moins douze rails de métal, déposés sur la plaquette semi-conductrice, doivent traverser chaque cellule élémentaire.

fl s'est avéré que la surface nécessaire à ces douze rails excèdait nettement la surface occupée par les transistors MOSFET et la photodiode qui sont sous-jacents. En outre, les couchcs de métal sont, dans les technologies
CMOS actuelles, responsables de la majorité des défauts qui limitent le rendement de fabrication des circuits. Finalement, on peut estimer que le nombre élevé de commandes pénalise d'un factcur au moins égal à deux le nombre de points d'image que l'on peut intégrer au scin d'un même circuit.

La présente invention a principalement pour but de créer un réseau du genre indiqué au début, qui puisse fonctionner au moins aussi bicn avec un nombre réduit de commandes extérieures, afin d'augmenter le nombre dc cellules élémentaires intégrables sur un même circuit monolithique à rendemcnt égal, c'est-à-dire en conservant la même proportion, pour une technologie donnée, entre le nombre de circuits fonctionnant normalement et Ic nombre total de circuits fabriqués.

A cet effet, une structure spéciale est donnée à chacun des processeurs composant le réseau. Chaque processeur est constitue par un ou plusieurs registres à décalage unidirectionnels et comprend un petit nombre n, supérieur à 2, dc points mémoires , parmi lesquels au moins un point mémoire "destination", capable de changer de contenu sans que les autres points mémoires du registre à décalage considéré n'aient leur contenu modifié, et au moins un point mémoire "source", capable de communiquer son contenu audit point mémoire destination pour en modifier le contenu par interaction binaire.

Une telle structure permet, comme on le verra plus loin, de réduire considérablement le nornbre de commandes nécessaires au fonctionnement du réseau, sans réduire les possibilités de traitement qu'offre cclui-ci, mais plutôt en les développant.

De préférence, le point mémoire destination de chaque processeur comporte un interrupteur supplémentaire inséré immédiatement devant l'entrée de l'un des deux inverseurs. Par commande de cet interrupteur, il est possible d'ouvrir sélectivement la boucle de mémorisation du point mémoire destination et ainsi de figer son contenu tandis que le contenu des autres points mémoires est modifié.

Il convient d'autre part que l'un des noeuds de jonction des éléments constitutifs du point mémoire source de chaque processeur soit relié, à travers un interrupteur, à un noeud d'un point mémoire destination dudit processeur, ce noeud étant situé entre l'entrée d'un inverseur et la sortie de l'autre inverseur, mais séparé de chacun de ceux-ci par au moins un interrupteur. Cette disposition crée une liaison supplémentaire entre point mémoire source et point mémoire destination qui permet de transférer dans ce dernier, par commande dudit interrupteur, une information autre que celle qui serait transférée par simple effet de décalage entre ces points mémoires.

De préférence, dans chaque processeur, un point mémoire destination est équipé d'une structure conjonctive permettant de former la conjonction entre deux bits ct d'y mémoriser le bit résultant. Cela permet par exemple d'introduire dans le point mémoire destination le résultat d'une fonction EI logique entre le contcnu de ce point mémoire et un autre bit d'information.

Dans une forme de réalisation particulierement avantageuse d'une telle structure conjonctive, il est prévu que l'un au moins des inverseurs du point mémoire destination soit constitué par deux interrupteurs de type opposé, répondant de manière inverse à un même signal de commande, connectés en série entre les bornes d'une source d'alimentation polarisée, l'un directement et l'autre par L'intermcdiairc dc deux interrupteurs supplémentaires connectés en parallèle, dont l'un est commandé par le signal dc Sortie de l'autre inverseur et l'autre par un signal particulier permettant, suivant son état binaire, d'inhiber ou de rendre opérante la fonction conjonctive introduite par le transistor supplémentaire commandé par le signal dc sortie de l'inverseur précité. On a constaté que cet agencemcnt permettait d'obtenir la fonction conjonctive désirée sans qu'il soit besoin d'ajouter un signal de commande spécial.

Les possibilités de traitement et d'introduction de données du réseau peuvent être augmentées en associant à 1' un au moins des points mémoires de chaque processeur, de préférence un point mémoire destination, un élément complémentaire de stockage ou de réccption d'information, lequel est connecté, à travers un interrupteur d'isolement, à l'un des points de jonction des éléments constitutifs dudit point mémoire destination qui ne soit pas une Sortie d'inverseur. Cet élément complémentaire peut être un condensateur constituant une mémoire dynamique, ou un dispositif sensible à la valeur locale d'une grandeur physique, tel qu'une photodiode sensible à la lumière frappant chaque maille du réseau, ou encore un capteur de prcssion. Dans Ic premier cas, le réseau constitue une rétine et, dans le second cas, un organe sensoriel doué d'une sensibilité tactilc analogue à celle du toucher humain.

Le registre à recalage unidirectionnel constituant chaque processeur peut être rebouché sur lui-même, formant ainsi un registre à décalage circuIaire de longueur n , ou encore être connecté par ses extrémités à celles des mêmes registres à décalage constituant deux processeurs voisins situés dc part et d'autre soit cn direction longitudinale, soit en direction transvcrsale. Lorsque les registres à décalage constituant ledit processeur ct les deux processeurs voisins sont alignés longitudinalemcnt suivant une même direction, l'ensemble des registres à décalage ainsi connectés forme un registre à décalage suivant ladite direction, qui travers tout le réseau. Chaque processeur peut alors être traversé par au moins trois registres à décalage de directions sécantes orientées dans des sens tels qu'elles puissent être représentées par au moins trois vecteurs de somme nulle. On peut aussi prévoir que le réseau soit rebouclé sur lui-même, par jonction de ses bords opposés, cn un cylindrc ou un tore, chaque processeur étant traversé par sculemcnt deux registres à décalage dc directions secantes.

Avantageusement, le réseau est doté d'une structure redondante, chaque processeur étant, à cet effet, dupliqué cn une paire de processeurs connectés en parallèle par ccrtains des noeuds des points mémoires qui les composent, l'un des processeurs au choix étant activé l'aide de signaux de commande tandis que l'autre est laissé inactif.

Il conviendra en général que tous les interrupteurs commandés que le réseau comporte Soient des transistors MOSFET et qu'il soit réalisé sous forme de circuit intégré.

D'autres caractéristiques et avantages dc l'invention ressortiront de la description qui va suivre, en regard des dessins annexés, d'exemples de réalisation non limitatifs.

La figure 1 représente un groupe de trois points mémoires chaînés sous la forme d'un registre à décalage unidirectionnel, à partir duquel peut être bâti un processeur formant une cellule élémentaire d'un réseau selon l'invention.

Les figures 2 et 3 représentent deux exemples de disposition des cellules d'un réseau selon l'invention.

la figure 4 représente le groupe de trois points mémoires de la figure 1, où ont été créés un point mémoire "source" et un point mémoire "destination" .

La figure 5 représente le groupe de trois points mémoire de la figure 4, où le point mémoire "destination" a été doté d'une fonction conjonctive et équipé d'une photodiode.

La figure 6 représente le mode de liaison entre cellules suivant des directions transversales, les points mémoires étant symbolisés par des carrés.

La figure 7 représente une variante du schéma de la figure 5 relative à la connexion de la photodiode.

La figure 8 représente, à la manière de la figure 7, une variante où la photodiode est remplace par un condensateur.

La figure 9 représente une cellule redondante comportant deux processeurs connectés en parallèle.

Les figures 10 à 13 représentent schématiquement quatre exemples d'architecture d'un réseau selon l'invention et des cellules qui le composent.

On a représenté sur la figure 1 trois points mémoires Ga, Gp, Go reliés par des interrupteurs TZ;2 et appartenant à un registre à décalage semistatique unidirectionnel, formé d'une chaîne de points mémoires G reliés entre eux par des interrupteurs T2;2. Chaque groupe de trois points mémoires successifs Ga, Gp, Go forme une cellule C permettant la mémorisation de trois bits P, A, O et leur décalage en direction longitudinale, P venant se substituer à
A, A à O, O au P du groupe suivant, etc.

Dans le présent exemple, les interrupteurs de liaison m sont constitués par des transistors MOSFET tous commandés par un même signal 12. Chaque point mémoire G se compose de deux inverseurs I1, 12 et de deux interrupteurs TM1, TM2 également constitués par des transistors MOSFET. La
Sortie de l'inverseur Il est reliée par le transistor TMl à l'entre de l'inverseur
I2, tandis que le transistor TM2 relie la sortie de l'inverseur I2 à l'entrée de
I'inverseur 11. Quant à chacun des transistors TZ2, il assure la liaison entre la sortie de l'inverseur 12 et l'entrée de l'inverseur Il du point mémoire G suivant.

La structure de l'un des inverseurs Il, 12, tous identiques, a été explicitée afin de montrer qu'ils se composent de deux interrupteurs de types opposés, savoir deux transistors MOSFET 111, 112 I'un dc type n, l'autre dc type p, dont les grilles sont reliées entre elles et forment l'entre dc l'inverseur, ct les drains sont reliés entre eux et formcnt la sortie de l'inverseur; la source du transistor TI1 de type n est reliée à la masse Vo (0 volt) et celle du transistor T12 de type p est reliée à l'alimentation (Va + 5 volts). Dans Ic présent exemple, tous les autres transistors sont du type n ct sont donc rendus respectivement passants ou non passants par l'application sur leur grille d'unc tension positive (état 1) ou négative (état 0).

Lorsque les transistors TMI et TM2 d'un point mémoire G sont passants, les inverseurs I1, I2 correspondants sc trouvent connectés tête-bêche et constituent une basculc à deux états dans l'un desquels la sortie dc l'inverseur
Il est à 1 et celle de l'invcrseur 12 est à 0, tandis que dans l'autre c'cst l'inverse.

Lorsque les transistors 7M1 et TM2 sont non pasSants, les inverseurs Il et I2 sont isolés ct la sortie de chacun d'eux peut être librement portée à 0 ou à 1 par application à son entrée d'un 1 ou d'un 0. Après la fin de l'application d'une tension à l'entrée d'un inverseur, Ic niveau dc tension de celle-ci évolue lentement, du fait de la capacité rclativemcnt forte présente aux grillcs des transistors MOSFET qui constituent l'inverseur et de très faibles courants de fuite la déchargeant. Ainsi, le niveau dc tension initialement appliqué est conservé un certain temps.

Les transistors TM1 de tous les points mémoires G reçoivent un même signal de commande binaire Mi ct les transistors TM 2 un même signal
M2.

Au repos, tous les transistors TM1, TM2 sont rendus passants à
I'aide des signaux M1, M2, de sorte que tous les points mémoires G sont figés dans l'état qui leur avait précédemment été imposé, indépendamment les uns des autres du fait que les transistors 122 sont rendus non passants par le signal
Z2.

Lorsqu'on désire effectuer un décalage vers la droite de l'ensemble des états des points mémoires G, on commcncc par les ouvrir en rendant non passants les transistors TM1, TM2. Puis on rend passants les transistors TZ2, de sorte que l'état 0 ou 1 de la sortie de chaque inverseur 12 se trouve appliqué à l'entrée de l'inverseur I1 du point mémoire situé immédiatement à droite, la sortie de cet inverseur prenant l'état inverse 1 ou O. On rend alors passants les transistors ?hll, de sorte que cet état inverse est appliqué à l'entrée de l'inverseur l2, dont la sortie prend de ce fait le même état que l'entrée de l'inverseur Il. Puis on rend non passants les transistors 12;2 pour isoler des autres chacun des points mémoires G, et on rend passants les transistors TM2, ce qui assure la refermeture des points mémoires qui dès lors conservent leur nouvel état. A la suite de ces opérations, le contenu binaire de chacun des points mémoires G Ouest substitué au contenu initial du point mémoire situé immédiatement à droite.

On remarquera que si, à l'inverse de la fin du séquencement énoncé ci-dessus, on rcndait passants les transistors TM2 avant les transistors TM1, il n'y aurait pas de décalage, chaque point mémoire recouvrant son contenu initial qui subirait ainsi un simple "rafraîchissement".

On distingue, dans la suite de points mémoires G d'un tel registre à décalage, des groupes successifs comprenant un même nombre n de points mémoires, trois dans le présent exemple, désignés par Gp, Ga, Go, chacun de ces groupes consistuant une cellule C. On forme un réseau bidimensionnel périodique de cellules C en réunissant parallèlement plusieurs registres à décalage disposés de manière que les cellules C forment des colonnes soit perpendiculaires à leur direction longitudinale (figure 2), soit plus ou moins obliques (figure 3); la disposition représentée sur cette dernière figure résultant d'un décalage de la longueur d'une demi-ccllule entre les registres à décalage adjacents, qui conduit à un maillage hexagonal, tant que, dans celle de la figure 2, le maillage est rectangulaire.

Par convention, les différentes directions du plan de tels réseaux de cellules seront définies par rapport à une rose des vents Nord-Sud-Est-Ouest, la direction longitudinale, prise dans le sens dc décalage des registres, étant notée Ouest/Est.

Pour permettre d'autres opérations qu'un simple décalage vers la droite, c'est-à-dire vers l'est, du contenu des diverses cellules, des transistors vont être ajoutés à celles-ci, toutes les cellules restant absolument identiques de manière à maintenir le caractère périodique du réseau de cellules. Ces opérations permettront d'effectucr, à l'aide d'un processeur créé dans chaque cellule C sur la base des points mémoires qu'elle renferme, le calcul de fonctions booléennes dont les variables sont constituées par le contenu, ou son inverse, d'un ou de plusieurs points mémoires de Ia cellule et des cellules avoisinantes. Une telle fonction pourrait par exemple s'écrire
P.Pn+P.Ps
P étant le contenu du point mémoire Gp d'une cellule C (P étant son inverse) et Pn et Ps ceux du même point mémoire des cellules Cn et Cs situées immédiatement au nord ct au sud dc la cellulc C (dans la configuration à mailles rectangulaires de la figure 2). Unc telle fonction, qui a pour effet de fairc tomber dans la cellule Cs Ic bit 1 que peut renfermer Ic point mémoire Gp de chaque cellule C chaque fois que c'cst possibles, sc compose dc la réunion disjonctive de deux monômes formés dc variables liées par conjonction, dont l'un contient l'inverse de l'une des variables. il importc donc dc pouvoir réaliser les opérations d'invcrsion, de conjonction et de disjonction.

Conformément à la figure 4, un transistor TI est tout d'abord inséré dans le point mémoire Ga situé au centre dc chaque cellule C. Ce transistor, intercalé en séric entre l'cntrec IA2 de l'inverseur I1 ct le noeud dc jonction EN du transistor TM2 ct du transistor TZ2 de liaison au point mémoire Gp, est commandé par un quatrième signal FI. Lc transistor T1 ainsi ajouté fait du point mémoire Ga un point mémoire "destination" permettant de le traiter différemment des deux autres points mémoires et, en particulier, dc rafraîchir Ie contenu de ces derniers sans toucher à celui du point mémoire Ga cornmc on va le montrer ci-dessous à titre d'exemple.

Les signaux M1, M2 ct FI étant initialement à 1 et le signal Z2 à 0, on ramène à O les signaux M1 ct M2 de façon à ouvrir les trois points mémoires, puis on porte le signal Z2 à 1 pcndant un certain temps, ce qui rend passant les transistors TZ2, de sorte que les noeuds EN et IA2 prennent l'état P du noeud P1 (sortie de l'inverseur I2 de Gp) et que le noeud I02 (entrée de l'inverseur Il de Go) prend l'état A du noeud A1 (sortic dc l'inverseur 12 de Ga).

Après avoir alors rendu non passant le transistor T1 en faisant FI = 0, on porte
M2 à 1 pendant un certain temps, ce qui force le noeud IP2 (entrée de l'inverseur Il de Gp) à prendre l'état P du noeud P1, le noeud EN à prendre
I'état A du noeud Al et le noeud I02 à prendre l'état O du noeud Ol (sortie de l'inverseur I2 de Go), ce qui restaure l'état P dans Gp et l'état O dans Go.

Toutefois, l'état P du noeud Ira2, ce dernier étant isolé par le transistor T1, demeure inchangé. On fait alors FI = O, de sorte que le noeud EN, de capacité faible par rapport à celle du noeud IA2, prend l'état P conservé au noeud IA2, puis Mi = 1, ce qui force le noeud Al à prendre I'état P du noeud IA2, et enfin
M2 = 1 de façon à rétablir les trois points mémoires qui demeurent dès lors respectivement aux états P, P, O. Les états initiaux étant P, A, O, on voit que la séquence décrite conduit à la recopie dans le point mémoire Ga de l'état P du point mémoire Gp. Naturellement, le même résultat est simultanément obtenu dans toutes les cellules C du réseau.

Pour permettre également la recopie dans le point mémoire Ga de l'état P inverse de l'état du point mémoire Gp, un second transistor T2 est ajouté, connecté entre le noeud EN et le noeud P2 auquel est connectée la Sortie de l'inverseur Il du point mémoire Gp, ce transistor étant commandé par un cinquième signal binaire Y. A partir de l'état initial où les signaux M1, M2 et FI sont à 1 et les signaux 22 et Y à 0, la séquence suivante:
M2=0; Mi =0; Y=1; Y=O; Fil=0;
M2=1; M2=0; FI=1; M1=1; M2=1 permet de substituer, dans toutes les cellules C, les états P, P, O aux états initiaux P, A, O.

Le point mémoire Gp constitue ainsi un point mémoire "source" vis-à-vis du point mémoire Ga de chaque cellule.

Comme le montre la figure 5, d'autres transistors peuvent être ajoutés pour élargir les possibilités de traitement au sein du réseau. Tout d'abord, deux transistors T3 > T4 connectés en parallèle apparaissent, intercalés entre la source du transistor TI1 de l'inverseur I1 du point mémoire Ga et la masse Vo, le transistor T3 étant commandé par le signal FI, tandis que la grille du transistor T4 est reliée au noeud Al auquel est connecté la Sortie de l'inverseur I2. Cette paire de transistors 13, T4 permet de créer une fonction logique ET dans cette boucle et de l'inhiber à volonté.

Lorsque le transistor T3 est passant (FI étant à l'état 1), la source du transistor 111 de l'inverseur Il se trouve comme précédemment reliée à la masse, et le fonctionnement du point mémoire n'est en rien modifié.

Par contre, lorsque Ie transistor T3 est rendu non passant, le fonctionnement du point mémoire dépend de l'état du transistor T4. Si le noeud Al est à 1, ce transistor est passant et l'inverseur I1 fonctionne normalement, de
Sorte que l'état du noeud Al prend le même état que le noeud IA2 lorsque le transistor TM1 devient passant (Ml = 1). Si le noeud Al est à 0, le transistor T4 est non passant. Dès lors, l'inverseur I1, isolé de la masse, ne peut apporter que des charges positives en provenance dc l'alimentation Va, et le noeud A1 prend donc l'état 0 lorsque le transistor IMI est rendu passant. n en résulte que, lorsque M1 est porté dc 0 à 1, Ic noeud AI prend un état Al. correspondant à la fonction logique A1 ET IA2 (IA2 désignant l'état du noeud IA2).

A partir d'une situation initiale où les points mémoires Gp, Ga, Go ont les états respectifs P, A, O, la séquence de commande suivante:
M2=O; M1 = 0; 12=1; 12=1; 22 = O; FI=0
M2=l; M2=0; M1 = 1; M2=0; FI= l; M2=1; Ml=1 permet d'obtenir les états respectifs P, P ET A, O. En exploitant dc plus le transistor 12, on pourrait dc façon analogue obtenir les états respectifs P, P ET
A,O.

Sur la figure 5 apparaissent encore deux autres transistors T5 et T6.

Ces transistors servent à assurcr les transfcrts de la cellule représentée à des cellules voisines suivant des directions transversales par rapport à la direction
Ouest/Est DO des transfcrts par décalage Ic long des registres juxtaposés parallèlement. Si l'on suppose ccux-ci agencés dans la configuration de la figure 2, le transistor T5 permet de réaliser un transfert dans une direction de
D5, vers le nord, et le transistor T6 dans une direction D6, vers le sud-ouest.

Comme on peut le voir sur la figure 6, le transistor T5 associé à une cellule C quelconque relie le noeud F2 du point mémoire Gp de celle-ci au noeud IPln (entrée de l'inverseur I2) du point mémoire Gpn de la cellule Cn Située immédiatement au nord de la cellule C, et le transistor T6 relie le noeud O1 de la cellule C considérée au noeud IO2so de la cellule Cso située immédiatement au sud-ouest de la cellule C.

Dans le cas de la configuration de la figure 3, la direction D5 deviendrait la direction Nord-Nord-Ouest et la direction D6 la direction Sud
Sud-Ouest. Dans tous les cas, les trois directions orientées DO, D5, D6 doivent, comme indiqué sur la figure 6, pouvoir être représentées par trois vecteurs de somme nulle, de manière à permettre des transferts entre cellules de direction et de sens quelconques.

Conformément à la figure 5, les transistors T5 et T6 sont commandés par le même signal Y que le transistor T2, sans qu'il soit besoin de prévoir un signal de commande supplémentaire. Ce résultat favorable résulte du choix du couple de noeud P2 - IPI pour la connexion du transistor T5 (direction D5) et du couple de noeuds 01-102 pour celle du transistor T6 (direction D6). En fait, chacun des quatre couples de noeuds P2-IP1, 01-I02, P1-IP2 et 02-I01 pourrait être choisi pour l'un comme pour l'autre des transistors T5, T6. Mais tout autre que le choix ci-dessus nécessiterait l'adjonction d'un signal de commande spécial.

Ainsi, un réseau de cellules C composées et interconnectées conformément à la figure 5, dont chacune constitue un processeur, est en mesure de fonctionner et d'effectucr tout traitement TCL desiré à l'aide de cinq signaux de commande seulement, savoir les signaux M1, M2, 22, FI et Y, à comparer avec les douze signaux de commande nécessités par le réseau du brevet FR 2 586 602.

On peut réaliser, à partir d'un réseau de cellules toutes identiques à celle de la figure 5, une rétine par adjonction à chaque cellule d'unc photodiode
PD (ou autre élément ou circuit photosensible) connectée entre un point au potentiel de la masse Vo et le noeud IA1 (entrée de l'inverseur I2 du point mémoire Ga) via un septième transistor additionncl 17. Ce transistor, de type p, c'est-à-dire de type opposé à celui des transistors IM1 et T1, peut être commandé par le signal FI déjà utilisé pour les transistors T1 et 13 moyennant un séquencement approprié des cinq signaux de commande M1, M2, 22, Y et
FI. En variante, la photodiode pourrait être connectée à un autre point mémoire.

Une image optique étant formée sur la rétine ainsi constituée, la photodiode PD de chaque cellule rétinienne C permet de communiquer au point mémoire Ga une information binaire égale à O ou à 1 suivant que l'intensité lumineuse reçue par la photodiode est inférieure ou supérieure à un seuil détenniné.

Chaque photodiode PD se comporte comme un condensateur qui se décharge d'autant plus vite que l'intensité lumineuse est élevée; ce condensateur est d'abord chargé à partir du noeud A2, amené préalablement à la tension Va en imposant au noeud IA2 le niveau 0, via les transistors TM1 et T7 rendus passants en faisant FI = O, tandis que M1 est à l'état 1, et M2 = 0 pour ouvrir le point mémoire Ga. Puis on fait FI = 1, ce qui isole la photodiode, qui se décharge alors progressivement, et on ramène M2 à 1. Pour effectuer la lecture de sa tension résiduelle au bout d'un temps donné, on fait d'abord Mi = O pour isoler le noeud IA1 de l'inverscur Il, puis on ramène brièvement FI à 0. Le noeud Al prend alors l'état O ou 1 suivant le niveau de l'intensité lumineuse perçue par la photodiodc, et cet état est figé dans le point mémoire Ga en refermant celui-ci par remise à 1 du signal M1.

Comme indiqué sur la figure 7, on peut aussi utiliser un transistor 17 de même type que le transistor T1 (type n), cc qui conduit à un circuit de cellule où tous les transistors, hormis l'un des deux transistors complémentaires formant les inverseurs Il, I2, sont du même type, cn l'occurrence le type n.

Toutefois, cette disposition obligc à mettre en ocuvrc un signal supplémentaire
EX pour commander Ic transistor T7.

On peut aussi associer à un point mémoire, au lieu d'une photodiode PD, un simple condensatcur S, connecté dc la même manière (figure 8), qui constitue pour le point mémoire un élément additionncl dc stockage d'information binaire et dont la présence simpiifie le processus de réalisation de certains traitements à faire au sein du réseau.

La figure 9 montre une cellule élémentaire du réseau de structure de redondante. Cette cellule C est composée de deux processeurs Ch, Cb identiques, conformes au schéma de la figure 5, les éléments et les signaux de commande étant désignés par les mêmes références suivies de la lettre h pour le processeur Ch ct dc la lettre b pour le processeur Cb. On voit que les noeuds
IPlh et IPlb sont directement connectés entre eux, dc même que les noeuds 102h et I02b tandis que les noeuds P2h et P2b sont connectés par l'intermédiaire des transistors TDh et T5b de liaison dans la direction D5, et les noeuds Olh et Olb par l'intermédiaire des transistors T6h et T6b de liaison dans la direction D6. Si la cellule C est équipée d'une photodiode PD (ou de tout autre dispositif pouvant être connecté comme une photodiode), la photodiode est commune aux deux processeurs Ch, Cb, auxquels elle est reliée respectivement par les transistors T7h et T7b.

Dans un tel réseau redondant, seuls les processeurs Ch ou Cb de l'une des deux rangées dupliquées sont mis en activité à I'aide des signaux de commande correspondants Mlh, M2h, ... ou Mlb, M2b .... Dans chaque cellule, le processeur au repos n'affecte en rien le fonctionnement du processeur actif. Si une panne survient sur l'une des deux rangées, on active l'autre rangée, et vice-versa.

On a représenté, sur les figures 10 à 13, à titre d'exemples, plusieurs architectures possibles pour réaliser un réseau selon l'invention. Ces réseaux sont fonnés à Raide de cellules élémentaires, délimitées par des zones en grisé, composées de quatre points mémoires (et non plus trois comme dans les schémas précédents) symbolisés par des carrés. Les flèches courbes en trait gras symbolisent les transferts possibles entre un point mémoire source et un point mémoire destination, et les lignes fléchées en trait fin symbolisent la mise en chaîne de points mémoires successifs pour former des registres à décalage unidirectionnels.

Sur la figurc 10, chaque cellule renferme un processeur à quatre points mémoires, savoir deux points mémoires source, un point mémoire destination et un autre point mémoire. Ces points mémoires sont mis en chaîne sur une même rangée Ouest/Est (direction DO), cette chaîne étant rebouclée sur elle-même à ses bords extrêmes Est et Ouest. Dans la direction Sud/Nord, les autres points mémoires sont mis cn chaîne pour former des registres à décalage de direction D5, également rebouclés sur eux-mcmes. Grâce à ces rebouclages, le réseau devient torique et les deux directions de décalage DO, D5 suffisent pour exécuter les transferts d'information binaire cn toutes directions.

La figure 11 montre un réseau formé de processeurs semblables, comportant toutefois un point mémoire source, deux points mémoires destination et un autre point mémoire, ces quatre points mémoires formant un registre à décalage élémentaire rebouclé sur lui-même. En outre, les processeurs sont traversés par des registres à décalage suivant les directions
Sud/Nord (D5), Nord-Est/Sud-Ouest (D6) et Nord-Ouest/Sud-Est (D7), ces trois directions correspondant à trois vecteurs de somme nulle.

La figure 12 représente un réseau dans lequel chaque cellule renferme deux processeurs répartis sur deux rangées et deux colonnes chacun composé d'un point source et d'un point mémoire destination. Les points mémoires de chaque processeur d'une même rangée ou d'une même colonne sont mis en chaîne pour former des registres à décalage traversant tout le réseau, les directions de décalage étant alternativement Est/Ouest et Ouest/Est,
Nord/Sud et SudMord. Il y a donc quatre directions de décalage, correspondant à quatre vecteurs de somme nulle, de sorte qu'il n'est pas besoin de reboucler le réseau sur lui-même.

La figure 13 montre une autre variante où les cellules renferment également deux processeurs à deux points mémoires. Toutefois, l'un d'eux se compose d'un point mémoire source et d'un point mémoire destination, tandis que l'autre se compose de deux points mémoires ordinaires Les points mémoires de tous les processeurs sont mis en chaîne longitudinalement, dans la direction des rangées, pour former des registres à décalage tous orientés dans la direction Ouest-Est, ainsi que transversalement suivant un trajet en méandres ou hélicoïdal pour former d'autres registres à décalage traversant également tout le réseau. Etant donné qu'il n'y a ainsi que deux directions de décalage, un rebouclage du réseau sur lui-même est nécessaire. Cet exemple montre que chaque processeur peut être mis en chaîne avec deux processeurs qui sont situés de part et d'autre aussi bien en direction longitudinale qu'en direction transversale.

Claims (17)

Revendications

1. Réseau bidimensionnel périodique de mémorisation et de traitement booléen d'images composées de pixels représentés par un bit ou un petit nombre de bits, dont la maille périodique constitue un processeur booléen attaché à un pixel ou à un petit groupe de pixels voisins, ce processeur booléen étant composé de plusieurs structures mémorisantes chaînées permettant de stocker chacune un bit d'information dont l'une au moins est un "point mémoire", c'est-à-dire une structure en boucle fcrmée comprenant deux inverseurs installés dans le même sens de rotation, la Sortie de l'un étant connectée à l'entrée de I'autre à travers un interrupteur, et d'opérateurs permettant de réaliser les traitements relatifs au pixel ou au groupe de pixels considéré, et étant traversé par au moins dcux registres à décalage de directions sécantes traversant tout Ic réseau bidimcnsionncl, chacun des deux registres à décalage ayant l'un de ses points mémoire appartenant au processeur considéré, caractérisé par le fait que Icdit processeur est constitué par un ou plusieurs registres à décalage unidirectionnels ct comprcnd un petit nombre n, supéricur à 2, de points mémoires, parmi lesquels au moins un point mémoire "destination" (Ga), capabIe de changer de contenu sans que les autres points mémoires du registre à décalage considéré n'aient leur contenu modifié, et au moins un point mémoire "sourcc" (Gp), capablc de communiqucr son contenu audit point mémoire destination (Ga) pour en modifier Ic contenu par intcraction binaire.

2. Réseau selon la revendication 1, caractérisé par le fait que le point mémoire destination (Ga) de chaque processeur comporte un interrupteur supplémentaire 1) inséré immédiatement dcvant l'entre de l'un des deux inverseurs (11, I2).

3. Réseau selon la revendication 1 ou 2, caractérisé par le fait que l'un des noeuds de jonction des éléments constitutifs du point mémoire source (Gp) de chaque processeur est relié, à travers un interrupteur (12), à un noeud (EN) d'un point mémoire (Ga) destination dudit processeur, ce noeud étant situé entre l'entrée d'un inverseur (Il) et la Sortie de l'autre inverseur (r2), mais séparé de chacun de ceux-ci par au moins un interrupteur (TI, TM2).

4. Réseau selon l'une quelconque des revendications 1 à 3, caractérisé par le fait que dans chaque processeur, un point mémoire destination (Ga) est équipé d'une structure conjonctive permettant de former la conjonction entre deux bits et d'y mémoriser le bit résultant.

5. Réseau selon la revendication 4, caractérisé par le fait que l'un au moins des inverseurs (11, I2) du point mémoire destination (Ga) est constitué par deux interrupteurs (1li, TI2) de type opposé, répondant de manière inverse à un même signal de commande, connectés en série entre les bomes (Va, Vo) d'une source d'alimentation polarisée, l'un directement et l'autre par l'intermédiaire de deux interrupteurs 53, T4) supplémentaires connectés en parallèle, dont l'un est commandé par le signal de sortie de l'autre inverseur ('2) et l'autre par un signal particulier (FI) permettant, suivant son état binaire, d'inhiber ou de rendre opérante la fonction conjonctive introduite par le transistor supplémentaire (T4) commandé par le signal de sortie de l'inverseur (t2) précité.

6. Réseau selon l'une quelconque des revendications 1 à 5, caractérisé par le fait qu'à l'un des points mémoires (G) de chaque processeur est associé un élément complémentaire dc stockage ou de réception d'information, lequel est connecté, à travers un interrupteur d'isolement (77), à l'un des points de jonction des éléments constitutifs dudit point mémoire qui ne soit pas une sortie d'inverseur.

7. Réseau selon la revendication 6, caractérisé par le fait que le point mémoire auqucl est associé ledit élément complémentaire est un point mémoire destination (Ga).

8. Réseau selon la revendication 6 ou 7, caractérisé par le fait que l'élément complémentaire est un condensateur (S) constituant une mémoire dynamique.

9. Réseau selon la revendication 6 ou 7, caractérisé par le fait que l'élément complémentaire est un dispositif sensible à la valeur locale d'une grandeur physique.

10. Réseau selon la revendication 9, caractérisé par le fait que l'élément complémentaire est une photodiode (PD) sensible à la lumière frappant chaque maille du réseau.

11. Réseau selon l'une quelconque des revendications 1 à 10, caractérisé par le fait que le registre à décalage unidirectionnel constituant chaque processeur est rebouclé sur lui-même, formant ainsi un registre à décalage circulaire de longueur n.

12. Réseau selon l'une quelconque des revendications 1 à 10, caractérisé par le fait que le registre à décalage unidirectionnel constituant chaque processeur est connecté par ses extrémités à cclles des mêmes registres à décalage constituant deux processeurs voisins situés dc part et d'autre.

13. Réseau selon la revendication 12, caractérisé par le fait que les registres à décalage constituant ledit processeur ct les deux processeurs voisins sont alignés longitudinalement suivant une même direction de Sorte que l'ensemble des registres à décalage ainsi connectés forme un registre à décalage suivant laditc direction, qui traverse tout le réseau.

14. Réseau sclon la revendication 13, caractérisé par le fait que chaque processeur est traversé par au moins trois registres à décalage de directions sécantes (DO, Ps, D6) orientées dans des sens tels qu'clles puissent être représentées par au moins trois vccteurs dc somme nulle.

15. Réseau selon la revendication 13, caractérisé par le fait qu'il est rcbouclé sur lui-mêmc, par jonction de ses bords opposéS, cn un cylindre ou un tore, chaque processeur étant traversé par seulement deux registres à décalage dc directions sécantes (DO, D5).

16. Rcscau selon l'une quelconque des revendications 1 à 15, caractérisé par le fait qu'il est dotc d'une structure redondante, et qu'à cet effet chaque processeur est duplique en une pairc dc processeurs (Ch, Cb) connectés en parallèle par ccrtains des noeuds des points mémoires qui les composent, l'un des processeurs au choix étant activé à l'aide de signaux de commande tandis que l'autre est laissé inactif.

17 Réseau selon l'une quelconque des revendications 1 à 16, caractérisé par le fait que tous les interrupteurs commandes qu'il comporte sont des transistors MOSFKF et qu'il est réalisé sous forme de circuit intégré.