FR2675600A1

FR2675600A1 - METHOD FOR SYNCHRONIZING INPUT DATA OF A CALCULATION PROCESSOR AND DEVICE FOR CARRYING OUT SAID METHOD.

Info

Publication number: FR2675600A1
Application number: FR9104862A
Authority: FR
Inventors: Demeure Alain; Richard Eric; Clement Jean-Pierre
Original assignee: Thomson CSF SA
Current assignee: Thales SA
Priority date: 1991-04-19
Filing date: 1991-04-19
Publication date: 1992-10-23
Anticipated expiration: 2011-04-19
Also published as: FR2675600B1; WO1992019056A1; EP0580716A1

Abstract

The present invention relates to a method for the synchronization of input data of a computing processor consisting in generating from a central clock a plurality of local clocks which are out of phase with respect to each other, sampling the input data with each of said local clocks and selecting the sampled signal presenting rising fronts positioned temporarily in the middle of stable states. The invention also relates to a device for implementing such method. Application: parallel computers.

Description

PROCEDE DE SYNCHRONISATION DE DONNEES
D'ENTREE D'UN PROCESSEUR DE CALCUL ET DISPOSITIF
POUR LA MISE EN OEUVRE DUDIT PROCEDE.DATA SYNCHRONIZATION METHOD
INPUT OF A CALCULATION PROCESSOR AND DEVICE
FOR THE IMPLEMENTATION OF THE SAID PROCESS.

La présente invention concerne un procédé de synchronisation de données d'entrées susceptible d'être mis en oeuvre dans un système informatique maillé, ainsi que les circuits pour la mise en oeuvre dudit procédé. The present invention relates to a method for synchronizing input data capable of being implemented in a meshed computer system, as well as the circuits for implementing said method.

L'invention trouve son application dans des réseaux informatiques maillés dans lesquels les liens s'établissent entre deux ou plusieurs noeuds en fonction des applications supportées.Les noeuds sont constitués par une matrice d'entrée-sortie associée le cas échéant à une unité de calcul. Afin d'augmenter la puissance de calcul, on utilise plusieurs unités de calcul en parallèles. Pour traiter une application dans un minimum de temps, il faut faire coopérer plusieurs unités de calcul dans un minimum de temps, ce qui pose des problèmes d'échanges d'informations entre les unités de calculs. The invention finds its application in meshed computer networks in which the links are established between two or more nodes according to the supported applications. The nodes consist of an input-output matrix associated if necessary with a calculation unit . In order to increase the computing power, several computing units are used in parallel. To process an application in a minimum of time, it is necessary to have several calculation units cooperate in a minimum of time, which poses problems of information exchange between the calculation units.

La figure 1 représente la structure générale d'un tel réseau. Le réseau représenté comprend 5 noeuds
Ni à N5 reliés entre eux par des branches Dij où i désigne l'indice du noeud de départ et j l'indice du noeud d'arrivée. La machine coopère par ailleurs avec l'extérieur pour recevoir des données ou en émettre par des branches d'interface DE et DS.Figure 1 shows the general structure of such a network. The network represented includes 5 nodes
Nor to N5 linked together by branches Dij where i denotes the index of the departure node and j the index of the arrival node. The machine also cooperates with the outside to receive data or transmit it by DE and DS interface branches.

La structure du réseau est déterminée en fonction des applications qu'elle est amenée à supporter, c'est-à-dire des traitements informatiques qui sont effectués à l'intérieur des noeuds, et des échanges de données nécessaires entre les noeuds pour ces traitements. The structure of the network is determined according to the applications which it is required to support, that is to say the computer processing operations which are carried out inside the nodes, and the data exchanges necessary between the nodes for these processing operations. .

Chaque noeud Ni à N5 comprend un dispositif de couplage (1 à 5) recevant des informations numériques sur les branches entrantes et réémettant des informations sur les branches sortantes du noeud considéré. Le traitement des informations se fait le cas échéant dans un processeur local (6 à 10) relié au dispositif de couplage respectivement (1 à 5) par un bus local (11 à 15). Certains noeuds constituent une simple étape de liaison intermédiaire dans laquelle les informations ne subissent aucun traitement par le processeur de calcul. Each node Ni to N5 comprises a coupling device (1 to 5) receiving digital information on the incoming branches and re-transmitting information on the outgoing branches of the node considered. Information processing is done if necessary in a local processor (6 to 10) connected to the coupling device respectively (1 to 5) by a local bus (11 to 15). Certain nodes constitute a simple intermediate link stage in which the information is not processed by the calculation processor.

Chaque noeud comporte par ailleurs un circuit reconstituant une horloge haute fréquence à partir d'une horloge basse fréquence commune distribuée à tous les noeuds. La transmission des signaux entre deux noeuds consécutifs entraîne toutefois des retards qui peuvent fluctuer de façon significative autour d'une valeur prévisible. De même, le temps de propagation de la bascule de l'horloge locale et le temps de propagation dans les mémoires tampons locales peuvent fluctuer légèrement en fonction de différents paramètres tels que la température. Il en résulte des différences de phases aléatoires ou, pour prendre une terminologie anglo-saxonne, des skews de phase qui doivent être éliminés pour permettre un fonctionnement optimal du calculateur. Each node also comprises a circuit reconstructing a high frequency clock from a common low frequency clock distributed to all the nodes. However, the transmission of signals between two consecutive nodes causes delays which can fluctuate significantly around a predictable value. Likewise, the propagation time of the local clock flip-flop and the propagation time in the local buffers may fluctuate slightly depending on different parameters such as temperature. This results in random phase differences or, to use Anglo-Saxon terminology, phase skews which must be eliminated to allow optimal operation of the computer.

A cet effet, l'invention concerne un procédé de synchronisation des signaux d'entrée du dispositif de couplage consistant à générer à partir d'une horloge centrale une pluralité d'horloges locales déphasées les unes par rapport aux autres, à échantillonner les données d'entrée avec chacune desdites horloges locales et à sélectionner le signal échantillonné présentant des fronts montants positionnés temporellement au milieu des états stables. To this end, the invention relates to a method of synchronizing the input signals of the coupling device consisting in generating from a central clock a plurality of local clocks out of phase with each other, in sampling the data d input with each of said local clocks and to select the sampled signal having rising edges positioned temporally in the middle of the stable states.

On réalise ainsi un automate de synchronisation réémettant les signaux d'entrée après synchronisation avec l'horloge centrale. A synchronization automaton is thus produced which re-emits the input signals after synchronization with the central clock.

De préférence, le nombre d'horloges locales est au moins égal à t- où
min
- To représente la période de l'oscillateur local
- tintin représente le retard minimum entre deux horloges consécutives. Cette condition permet de déterminer dans tous les cas la bonne horloge.Preferably, the number of local clocks is at least equal to t- where
min
- To represents the period of the local oscillator
- tintin represents the minimum delay between two consecutive clocks. This condition enables the correct clock to be determined in all cases.

Selon un mode de mise en oeuvre préféré, on dérive chacun desdits signaux échantillonnés avant de remettre lesdits signaux dérivés en phase avec l'horloge de base pour former un mot de N+1 bits où N représente le nombre d'horloges locales. On sélectionne ensuite l'horloge locale Hi correspondant à deux bits consécutifs différents puis on sélectionne le signal échantillonné par ladite horloge locale Hi. According to a preferred embodiment, each of said sampled signals is derived before putting said derivative signals back in phase with the base clock to form a word of N + 1 bits where N represents the number of local clocks. The local clock Hi corresponding to two different consecutive bits is then selected and then the signal sampled by said local clock Hi is selected.

La présente invention concerne également un circuit pour la mise en oeuvre du procédé de synchronisation exposé dans ce qui précède. The present invention also relates to a circuit for implementing the synchronization method described in the foregoing.

La présente invention sera mieux comprise à la lecture de la description qui suit, faisant référence aux dessins où
- la figure 2 représente le schéma général de l'automate selon 1 invention;
- la figure 3 représente le schéma du circuit d'échantillonnage et de dérivation
- la figure 4 représente le schéma du circuit de remise en phase ;
- la figure 5 représente le schéma du module de vote.The present invention will be better understood on reading the description which follows, referring to the drawings where
- Figure 2 shows the general diagram of the machine according to 1 invention;
- Figure 3 shows the diagram of the sampling and bypass circuit
- Figure 4 shows the diagram of the re-phasing circuit;
- Figure 5 shows the diagram of the voting module.

La figure 2 représente le schéma de principe de l'automate de synchronisation selon l'invention. Le signal d'horloge central est exploité par un circuit (20) comprenant un oscillateur local générant un signal haute fréquence et par des circuits de retards générant
N signaux d'horloge haute fréquence déphasés. A titre d'exemple, la fréquence des N horloges locales est de 125 mégahertz. Le nombre d'horloges locales retardées est déterminé de façon à permettre la détection de deux fronts montants. On doit avoir:
N. Tmin > 2.T0
d'où
N > Trnin
Tmin
To désigne la période de l'horloge locale de base
Tmin désigne le retard minimum introduit par les différents phénomènes générateurs de déphasages.FIG. 2 represents the block diagram of the synchronization machine according to the invention. The central clock signal is operated by a circuit (20) comprising a local oscillator generating a high frequency signal and by delay circuits generating
N phase shifted high frequency clock signals. For example, the frequency of the N local clocks is 125 megahertz. The number of delayed local clocks is determined so as to allow the detection of two rising edges. We must have:
N. Tmin> 2.T0
from where
N> Trnin
Tmin
To indicates the period of the basic local clock
Tmin designates the minimum delay introduced by the various phenomena generating phase shifts.

Il faut en outre que le retard maximum Tmax entre deux horloges locales consécutives soit inférieur à la moitié de la largeur de l'oeil, qui peut être estimé à 60% de la période de l'horloge locale lorsque le signal d'horloge est véhiculé par un bifilaire torsadé. In addition, the maximum delay Tmax between two consecutive local clocks must be less than half the width of the eye, which can be estimated at 60% of the period of the local clock when the clock signal is conveyed. by a twisted two-wire.

En conséquence, il faut que
(60%. To)
Tmax < 2
Dans un exemple de réalisation, on a
Train = 1,21 nanosecondes
Tmax = 1,936 nanosecondes
d'où N =14
Dans ce qui suivra, on se limitera, pour simplifier la description au cas où N = 3.Consequently, it is necessary that
(60%. To)
Tmax <2
In an exemplary embodiment, we have
Train = 1.21 nanoseconds
Tmax = 1.936 nanoseconds
hence N = 14
In what follows, we will limit ourselves, to simplify the description in the case where N = 3.

Le circuit (20) génère N signaux d'horloge locale déphasés, qui sont exploités par le circuit (21) destiné à l'échantillonnage de la donnée d'entrée. Ce circuit, dont le schéma de principe constitue la figure 3, comporte une première série de bascules D (101 à 104). La valeur présente sur l'entrée D de chacune desdites bascules quand l'horloge locale Hi correspondante est à UN, est chargée à la sortie Q et conservée jusqu'à ce que l'horloge locale Hi revienne à UN.On synchronise donc le signal d'entrée avec respectivement chacune des horloges locales Hi. Le fait d'utiliser plusieurs horloges décalées les unes par rapport aux autres revient à avoir un circuit séquentiel fonctionnant dans un environnement asynchrone, car l'information à l'entrée des N+1 bascules (101 à 104) arrive de manière aléatoire par rapport au front actif de chacune des horloges locales Hi. Pour éviter les états métastables, on met en oeuvre des bascules qui ont la particularité de détecter les états métastables et de forcer de manière aléatoire la sortie à un des deux états stables. Le signal de sortie de chacune des bascules (101 à 104) est ensuite dérivé de façon connue par une deuxième série de bascules D (105 à 108). The circuit (20) generates N phase-shifted local clock signals, which are used by the circuit (21) intended for sampling the input data. This circuit, the block diagram of which constitutes FIG. 3, comprises a first series of flip-flops D (101 to 104). The value present on input D of each of said flip-flops when the corresponding local clock Hi is at UN, is loaded at output Q and kept until the local clock Hi returns to UN. We therefore synchronize the signal input respectively with each of the local clocks Hi. The fact of using several clocks offset from each other amounts to having a sequential circuit operating in an asynchronous environment, since the information at the input of the N + 1 flip-flops (101 to 104) arrives randomly with respect to on the active front of each of the local Hi clocks. To avoid metastable states, flip-flops are implemented which have the particularity of detecting metastable states and of forcing the output in a random manner to one of the two stable states. The output signal of each of the flip-flops (101 to 104) is then derived in a known manner by a second series of flip-flops D (105 to 108).

Le circuit de dérivation (22) ainsi réalisé permet de détecter les fronts montants par rapport aux différentes horloges locales Hi. The bypass circuit (22) thus produced makes it possible to detect the rising edges with respect to the various local clocks Hi.

Le signal ainsi dérivé est ensuite traité par une matrice de bascules (23) assurant une translation temporelle de sorte que toutes les sorties des bascules (111 à 115) du dernier étage sont synchronisées à la même fréquence de base Fo. Le module (23) dont le schéma de principe est représenté en figure 4, effectue une remise en phase par rapport à l'horloge de base Fo, pour générer en sortie un mot de N+1 bits que l'on analyse ensuite à chaque coup d'horloge. Chaque bit de ce mot correspond à une des sorties du module dérivateur (22) qui ont été resynchronisées à la fréquence de base Fo. Les bits qui sont à l'état UN indiquent que le dérivateur qui lui est associé a détecté un front montant sur la donnée arrivant.Les bits qui sont à l'état ZERO indiquent que le dérivateur qui lui est associé n'a pas détecté de front montant sur la donnée arrivant. The signal thus derived is then processed by a matrix of flip-flops (23) ensuring a time translation so that all the outputs of flip-flops (111 to 115) of the last stage are synchronized at the same base frequency Fo. The module (23), the block diagram of which is represented in FIG. 4, performs a reshaping with respect to the base clock Fo, to generate an output of a word of N + 1 bits which is then analyzed at each clock stroke. Each bit of this word corresponds to one of the outputs of the derivative module (22) which have been resynchronized at the basic frequency Fo. The bits which are in the UN state indicate that the derivative associated with it has detected a rising edge on the incoming data. The bits which are in the ZERO state indicate that the derivative associated with it has not detected any rising edge on the incoming data.

Ce mot de N+1 bits est donc constitué d'une suite de ZERO, puis d'une suite de UN, puis d'une suite de ZERO, puis d'une nouvelle suite de UN, ou inversement. Les bits adjacents qui sont différents permettent de localiser les fronts montants de la donnée par rapport aux différentes horloges Hi . En effet, puisque l'on utilise N+1 dérivateurs, chacun ayant sa propose horloge Hi, et que ces N+1 horloges Hi sont telles que l'on couvre au moins deux périodes de Fo , on détectera dans le cas où T = Tmin deux positions des fronts montants sur la donnée. Pour analyser de manière plus pratique ce mot de N+1 bits, on relie deux-à-deux les bits adjacents par des portes OU~EXCLUSIF.Ainsi, lorsque la sortie i d'une porte OU~EXCLUSIF est à l'état
UN, cela signifiera que les horloges Hi et H1+1 se trouvent de chaque coté du front de la donnée, puisque les sorties des dérivateurs correspondants sont différentes.This word of N + 1 bits therefore consists of a sequence of ZERO, then of a sequence of ONE, then of a sequence of ZERO, then of a new sequence of ONE, or vice versa. The adjacent bits which are different make it possible to locate the rising edges of the data with respect to the different Hi clocks. Indeed, since we use N + 1 differentials, each having its own Hi clock, and since these N + 1 Hi clocks are such that we cover at least two periods of Fo, we will detect in the case where T = Tmin two positions of the rising edges on the data. To analyze this word of N + 1 bits in a more practical way, the adjacent bits are linked in pairs by OR ~ EXCLUSIVE gates. Thus, when the output i of an OR ~ EXCLUSIVE gate is in the state
ONE, this will mean that the clocks Hi and H1 + 1 are on each side of the data front, since the outputs of the corresponding derivators are different.

Ces données sont ensuite transmises à un module intégrateur (24). Ce module à pour fonction de mémoriser la dernière détection lorsqu'il n'y a pas de transition sur la ligne pendant un certain temps. Par ailleurs, lorsque la détection de front se fait tantôt entre Hi et Hi+lt et tantôt entre H1#1 et Hi, c'est-à-dire dans le cas où la donnée d'entrée est quasiment en phase avec l'horloge locale Hi, le module intégrateur (24) permet de stabiliser le signal. Ce module est en fait constituer par un circuit RC, c'est-à-dire en numérique par un compteur-décompteur qui s'incrémente plus vite qu'il ne se décrémente.Le signal est ensuite traité par un module "CODE GRAY" (25) destiné à empêcher la situation dans laquelle deux lignes adjacentes ont toutes les deux le même état UN en même temps. Un tel résultat provient du fonctionnement des bascules du module échantillonnage. On a donc en sortie de ce module (25) un mot de N bits composé d'au moins deux bits i et j non adjacents à l'état UN. Le bit i (j) indique que le front montant de la donnée d'entrée se situe entre les horloges Hi et Hi+i (Hj et Ho+1), et qu'il faut donc choisir l'horloge qui se trouve au milieu de celles-ci. These data are then transmitted to an integrator module (24). This module has the function of memorizing the last detection when there is no transition on the line for a certain time. Furthermore, when the edge detection is sometimes between Hi and Hi + lt and sometimes between H1 # 1 and Hi, that is to say in the case where the input data is almost in phase with the clock local Hi, the integrator module (24) stabilizes the signal. This module is in fact constituted by an RC circuit, that is to say in digital by an up-down counter which is incremented faster than it is decremented. The signal is then processed by a "CODE GRAY" module (25) for preventing the situation where two adjacent lines both have the same UN state at the same time. Such a result comes from the operation of the flip-flops of the sampling module. There is therefore at the output of this module (25) a word of N bits composed of at least two bits i and j not adjacent to the state UN. The bit i (j) indicates that the rising edge of the input data is between the clocks Hi and Hi + i (Hj and Ho + 1), and that it is therefore necessary to choose the clock which is in the middle of these.

Le module (26) suivant dont la figure 5 représente un schéma de principe, permet de sélectionner la bascule qui échantillonne la donnée d'entrée avec une bonne horloge. Pour cela, on doit déterminer la position du premier bit et du deuxième bit à l'état UN, et donner le numéro du bit qui se trouve au milieu des deux bits considérés. Pour le premier bit à l'état UN, on utilise un encodeur de priorité (120) et pour le deuxième bit un automate (121) qui masque le premier bit suivi d'un second encodeur de priorité (122). La sortie de chacun desdits encodeurs (120), (122) donne respectivement le numéro du premier et du deuxième bit à l'état UN. Il suffit alors d'utiliser un additionneur (123) et de faire une division par deux. Le résultat de ce module (26) donne le numéro de la bascule (101 à 104) du module d'échantillonnage (21) que l'on doit sélectionner. The following module (26), of which FIG. 5 represents a block diagram, makes it possible to select the flip-flop which samples the input data with a good clock. For this, we must determine the position of the first bit and the second bit in the UN state, and give the number of the bit which is in the middle of the two bits considered. For the first bit in the UN state, a priority encoder (120) is used and for the second bit an automaton (121) which masks the first bit followed by a second priority encoder (122). The output of each of said encoders (120), (122) gives the number of the first and second bit respectively in the UN state. It then suffices to use an adder (123) and to divide by two. The result of this module (26) gives the number of the flip-flop (101 to 104) of the sampling module (21) which must be selected.

Cette information est exploitée par un circuit de multiplexage (27) pour délivrer une trame de sortie resynchronisée. This information is used by a multiplexing circuit (27) to deliver a resynchronized output frame.

La présente invention est décrite dans ce qui précède à titre d'exemple non limitatif. Il est bien entendu que l'Homme de Métier sera à même de'réaliser de nombreuses variantes d'exécution sans pour autant sortir du cadre de l'invention. The present invention is described in the foregoing by way of nonlimiting example. It is understood that the person skilled in the art will be able to carry out numerous variant embodiments without departing from the scope of the invention.

Claims

1 - Method for synchronizing the input data of a calculation processor, characterized in that a plurality of local clocks, phase-shifted relative to one another, are generated from a central clock and sampled the input data with each of said local clocks and that the sampled signal having rising edges positioned temporally in the middle of the stable states is selected.

2 - Data synchronization method according to claim 1 characterized in that the number of local clocks is at least equal to 2T0 / t min or

- To represents the period of the local oscillator

- t min represents the minimum delay between two consecutive clocks

3 - Data synchronization method according to claim 2 characterized in that each of said sampled signals is derived, that said derivative signals are put back in phase with the base clock to form a word of N + 1 bits where N represents the number of local clocks, in that the local clock Hi is selected corresponding to two different consecutive bits and in that the signal sampled by said local clock Hi is selected.

4 - Data synchronization method according to claim 3 characterized in that the selection of the local clock Hi is carried out by determining the first and second bit in the UN state of said word of N + 1 bits and by adding the number said first and second bits and by division by two.

5 - Data synchronization method according to claim 4 characterized in that said word is processed by N + 1 bits so as to obtain at least two bits not adjacent to the UN state, the other Nl bits being at ZERO state.

6 - Data synchronization device characterized in that it comprises a generator (20) of a plurality of local phase-shifted Hi clocks connected to a circuit (21) for sampling the input data comprising a differentiating stage (22 ), a matrix (23) delivering at its output a word of N + 1 bits synchronous with the base clock Fo each bit of which corresponds to one of the outputs of the derivative module (22), and a circuit (24) of selection of the clock Hi sampling the input data so that the rising edges are positioned temporally between two stable states.

7 - Data synchronization device according to claim 4 characterized in that it further comprises an integrator circuit (24) comprising

N up-down counters that increment faster than they decrement.