FR2617305A1 - Data processing system for executing instructions simultaneously on several processors - Google Patents
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Abstract
Description
Système.de traitement de données pour itexécution
à'instructions en stinultanéité sur plusieurs processeurs
La présente invention concerne un système de traitement de données pour l'exécution d'instructions en simultanéité sur plusieurs processeurs.Data processing system for execution
instructions in stinultaneity on several processors
The present invention relates to a data processing system for executing instructions simultaneously on several processors.
Elle concerne notamment les systèmes de traitement de données connus sous l'abréviation SIMD, du terme anglo-saxon "Single Instruction Multiple Data". Dans ces systèmes, plusieu#rs processeurs élementaires exécutent un programme unique sur des données qui leur sont propres, l'ensemble des processeurs exécutant la même instruction à chaque instant. Ces systèmes présentent l'avantage de simplifier les mises au point puisque les processeurs élémentaires sont, à leurs données près, dans le même état à chaque instant. La contrepartie est qu'ils ne peuvent être utilisés efficacement qu'a des traitements parallèle s dans lesquels l'exécution des programmes ne dépend pas des résultats de calcul.Jusqu'a présent, ces systèmes n'ont été conçus qu avec des modes de réalisation spécifiques, d'une part, des proresseurs élémentaires et du dispositif de commande de ceux-ci (séquenceur) chargé de fournir chacune des micro-instructions à exécuter et d'autre part, de l'outil de développement du logiciel correspondant. L'avantage est procuré par l'usage d'un seul séquenceur qui gère l'ensemble des ressources du système à chaque cycle machine. Cependant le jeu d'instructions machine qui est utilisé est généralement très compliqué et conduit à une programmation extrêmement complexe dans laquelle il faut tenir compte à chaque cycle machine des interactions entre les données et les traitements exécutés sur ces données, nécessitant pour les concepteurs de programme une connaissance permanente de la structure machine des systèmes. It relates in particular to data processing systems known by the abbreviation SIMD, from the Anglo-Saxon term "Single Instruction Multiple Data". In these systems, several # rs elementary processors execute a single program on their own data, all the processors executing the same instruction at each instant. These systems have the advantage of simplifying the adjustments since the elementary processors are, apart from their data, in the same state at all times. The counterpart is that they can only be used effectively in parallel processing in which the execution of the programs does not depend on the calculation results. Until now, these systems have only been designed with specific realization, on the one hand, of the elementary proressors and of the control device for these (sequencer) responsible for supplying each of the micro-instructions to be executed and on the other hand, of the development tool of the corresponding software. The advantage is provided by the use of a single sequencer which manages all the resources of the system at each machine cycle. However, the set of machine instructions which is used is generally very complicated and leads to an extremely complex programming in which it is necessary to take into account at each machine cycle of the interactions between the data and the treatments executed on this data, requiring for the program designers permanent knowledge of the machine structure of systems.
Ces difficultés rendent les calculateurs SIMD impropres à certaines applications spécifiques de traitement de l'information en temps réel, et en analyse spectrale du signal notamment, lorsqu'il s'agit par exemple, d'effectuer des calculs de transformées de Fourrier connus sous l'abréviation FFT du terme anglo-saxon "Fast Fourier Transformer", ou encore lorsqu'il s'agit, pour des applications plus spécifiques de radiogoniométrie par exemple, d'effectuer des traitements sur des signaux, simultanément et en temps réel sur plusieurs canaux.These difficulties make SIMD calculators unsuitable for certain specific applications for processing information in real time, and in spectral analysis of the signal, in particular when it is a question of performing Fourier transform calculations known as l abbreviation FFT of the English term "Fast Fourier Transformer", or even when it is a question, for more specific applications of direction finding for example, of carrying out processing on signals, simultaneously and in real time on several channels .
Le but de l'invention est de réduire le coût de ces développements . The object of the invention is to reduce the cost of these developments.
A cet effet, l'invention a pour objet, un système de traitement -de données pour l'exécution d'instructionsen simultanéité sur plusieurs processeurs caractérisé en ce qu'il comprend N l 1 microprocesseurs monolithiques de traitement du signal répartis en N processeurs élémentaires de calcul disposant chacun d'une mémoire de données et un processeur pilote couplé à au moins une mémoire de programme pour distribuer simultanément chaque instruction contenue dans la mémoire de programme à chaque processeur élémentaire, les processeurs élémentaires de calcul exécutant en simultanéité l'instruction reçue du processeur pilote sur les données contenues dans leurs propres mémoires. To this end, the subject of the invention is a data processing system for executing instructions simultaneously on several processors, characterized in that it comprises N l 1 monolithic signal processing microprocessors divided into N elementary processors computation each having a data memory and a pilot processor coupled to at least one program memory for simultaneously distributing each instruction contained in the program memory to each elementary processor, the elementary computation processors executing simultaneously the instruction received of the pilot processor on the data contained in their own memories.
L'invention a principalement pour avantage qu'elle permet d'éviter des développements de matériel et de logiciel spécifiques en n'utilisant qu'un seul type de microprocesseur de traitement de signal en tant que processeur élémentaire, d'une part, et en tant que séquenceur, d'autre part. The main advantage of the invention is that it makes it possible to avoid specific hardware and software developments by using only one type of signal processing microprocessor as elementary processor, on the one hand, and in as a sequencer, on the other hand.
La perte de puissance de calcul par rapport aux solutions spécifiques, qui peut résulter de l'usage de microprocesseurs de traitement de signal, peut être compensée par la possibilité d'intégration importante qui est offerte par l'usage de ces mêmes microprocesseurs. The loss of computing power compared to specific solutions, which can result from the use of signal processing microprocessors, can be compensated by the possibility of significant integration which is offered by the use of these same microprocessors.
D'autres caractéristiques et avantages de l'invention apparaîtront ci-après à l'aide de la description faite en regard des dessins annexés qui représentent
- La figure 1 un schéma général d'un système de traitement de données selon l'inventionutilisant comme processeur élémentaire un microprocesseur de signal architecturé suivant le modèle Harvard.Other characteristics and advantages of the invention will appear below with the aid of the description given with regard to the appended drawings which represent
- Figure 1 a general diagram of a data processing system according to the invention using as an elementary processor a signal microprocessor structured according to the Harvard model.
- La figure 2 le contenu des mémoires de programme et d'extension de programme de la figure 1. - Figure 2 the content of the program memories and program extension of Figure 1.
- la figure 3 un dispositif de commutation permettant l'exécution d'instructions particulières précâblées à la place des instructions contenues dans la mémoire de programme. - Figure 3 a switching device for the execution of specific instructions prewired in place of the instructions contained in the program memory.
- La figure 4 un mode de réalisation d'un système de traitement de données selon l'invention utilisant comme processeur élémentaire des microprocesseurs architecturés suivant le modèle de Von Neumann. - Figure 4 an embodiment of a data processing system according to the invention using as elementary processor microprocessors structured according to the Von Neumann model.
Le système de traitement de données représenté à la figure 1 comprend un ensemble de N processeurs élémentaires référencés respectivement de 11 à 1N qui sont couplés à un réseau d'interconnexions 2 au travers respectivement de N mémoires de données référencées respectivement de 31 à 3N I1 comprend également un processeur pilote 4 qui est couplé à une mémoire de programme 5 et à deux mémoires d'extension de programme notées respectivement 6 et 7 au moyen d'un bus d'adresse AP L'ensemble des processeurs 11 à 1N d'une part et 4 d'autre part, ont une structure de type Harvard, du type de celle du microprocesseur de signal ADSP 2100 commercialisé par la société Analog Devices.Les processeurs élémentaires de calcul 11 à 1N fonctionnent tous sous le cadencement d'une horloge de phase H non représentée, commune également au processeur élémentaire pilote 4, mais qui est appliquée aux processeurs élémentaires 11 à 1N au travers d'un dispositif à retard 8. De cette façon les cycles d'instructions sont simultanés, ctest-à-dire que les instants où commence et se termine l'exécution d'une micro-instruction sont les mêmes pour tous les processeurs élémentaires de calcul. Ceci est également obtenu en reliant entre elles les entrées de remise à zéro RAZ des processeurs élémentaires et celle du processeur pilote.Le signal de remise à zéro est issu d'un séquenceur 9 commandé par la mémoire d'extension de programme 7 et appliqué directement sur l'entrée RAZ du processeur pilote 4 et de façon différée sur les autres processeurs élémentaires #11 à 1N au travers du dispositif à retard 8. The data processing system represented in FIG. 1 comprises a set of N elementary processors referenced respectively from 11 to 1N which are coupled to an interconnection network 2 through respectively N data memories referenced respectively from 31 to 3N I1 comprises also a pilot processor 4 which is coupled to a program memory 5 and to two program extension memories denoted respectively 6 and 7 by means of an address bus AP All of the processors 11 to 1N on the one hand and 4 on the other hand, have a Harvard type structure, of the type of that of the ADSP 2100 signal microprocessor marketed by the company Analog Devices. The elementary calculation processors 11 to 1N all operate under the clocking of a phase clock H not shown, also common to the pilot elementary processor 4, but which is applied to the elementary processors 11 to 1N through a delay device 8. In this way the instruction cycles are simultaneous, that is to say that the instants at which the execution of a microinstruction begins and ends are the same for all the elementary computation processors. This is also obtained by connecting the reset inputs RAZ of the elementary processors and that of the pilot processor. The reset signal comes from a sequencer 9 controlled by the program extension memory 7 and applied directly on the reset input of the pilot processor 4 and in a delayed manner on the other elementary processors # 11 to 1N through the delay device 8.
Chaque processeur élémentaire 11 à 1N dispose de quatre bus notés AP, DP, AD et DD accessibles de l'extérieur. Le bus
AP fournit . l'adresse de chaque micro-instruction et le bus DP achemine son contenu. Le bus AD est un bus d'adresse qui relie le processeur à sa mémoire de données correspondante. Le bus
DD achemine les données échangées entre le processeur élémentaire et sa mémoire de données correspondante.Each elementary processor 11 to 1N has four buses denoted AP, DP, AD and DD accessible from the outside. The bus
AP provides. the address of each micro-instruction and the DP bus routes its content. The AD bus is an address bus which connects the processor to its corresponding data memory. The bus
DD routes the data exchanged between the elementary processor and its corresponding data memory.
Comme dans le cadre de l'invention le processeur pilote 4 n'a vocation que d'exécuter des programmes qui ne dépendent pas de résultats de calculs, dans l'exemple de la figure 1, il ne dispose seulement que d'une mémoire de programme 5 et de deux mémoires d'extension de programme 6 et 7 adressées toutes les trois par le bus d'adresses AP. La sortie de la mémoire de programme 5 est acheminée d'une part, sur le bus DP du processeur pilote et d'autre part, au travers d'un dispositif à retard T vers les bus DP de tous les autres processeurs. As in the context of the invention the pilot processor 4 is only intended to execute programs which do not depend on the results of calculations, in the example of FIG. 1, it only has a memory of program 5 and two program extension memories 6 and 7 all three addressed by the AP address bus. The output of the program memory 5 is routed on the one hand, on the DP bus of the pilot processor and on the other hand, through a delay device T to the DP buses of all the other processors.
élémentaires.elementary.
Les processeurs élémentaires de calcul, contrairement au processeur élémentaire pilote 4, ne disposent pas de mémoires de programme. Ils sont en revanche dotés chacun dd'une mémoire de données 31 à 3N Cette dernière est couplée au processeur au moyen d'un bus d'adresses AD et d'un bus de données DD. Les mémoires 31 à 3N sont également accessibles par le réseau d'interconnexions 2 dont la structure peut être réalisée de façon connue en soi, éventuellement suivant celle d'un bus en anneau par exemple ou encore celle d'un système "cross-bar".Le réseau d'interconnexions 2 est commandé par le séquenceur de transfert 9 sous le contrôle d'un programme mémorisé dans la mémoire d'extension de programme 7. The elementary calculation processors, unlike the pilot elementary processor 4, do not have program memories. On the other hand, they are each provided with a data memory 31 to 3N. The latter is coupled to the processor by means of an address bus AD and a data bus DD. The memories 31 to 3N are also accessible by the interconnection network 2, the structure of which can be produced in a manner known per se, possibly following that of a ring bus for example or that of a "cross-bar" system. The interconnection network 2 is controlled by the transfer sequencer 9 under the control of a program stored in the program extension memory 7.
Les contenus des trois mémoires de programme 5 et d'extension de programme 6 et 7 sont adressés par la même adresse qui est appliquée sur le bus AP par le processeur pilote 4 de la façon qui est représentée schématiquement a la figue 2. On peut voir à la figure 2 que chaque micro-instruction de la mémoire de programme 5 qui est adressée sur le bus AP par le processeur. pilote 4 contient deux parties 11 et 12. La partie 11 représente le code opératoire et la partie 12 l'adresse des données contenues dans les mémoires de données 31 à 3N et qui sont nécessaires à l'exécution de la micro-instruction.La mémoire d'extension de programme 6 comprend la suite des instructions qui sont nécessaires à la commande des processeurs élémentaires de calcul 11 à 1N et de leurs mémoires de données à à3N. Pour cela chaque instruction se compose d'au moins deux parties ou zones 13 et 14 comportant l'une, un code déterminant l'activité ou la non activité des processeurs élémentaires et l'autre, un numéro de page dans lequel se trouvent les données, l'adresse d'une donnée dans chaque page étant contenue dans la mémoire de programme 5. Pour permettre un fonctionnement correct du système les instructions contenues dans les mémoires 5 et 6 sont transmises aux processeurs élémentaires 11 à 1N au travers d'un dispositif à retard 10, qui introduit un retard de durée Identique à celui du dispositif å retard 8.Enfin, la mémoire d'extension de programme 7 contient une suite d'instructions formée par des champs de bits de tsilles variables qui permettent d'assurer le contrôle du séquenceur 9 pour assurer le transfert des données de l'extérieur vers les mémoires de données 31 à 3N au travers du réseau d'interconnexions 2. The contents of the three program memories 5 and program extension 6 and 7 are addressed by the same address which is applied to the AP bus by the pilot processor 4 in the manner which is shown diagrammatically in FIG. 2. in FIG. 2 that each micro-instruction of the program memory 5 which is addressed on the AP bus by the processor. pilot 4 contains two parts 11 and 12. Part 11 represents the operating code and part 12 the address of the data contained in the data memories 31 to 3N and which are necessary for the execution of the microinstruction. program extension 6 includes the following instructions which are necessary for the control of the elementary calculation processors 11 to 1N and their data memories to à3N. For this, each instruction is made up of at least two parts or zones 13 and 14 comprising one, a code determining the activity or non-activity of the elementary processors and the other, a page number in which the data are found. , the address of a data item on each page being contained in the program memory 5. To allow correct operation of the system the instructions contained in the memories 5 and 6 are transmitted to the elementary processors 11 to 1N through a device with delay 10, which introduces a delay of duration identical to that of the delay device 8. Finally, the program extension memory 7 contains a series of instructions formed by bit fields of variable tsilles which make it possible to ensure the control of the sequencer 9 to ensure the transfer of data from the outside to the data memories 31 to 3N through the interconnection network 2.
Un mode d'utilisation du champ d'activité des processeurs élémentaires 13 à chaque instruction contenue dans la mémoire d'extension de programme 6 est représenté à la figure 3. Ce champ est décodé par un circuit de décodage 16 qui décode sur
N fils la valeur numérique qui est contenue dans la zone d'activité 13. Chacun des N fils est relié à un processeur élémentaire 11 à 1N et il permet, suivant la valeur du bit qu'il transmet d'indiquer au microprocesseur élémentaire correspondant s'il doit exécuter ou non la micro-instruction commune fournie à partir de la mémoire de programme 5, ou une micro-instruction précâblée notée NOP sur la figure 3.L'aiguillage entre l'instruction précâblée NOP et la micro-instruction commune å destination d'un processeur élémentaire 11 à 1N est réalisé au moyen respectivement de multiplexeurs 171 å 17N commandés respectivement par un bit d'activité ACT1 a ACTN présents sur chacune des N lignes couplées au circuit de décodage 16.A mode of use of the field of activity of the elementary processors 13 at each instruction contained in the program extension memory 6 is represented in FIG. 3. This field is decoded by a decoding circuit 16 which decodes on
N wires the digital value which is contained in the activity area 13. Each of the N wires is connected to an elementary processor 11 to 1N and it allows, according to the value of the bit it transmits, to indicate to the corresponding elementary microprocessor s '' it must execute or not the common micro-instruction supplied from the program memory 5, or a pre-wired micro-instruction noted NOP in FIG. 3. The switch between the pre-wired instruction NOP and the common micro-instruction å destination of an elementary processor 11 to 1N is achieved by means of multiplexers 171 to 17N respectively controlled respectively by an activity bit ACT1 to ACTN present on each of the N lines coupled to the decoding circuit 16.
L'adaptation du schéma de la figure 1 pour obtenir un système de traitement de données SIMD comportant des microprocesseurs de traitement de signal à structure de Von Neuman est représentée à la figure 4 ou les éléments homologues à ceux de la figure 1 sont représentés avec les mêmes références. Dans les microprocesseurs de type Von Neuman, du type par exemple de celui qui est commercialisé sous la référence 56000 par la société Motorola, le bus de- programme DP est amené a véhiculer des données utilisées également pour le calcul, c'est pourquoi, ces microprocesseurs ne comportent généralement qu un seul bus d'adresses et un bus de données D accessibles de l'extérieur et qui servent à la fois, pour les instructions et les données de calcul.Dans ces conditions, pour revenir à un fonctionnement équivalent à celui décrit à la figure 1 le bus de données D des processeurs élémentaires de calcul 31 à 3N est connecté soit, au bus DP transportant la micro-instruction commune fournie par le processeur pilote 4 soit, aux mémoires de données 31 å 3N au travers de dispositifs de commutation référencés respectivement de 181 à 18N Ces commutations sont commandées au moyen d'un signal P/D fourni par le processeur pilote 4 au travers du dispositif à retard 8. Ce signal indique que le bus D du processeur pilote 4 véhicule des bits d'instruction ou des bits de données. The adaptation of the diagram of FIG. 1 to obtain a SIMD data processing system comprising signal processing microprocessors with Von Neuman structure is represented in FIG. 4 or the elements homologous to those of FIG. 1 are represented with the same references. In the Von Neuman type microprocessors, of the type for example of that marketed under the reference 56000 by the Motorola company, the DP program bus is brought to convey data also used for calculation, this is why, these microprocessors generally comprise only one address bus and a data bus D accessible from the outside and which are used at the same time, for the instructions and the data of calculation. Under these conditions, to return to an operation equivalent to that described in FIG. 1 the data bus D of the elementary calculation processors 31 to 3N is connected either to the bus DP carrying the common micro-instruction supplied by the pilot processor 4 or to the data memories 31 to 3N through devices switching referenced respectively from 181 to 18N These switching operations are controlled by means of a P / D signal supplied by the pilot processor 4 through the delay device 8. This signal indicates that the bus D of the pilot processor 4 conveys instruction bits or data bits.
Bien que les exemples de réalisation de l'invention qui viennent d'être décrits peuvent être utilisés pour - toutes les applications mettant en oeuvre des traitements parallèles de l'information ne dépendant pas des données qui sont traitées et où toutes les opérations de calcul requises sont disponibles dans un seul microprocesseur, il est possible cependant d'envisager des variantes de réalisation de l'invention qui seront bien sûr adaptées à des traitements a forte dominance
SIMD mais qui néanmoins comporteront un nombre réduit de branchements conditionnels pouvant amener les processeurs élémentaires 3j à 3N à exécuter à un instant donné au choix l'une ou l'autre branche d'un programme. Dans ce cas, le système pourra être doté de deux processeurs pilotes pouvant décrire chacun une des branches du programme pour délivrer aux processeurs élémentaires de calcul deux instructions simultanées, chaque processeur élémentaire de calcul 31 à 3N décidant alors par aiguillage dans un multiplexeur, commandé -par le résultat de son propre test, laquelle des instructions il devra exécuter. Although the embodiments of the invention which have just been described can be used for - all applications implementing parallel processing of information not dependent on the data which is processed and where all the required calculation operations are available in a single microprocessor, it is however possible to envisage alternative embodiments of the invention which will of course be adapted to treatments with strong dominance
SIMD but which nevertheless will include a reduced number of conditional connections which can cause the elementary processors 3d to 3N to execute, at a given instant of choice, one or the other branch of a program. In this case, the system could be provided with two pilot processors which can each describe one of the branches of the program to deliver to the elementary calculation processors two simultaneous instructions, each elementary calculation processor 31 to 3N then deciding by switching in a multiplexer, controlled - by the result of his own test, which of the instructions he will have to execute.
Claims (7)
Priority Applications (1)
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|---|---|---|---|
| FR8709028A FR2617305B1 (en) | 1987-06-26 | 1987-06-26 | DATA PROCESSING SYSTEM FOR EXECUTING SIMULTANEOUS INSTRUCTIONS ON MULTIPLE PROCESSORS |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR8709028A FR2617305B1 (en) | 1987-06-26 | 1987-06-26 | DATA PROCESSING SYSTEM FOR EXECUTING SIMULTANEOUS INSTRUCTIONS ON MULTIPLE PROCESSORS |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| FR2617305A1 true FR2617305A1 (en) | 1988-12-30 |
| FR2617305B1 FR2617305B1 (en) | 1992-02-21 |
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ID=9352553
Family Applications (1)
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| FR8709028A Expired - Lifetime FR2617305B1 (en) | 1987-06-26 | 1987-06-26 | DATA PROCESSING SYSTEM FOR EXECUTING SIMULTANEOUS INSTRUCTIONS ON MULTIPLE PROCESSORS |
Country Status (1)
| Country | Link |
|---|---|
| FR (1) | FR2617305B1 (en) |
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| US3560934A (en) * | 1969-06-10 | 1971-02-02 | Ibm | Arrangement for effecting vector mode operation in multiprocessing systems |
| EP0173466A2 (en) * | 1984-08-18 | 1986-03-05 | International Computers Limited | Microprogram control |
-
1987
- 1987-06-26 FR FR8709028A patent/FR2617305B1/en not_active Expired - Lifetime
Patent Citations (2)
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Also Published As
| Publication number | Publication date |
|---|---|
| FR2617305B1 (en) | 1992-02-21 |
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