FR2576434A1 - Device making it possible to recover and resend information in accordance with a first commercial standard and to convert the information in accordance with a second standard into information of the first standard - Google Patents
Device making it possible to recover and resend information in accordance with a first commercial standard and to convert the information in accordance with a second standard into information of the first standard Download PDFInfo
- Publication number
- FR2576434A1 FR2576434A1 FR8500788A FR8500788A FR2576434A1 FR 2576434 A1 FR2576434 A1 FR 2576434A1 FR 8500788 A FR8500788 A FR 8500788A FR 8500788 A FR8500788 A FR 8500788A FR 2576434 A1 FR2576434 A1 FR 2576434A1
- Authority
- FR
- France
- Prior art keywords
- standard
- loop
- clock
- information
- physical
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/382—Information transfer, e.g. on bus using universal interface adapter
- G06F13/387—Information transfer, e.g. on bus using universal interface adapter for adaptation of different data processing systems to different peripheral devices, e.g. protocol converters for incompatible systems, open system
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Communication Control (AREA)
Abstract
Description
invention concerne un dispositif permettant de récupérer et de ré émettre des informations conformes à un pre mier standard du commerce et de transformer des informations conformes à un second standard-en informations de premier standard. The invention relates to a device for retrieving and re-transmitting information conforming to a first commercial standard and transforming information conforming to a second standard into information of first standard.
On connaît des systèmes de télétraitements par informutique destinés notamment à des applications de type bancaire. A un site
informatique central d'un tel système de télétraitement sont connectés plusieurs micro ordinateurs conformes au standard IBM "Finance communications Systems" IBM 4700 et IBM 3600, dénommé dans ce qui suit 1,premier standard" -de tels microordinateurs étant appelés contrôleurs. Les contrôleurs de ce premier standard ne supportent que des terminal de ême standard. Les terminau sont connectés au contrôleur suivant une structure de boucle.Le protocole de traitement du premier standard est tout à fait spécifique tant par la nature physique des signaux sur la ligne que par la logique du dialogue entre les terminaux et le contrôleur.There are known computer processing systems intended in particular for banking type applications. To a site
central computer systems of such a remote processing system are connected several microcomputers conforming to the IBM standard "Finance communications Systems" IBM 4700 and IBM 3600, hereinafter referred to as 1, first standard "- such microcomputers being called controllers. this first standard only supports terminals of the same standard. The terminals are connected to the controller according to a loop structure. The processing protocol of the first standard is quite specific both by the physical nature of the signals on the line and by the logic dialogue between the terminals and the controller.
Le dispositif selon l'invention est monté conformes ment à un protocole du premier standard sur des boucles dxm réseau du premier standard afin de permettre des échanges d'informations entre le co~Lrôleur et des terminaux conformes à un second standard et prévus pour un autre type de protocole de communication. The device according to the invention is mounted in accordance with a protocol of the first standard on network dxm loops of the first standard in order to allow exchanges of information between the co ~ lrôleur and terminals conforming to a second standard and provided for another type of communication protocol.
Du fait de lginterface du dispositif de l'invention n'importe quel type de microprocesseur devient ainsi capable d'échanger des informations avec. le dispositif de contrôle de la boucle du premier standard. Due to the interface of the device of the invention, any type of microprocessor thus becomes capable of exchanging information with. the loop control device of the first standard.
Le dispositif de la présente invention reçoit ainsi des informations du premier standard et les réémet sous le contrôle d'un processeur. Un ensemble formant interface relié à ce processeur et à un terminai conforme à un second système permaL- à des informations de second standard d'être traitées comme des informations du premier standard. The device of the present invention thus receives information from the first standard and retransmits it under the control of a processor. An interface assembly connected to this processor and to a terminal conforming to a second system allows second standard information to be treated as first standard information.
Le dispositif permettant de récupérer et de réémettre des informations conformes au premier standard et de transformer des informations conformes à un second standard en informations du premier standard est caractérisé en ce qu'il comprend une interface comportant un dispositif de réceptionémission physique de signaux du premier standard, un microordinateur de commande et un ensemble formant interface pour au moins un terminal de second standard. The device making it possible to recover and retransmit information conforming to the first standard and to transform information conforming to a second standard into information of the first standard is characterized in that it comprises an interface comprising a device for receiving physical transmission of signals of the first standard , a control microcomputer and an interface assembly for at least one second standard terminal.
Diverses autres caractéristiques de l'invention ressortent d'ailleurs de la description détaillée qui suit. Various other characteristics of the invention will also emerge from the detailed description which follows.
Des formes de réalisation de l'objet de l'invention sont représentées, à titre d'exemples non limitatifs, aux dessins annexés. Embodiments of the object of the invention are shown, by way of nonlimiting examples, in the accompanying drawings.
La fig. 1 est une représentation schématique d'une installation incorporant l'interface conforme à l'invention. Fig. 1 is a schematic representation of an installation incorporating the interface according to the invention.
La fig. 2 est un schéma d'ensemble de l'interface. Fig. 2 is an overall diagram of the interface.
La fig. 3 est un schéma détaillé de l'interface. Fig. 3 is a detailed diagram of the interface.
La fig. 4 est un diagramme temporel montrant llen- ehaînement des principaux signaux. Fig. 4 is a time diagram showing the sequence of the main signals.
A la fig. 1, on a représenté en 1 une unité de commande conforme au premier standard et qui est reliée à au moins un terminal 2 du premier standard et à l'interface 3 conforme à l'invention. L'interface 3 est elle-meme reliée, d'une part, par la boucle 4 du premier standard à l'unité de commande 1 conforme au premier standard et, d'autre part, par une liaison 5 à un terminal 6 de second standard. In fig. 1, there is shown at 1 a control unit conforming to the first standard and which is connected to at least one terminal 2 of the first standard and to the interface 3 according to the invention. The interface 3 is itself connected, on the one hand, by the loop 4 of the first standard to the control unit 1 conforming to the first standard and, on the other hand, by a link 5 to a terminal 6 of the second standard.
Comme on le voit plus en détail à la fig. 2, 1 'in- terface 3 comprend principalement un micro-ordinateur 10 relié, d'une part, à un dispositif 11 de réception/émission physique de signaux du premier standard et, d'autre part, à un ensemble 12 formant interface pour le terminal 6 de la fig. 1. As seen in more detail in FIG. 2, the interface 3 mainly comprises a microcomputer 10 connected, on the one hand, to a device 11 for physical reception / transmission of signals of the first standard and, on the other hand, to an assembly 12 forming an interface for terminal 6 of fig. 1.
Le micro-ordinateur 10 peut être réalisé à l'aide de la plupart des composants appropriés disponibles sur le marché. Le micro-ordinateur 10 qui constitue ainsi le noyau de l'interface 3 comporte un microprocesseur 13 relié à une mémoire morte de programmation 14 comprenant un minimum, par exemple, de 2048 octets, à une mémoire vive de données 15 présentant une taille variable selon le type de terminal 6 à raccorder et compris, par exemple, entre 256 et 2048 octets, à un ensemble de ports entrée-sortie tels que les ports a, b d'entrée et les ports c, d, e et f de sortie, et à une horloge locale 17 dont la fréquence doit, dans un cas particulier, être un multiple de 9600 Hertz. The microcomputer 10 can be produced using most of the appropriate components available on the market. The microcomputer 10 which thus constitutes the core of the interface 3 comprises a microprocessor 13 connected to a read-only programming memory 14 comprising a minimum, for example, of 2048 bytes, to a random access memory 15 having a variable size according to the type of terminal 6 to be connected and comprised, for example, between 256 and 2048 bytes, to a set of input-output ports such as input ports a, b and output ports c, d, e and f, and to a local clock 17 whose frequency must, in a particular case, be a multiple of 9600 Hertz.
L'horloge locale 17 est elle-même reliée à une horloge de boucle asservie 18 qui est reliée au microprocesseur 13. The local clock 17 is itself connected to a slave loop clock 18 which is connected to the microprocessor 13.
L'horloge locale 17 est également reliée à une horloge 19 dite de protocole terminal extérieur pour le contrôle de l'ensemble 12. Le rôle et la constitution de l'horloge de boucle asservie seront bien visibles en liaison avec la description de la fig. 3.The local clock 17 is also connected to a clock 19 known as the external terminal protocol for controlling the assembly 12. The role and the constitution of the slave loop clock will be clearly visible in conjunction with the description of FIG. 3.
L'ensemble 12 formant interface avec le terminal 6 de second standard, auquel il est relié par l'intermédiaire de la ligne 5, comprend un processeur logique 20 et un processeur physique 21 de type connu et qui sont reliés l'un à l'autre par des liaison symbolisées par des flèches. Le processeur logique 20 est lui-même relié par les ports e et f respectivement au microprocesseur 13 et à l'horloge 19. The assembly 12 forming an interface with the terminal 6 of second standard, to which it is connected via the line 5, comprises a logic processor 20 and a physical processor 21 of known type and which are connected one to the another by links symbolized by arrows. The logic processor 20 is itself connected by the ports e and f respectively to the microprocessor 13 and to the clock 19.
Le dispositif de réception-émission 11 comprend un organe de réception physique 25 relié à l'unité de commande 1 et recevant des signaux provenant de la boucle 4. Ces signaux sont traités dans un processeur des signaux de boucle 26 relié à l'organe de réception 25 et à un dispositif 27 d'émission physique de signaux du premier standard qui sont ramenés par la boucle 4 vers l'unité de commande 1. The reception / transmission device 11 comprises a physical reception member 25 connected to the control unit 1 and receiving signals from the loop 4. These signals are processed in a loop signal processor 26 connected to the reception 25 and to a device 27 for physically transmitting signals of the first standard which are brought back by the loop 4 to the control unit 1.
L'organe de réception physique 25 est relié par le port d'entrée a du micro-ordinateur 10 à l'horloge de boucle asservie 18 qui est elle-même reliée par le port de sortie c au processeur 26 des signaux de boucle. Par le port b d'entrée du micro-ordinateur 10, le microprocesseur 13 est également relié à la sortie du dispositif de réception physique 25 dont il reçoit des informations et, par le port de sortie d,directement au processeur 26 des signaux de boucle. The physical receiving member 25 is connected by the input port a of the microcomputer 10 to the slave loop clock 18 which is itself connected by the output port c to the processor 26 of the loop signals. By the input port b of the microcomputer 10, the microprocessor 13 is also connected to the output of the physical reception device 25 from which it receives information and, by the output port d, directly to the processor 26 of the loop signals .
Du fait de la liaison du microprocesseur 13 de l'interface 3 selon l'invention avec, d'une part, le processeur logique 20 du terminal extérieur de second standard et avec, d'autre part, le processeur 26 des signaux de boucle, le terminal 6 de second standard peut communiquer sur la boucle 4 du premier standard. Due to the connection of the microprocessor 13 of the interface 3 according to the invention with, on the one hand, the logic processor 20 of the external terminal of second standard and with, on the other hand, the processor 26 of the loop signals, the second standard terminal 6 can communicate on loop 4 of the first standard.
On décrit maintenant, de façon plus détaillée,en référence avec la fig. 3, divers organes constituant l'interface 3 de l'invention. We will now describe, in more detail, with reference to FIG. 3, various members constituting the interface 3 of the invention.
Organe 25 de réception physique
Le signal de boucle du premier standard est reçu sur le primaire 30a d'un transformateur 30 dont le rapport primaire/ secondaire est de 1/3 dans l'exemple représenté et dont le secondaire est équipé d'un point milieu. De préférence, le temps de montée du transformateur 30 est inférieur à une micro seconde et le temps de descente est compris entre 20 et 100 micro secondes.Body 25 for physical reception
The loop signal of the first standard is received on the primary 30a from a transformer 30 whose primary / secondary ratio is 1/3 in the example shown and whose secondary is equipped with a midpoint. Preferably, the rise time of the transformer 30 is less than one micro second and the fall time is between 20 and 100 micro seconds.
Le secondaire 30b du transformateur 30 a son milieu mis à la masse à travers un condensateur 31, et la ligne de transmission est adaptée par la mise en parallèle sur les deux demi-enroulements du secondaire 30b d'une résistance 32 et d'un condensateur 33. The secondary 30b of the transformer 30 has its medium grounded through a capacitor 31, and the transmission line is adapted by placing a resistor 32 and a capacitor on the two half-windings of the secondary 30b 33.
De préférence, le condensateur 31 a une capacité de 0,47 ssF, tandis que la résistance 32 est de 220 Ohms et que le condensateur 33 a une capacité de 470 p F. Preferably, the capacitor 31 has a capacity of 0.47 ssF, while the resistor 32 is 220 Ohms and that the capacitor 33 has a capacity of 470 p F.
Chacun des points extérieurs 34 et 35 du secondaire 30b est relié à un circuit de réception de ligne 36 et, respectivement, 37 formant inverseur. Les circuits de réception de ligne 36 et 37 présentent tous deux, de préférence, un seuil de déclenchement sur pente positive de 1,3 volts, un seuil de déclenchement sur pente négative de 0,1 volt et un niveau continu moyen sur le secondaire 30b du transformateur# 30 de 0,7 volt. Each of the external points 34 and 35 of the secondary 30b is connected to a line reception circuit 36 and, respectively, 37 forming an inverter. The line reception circuits 36 and 37 both preferably have a trigger threshold on a positive slope of 1.3 volts, a trigger threshold on a negative slope of 0.1 volts and an average continuous level on the secondary 30b 0.7 volt transformer # 30.
On peut, par exemple, utiliser, pour les circuits de réception de ligne 36 et 37, un circuit de nomenclature
SN75189A avec polarisation de l'entrée de contrôle par une résistance de 22 Kohms reliée à une tension d'alimentation +
Vcc de 5V.One can, for example, use, for line reception circuits 36 and 37, a nomenclature circuit
SN75189A with polarization of the control input by a resistance of 22 Kohms connected to a supply voltage +
Vcc of 5V.
A la sortie des circuits de réception de ligne 36 et 37 apparaît le signal de boucle du premier standard en niveau logique positif et, respectivement, en niveau logique négatif. At the output of the line reception circuits 36 and 37, the loop signal of the first standard appears in positive logic level and, respectively, in negative logic level.
Dans l'exemple décrit, le seul signal utilisé est un signal en logique positive compatible TTL 0-5 volts et est référencé RXI.In the example described, the only signal used is a positive logic signal compatible with TTL 0-5 volts and is referenced RXI.
On donne maintenant une description des changements d'état et de la mémorisation du signal de boucle du premier standard (une telle mémorisation est connue dans la technique sous le terme de "patch"). A description is now given of the changes of state and of the storage of the loop signal of the first standard (such storage is known in the art under the term of "patch").
Le signal de boucle RXI est envoyé dans un dispositif de mémorisation comprenant une bascule 38, par exemple, un circuit SN74LS74. La bascule 38 reçoit, sur sa borne D, le signal RXI et sa borne ~ de déclenchement est reliée à l'horloge ge de boucle asservie la décrite plus loin en détail par un inverseur 39 et un ensemble resistance-capacité 40 présentant, par exemple, une constante de temps d'environ 600ns. The RXI loop signal is sent to a storage device comprising a flip-flop 38, for example, a circuit SN74LS74. The flip-flop 38 receives, on its terminal D, the signal RXI and its trigger terminal ~ is connected to the clock ge of the controlled loop described below in detail by an inverter 39 and a resistance-capacitor assembly 40 having, for example , a time constant of around 600ns.
La sortie Q de la bascule 38 est reliée à une entrée d'un circuit OU exclusif 41 qui reçoit, sur son autre entrée, le signal RXI et dont la sortie est reliée à l'inverseur 39. The output Q of the flip-flop 38 is connected to an input of an exclusive OR circuit 41 which receives, on its other input, the signal RXI and the output of which is connected to the inverter 39.
Grâce à la fonction OU exclusif du circuit 41, la bascule 38 permet de comparer le signal RXI d'entrée à son état précédemment mémorisé. En cas d'inégalité, le circuit OU exclusif 41 forme en F un signal de détection de changement d'état. Le signal formé en F est inversé par l'inverseur 39 puis retardé par l'ensemble 40. Le signal F ainsi retardé provoque la mémorisation du nouveau niveau de RXI. Thanks to the exclusive OR function of the circuit 41, the flip-flop 38 makes it possible to compare the input signal RXI with its previously memorized state. In the event of an inequality, the exclusive OR circuit 41 forms at F a state change detection signal. The signal formed at F is inverted by the inverter 39 and then delayed by the assembly 40. The signal F thus delayed causes the new level of RXI to be memorized.
Le point F est, d'autre part, relié à l'horloge de boucle asservie 18 décrite plus loin en détail et le signal formé en F à la sortie du circuit OU exclusif 41 est utilisé comme signal de synchronisation de l'horloge de boucle asservie. The point F is, on the other hand, connected to the slave loop clock 18 described below in detail and the signal formed at F at the output of the exclusive OR circuit 41 is used as the synchronization signal of the loop clock enslaved.
Horloge de boucle asservie 18
Un premier circuit diviseur 42 reçoit, -sur sa borne d'horloge, un signal HO fourni par l'horloge locale 17 du micro-ordinateur 10 et sa borne CLR de remise à zéro est reliée par un inverseur 43 au point F de sortie du circuit OU exclusif 41.Slave loop clock 18
A first divider circuit 42 receives, on its clock terminal, a signal HO supplied by the local clock 17 of the microcomputer 10 and its reset CLR terminal is connected by an inverter 43 to the output point F of the exclusive OR circuit 41.
La borne CLR du circuit 42 est également reliée à la borne CLR de remise à zéro d'un second circuit diviseur 44 dont la borne d'horloge HO' est reliée à la sortie du circuit 42 Le circuit 44 comprend quatre sorties qui sont chacune reliées par des circuits OU logique 45, d'une part, par la ligne 46a à la borne ~ de- déclenchement d'une bascule 47 faisant partie du processeur de signaux de boucle 26 et qui sera décrite plus loin et, d'autre part, par une ligne 46b et un circuit 48 à une borne INT du micro-ordinateur. The terminal CLR of circuit 42 is also connected to the terminal CLR of resetting to zero of a second divider circuit 44 whose clock terminal HO 'is connected to the output of circuit 42 The circuit 44 comprises four outputs which are each connected by logic OR circuits 45, on the one hand, by line 46a at the terminal ~ triggering of a flip-flop 47 forming part of the loop signal processor 26 and which will be described later and, on the other hand, by a line 46b and a circuit 48 to an INT terminal of the microcomputer.
Les circuits 42 et 44 sont, respectivement, par exemple du type SN74LS393 et SN74LS93. The circuits 42 and 44 are, respectively, for example of the SN74LS393 and SN74LS93 type.
La seconde entrée des circuits OU logique 45 est reliée à quatre contacteurs 49 permettant le choix de la vitesse de la boucle du premier standard. The second input of the logic OR circuits 45 is connected to four contactors 49 allowing the choice of the speed of the loop of the first standard.
Comme on l'a vu précédemment, le signal d'horloge
HO est, par exemple, à une fréquence multiple de 9600 Hz. Cette fréquence est divisée par le circuit diviseur 42 pour donner la fréquence de 9600 Hz.As we saw earlier, the clock signal
HO is, for example, at a frequency multiple of 9600 Hz. This frequency is divided by the divider circuit 42 to give the frequency of 9600 Hz.
La fréquence du signal à 9600 Hz de sortie du diviseur 42 est, à son tour, divisée par le circuit 44 pour fournir quatre fréquences à 4 800, 2 400, 1 200 et 600 Hz qui sont les quatre vitesses de transmission possibles sur une boucle du premier standard pris comme exemple. The frequency of the signal at 9600 Hz from the divider 42 is, in turn, divided by the circuit 44 to provide four frequencies at 4800, 2400, 1200 and 600 Hz which are the four possible transmission speeds on a loop of the first standard taken as an example.
Chacune des quatre fréquences ci-dessus est comparée, par le circuit OU logique 45 correspondant, à l'information fournie par les contacteurs 49. Each of the above four frequencies is compared, by the corresponding logic OR circuit 45, to the information provided by the contactors 49.
Si l'on prend soin de ne fermer que l'un des contacteurs 49 à la fois, le signal H1 de sortie des circuits OU logique 45 est, suivant le contacteur choisi, un signal carré de fréquence égale à 4 800, 4 200, 1 200 ou 600 Hz. Un tel signal H1 a été représenté à la fig. 4. If care is taken to close only one of the contactors 49 at a time, the output signal H1 of the logic OR circuits 45 is, depending on the contactor chosen, a square signal with a frequency equal to 4,800, 4,200, 1200 or 600 Hz. Such a signal H1 has been shown in FIG. 4.
Afin d'éliminez les risques de dérive de l'horloge locale 17 du micro-ordinateur lq, par rapport à l'horloge de la boucle du premier standard, le signal de détection de changement d'état obtenu en F à la sortie du circuit OU exclusif 40 remet à zéro, chaque fois qu'il se présente, le dispositif de division de fréquence décrit plus haut. Ceci assure un calage du signal H1 de sortie de l'horloge de boucle asservie 18 sur la fréquence de la boucle du premier standard. In order to eliminate the risks of drift of the local clock 17 of the microcomputer lq, compared to the clock of the loop of the first standard, the signal for detection of change of state obtained in F at the output of the circuit Exclusive OR 40 resets, whenever it occurs, the frequency division device described above. This ensures that the output signal of the slave loop clock 18 output is calibrated on the loop frequency of the first standard.
Du fait que l'horloge de la boucle asservie 18 est reliée au microprocesseur, le signal H1 décrit plus haut est utilisé par l'intermédiaire du circuit 48 pour émettre le signal INT d'interruption en direction du micro-ordinateur 10 de l'interface. Because the clock of the slave loop 18 is connected to the microprocessor, the signal H1 described above is used via the circuit 48 to send the signal INT of interruption towards the microcomputer 10 of the interface .
Le signal INT d'interruption déclenche, au niveau du micro-ordinateur 10, la lecture de la valeur du signal de boucle présent sur le port d'entrée TO qui est relié par un inverseur à la sortie Q de la bascule 38. The interrupt signal INT triggers, at the level of the microcomputer 10, the reading of the value of the loop signal present on the input port TO which is connected by an inverter to the output Q of the flip-flop 38.
Comme on le voit à la fig. 4, le signal d'interruption INT est émis une demi-période après la détection d'un début de bit afin de limiter le risque de lecture erronée lors des changements d'état. As seen in fig. 4, the interrupt signal INT is sent half a period after the detection of the start of a bit in order to limit the risk of erroneous reading during changes of state.
A titre d'exemple sur le front montant du signal d'horloge Hi, on émet une impulsion de durée fixe d'environ 20 micro secondes. By way of example, on the rising edge of the clock signal Hi, a pulse of fixed duration of around 20 micro seconds is emitted.
Processeur 26 des signaux de contrôle
La bascule 47 énoncée précédemment est identique à la bascule 38 du côté- réception, et elle est reliée par son entrée D à la sortie d'un circuit OU exclusif 50 dont une entrée est reliée à un port de sortie S1 du micro-ordinateur et dont l'autre entrée est reliée à la sortie d'un circuit logique OU 51 dont une entrée est reliée à un port SO de sortie du microordinateur et dont l'autre entrée est reliée directement à la sortie Q de la bascule 38.26 signal processor control
The flip-flop 47 stated above is identical to the flip-flop 38 on the reception side, and it is connected by its input D to the output of an exclusive OR circuit 50, one input of which is connected to an output port S1 of the microcomputer and the other input of which is connected to the output of an OR logic circuit 51 of which one input is connected to an output port SO of the microcomputer and the other input of which is connected directly to the output Q of the flip-flop 38.
Grâce au signal d'interruption INT de sortie du circuit 48 et au signal émis sur le port d'entrée TO du microordinateur de l'interface du dispositif conforme à l'invention, ce micro-ordinateur est en mesure de reconstituer le message reçu sur la boucle du premier standard conformément à sa structure logique. Thanks to the interrupt signal INT of output of circuit 48 and to the signal transmitted on the input port TO of the microcomputer of the interface of the device according to the invention, this microcomputer is able to reconstruct the message received on the loop of the first standard in accordance with its logical structure.
Le message étant ainsi reconstitué, le micro-ordinateur est à même d'effectuer les opérations logiques qui lui permettront de déterminer la nature du message à réémettre en réponse. The message being thus reconstituted, the microcomputer is able to carry out the logical operations which will enable it to determine the nature of the message to be retransmitted in response.
Le p#rotocole de gestion des échanges d'informations sur la boucle du premier standard établit que la réponse à la réception d'un bit de données peut être de quatre types
- réponse A : réémission du même bit quelle que soit
sa valeur
- réponse B : réémission du même bit inversé quelle
que soit sa valeur
- réponse C : émission d'un niveau logique 1 quelle
que soit la valeur du bit reçu
- réponse D : émission d'un niveau logique 0 quelle
que soit la valeur du bit reçu.The p # rotocole for managing the exchange of information on the loop of the first standard establishes that the response to the reception of a data bit can be of four types
- response A: retransmission of the same bit whatever
his value
- response B: retransmission of the same inverted bit
whatever its value
- response C: transmission of a logic level 1 which
whatever the value of the bit received
- response D: transmission of a logic level 0 which
whatever the value of the bit received.
Pour commander les réponses ci-dessus, au niveau du dispositif de liaison physique, le micro-ordinateur dispose de deux signaux SO et S1 sur les ports de sortie de même référence de la fig.3.To control the above responses, at the level of the physical connection device, the microcomputer has two signals SO and S1 on the output ports of the same reference in FIG. 3.
La configuration logique des signaux SO et S1 provoque ainsi la réponse voulue suivant le tableau. The logical configuration of the signals SO and S1 thus causes the desired response according to the table.
Niveau logique SO S1
réponse A...................... A 1 1 réponse B....................... B 0 1
réponse C........................ C 0 O réponse D....................... D 1 0
Par conséquent, suivant la réception d'un bit de données, le micro-ordinateur choisit, en fonction de sa logique interne, de ses traitements antérieurs et de son environnement, le type de réponse à fournir et positionne, en conséquence, les signaux SO et S1.Logic level SO S1
answer A ...................... A 1 1 answer B ..................... .. B 0 1
answer C ........................ C 0 O answer D ................... .... D 1 0
Consequently, according to the reception of a data bit, the microcomputer chooses, according to its internal logic, its previous processing and its environment, the type of response to be provided and, consequently, positions the SO signals and S1.
Comme on le voit en liaison avec la fig. 4, le dispositif décrit associe ces deux signaux au signal ID sur la sortie Q de la bascule 38 afin de calculer la valeur du bit à transmettre TXI émis en sortie du circuit OU exclusif 50. As can be seen in connection with FIG. 4, the device described associates these two signals with the signal ID on the output Q of the flip-flop 38 in order to calculate the value of the bit to be transmitted TXI transmitted at the output of the exclusive OR circuit 50.
Organe d'émission physique 27
La bascule 47 est reliée par sa sortie Q à un inverseur 52 identique à l'inverseur 36 du côté réception, tandis que sa sortie Q est reliée à un inverseur 53 identique à l'inverseur 37. La sortie des inverseurs 52 et 53 est reliée au secondaire 54b d'un transformateur 54 identique au transformateur 30 et dont le primaire 54a est relié à la boucle 4 de la fig. 1.Physical emission device 27
The flip-flop 47 is connected by its output Q to an inverter 52 identical to the inverter 36 on the receiving side, while its output Q is connected to an inverter 53 identical to the inverter 37. The output of the inverters 52 and 53 is connected at the secondary 54b of a transformer 54 identical to the transformer 30 and whose primary 54a is connected to the loop 4 of FIG. 1.
Le protocole de boucle impose que le bit envoyé en réponse à -un bit reconstitué soit retardé d'une période (fonctionnement en retard d'un bit). The loop protocol requires that the bit sent in response to a reconstituted bit be delayed by a period (operation delayed by one bit).
Ainsi, le signal TXI entrant en D sur la bascule 47 et qui est formé à partir des signaux SO, S1 et ID ne peut être transmis sur la ligne de sortie qu'à la fin de la période d'horloge H1 (liaison 46a). Thus, the TXI signal entering D on the flip-flop 47 and which is formed from the SO, S1 and ID signals can only be transmitted on the output line at the end of the clock period H1 (link 46a) .
Ces fonctions sont réalisées par l'intermédiaire de la bascule 47 qui est déclenchée par le front descendant du signal d'horloge H1. These functions are carried out via the flip-flop 47 which is triggered by the falling edge of the clock signal H1.
A partir du signal TX1, la bascule 47 forme les signaux TXIO et TXIO. Ces signaux sont envoyés aux deux extrémités du secondaire 54b au travers de résistances limitatrices de-courant 52a et 53a présentant par exemple une valeur de 470 Ohms.Le signal émis en sortie sur le transformateur 54 se retrouve ainsi identique au signal reçu en entrée sur le tran s- formateur 30. From the signal TX1, the flip-flop 47 forms the signals TXIO and TXIO. These signals are sent to the two ends of the secondary 54b through current limiting resistors 52a and 53a having for example a value of 470 Ohms. The signal output at the transformer 54 is thus found identical to the signal received at input on the transformer 30.
Il y a lieu en outre de prévoir un contacteur d'adresse représenté de manière schématique à la fig. 3 par quatre commutateurs 60 reliés à des portes AO, Al, A2, A3 de l'ordinateur par l'intermédiaire de quatre circuits inverseurs. It is also necessary to provide an address contactor shown schematically in FIG. 3 by four switches 60 connected to doors AO, A1, A2, A3 of the computer by means of four inverter circuits.
Le contacteur d'adresse permet ainsi d'afficher, sous représentation binaire, une adresse de quatre bits afin dlidenti- fier l'interface 3 vis-à-vis de la boucle 4 du premier standard.The address contactor thus makes it possible to display, under binary representation, an address of four bits in order to identify the interface 3 with respect to loop 4 of the first standard.
Un ensemble de cinq voyants lumineux LO, L1, L2 et
L3 et SYN est en outre requis sur l'interface 3. Les quatre voyants LO, L1, L2 et. L3 sont positionnés par le micro-ordinateur de l'interface comme résultat d'une commande particulière reçue sur la boucle du premier standard. Le voyant SYNC de la fig. 3 atteste de la synchronisation logique du microordinateur sur la séquence des messages de la boucle du premier standard.A set of five LO, L1, L2 and
L3 and SYN is also required on interface 3. The four LEDs LO, L1, L2 and. L3 are positioned by the microcomputer of the interface as a result of a particular command received on the loop of the first standard. The SYNC indicator in fig. 3 attests to the logical synchronization of the microcomputer on the sequence of messages of the loop of the first standard.
Au dessin, on a représenté les voyants en tant que diodes électroluminescentes 70 commandées par des circuits inverseurs eux-mêmes raccordés à des ports de sortie LO, L1,
L2,L3 et SYN du micro-ordinateur.In the drawing, the LEDs are shown as light-emitting diodes 70 controlled by reversing circuits themselves connected to output ports LO, L1,
L2, L3 and SYN of the microcomputer.
L'invention n'est pas limitée aux exemples de réalisation représentés et décrits en détail car diverses moditications peuvent y être apportées sans sortir de son cadre. The invention is not limited to the embodiments shown and described in detail since various modifications can be made without departing from its scope.
Claims (10)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR8500788A FR2576434A1 (en) | 1985-01-21 | 1985-01-21 | Device making it possible to recover and resend information in accordance with a first commercial standard and to convert the information in accordance with a second standard into information of the first standard |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR8500788A FR2576434A1 (en) | 1985-01-21 | 1985-01-21 | Device making it possible to recover and resend information in accordance with a first commercial standard and to convert the information in accordance with a second standard into information of the first standard |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| FR2576434A1 true FR2576434A1 (en) | 1986-07-25 |
Family
ID=9315433
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| FR8500788A Pending FR2576434A1 (en) | 1985-01-21 | 1985-01-21 | Device making it possible to recover and resend information in accordance with a first commercial standard and to convert the information in accordance with a second standard into information of the first standard |
Country Status (1)
| Country | Link |
|---|---|
| FR (1) | FR2576434A1 (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2652178A1 (en) * | 1989-09-20 | 1991-03-22 | Aigle Azur Concept | Device for setting up communications between at least two signal processing stations |
| EP0436458A2 (en) * | 1990-01-04 | 1991-07-10 | International Business Machines Corporation | Programmable connector |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3879710A (en) * | 1974-03-01 | 1975-04-22 | Rca Corp | Data processor for a loop data communications system |
| US4417320A (en) * | 1981-05-11 | 1983-11-22 | Interface Systems, Inc. | Interface for data communication systems using serial biphase data transmissions |
-
1985
- 1985-01-21 FR FR8500788A patent/FR2576434A1/en active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3879710A (en) * | 1974-03-01 | 1975-04-22 | Rca Corp | Data processor for a loop data communications system |
| US4417320A (en) * | 1981-05-11 | 1983-11-22 | Interface Systems, Inc. | Interface for data communication systems using serial biphase data transmissions |
Non-Patent Citations (2)
| Title |
|---|
| IBM TECHNICAL DISCLOSURE BULLETIN, vol. 17, no. 9, février 1975, pages 2808-2810, New York, US; A.X.WIDMER: "Interface between terminal and repeater" * |
| IBM TECHNICAL DISCLOSURE BULLETIN, vol. 26, no. 7A, décembre 1983, pages 3483-3484, New York, US; R.A.PASCOE: "Interconnecting devices of different communication protocols" * |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2652178A1 (en) * | 1989-09-20 | 1991-03-22 | Aigle Azur Concept | Device for setting up communications between at least two signal processing stations |
| EP0436458A2 (en) * | 1990-01-04 | 1991-07-10 | International Business Machines Corporation | Programmable connector |
| EP0436458A3 (en) * | 1990-01-04 | 1991-12-04 | International Business Machines Corporation | Programmable connector |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP1905215B1 (en) | Communications device and system for implementing a management system remote from devices | |
| EP1150461B1 (en) | Redundant device of management of inputs/outputs, in particular a routing system | |
| FR2481486A1 (en) | COMMUNICATION SYSTEM WITH INFORMATION BUS | |
| FR2729239A1 (en) | THEFT PROTECTION SYSTEM | |
| EP0520877B1 (en) | Method and device for managing information transmission over mains applied to a domestic network | |
| FR2649574A1 (en) | COMMUNICATION NETWORK BETWEEN USER EQUIPMENTS | |
| FR2721782A1 (en) | Intelligent multiple access unit e.g. for transmission speed detection circuit | |
| CA1209712A (en) | Method and installation for sending digital data | |
| EP1304836B1 (en) | Deterministic field bus and management method thereof | |
| FR2812437A1 (en) | Vehicle onboard diagnostics communication with exterior diagnostics unit using controller area network bus and universal serial bus | |
| FR2576434A1 (en) | Device making it possible to recover and resend information in accordance with a first commercial standard and to convert the information in accordance with a second standard into information of the first standard | |
| FR2523744A1 (en) | INTERFACE OF DATA LINES | |
| FR2631183A1 (en) | METHOD AND DEVICE FOR ASYNCHRONOUS PACKET DATA TRANSMISSION | |
| EP3504932B1 (en) | Method for controlling the load of a data concentration gateway for a wireless communication network | |
| CN109587249A (en) | Information sending, receiving method, device, server, client and storage medium | |
| FR2878391A1 (en) | METHOD FOR MAKING A CAN-TYPE BUS-TYPE STAR NETWORK USING A REPEATER | |
| FR2642244A1 (en) | METHOD AND DEVICE FOR HIERARCHISED ACCESS TO AN INFORMATION TRANSMISSION NETWORK | |
| EP2878086B1 (en) | Unidirectional multicast system | |
| EP3284220A1 (en) | Communication network | |
| FR2631500A1 (en) | SIGNAL REGENERATOR FOR LOCAL NETWORK | |
| EP0133139B1 (en) | Auxiliary device for utilizing data communication systems in local networks, and systems incorporating such a device | |
| FR2458961A1 (en) | METHOD FOR TRANSMITTING BINARY SIGNALS BY A FOREIGN NETWORK | |
| FR2835673A1 (en) | Automation equipment having an instant messaging communication capability enabling its remote real-time command and control via a third party connected to an instant messaging server | |
| EP0707371B1 (en) | Arrangement and method for digital data transmission by a bus | |
| EP0717531A1 (en) | Data transmission circuit on power lines with low reception threshold |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| ST | Notification of lapse | ||
| AR | Application made for restoration | ||
| BR | Restoration of rights | ||
| CL | Concession to grant licences |