FR2573537A1

FR2573537A1 - Circuit for locating a break in a hybrid local loop communication network

Info

Publication number: FR2573537A1
Application number: FR8504652A
Authority: FR
Inventors: Augustin Lejay
Original assignee: Laboratoire Central de Telecommunications SA
Current assignee: Laboratoire Central de Telecommunications SA
Priority date: 1985-03-28
Filing date: 1985-03-28
Publication date: 1986-05-23
Also published as: FR2573537B1

Abstract

In the event of a complete break in the loop, a first system in the circuit allows the unit situated immediately after the break to send a synchronisation signal S and a warning segment containing the address of the unit by activating the transmitter section 104, 105, 109 of the repeater, which allows the unit to access the loop. A second system 110, 111, 112 controls the transmission of the synchronisation signal S when the first system allows. A third system 113, 114, 115, 116 acquires the synchronisation signal S. Application particularly to hybrid local communication networks using looped packet and circuit modes and time-division multiplexing.

Description

La présente invention se rapporte à un circuit de localisation de coupure d'un réseau local hybride de communication en mode circuit et en mode paquet à boucle portant un multiplex temporel. The present invention relates to a circuit for locating the interruption of a hybrid local area network for communication in circuit mode and in loop packet mode carrying a time multiplex.

Un tel réseau local est par exemple décrit en détail dans la demande de brevet français nO 82 16632 (2 533 789) deposée le 24 septembre 1982 par l'état français, représenté par le ministre des PTT (Centre National d'Etudes des Télécommunications) et Etablissement public de Diffusion dit "Télédiffusion de France" et intitulée "Réseau local hybride de communication en modes circuit et paquet à boucle portant un multiplex temporel". De manière générale, chaque trame du multiplex temporel porté par la boucle comprend une première partie destinée aux communications en mode paquet commandées par un jeton.Le premier intervalle de temps de cette première partie de trame contient le motif de synchronisation de la trame, le second intervalle de temps contient le jeton et les intervalles suivants contiennent I'en-tête du paquet de la trame puis les données utiles du paquet. La boucle relie entre elles, par des tronçons de ligne de transmission, des unités qui ont acces à celle-ci par l'intermédiaire de répéteurs tels que celui décrit dans la demande de brevet français nO 84 18161 déposée le 29 novembre 1984 aux noms conjoints de la demanderesse et de la
Compagnie Générale de Constructions Téléphoniques et intitulée "Système de sécurisation d'un réseau local hybride de communication à boucle".Such a local network is for example described in detail in the French patent application No. 82 16632 (2 533 789) filed on September 24, 1982 by the French state, represented by the Minister of PTT (Center National d'Etudes des Télécommunications) and Public Broadcasting Establishment known as "Télédiffusion de France" and entitled "Local hybrid communication network in circuit and loop packet modes carrying a time multiplex". In general, each frame of the time-division multiplex carried by the loop comprises a first part intended for packet mode communications controlled by a token. The first time interval of this first part of frame contains the synchronization pattern of the frame, the second time interval contains the token and the following intervals contain the header of the packet of the frame then the useful data of the packet. The loop connects between them, by sections of transmission line, units which have access to it by means of repeaters such as that described in the French patent application n o 84 18161 filed on November 29, 1984 with joint names of the plaintiff and the
General Company of Telephone Constructions and entitled "System for securing a local loop communication hybrid network".

Cependant, le fait de dupliquer les tronçons de ligne de transmission et les répéteurs, s'il permet de sécuriser la fonction de transmission pure sur la boucle et la fonction d'accès à la boucle, ne résout pas le problème de coupure totale d'un tronçon de ligne de transmission. Ce cas peut se présenter lors d'une coupure simultanée des deux fibres d'un même tronçon ou lors d'une panne au niveau de la téléalimentation du répéteur, de la connexion de celui-ci au tronçon ou de la logique de réception ou d'émission. However, the fact of duplicating the transmission line sections and the repeaters, if it makes it possible to secure the pure transmission function on the loop and the access to the loop function, does not solve the problem of total disconnection of a section of transmission line. This case can arise during a simultaneous cut of the two fibers of the same section or during a breakdown at the level of the remote supply of the repeater, of the connection of this one to the section or of the logic of reception or d 'program.

Un objet de la présente invention est un circuit de localisation de la coupure totale de la boucle grâce à l'unité située immédiatement après qui, après détection de la coupure totale, enverra aux unités suivantes ses propres coordonnées afin de permettre à l'unité de contrôle de boucle, située après, de signalera présence et la position de la coupure totale. An object of the present invention is a circuit for locating the total interruption of the loop using the unit located immediately after which, after detection of the total interruption, will send the following units its own coordinates in order to allow the unit to loop control, located after, to signal presence and position of the total cut.

L'invention sera mieux comprise et d'autres caractéristiques et avantages apparattront à l'aide de la description ci-après et des dessins joints ou - la figure 1 est un schéma par blocs d'un réseau local connu auquel peut
s'appliquer l'invention ; - la figure 2 représente le schéma d'une unité de contrôle de grappe de
ce réseau ; - la figure 3 représente le schéma du circuit d'autorisation d'envoi du
motif de synchronisation et des coordonnées de l'unité ; et - la figure 4 représente le schéma du répéteur et de son circuit d'envoi
de motif de synchronisation.The invention will be better understood and other characteristics and advantages will emerge from the following description and the attached drawings or - Figure 1 is a block diagram of a known local area network which can
apply the invention; - Figure 2 shows the diagram of a cluster control unit
this network; - Figure 3 shows the diagram of the authorization circuit for sending the
synchronization pattern and unit coordinates; and - Figure 4 shows the diagram of the repeater and its sending circuit
synchronization pattern.

Sur la figure 1 est représenté schématiquement un réseau local boucle du type de celui décrit dans la demande de brevet O français n 82 16632 mentionnée ci-dessus. Ce réseau comprend une boucle BT portant un multiplex temporel et reliant entre elles des unités de contrôle de grappe uoe, une unité d'accès téléphonique UAT, une unité de synchronisation de boucle USB et une unité de contrôle de boucle UCB, le sens de transmission unidirectionnelle étant indiqué par la flèche R. In Figure 1 is shown schematically a local loop network of the type described in French patent application O 82 16632 mentioned above. This network comprises a BT loop carrying a time multiplex and interconnecting uoe cluster control units, a UAT telephone access unit, a USB loop synchronization unit and a UCB loop control unit, the direction of transmission. unidirectional being indicated by arrow R.

L'unité de contrôle de boucle UCB supervise l'ensemble et transmet aux autres unités un certain nombre de signaux de contrôle ou de signalisation. L'unité de synchronisation de boucle USB assure la distribution d'une référence temporelle à toutes les autres unités, sous la forme d'un motif de synchronisation trame et multitrame. Les unités de contrôle de grappe UCG desservent chacune une grappe de terminaux et sont donc reliées un ou des terminaux divers, tels que postes téléphoniques, téléimprimeurs, terminaux de télétexte ou de vidéotexte, terminaux de données, calculateurs, etc.... L'unité d'acces téléphonique UAT permet de relier la boucle à un PABX.The UCB loop control unit supervises the assembly and transmits to the other units a certain number of control or signaling signals. The USB loop synchronization unit distributes a time reference to all other units, in the form of a frame and multiframe synchronization pattern. The UCG cluster control units each serve a cluster of terminals and are therefore connected to one or more various terminals, such as telephone sets, teletypewriters, teletext or videotext terminals, data terminals, calculators, etc. UAT telephone access unit allows the loop to be connected to a PABX.

Chaque trame est subdivisée en intervalles de temps dont le premier contient le motif de synchronisation. Chaque trame est divisée en plusieurs parties dont la premiere est réservée aux communications en mode paquet et comporte d'abord un intervalle de temps contenant un jeton qui contrôle l'acces au canal paquets puis des intervalles de temps contenant l'en-tête du paquet et les données utiles. Each frame is subdivided into time intervals, the first of which contains the synchronization pattern. Each frame is divided into several parts, the first of which is reserved for packet mode communications and comprises first a time interval containing a token which controls access to the packet channel then time intervals containing the header of the packet. and useful data.

Pour avoir acces à la boucle, les différentes unités UCG, UAT, UCE, USB comportent un répéteur qui relie deux tronçons successifs de ligne de transmission et assure les fonctions de transmission et d'accès à la boucle. To have access to the loop, the different UCG, UAT, UCE, USB units include a repeater that connects two successive sections of transmission line and provides the transmission and access to the loop functions.

La figure 2 représente le schéma fonctionnel d'une unité de contrôle de grappe UCG. L'architecture de cette unité est construite autour de deux canaux de données internes, un bus multiprocesseur asynchrone BMA et un bus temporel synchrone BTS. L'unité comporte un répéteur REP assurant l'ensemble des fonctions de transmission et d'accès à la boucle. Le répéteur est relié à un automate AUT qui est une logique rapide d'acces à la boucle. Au bus multiprocesseur asynchrone BMA sont reliées une unité de traitement de données UTD, composée d'un processeur de contrôle et sa mémoire, et des interfaces asynchrones IA avec les terminaux asynchrones de la grappe.Au bus temporel synchrone BTS sont reliés des équipements d'abonnés téléphoniques EAT, des interfaces synchrones IS avec les terminaux synchrones de la grappe et les circuits d'horloge et de commutation temporelle MCS. Figure 2 shows the block diagram of a UCG cluster control unit. The architecture of this unit is built around two internal data channels, a BMA asynchronous multiprocessor bus and a BTS synchronous time bus. The unit includes a REP repeater providing all of the transmission and loop access functions. The repeater is connected to an AUT automaton which is a quick logic for accessing the loop. To the asynchronous multiprocessor bus BMA are connected a data processing unit UTD, composed of a control processor and its memory, and asynchronous interfaces IA with the asynchronous terminals of the cluster. To the synchronous time bus BTS are connected equipment EAT telephone subscribers, IS synchronous interfaces with synchronous cluster terminals and MCS clock and time switching circuits.

Il est à noter que, dans notre exemple, les répéteurs de chaque unité sont dupliqués ainsi que les tronçons de ligne de transmission les reliant et que l'automate AUT est une carte esclave de l'unité de traitement de données UTD contenant un circuit noyau d'automate chargé des procédures de démarrage, maintenance et supervision de la boucle qui envoie, notamment, sur la boucle, des segments d'éveil composés d'un jeton spécifique, des adresses de l'unité émettrice et de l'unité réceptrice et du contenu du registre d'état de l'unité émettrice, soit d'une maniere autonome, soit en réponse à une demande de l'unité de contrôle de boucle UCB. It should be noted that, in our example, the repeaters of each unit are duplicated as well as the sections of transmission line connecting them and that the AUT controller is a slave card of the UTD data processing unit containing a core circuit PLC responsible for start-up, maintenance and supervision procedures for the loop which sends, in particular, on the loop, wake-up segments composed of a specific token, addresses of the transmitting unit and the receiving unit, and the content of the status register of the transmitting unit, either autonomously or in response to a request from the UCB loop control unit.

Lors d'une coupure totale de la boucle BT, les alarmes prévues sur chaque unité signalent cette coupure mais ne permettent pas sa localisation. La solution proposée est de donner la possibilité à l'unité située immédiatement après la coupure d'envoyer un segment d'éveil à l'unité de contrôle de boucle UCE, sans demande de la part de celle-ci, de façon à ce que l'unité de contrôle de boucle UCB reçoive l'adresse de l'unité située immédiatement après la coupure. During a total interruption of the LV loop, the alarms provided on each unit signal this interruption but do not allow its location. The proposed solution is to give the unit located immediately after the cut-off to send an awakening segment to the loop control unit UCE, without request from the latter, so that the UCB loop control unit receives the address of the unit located immediately after the interruption.

Sur la figure 3 est représenté le schéma du circuit d'autorisation d'envoi du motif de synchronisation et des coordonnées de l'unité. Ce circuit est commandé par un bit de commande de synchronisation BCS envoyé par l'unité de traitement de données UTD å un registre de commande 3 contenu dans l'automate AUT, qui délivre, dès réception du bit de commande de synchronisation BCS, un signal de commande de synchronisation CDESYNC et, sous contrôle de l'unité de traitement de données UTD, un signal de commande d'éveil CDEEV. Ce signal de commande de synchronisation CDESYNC est envoyé à une première porte ET 1 à trois entrées recevant de même deux signaux d'alarme générale ALGA, ALGB, décrits plus loin, des deux répéteurs identiques de l'unité.Cette première porte ET 1 envoie un signal de commande d'activation CDACT au circuit noyau d'automate 4 de l'automate AUT qui reçoit de même le signal de commande d'éveil CDEEV, et délivre un segment d'éveil EV composé d'un jeton spécifique, de l'adresse de l'unité de contrôle de grappe UCG émettrice, de l'adresse de l'unité de contrôle de boucle UCB réceptrice et du contenu du registre d'état de l'unité de contrôle de grappe UCC. In FIG. 3 is shown the diagram of the authorization circuit for sending the synchronization pattern and the coordinates of the unit. This circuit is controlled by a synchronization control bit BCS sent by the data processing unit UTD to a control register 3 contained in the automat AUT, which delivers, upon reception of the synchronization control bit BCS, a signal CDESYNC synchronization control signal and, under the control of the UTD data processing unit, a CDEEV wake-up control signal. This synchronization control signal CDESYNC is sent to a first AND gate 1 with three inputs likewise receiving two general alarm signals ALGA, ALGB, described below, from the two identical repeaters of the unit. This first AND gate 1 sends an activation control signal CDACT to the PLC core circuit 4 of the AUT controller which likewise receives the wake-up control signal CDEEV, and delivers an wake-up segment EV composed of a specific token, of the address of the sending UCG cluster control unit, the address of the receiving UCB loop control unit and the contents of the status register of the UCC cluster control unit.

Ce segment d'éveil EV est envoyé aux deux répéteurs identiques de l'unité ainsi qu'un signal d'activation de chien de garde SACG décrit plus loin et lui aussi issu du circuit noyau d'automate 4. Le signal de commande CDESYNC est relié à une porte NON-ET 2 à deux entrées recevant aussi un signal d'intervalle de temps de synchronisation ITSYNC, fourni par l'unité de contrôle de grappe UCG grâce à une horloge autonome contenue dans le répéteur, et indiquant l'intervalle de temps contenant les huit bits de motif de synchronisation S. Cette porte NON-ET 2 délivre un signal de commande d'envoi CDITS.This awakening segment EV is sent to the two identical repeaters of the unit as well as a watchdog activation signal SACG described below and also coming from the PLC core circuit 4. The command signal CDESYNC is connected to a NAND gate 2 with two inputs also receiving an ITSYNC synchronization time interval signal, supplied by the UCG cluster control unit by means of an autonomous clock contained in the repeater, and indicating the interval of time containing the eight synchronization pattern bits S. This NAND gate 2 delivers a CDITS send control signal.

Ainsi, lors d'une coupure totale d'un tronçon dupliqué, les deux répéteurs identiques fournissent chacun un signal d'alarme générale ALGA, ALGB poussant l'unité de traitement de données UTD à mettre le bit de commande de synchronisation BCS au niveau logique 1. La première porte ET 1 reçoit alors le signal de commande de synchronisation CDESYNC au niveau logique 1 et ne le valide que si les deux signaux d'alarme générale ALGA, ALGB sont au niveau logique 1, ceci afin d'éviter de détecter des fausses alarmes au niveau de l'accès de l'unité de traitement de données UTD et de perturber une boucle saine par une unité de contrôle de grappe UCG fautive.Dès la validation du signal de commande de synchronisation CDESYNC, le signal de commande d'activation CDACT passe au niveau logique 1 et active, par l'intermédiaire du circuit noyau d'automate 4, le signal d'activation de chien de garde SACG qui permet, au niveau du répéteur, l'envoi du segment d'éveil EV, dès réception du signal de commande d'éveil CDEEV au niveau logique 1. Enfin, le signal de commande d'envoi. CDITS permet le transfert du complément du signal d'intervalle de temps de synchronisation ITSYNC et commande 11 envoi par l'unité de contrôle de grappe UCG du motif de synchronisation. Thus, when a duplicate section is completely cut off, the two identical repeaters each provide a general alarm signal ALGA, ALGB urging the data processing unit UTD to set the synchronization control bit BCS to the logic level. 1. The first AND gate 1 then receives the synchronization control signal CDESYNC at logic level 1 and only validates it if the two general alarm signals ALGA, ALGB are at logic level 1, this in order to avoid detecting false alarms at the level of access to the UTD data processing unit and disturbing a healthy loop by a faulty UCG cluster control unit. As soon as the synchronization control signal CDESYNC, the control signal is validated CDACT activation goes to logic level 1 and activates, via the PLC core circuit 4, the watchdog activation signal SACG which allows, at the repeater level, the EV wake-up segment to be sent, upon receipt of the control signal CDEEV wake-up call at logic level 1. Finally, the send command signal. CDITS allows the transfer of the complement of the synchronization time interval signal ITSYNC and commands 11 sending by the cluster control unit UCG of the synchronization pattern.

La figure 4 représente le schéma du répéteur et de son circuit d'envoi du motif de synchronisation S. Le second répéteur étant identique à celui-ci n'est pas représenté. Le répéteur comprend une partie réception du tronçon de ligne de transmission d'entrée correspondant BTA, qui comporte un décodeur de données 101, décodant les données reçues, éventuellement remises sous forme électrique par unrécepteur optique (non représenté) à l'entrée du répéteur dans le cas où le support de transmission est une fibre optique.Ce décodeur de données 101 extrait également les signaux d'horloge et comporte, pour cela, un oscillateur local asservi aux signaux reçus. ta partie réception comporte également un registre de retard 102, qui reçoit les données reçues DRA, fournies par le décodeur de données 101 et les retarde du temps nécessaire pour compenser le retard subi par la trame, lorsque l'unité est émettrice et transmet ses propres données à réémettre sur le tronçon de sortie des deux répéteurs identiques, et pour égaliser ainsi les délais de traversée de l'unité, qu'elle soit transparente ou émettrice.Le registre de retard 102 est connecté à une première entrée d'un multiplexeur 110 à deux entrées dont la sortie fournit des données émises vers le second répéteur EMA qui sont envoyées de même à un sélecteur de chemin 103 à deux entrées qui reçoit aussi les données reçues du second répéteur ENS, et dont la sortie est reliée à la partie émission du répéteur.Le sélecteur de chemin 103 est commandé par un dispositif logique de commande qui comprend un déteeteur d'horloge 106, relié au décodeur de données 101 correspondant et fournissant un signal d'alarme générale ALGA, ALGB pour chacun des deux répéteurs identiques lorsqu'une défaillance apparat dans l'oscillateur local ou dans la réception des fronts d'horloge, un détecteur de synchronisation 107, relié à la sortie du registre dé retard 102 et fournissant un signal d'alarme synchronisation ALSA, ALSB pour chacun des deux répéteurs identiques lorsqu'il y a perte du motif de synchronisation, et un circuit logique de commande 108 du sélecteur de chemin 103, qui reçoit les deux signaux d'alarme générale ALGA, ALGB et les deux signaux d'alarme synchronisation ALSA, ALSB du répéteur dupliqué ainsi qu'un signal d'identification SCMA décrit ci-après. FIG. 4 represents the diagram of the repeater and of its circuit for sending the synchronization pattern S. The second repeater being identical to this one is not shown. The repeater comprises a reception part of the corresponding input transmission line segment BTA, which includes a data decoder 101, decoding the data received, possibly delivered in electrical form by an optical receiver (not shown) at the input of the repeater in the case where the transmission medium is an optical fiber. This data decoder 101 also extracts the clock signals and includes, for this, a local oscillator controlled by the received signals. your reception part also includes a delay register 102, which receives the data received DRA, supplied by the data decoder 101 and delays them by the time necessary to compensate for the delay undergone by the frame, when the unit is transmitting and transmitting its own data to be retransmitted on the output segment of the two identical repeaters, and to thereby equalize the delays of crossing the unit, whether transparent or transmitting. The delay register 102 is connected to a first input of a multiplexer 110 with two inputs whose output provides data transmitted to the second EMA repeater which are likewise sent to a path selector 103 with two inputs which also receives the data received from the second repeater ENS, and whose output is linked to the transmission part The path selector 103 is controlled by a logic control device which includes a clock detector 106, connected to the corresponding data decoder 101 and providing a signal d general alarm ALGA, ALGB for each of the two identical repeaters when a failure appears in the local oscillator or in the reception of the clock fronts, a synchronization detector 107, connected to the output of the delay register 102 and providing a synchronization alarm signal ALSA, ALSB for each of the two identical repeaters when the synchronization pattern is lost, and a logic control circuit 108 of the path selector 103, which receives the two general alarm signals ALGA, ALGB and the two synchronization alarm signals ALSA, ALSB of the duplicated repeater as well as an SCMA identification signal described below.

La partie émission de chaque répéteur comporte un aiguilleur d'émission 104 recevant sur ses entrées d'une part les données transmises par le sélecteur de chemin 103 et d'autre part les données à émettre DEM venant de l'automate AUT de l'unité associée, et un codeur d'émission 105, codant les données sélectionnées reçues de l'aiguilleur correspondant et les envoyant vers le tronçon de ligne de transmission de sortie BTA' correspondant.L'aiguilleur d'émission 104 et le codeur d'émission 105 reçoivent respectivement de l'automate ÀUTun signal de commande d'émission CEM et un signal d'inhibition INH par l'intermédiaire d'une logique de protection 109, recevant également des signaux de protection constitués par un signal d'activation de chien de garde SACG et un signal de masquage MASK venant de l'automate AUT en meme temps qu'un signal de sélection d'inhibition SELINH qui, associé au signal d'identification SCMA, permet de n'inhiber l'émission que d'un seul répéteur sur les deux identiques existant par unité.Le signal de commande d'émission CEM permet l'envoi des données venant de l'automate AUT, le signal d'inhibition INR permet de commander l'inhibe bition de la partie émission d'un répéteur pour tester le tronçon de ligne de transmission d'entrée correspondant de l'unité en aval. The transmission part of each repeater comprises a transmission switch 104 receiving on its inputs on the one hand the data transmitted by the path selector 103 and on the other hand the data to be transmitted DEM coming from the automat AUT of the unit associated, and a transmission encoder 105, encoding the selected data received from the corresponding signal controller and sending them to the corresponding BTA output transmission line segment 'The transmission controller 104 and the transmission encoder 105 respectively receive from the PLC AU an EMC emission control signal and an INH inhibition signal via a protection logic 109, also receiving protection signals constituted by a watchdog activation signal SACG and a masking signal MASK coming from the AUT automaton at the same time as a selection signal of inhibition SELINH which, associated with the identification signal SCMA, makes it possible to inhibit the emission only of a single repeater on the two identiqu are existing per unit. The CEM emission control signal allows the sending of data coming from the AUT automaton, the INR inhibition signal makes it possible to control the inhibition bition of the transmission part of a repeater to test the corresponding input transmission line section of the downstream unit.

Ces commandes d'émission et d'inhibition, généralement élaborées par I'automate AUT de l'unité, sont uniques et toute défaillance peut conduire à un écrasement des données véhiculées par la boucle. These transmission and inhibition commands, generally produced by the unit's AUT automaton, are unique and any failure can lead to overwriting of the data carried by the loop.

On a donc prévu une protection de ces commandes qui résulte de deux types de mécanismes de sécurité - un mécanisme de sécurité positive qui consiste en l'envoi éventuel,
par l'unité de contrôle de boucle UCB, d'un ordre qui, décodé par
l'automate AUT de l'unité concernée, déclenche l'élaboration d'un
signal de masquage MASK, qui interdit les commandes d'emission et
d'inhibition des parties émission du répéteur correspondant - un mécanisme de sécurité négative qui consiste en l'envoi périodique,
par l'unité de contrôle de boucle UCB, de commandes d'activation qui,
décodées par l'automate des unités sous forme du signal d'activation de
chien de garde SACG, provoquent le maintien d'un chien de garde
autorisant les commandes d'émission et d'inhibition des parties
émission du répéteur correspondant.We have therefore provided protection for these commands which results from two types of security mechanisms - a positive security mechanism which consists of sending,
by the UCB loop control unit, of an order which, decoded by
the AUT automaton of the unit concerned, triggers the development of a
masking signal MASK, which prohibits transmission commands and
inhibiting the transmission parts of the corresponding repeater - a negative security mechanism which consists of periodic sending,
by the UCB loop control unit, activation commands which,
decoded by the unit PLC in the form of the activation signal
SACG watchdog, cause the keeping of a watchdog
authorizing the emission and inhibition commands of the parties
transmission of the corresponding repeater.

Les multiplexeurs 110 des deux répéteurs identiques existant par unité reçoivent chacun un signal de commande CM de la sortie d'une seconde porte ET 111 a quatre entrées recevant, par l'intermédiaire d'un premier inverseur 112, le complément du signal de commande d'envoi CDITS envoyé aux deux parties identiques du répéteur dupliqué, les deux signaux d'alarme générale ALGA, ALGB et un signal de chien de garde activé CIlGA venant de la logique de protection 109 du répéteur dupliqué. The multiplexers 110 of the two identical repeaters existing per unit each receive a control signal CM from the output of a second AND gate 111 with four inputs receiving, via a first inverter 112, the complement of the control signal d CDITS sending sent to the two identical parts of the duplicated repeater, the two general alarm signals ALGA, ALGB and an activated watchdog signal CIlGA coming from the protection logic 109 of the duplicated repeater.

Le multiplexeur 110 du répéteur reçoit de même sur sa seconde entrée la sortie d'un registre parallèle-série 116 délivrant un motif de synchronisation S de huit bits et commandé par une horloge H8, au rythme des bits, élaborée d'une manière autonome par les répéteurs à l'aide de l'oscillateur local qui, lorsqu'il n'est plus asservi, envoie lthorlogeH8 à la partie émission et à la carte automate AUT.Un compteur 113 reçoit sur son entrée le signal de commande d'envoi CDITS et délivre ses deux sorties de poids faible à une porte OU 114 dont la sortie est reliée à la première entrée du registre parallèle-série 116 qui reçoit de même - la sortie de poids faible sur ses deuxième et quatrième entrées - le complément de cette dernière sortie sur sa septième entrée, par
l'intermédiaire d'un second inverseur 115 - un bit au niveau logique 0 sur ses troisième et sixième entrées ; et - un bit au niveau logique 1 sur ses cinquième et huitième entrées.The multiplexer 110 of the repeater likewise receives on its second input the output of a parallel-series register 116 delivering a synchronization pattern S of eight bits and controlled by a clock H8, at the rate of the bits, produced independently by the repeaters using the local oscillator which, when it is no longer slave, sends the H8 clock to the transmission part and to the AUT PLC card. A counter 113 receives on its input the CDITS send command signal and delivers its two least significant outputs to an OR gate 114 whose output is connected to the first input of the parallel-series register 116 which likewise receives - the least significant output on its second and fourth inputs - the complement of the latter exit on its seventh entry, by
via a second inverter 115 - a bit at logic level 0 on its third and sixth inputs; and - a bit at logic level 1 on its fifth and eighth inputs.

Cette configuration des entrées du registre parallèle-série 116 permet d'obtenir le motif de synchronisation S désiré. This configuration of the inputs of the parallel-series register 116 makes it possible to obtain the desired synchronization pattern S.

Ainsi lors d'une coupure totale de la boucle, les deux signaux d'alarme synchronisation ALSA, ALSB du répéteur dupliqué de chaque unité située après cette coupure passent au niveau logique 1 et le signal d'activation de chien de garde SACG inhibe toute émission d'une unité sur la boucle, rend transparent le répéteur dupliqué et inhibe les séquentiels émission et réception de l'automate AUT, le circuit noyau d'automate 4 restant actif. L'horloge H8 de chaque répéteur, étant envoyée aux répéteurs suivants, fait disparaître au niveau de ceux-ci les signaux d'alarme générale ALGA, ALGB. Seuls, subsisteront donc les signaux d'alarme générale ALGA, ALGB,du répéteur dupliqué de l'unité suivant immédiatement la coupure. Thus, when the loop is completely cut off, the two synchronization alarm signals ALSA, ALSB of the duplicate repeater of each unit located after this cut go to logic level 1 and the watchdog activation signal SACG inhibits any transmission. of a unit on the loop, makes the duplicated repeater transparent and inhibits the sequential transmission and reception of the AUT PLC, the PLC core circuit 4 remaining active. The H8 clock of each repeater, being sent to the following repeaters, makes the general alarm signals ALGA, ALGB disappear at these. Only, therefore, will remain the general alarm signals ALGA, ALGB, of the duplicated repeater of the unit immediately following the shutdown.

Au niveau de cette unité, et comme nous l'avons vu ci-dessus, l'unité de traitement de données UTD force le circuit noyau d'automate 4 à envoyer le signal d'activation de chien de garde SACG à la partie émission du répéteur dupliqué qui répond par le signal de chien de garde activé CHGA, permettant, par l'intermédiaire de la seconde porte ET 111 qui permet de même d'éviter les fausses alarmes grâce aux signaux d'alarme générale ALGA, ALGB,de rendre le signal de commande de multiplexeur CM égal au signal d'intervalle de temps de synchronisation ITSYNC. At this unit, and as we saw above, the data processing unit UTD forces the PLC core circuit 4 to send the watchdog activation signal SACG to the transmission part of the duplicated repeater which responds with the activated watchdog signal CHGA, allowing, via the second gate ET 111 which likewise makes it possible to avoid false alarms thanks to the general alarm signals ALGA, ALGB, to make the multiplexer control signal CM equal to the synchronization time interval signal ITSYNC.

Pendant ces intervalles de temps, le registre parallèle-série 116 peut envoyer, par l'intermédiaire du multiplexeur 110, le motif de synchronisation S par la seconde entrée. Ce motif de synchronisation S obtenu par l'intermédiaire du compteur, a été choisi égal à la valeur hexadécimale 9B(H) pour les trames paires et aux valeurs alternées hexadécimales D0(H) et D1(H) pour les trames impaires. Ce motif de synchronisation S, envoyé sur la boucle à l'unité de contrôle de boucle UCE, permet à celle-ci de se resynchroniser et d'être en mesure de recevoir le segment d'éveil EV envoyé par le circuit noyau d'automate 4, sous la commande de l'unité de traitement de données UTD par l'intermédiaire du signal de commande d'éveil CDEEV. Ainsi l'unité de contrôle de boucle UCB est en mesure de recevoir par le segment d'éveil EV l'adresse de l'unité, seule émettrice, située immédiatement après la coupure totale, ainsi que le contenu de son registre d'état.During these time intervals, the parallel-serial register 116 can send, via the multiplexer 110, the synchronization pattern S by the second input. This synchronization pattern S obtained by means of the counter was chosen to be equal to the hexadecimal value 9B (H) for the even frames and to the alternating hexadecimal values D0 (H) and D1 (H) for the odd frames. This synchronization pattern S, sent on the loop to the loop control unit UCE, allows the latter to resynchronize and to be able to receive the wake segment EV sent by the PLC core circuit. 4, under the control of the data processing unit UTD via the wake-up command signal CDEEV. Thus, the loop control unit UCB is able to receive by the awakening segment EV the address of the unit, the only transmitter, located immediately after the total shutdown, as well as the content of its status register.

Bien entendu, l'exemple de réalisation décrit n'est nullement limitatif de l'invention ; on peut ainsi envisager d'utiliser une autre valeur pour le motif de synchronisation. Of course, the embodiment described is in no way limitative of the invention; we can thus consider using another value for the synchronization pattern.

Claims

1. Circuit for locating the cut-off of a hybrid local area network of communication in circuit mode and in packet mode with a loop carrying a time multiplex, each frame of which comprises a first part intended for packet mode communications controlled by a token, the first interval of time of this first part of frame containing the synchronization pattern of the frame, the second time interval containing the token and the following intervals containing the header of the packet of the frame then the useful data of said packet, said loop connecting between they, by sections of transmission line, units which have access to the loop by means of repeaters connecting two successive sections and composed inter alia of a reception part delivering a general alarm signal signaling a cut of the section of previous transmission line and a transmission part sending either the data coming from the preceding transmission line section or the data coming from the corresponding unit under the control of a PLC core circuit of this unit, characterized in that said circuit comprises - first means (1, 2, 3) for authorizing, in the event of a power cut

section of transmission line, the unit located immediately after

the cut, to send a synchronization pattern (S) during an inter

time valley and an awakening segment (EV) from the core circuit

automaton (4) ;; - second means (110, 111, 112) for controlling the sending of the pattern

synchronization (S) as soon as the transmission part (104, 105, 109) is

validated by the PLC core circuit (4) and as soon as said first

means authorize the sending of the synchronization pattern (S); and - third means (113, 114, 115, 116) for obtaining the pattern of

synchronization (S) and send it under the command of said second

means.

2. A break location circuit according to claim 1, in which the transmission line sections and the repeaters are duplicated and in which said repeaters each comprise, after the reception part (101, 102, 106, 107), a path selector (103 ) controlled by a logic control circuit (108) making it possible to connect, as a function of their operating state, the preceding section of transmission line of one of the two repeaters to the two following sections of transmission line by means of the transmission part (104, 105, 109) of each of the two repeaters characterized in that said first means (1, 2, 3) comprise a first AND gate (1) receiving the two general alarm signals (ALGA, ALGB) and a synchronization control signal (CDESYNC) positioned in a control register (3) by the data processing unit (UTD) of the corresponding unit, said first AND gate (1) delivering a control signal activation (CDACT) on the core circuit to the automaton (4) which likewise receives an awakening command signal (CDEEV) from the command register (3) and which transmits a watchdog activation signal (SACG) and an awakening segment ( EV) to the duplicated repeater, and likewise comprise a NAND gate (2) receiving a synchronization time interval signal (ITSYNC) and the synchronization control signal (CDESYNC) and delivering a control signal sending (CDITS).

3. circuit break location according to one of claims 1 or 2, characterized in that said second means (110, 111, 112) comprise a first inverter (112) receiving said send control signal (CDITS) and the output of which is sent to a second AND gate (111) likewise receiving the general alarm signals (ALGA, ALGB) and an activated watchdog signal (cHGA) supplied by the transmitting part (104, 105, 109 ) and controlling a multiplexer (110) by repeater, said multiplexer (110) receiving on the one hand the synchronization pattern (S) of the third means and on the other hand the output of the reception part (101, 102, 106, 107 ) of the repeater and having its output connected to the path switch (103).

4. Break location circuit according to any one of claims 1 to 3, characterized in that said third means (113, 114, 115, 116) consist of a counter (113) receiving the control signal from sending (CMTS) provided by the first means and delivering two least significant bits to the inputs of an OR gate (114) and of a parallel-serial register (116) with eight inputs, controlled by a clock (H8) at the rate bits, receiving the output of the OR gate (114) on its first input, the least significant bit of the counter (113) on its second and fourth inputs, its complement, obtained by a second inverter (115), on its seventh input, a signal at logic level 0 on its third and sixth inputs and a signal at logic level 1 on its fifth and eighth inputs, and providing the synchronization pattern (S) to the second means.