FR2569324A1

FR2569324A1 - Method and device for frame synchronisation

Info

Publication number: FR2569324A1
Application number: FR8412915A
Authority: FR
Inventors: Serge Surie
Original assignee: Alcatel CIT SA
Current assignee: Alcatel CIT SA
Priority date: 1984-08-17
Filing date: 1984-08-17
Publication date: 1986-02-21
Also published as: FR2569324B1

Abstract

This method consists in using a frame locking word decoder 24 connected to the outputs of a shift register 21, 22 which receives at the input 1 the received data train and which has its rate controlled by a clock signal from a selection of the periods of the data train rate signal reproducing a periodic pattern formed by relative positions of bits over the duration of a frame, at least some of which are distributed in accordance with the distribution of the bits of a locking word in a frame and which form groups of the same size regularly distributed over the duration of a frame. This clock signal is generated in the device represented by a divider by twenty or twenty-one 23 which makes the periodic phase jump of the value of a data train rate period as long as the locking word is not recognised by the decoder. The shift register is made in two parallel parts 21, 22 which are regulated by the phase-shifted versions of the clock signal, the part 22 ensuring the parallel updating of the part 21 at each phase jump of the clock signal.

Description

Procédé et dispositif de synchronisation de trame
La présente invention concerne la synchronisation de trame dans un système de transmission de données binaires dans lequel les données sont transmises sous forme d'un train isochrone organisé en trames pourvues d'un mot de verrouillage formé de groupes de bits pouvant se réduire à un seul élément, répartis au sein de la trame.Frame synchronization method and device
The present invention relates to frame synchronization in a binary data transmission system in which the data is transmitted in the form of an isochronous train organized in frames provided with a locking word formed by groups of bits which can be reduced to a single element, distributed within the frame.

Un tel système de transmission est utilisé au niveau des lignes d'abonnés dans le cadre de la numérisation de réseau d'abonné avec intégration de services (RNIS). Dans ce cadre, les terminaux d'abonnés sont mis à l'étant de veille en l'absence de communication et activés au début de chaque communication. Leur activation qui doit être la plus rapide possible nécessite une synchronisation de trame la plus courte possible. Such a transmission system is used at the subscriber line level in the context of subscriber network digitization with service integration (ISDN). In this context, the subscriber terminals are put on standby in the absence of communication and activated at the start of each communication. Their activation, which must be as fast as possible, requires the shortest possible frame synchronization.

La recherche d'un mot de verrouillage réparti dans une trame se fait le plus souvent à l'aide d'un registre à décalage mémorisant les données reçues sur la durée d'un mot de verrouillage avec des sorties parallèles disposées les unes par rapport aux autres de manière à faire apparaitre à certains instants tous les bits d'un mot de verrouillage, et à l'aide d'un décodeur connecté à ces sorties parallèles du registre à décalage identifiant le mot de verrouillage chaque fois qu'il se présente. Une telle recherche, très rapide, puisqu'elle dure au maximum un peut moins de deux trames consécutives, nécessite souvent un registre à décalage à très grand nombre d'étages car il n'est pas rare qu'un mot de verrouillage s'étende sur plus d'une centaine de bits d'une trame. The search for a locking word distributed in a frame is most often done using a shift register memorizing the data received over the duration of a locking word with parallel outputs arranged one with respect to the others so as to cause all the bits of a locking word to appear at certain times, and using a decoder connected to these parallel outputs of the shift register identifying the locking word each time it occurs. Such a search, very fast, since it lasts a maximum of a little less than two consecutive frames, often requires a shift register with very large number of stages because it is not uncommon for a locking word to extend over a hundred bits of a frame.

Pour éviter cet inconvénient, il a été proposé de procéder à la recherche d'un mot de verrouillage par une suite de tests consistant à rechercher le premier bit reçu compatible avec la valeur du premier bit de mot de verrouillage, à adapter le découpage en trame lui correspondant et à vérifier un à un les bits suivants du mot de verrouillage déterminé par ce découpage, tout test négatif entraînant une reprise à l'origine de la procédure de synchronisation. Ce procédé présente l'avantage de ne plus nécessiter la mémorisation de toutes les données reçues sur la durée d'un mot de verrouillage mais il a l'inconvénient d'être lent. To avoid this drawback, it has been proposed to search for a locking word by a series of tests consisting in searching for the first received bit compatible with the value of the first locking word bit, in adapting the framing corresponding to it and to check one by one the following bits of the locking word determined by this splitting, any negative test leading to a resumption at the origin of the synchronization procedure. This method has the advantage of no longer requiring the memorization of all the data received over the duration of a locking word, but it has the disadvantage of being slow.

La présente invention a pour but un procédé de synchronisation de trame d'une mise en oeuvre simple tout en étant plus rapide que le dernier cité. The object of the present invention is a frame synchronization method of a simple implementation while being faster than the last mentioned.

Elle a pour objet un procédé de synchronisation de trame dans un système de transmission de données binaires dans lequel les données sont transmises sous forme d'un train isochrone organisé en trames pourvues chacune d'un mot de verrouillage à bits répartis au sein de la trame. Ce procédé consiste à :: - engendrer un signal d'horloge à partir d'une sélection des périodes du signal de rythme du train de données reproduisant un motif périodique formé par des emplacements relatifs de bits sur la durée d'une trame dont au moins certains sont distribués conformément à la répartition des bits du mot de verrouillage au sein d'une trame et qui forment de groupes de même importance répartis régulièrement sur la durée d'une trame, - sélectionner des données dans le train de données au moyen du signal d'horloge sur des durées au moins égales à celle de deux mots de verrouillage consécutifs, - faire défiler les données sélectionnées aux bornes d'un décodeur de mots de verrouillage et - déphaser le signal d'horloge d'au moins une période du signal de rythme du train de données entre deux sélections de données, tant que le décodeur ne reconnait pas de mot de verrouillage. It relates to a frame synchronization method in a binary data transmission system in which the data is transmitted in the form of an isochronous train organized in frames each provided with a bit lock word distributed within the frame. . This method consists in: - generating a clock signal from a selection of the periods of the rhythm signal of the data train reproducing a periodic pattern formed by relative locations of bits over the duration of a frame of which at least some are distributed in accordance with the distribution of the bits of the locking word within a frame and which form groups of the same size distributed regularly over the duration of a frame, - select data in the data stream by means of the signal clock for durations at least equal to that of two consecutive locking words, - scrolling the selected data across a locking word decoder and - phase shift the clock signal by at least one signal period speed of the data stream between two data selections, as long as the decoder does not recognize a lock word.

Lorsque les emplacements de bits du mot de verrouillage ne sont pas distribués selon des groupes de même importance régulièrement répartis dans une trame, le motif est obtenu en les complétant par des emplacements de bits de données choisis de manière à obtenir cette propriété. When the bit locations of the locking word are not distributed according to groups of the same size regularly distributed in a frame, the pattern is obtained by supplementing them with locations of data bits chosen so as to obtain this property.

Lorsque les emplacements de bits du mot de verrouillage sont distribués selon des groupes de même importance régulièrement répartis dans une trame, ils peuvent constituer à eux seuls le motif. Mais ils peuvent également être complétés par des emplacements de données pour augmenter le nombre des groupes et diminuer le temps de synchronisation.When the bit locations of the locking word are distributed according to groups of the same size regularly distributed in a frame, they alone can constitute the pattern. But they can also be supplemented with data locations to increase the number of groups and decrease the synchronization time.

Les sélections des données sur des durées d'au moins deux mots de verrouillage consécutifs peuvent s'effectuer l'une après l'autre et se succéder à intervalles de temps ayant au minimum la durée de deux mots de verrouillage consécutifs ou s'effectuer de manière imbriquée et se succéder à intervalles de temps ayant au minimum la durée d'un mot de verrouillage ce qui augmente à la fois la complexité de réalisation et la rapidité de synchronisation. The data selections over durations of at least two consecutive lock words can be carried out one after the other and succeed one another at time intervals having at least the duration of two consecutive lock words or nested and follow each other at time intervals having at least the duration of a locking word which increases both the complexity of implementation and the speed of synchronization.

Par la sélection des données effectuée au moyen du signal d'horloge on réduit considérablement la quantité des données mémorisées car on peut espérer avoir un motif complété présentant une période plus courte par rapport à la durée d'une trame d'au moins un ordre de grandeur. En contre partie, la sélection opérée peut se révéler fausse, soit définitivement parce qu'elle ne permet pas d'extraire du train de données tous les bits du mot de verrouillage soit, provisoirement, le début de la sélection coïncidant aveo un ensemble de bits du mot de verrouillage qui n'est pas l'ensemble de départ. Le premier cas nécessite une nouvelle sélection obtenue en imposant un saut de phase au signal d'horloge et peut se présenter plusieurs fois consécutivement, moins toutefois que le nombre d'emplacements de données sur lequel s'étend une période du motif.Le deuxième cas se résoud en attendant qu'un mot de verrouillage complet se présente dans la sélection ce qui prend au maximum la durée de deux mots de verrouillage. By the selection of the data carried out by means of the clock signal, the quantity of the memorized data is considerably reduced because it is hoped to have a completed pattern having a shorter period compared to the duration of a frame by at least one order of greatness. On the other hand, the selection made may prove to be false, either definitively because it does not make it possible to extract from the data stream all the bits of the locking word or, temporarily, the beginning of the selection coinciding with a set of bits of the lock word which is not the starting set. The first case requires a new selection obtained by imposing a phase jump on the clock signal and can occur several times consecutively, however less than the number of data locations over which a period of the pattern extends. resolves while waiting for a complete lock word to appear in the selection, which takes a maximum of two lock words.

L'invention a également pour objet un dispositif de mise en oeuvre du procédé précédent comportant - des moyens de cadencement engendrant un signal d'horloge à partir d'une sélection des périodes du signal de rythme du train de données reproduisant un motif périodiquement formé par des emplacements relatifs de bits sur la durée d'une trame dont au moins certains sont distribués conformément à la répartition des bits du mot de verrouillage au sein d'une trame et qui forment des groupes de même importance régulièrement répartis sur la durée d'une trame, - des moyens de déphasage permettant sur ordre, de faire effectuer au signal d'horloge un saut de phase d'une valeur égale à au moins une période du signal de rythme du train de données, - un registre à décalage à entrée série et sorties parallèles avec un nombre d'étages au moins égal à celui des emplacements de donnée retenus dans un motif, qui est cadencé par le signal d'horloge lui parvenant des moyens de cadencement et de déphasage, et sur l'entrée duquel est appliqué le train de données, - un décodeur de mot de verrouillage à entrées parallèles connectées aux sorties du registre à décalage correspondant dans un motif aux emplacement des bits d'un mot de verrouillage, - des moyens de commande de déphasage délivrant un ordre de déphasage à l'intention des moyens de déphasage lorsque le décodeur n'a pas reconnu de mot de verrouillage parmi les données mémorisées dans le registre à décalage sur une durée minimale de deux mots de verrouillage consécutifs. The invention also relates to a device for implementing the above method comprising - timing means generating a clock signal from a selection of the periods of the rhythm signal of the data train reproducing a pattern periodically formed by relative locations of bits over the duration of a frame, at least some of which are distributed in accordance with the distribution of the bits of the locking word within a frame and which form groups of the same size regularly distributed over the duration of a frame, - phase shift means making it possible, on command, to make the clock signal perform a phase jump of a value equal to at least one period of the rhythm signal of the data train, - a shift register with serial input and parallel outputs with a number of stages at least equal to that of the data locations retained in a pattern, which is clocked by the clock signal reaching it from the timing and phase shift means, and on the input of which the data stream is applied, - a lock word decoder with parallel inputs connected to the outputs of the corresponding shift register in a pattern at the locations of the bits of a lock word, - control means phase shifting delivering a phase shift order to the phase shifting means when the decoder has not recognized a locking word among the data stored in the shift register over a minimum duration of two consecutive locking words.

Selon le mode de réalisation le plus simple, le registre à décalage possède un nombre d'étages correspondant à celui des emplacements de donnée retenus dans un motif. Le moyen de commande de déphasage engendre des ordres de déphasage à intervalles réguliers de durée égale à celle de deux trames, au saut de phase imposé audit signal d'horloge près tant que le décodeur ne reconnatt pas de mot de verrouillage. According to the simplest embodiment, the shift register has a number of stages corresponding to that of the data locations retained in a pattern. The phase shift control means generates phase shift orders at regular intervals of duration equal to that of two frames, to the phase jump imposed on said clock signal near as long as the decoder does not recognize a locking word.

Selon une variante préférée, le registre à décalage est formé de deux parties qui sélectionnent en parallèle des données, qui ont chacune un nombre d'étages égal à celui des emplacements de donnée retenus dans un motif et qui sont cadencées par deux versions déphasées entre elles du signal d'horloge. La première partie est cadencée par une première version du signal d'horloge et formée d'une suite d'étages à entrées de prépositionnement et sorties parallèles ayant une commande de prépositionnement contrôlée par les moyens de commande de déphasage et ses sorties parallèles connectées aux entrées du décodeur.La deuxième partie est cadencée par une deuxième version du signal d'horloge déphasée par rapport à la première version d'une valeur -égale au saut de phase que les moyens de déphasage engendrent en une fois, et formée d'une suite d'étages dont les sorties parallèles sont connectées aux entrées de prépositionnement des registres de la première partie. Le moyen de commande de déphasage délivre des ordres de déphasage et de chargement parallèle des étages de la première partie du registre à décalage à intervalles réguliers de durée égale à celle d'une trame, au saut de phase imposé audit signal d'horloge près, tant que le décodeur ne reconnatt pas le mot de verrouillage.Les étages de la deuxième partie du registre à décalage mémorisent des données conformément à la sélection qui sera obtenue à partir du prochain saut de phase imposé au signal d'horloge et permettent une mise à jour immédiate des étages de la première partie du registre à décalage dès ce prochain saut de phase effectué alors que sans eux, cette mise à jour aurait pris la durée d'un mot de verrouillage. Ce gain de temps permet de doubler la cadence des ordres de déphasage en l'absence de reconnaissance de mot de-verrouillage par le décodeur. According to a preferred variant, the shift register is formed by two parts which select data in parallel, which each have a number of stages equal to that of the data locations retained in a pattern and which are clocked by two versions which are out of phase of the clock signal. The first part is clocked by a first version of the clock signal and formed of a series of stages with prepositioning inputs and parallel outputs having a prepositioning command controlled by the phase shift control means and its parallel outputs connected to the inputs. The second part is clocked by a second version of the clock signal phase-shifted with respect to the first version of a value -equal to the phase jump that the phase-shifting means generate at once, and formed of a sequence of floors whose parallel outputs are connected to the prepositioning inputs of the registers of the first part. The phase shift control means delivers phase shift and parallel loading orders of the stages of the first part of the shift register at regular intervals of duration equal to that of a frame, to the phase jump imposed to said clock signal, as long as the decoder does not recognize the locking word. The stages of the second part of the shift register store data in accordance with the selection which will be obtained from the next phase jump imposed on the clock signal and allow setting immediate day of the stages of the first part of the shift register as of this next phase jump performed while without them, this update would have taken the duration of a locking word. This time saving makes it possible to double the rate of phase shift orders in the absence of recognition of the locking word by the decoder.

D'autres caractéristiques et avantages de l'invention ressortiront de la description ci-après de plusieurs modes de mise en oeuvre donnés à titre d'exemple. Cette description sera faite en regard du dessin dans lequel les figures 1, 2, 3 et 4 sont des schémas de dispositifs de synchronisation de trame selon l'invention, et la figure 5 un schéma détaillant des circuits particuliers du dispositif représenté à la figure 4. Other characteristics and advantages of the invention will emerge from the description below of several embodiments given by way of example. This description will be made with reference to the drawing in which FIGS. 1, 2, 3 and 4 are diagrams of frame synchronization devices according to the invention, and FIG. 5 is a diagram detailing specific circuits of the device represented in FIG. 4 .

La figure 1 représente le schéma d'un dispositif de synchronisation de trames prévu pour un système de transmission de données binaires dans lequel les données sont transmises sous la forme d'un train isochrone à 160 k bits/s organisé en trames constituées chacune de huit secteurs de vingt bits avec un mot de verrouillage de huit bits uniformément réparti ayant la valeur binaire 11010010 et occupant le premier emplacement de chaque secteur. FIG. 1 represents the diagram of a frame synchronization device intended for a binary data transmission system in which the data is transmitted in the form of an isochronous train at 160 k bits / s organized in frames each consisting of eight twenty-bit sectors with a uniformly distributed eight-bit lock word having the binary value 11010010 and occupying the first location in each sector.

Le dispositif comporte un circuit de récupération 10 du rythme à 160 k Hz du train de données appliqué à une entrée 1 du dispositif, un registre à décalage 1 1 à huit étages avec une entrée série et des sorties parallèles recevant le train de données, des moyens de cadencement avec des moyens de déphasage incorporés constitués d'un compteur diviseur par vingt ou vingt et un 12 opérant sur le rythme à 160 k Hz fourni par le circuit de récupération de rythme 10 et délivrant un signal d'horloge H1 cadençant le registre à décalage 11, un décodeur de mot de verrouillage formé d'une porte logique de type "et" 13 à huit entrées qui sont reliées aux sorties parallèles du registre à décalage 11 et dont certaines sont pourvues d'un inverseur tenant compte de la valeur 0 de certains bits du mot de verrouillage, et un circuit de commande de déphasage 14 déterminant en fonction du signal de sortie du décodeur le choix de la valeur vingt ou vingt et un, avec laquelle le diviseur 12 opère. The device comprises a circuit 10 for recovering the rhythm at 160 k Hz from the data train applied to an input 1 of the device, an eight-stage shift register 1 1 with a serial input and parallel outputs receiving the data train, timing means with incorporated phase shifting means constituted by a counter dividing by twenty or twenty-one 12 operating on the rhythm at 160 k Hz supplied by the rhythm recovery circuit 10 and delivering a clock signal H1 clocking the register with shift 11, a lock word decoder formed by a logic gate of type "and" 13 with eight inputs which are connected to the parallel outputs of shift register 11 and some of which are provided with an inverter taking account of the value 0 of certain bits of the locking word, and a phase shift control circuit 14 determining, as a function of the decoder output signal, the choice of the value twenty or twenty-one, with which the divider 12 operates.

Le circuit de récupération de rythme 10 est formé, de la manière habituelle, au moyen d'un oscillateur pourvu d'une boucle à verrouillage de phase qui le synchronise sur les transitions du train de données reçues appliqué sur l'entrée 1. The rhythm recovery circuit 10 is formed, in the usual way, by means of an oscillator provided with a phase locked loop which synchronizes it with the transitions of the received data stream applied to the input 1.

Le registre à décalage 11 est du type à déclenchement sur les fronts montants de son signal d'horloge. The shift register 11 is of the triggering type on the rising edges of its clock signal.

Le signal d'horloge H1 appliqué au registre à décalage 11 est construit à partir d'une sélection des périodes du signal de rythme du train de données reproduisant les emplacements relatifs des bits des mots de verrouillage. Dans le cas présent, les bits du mot de verrouillage sont répartis un à un en tête de chaque secteur de trame c'est-àdire tous les vingt bits. Le signal d'horloge H1 peut donc être obtenu à partir d'une sélection d'une période sur vingt du signal de rythme du train de données. Le fait que seules les transitions montantes du signal d'horloge H1 importent pour le cadencement du registre à décalage permet de limiter la sélection à une simple divison du signal de rythme du train de données dans un rapport vingt. The clock signal H1 applied to the shift register 11 is constructed from a selection of the periods of the rhythm signal of the data train reproducing the relative locations of the bits of the locking words. In the present case, the bits of the locking word are distributed one by one at the head of each frame sector, that is to say every twenty bits. The clock signal H1 can therefore be obtained from a selection of one period out of twenty of the rhythm signal of the data train. The fact that only the upward transitions of the clock signal H1 matter for the timing of the shift register makes it possible to limit the selection to a simple division of the rhythm signal of the data train in a ratio twenty.

Le déphasage du signal d'holorge H1 est réalisé en remplaçant une période de division par vingt par une période de division par vingt et un. Cela revient à retarder la phase du signal d'horloge H1 par pas correspondant à une période du signal de rythme du train des données reçues. The phase shift of the signal H1 is achieved by replacing a period of division by twenty by a period of division by twenty-one. This amounts to delaying the phase of the clock signal H1 by steps corresponding to a period of the rhythm signal of the train of the data received.

Le circuit de commande de déphasage 14 comporte - un compteur-diviseur par seize 140 recevant sur une entrée de comptage le signal d'horloge H1, - un décodeur 141 de l'état quinze du compteur-diviseur 140, - un inverseur 142 du signal d'horloge H1, - une première bascule de type D, 143 à déclenchement sur front montant, cadencée par le signal d'horloge H1 issu de l'inverseur 142 et dont l'entrée D est reliée à la sortie du décodeur 141, - un circuit d'aiguillage 144 à deux entrées et une sortie, dont l'une des entrées est connectée à la sortie du circuit 10 de récupération du rythme à 160 kHz du train de données et l'autre à une sortie du compteurdiviseur 140 fournissant un signal d'horloge à 1 k Hz, - une deuxième bascule de type D, 145, à déclenchement sur front montant, cadencée par le signal d'horloge délivré par le circuit d'aiguillage 144, préalablement inversé par un inverseur 146, dont l'entrée D est connectée à la sortie de la porte logique de type "et" 13 et dont le signal sur la sortie Q est appliqué à une entrée de remise à zéro de la bascule 143 ainsi qu'à une entrée de commande du circuit d'aiguillage 144, - ledit inverseur 146, et - un détecteur 147 des transitions montantes du signal sur la sortie Q de la bascule 145, commandant la remise à zéro du compteur-diviseur 140. The phase shift control circuit 14 comprises - a counter-divider by sixteen 140 receiving on a counting input the clock signal H1, - a decoder 141 of state fifteen of the counter-divider 140, - an inverter 142 of the signal clock H1, - a first D type flip-flop, 143 triggering on a rising edge, clocked by the clock signal H1 from the inverter 142 and whose input D is connected to the output of the decoder 141, - a switch circuit 144 with two inputs and one output, one of the inputs of which is connected to the output of the circuit 10 for recovering the rhythm at 160 kHz from the data train and the other to an output of the divider counter 140 providing a clock signal at 1 k Hz, - a second D-type flip-flop, 145, triggered on a rising edge, clocked by the clock signal delivered by the switching circuit 144, previously inverted by an inverter 146, of which l input D is connected to the output of the logic gate of type "and" 13 and whose signal s ur the output Q is applied to a reset input of the flip-flop 143 as well as to a control input of the switching circuit 144, - said inverter 146, and - a detector 147 of the rising transitions of the signal on the output Q of flip-flop 145, commanding the reset of the counter-divider 140.

Le décodeur 141 est constitué d'une porte logique de type "et" à quatre entrées reliées à quatre sorties de division par deux, quatre, huit et seize, respectivement, du compteur-diviseur 140. Il sert à engendrer une commande déphasage, correspondant à un niveau logique 1 sur sa sortie, au rythme de 500 Hz, c'est-à-dire avec une période de répétition de durée égale à celle de deux trames du train de données reçues. The decoder 141 consists of a logic gate of type "and" with four inputs connected to four division outputs by two, four, eight and sixteen, respectively, of the counter-divider 140. It is used to generate a phase shift command, corresponding at a logic level 1 on its output, at the rate of 500 Hz, that is to say with a repetition period of duration equal to that of two frames of the received data train.

La bascule de type D 143 qui échantillonne le signal de sortie de la porte logique de type "et" 141 au rythme du signal d'horloge H1 préalablement inversé par l'inverseur 142, contrôle par sa sortie Q l'entrée de choix de la valeur vingt ou vingt et un avec laquelle opère le diviseur 12, entrée qui est supposée au niveau logique 0 pour une division par vingt et au niveau logique 1 pour une division par vingt et un. The D flip-flop 143 which samples the output signal of the logic gate of type "and" 141 at the rate of the clock signal H1 previously inverted by the inverter 142, controls by its output Q the input of choice of the value twenty or twenty-one with which the divider 12 operates, an input which is assumed at logic level 0 for a division by twenty and at logic level 1 for a division by twenty-one.

Cette bascule 143 assure le blocage ou la transmission au diviseur 12 des commandes de déphasage engendrées par la porte logique de type "et" 141 en fonction du niveau logique 1 ou 0 alors appliqué sur son entrée de remise à zéro et maintient à vingt la valeur de divison avec laquelle opère ce compteur-diviseur entre deux commandes de déphasage.This flip-flop 143 locks or transmits to the divider 12 the phase shift commands generated by the logic gate of type "and" 141 as a function of logic level 1 or 0 then applied to its reset input and maintains the value at twenty. of division with which this counter-divider operates between two phase shift commands.

Le circuit d'aiguillage 144 est commandé par la bascule 145 pour transmettre le signal d'horloge fourni par le circuit 10 ou le signal d'horloge à 1 k Hz disponible sur la sortie de division par huit du compteur-diviseur 140, en fonction du niveau logique 0 ou 1 du signal sur la sortie Q de cette bascule. The switching circuit 144 is controlled by the flip-flop 145 to transmit the clock signal provided by the circuit 10 or the clock signal at 1 k Hz available on the division by eight output of the counter-divider 140, depending of the logic level 0 or 1 of the signal on the output Q of this rocker.

La bascule 145 sert à mémoriser sur la durée d'une trame une indication de détection du mot de verrouillage trame fournie par la porte logique 13. Le signal sur sa sortie Q qui commande, comme mentionné ciavant, la bascule 143, le circuit d'aiguillage 144 ainsi que, par l'intermédiaire du détecteur 147, le compteur-diviseur 140, est appliqué par ailleurs a une sortie 2 du dispositif ; il traduit par le niveau logique 1 ou 0 que le signal d'horloge à 1 k Hz disponible sur la sortie de divison par huit du compteur-diviseur 140 et délivré sur une sortie 3 du dispositif est synchronisé sur le rythme trame. The flip-flop 145 is used to store over the duration of a frame an indication of detection of the frame-locking word supplied by the logic gate 13. The signal on its output Q which controls, as mentioned above, the flip-flop 143, the circuit of switch 144 as well as, via the detector 147, the counter-divider 140, is also applied to an output 2 of the device; it translates by logic level 1 or 0 that the clock signal at 1 k Hz available on the divison by eight output of the counter-divider 140 and delivered on an output 3 of the device is synchronized with the frame rate.

La commande de déphasage s'effectue au maximum avec une fréquence de répétition de 500 Hz c'est-à-dire toutes les deux trames du train de données reçues. Entre deux commandes de déphasage, le registre à décalage 11 cadencé à un rythme de 8 k Hz recopie une donnée sur vingt du train de données reçues. Si la sélection n'est pas bonne c'est-à-dire, si les données enregistrées ne concernent pas le mot de verrouillage, celui-ci n'est pas reconnu par la porte logique de type "et" 13. la commande de déphasage engendrée par la porte logique du type "et" 141 lorsque le compteur-diviseur 149 atteint l'état 15 est enregistrée par la bascule 143 et parvient au diviseur 12 qui l'exécute.La sélection suivante recule d'un pas par rapport aux rangs des données dans les trames et ainsi de suite (au plus dix neuf fois) jusqu'à ce qu'elle devienne correcte et intéresse les bits du mot de verrouillage trame. Le début d'une sélection correcte ne coincide pas nécessairement avec le début du mot de verrouillage trame qui commence en général, par apparattre tronqué. Il est nécessaire d'attendre le premier mot de verrouillage trame complet pour pouvoir le reconnattre ce qui se produit obligatoirement sur une durée de deux mots de verrouillage trame et par conséquent sur la durée de deux trames qui correspond à la période du rythme de 500 Hz de répétition des commandes de déphasage.La reconnaissance du mot de verrouillage par la porte logique de type "et" 13 du décodeur se traduit par un niveau logique sur la sortie Q de la bascule 145 qui sert de signal de synchronisation de trame appliqué en sortie 2 du dispositif, qui remet à zéro la bascule de type D 143 ainsi que, par son apparition, le compteur-diviseur 140 et qui positionne le circuit d'aiguillage 144 pour la transmission du signal d'horloge à 1 k Hz issu du compteur-diviseur 140 ; ce positionnement du circuit d'aiguillage 144 maintient le niveau logique 1 en sortie de la bascule 145 et, par suite, empêche l'enregistrement d'une commande de déphasage dans la bascule de type D 143 pendant la durée d'une période de ce signal d'horloge, c'està-dire pendant la durée d'une trame.Tant que la porte logique de type "et" 13 reconnatt le mot de verrouillage au rythme du signal d'horloge à 1 k Hz, la bascule de type D 143, maintenue à zéro, bloque toute commande de déphasage issue de la porte logique de type "et" 141. La perte du mot de verrouillage provoque la réapparition des commandes périodiques de déphasage et un nouveau processus de synchronisation. The phase shift control is carried out at maximum with a repetition frequency of 500 Hz, that is to say every two frames of the received data train. Between two phase shift commands, the shift register 11 clocked at a rate of 8 k Hz copies one data item out of twenty from the received data stream. If the selection is not correct, that is to say, if the data recorded does not concern the locking word, it is not recognized by the logic gate of type "and" 13. the command to phase shift generated by the logic gate of type "and" 141 when the counter-divider 149 reaches state 15 is recorded by flip-flop 143 and reaches divider 12 which executes it. The following selection moves back one step compared to ranks the data in the frames and so on (at most nineteen times) until it becomes correct and concerns the bits of the frame lock word. The start of a correct selection does not necessarily coincide with the start of the frame lock word, which generally begins by appearing truncated. It is necessary to wait for the first complete frame lock word in order to be able to recognize it, which necessarily occurs over a duration of two frame lock words and consequently over the duration of two frames which corresponds to the period of the rhythm of 500 Hz. of repetition of the phase shift commands. Recognition of the locking word by the logic gate of type "and" 13 of the decoder results in a logic level on the output Q of the flip-flop 145 which serves as frame synchronization signal applied as output. 2 of the device, which resets the D type flip-flop 143 as well as, by its appearance, the counter-divider 140 and which positions the switching circuit 144 for the transmission of the clock signal at 1 k Hz from the counter - divider 140; this positioning of the switching circuit 144 maintains the logic level 1 at the output of the flip-flop 145 and, consequently, prevents the recording of a phase shift command in the flip-flop of type D 143 for the duration of a period of this clock signal, that is to say for the duration of a frame. As long as the logic gate of type "and" 13 recognizes the locking word at the rate of the clock signal at 1 k Hz, the flip-flop of type D 143, kept at zero, blocks any phase shift command from the logic gate of type "and" 141. The loss of the locking word causes the periodic phase shift commands to reappear and a new synchronization process.

Bien entendu, le dispositif représenté peut être complété par tout circuit, non illustré, de mise en oeuvre de critères complémentaires d'acquisition ou perte de synchronisation permettant notamment de n'autoriser l'enclenchement d'un nouveau processus de synchronisation, par application du niveau logique 0 sur l'entrée de remise a' zéro de la bascule 143, que lorsqu'un ensemble prédéterminé de critères de perte de synchronisation sont satisfaits. Of course, the device shown can be supplemented by any circuit, not illustrated, for implementing additional acquisition or loss of synchronization criteria which in particular does not allow the initiation of a new synchronization process, by application of the logic level 0 on the reset input of flip-flop 143, only when a predetermined set of loss of synchronization criteria are satisfied.

La figure 2 représente une variante du dispositif de synchronisation de trames précédent qui permet une synchronisation deux fois plus rapide. Celle-ci comporte un circuit de récupération 20 du rythme à 160 k
Hz du train de données reçues, un registre à décalage à deux parties parallèles 21, 22 recevant le train de données reçues appliqué sur l'en- trée 1 du dispositif, des moyens de cadencement avec des moyens de déphasage incorporés comportant un diviseur par vingt ou vingt et un 23 qui opère sur le rythme à 160 k Hz fourni par le circuit de récupération du rythme 20 et qui est à l'origine des signaux d'horloge fournis aux deux parties 21 et 22 du registre à décalage, un décodeur de mot de verrouillage formé d'une porte logique de type et 24 à huit entrées qui sont reliées aux sorties parallèles d'une partie 21 du registre à décalage et dont certaines sont munies d'inverseurs tenant compte de la valeur 0 de certains bits du mot de verrouillage, et un circuit de commande de déphasage 25 des signaux d'horloge du registre à décalage déterminant en fonction du signal de sortie du décodeur le choix de la valeur vingt ou vingt et un avec laquelle le diviseur 23 opère.FIG. 2 represents a variant of the preceding frame synchronization device which allows synchronization twice as fast. This includes a recovery circuit 20 of the rhythm at 160 k
Hz of the received data train, a shift register with two parallel parts 21, 22 receiving the received data train applied to input 1 of the device, timing means with incorporated phase shift means comprising a divider by twenty or twenty-one 23 which operates on the rhythm at 160 k Hz supplied by the rhythm recovery circuit 20 and which is the source of the clock signals supplied to the two parts 21 and 22 of the shift register, a decoder of locking word formed by a logic gate type and 24 with eight inputs which are connected to the parallel outputs of a part 21 of the shift register and some of which are provided with inverters taking into account the value 0 of certain bits of the word and a circuit for controlling the phase shift of the clock signals of the shift register determining, as a function of the decoder output signal, the choice of the value twenty or twenty-one with which the divider 23 operates.

Comme précédemment le circuit de récupération de rythme 10 le circuit de récupération de rythme 20 est formé d'un oscillateur pourvu d'une boucle à verrouillage de phase qui le synchronise sur les transitions du train de données reçues appliquées à l'entrée 1 du dispositif. As before, the rhythm recovery circuit 10 the rhythm recovery circuit 20 is formed of an oscillator provided with a phase locked loop which synchronizes it with the transitions of the received data train applied to input 1 of the device. .

Le registre à décalage présente deux parties parallèles 21, 22 du type à déclenchement sur les fronts montants du signal d'horloge. Elles ont chacune une entrée série sur laquelle est appliqué le train des données reçues et huit étages de registre à sorties parallèles, et sont cadencées par deux versions déphasées entre elles du signal d'horloge à 8 k Hz délivré par le diviseur par vingt ou vingt et un 23. The shift register has two parallel parts 21, 22 of the triggering type on the rising edges of the clock signal. They each have a serial input on which the received data stream is applied and eight register stages with parallel outputs, and are clocked by two phase-shifted versions of the 8 k Hz clock signal delivered by the divider by twenty or twenty and a 23.

La première partie 21 du registre à décalage est formée d'étages de registre pourvus d'entrées parallèles de prépôsitionnement qui sont reliées aux sorties parallèles des étages de registre de la deuxième partie 22 de rangs immédiatement inférieurs à l'exception de l'entrée parallèle de prépositionnement du premier étage qui est reliée à la sortie parallèle du dernier étage de registre de la deuxième partie 22. The first part 21 of the shift register is formed of register stages provided with parallel presetting inputs which are connected to the parallel outputs of the register stages of the second part 22 of rows immediately below with the exception of the parallel input of the first stage prepositioning which is connected to the parallel output of the last register stage of the second part 22.

Cette première partie comporte une entrée de commande de prépositionnement P/S active au niveau logique 1 contrôlée par le circuit de commande de déphasage 25. Elle reçoit sur son entrée d'horloge CP le signal d'horloge délivré par le diviseur par vingt ou vingt et un 23. La deuxième partie 22 du registre à décalage a sur entrée horloge CP connectée à la sortie du diviseur par vingt ou vingt et un 23 par l'intermédiaire d'une bascule de type D 210 à déclenchement sur front montant qui est cadencée par le rythme à 160 k Hz délivré par le circuit de récupération de rythme et qui impose au signal d'horloge un retard égal à la durée d'une donnée reçue.This first part includes a P / S prepositioning control input active at logic level 1 controlled by the phase shift control circuit 25. It receives on its clock input CP the clock signal delivered by the divider by twenty or twenty and a 23. The second part 22 of the shift register a on clock input CP connected to the output of the divider by twenty or twenty-one 23 via a flip-flop of type D 210 with triggering on rising edge which is clocked by the rhythm at 160 k Hz delivered by the rhythm recovery circuit and which imposes on the clock signal a delay equal to the duration of a data item received.

Cette deuxième partie 22 effectue une sélection de données en retard d'un pas par rapport à celle faite par la première partie 21. This second part 22 makes a selection of data which is one step behind that made by the first part 21.

Comme les sauts de phase sont obtenus, comme précédemment, en remplaçant dans le signal d'horloge une période de divison par vingt par une période de divison par vingt et un et correspondent à des retards d'un pas dans les trames du train de données, la sélection effectuée par la deuxième partie 22 du registre à décalage est celle qui sera effectuée par la première partie 21 du registre à décalage après exécution de la prochaine commande de déphasage. Le contenu de la deuxième partie 22 du registre à décalage permet donc une mise à jour immédiate du contenu de la première partie 21 après chaque saut de phase évitant une attente de la durée d'un mot de synchronisation.Comme le transfert des contenus des étages s'effectue au cours d'un temps d'horloge, il est tenu compte du décalage manqué par un décalage entre les rangs des entrées parallèles de prépositionnement des étages de registre de la première partie 21 et les rangs des sorties parallèles des étages de sortie de la deuxième partie 22 qui leur sont connectées. As the phase jumps are obtained, as before, by replacing in the clock signal a period of division by twenty by a period of division by twenty-one and correspond to delays of one step in the frames of the data stream , the selection made by the second part 22 of the shift register is that which will be made by the first part 21 of the shift register after execution of the next phase shift command. The content of the second part 22 of the shift register therefore allows an immediate update of the content of the first part 21 after each phase jump avoiding waiting for the duration of a synchronization word. Like the transfer of the contents of the stages takes place during a clock time, account is taken of the offset missed by an offset between the rows of the parallel inputs for prepositioning the register stages of the first part 21 and the rows of the parallel outputs of the output stages of the second part 22 which are connected to them.

En variante, non illustrée, l'entrée de prépositionnement du premier étage de la première partie 21 du registre à décalage sera connectée à l'entrée 1 du dispositif, en parallèle avec les entrées série des deux parties du registre, la sortie du dernier étage de la deuxième partie 22 du registre n'étant plus alors utilisée. As a variant, not illustrated, the prepositioning input of the first stage of the first part 21 of the shift register will be connected to the input 1 of the device, in parallel with the serial inputs of the two parts of the register, the output of the last stage of the second part 22 of the register then no longer being used.

Le circuit de commande de déphasage comporte, comme précédemment : - un compteur-diviseur 250 recevant sur une entrée de comptage le signal d'horloge délivré par le diviseur 23, mais ce compteur-diviseur 250 ne divise plus que par huit pour tenir compte du gain de temps obtenue par la mise à jour parallèle de la première partie 21 du registre à décalage, - un décodeur 251 de l'état non plus quinze mais sept du compteurdiviseur 250, - un inverseur 252 du signal d'horloge délivré par le diviseur 23, - une première bascule de type D, 253, à déclenchement sur front montant, cadencée par le signal d'horloge issu de l'inverseur 252 et dont l'en- trée D est reliées à la sortie du décodeur 251, - un circuit d'aiguillage 254, à deux entrées et une sortie, dont l'une des entrées est connectée à la sortie du circuit 20 de récupération du rythme à 160 k Hz du train de données et l'autre à une sortie du compteur-diviseur 250 fournissant un signal d'horloge à 1 k Hz, - une deuxième bascule de type D 255 à déclenchement sur front montant, cadencée par le signal d'horloge délivré par le circuit d'aiguillage 254, préalablement inversé par un inverseur 256, dont l'entrée D est connectée à la sortie de la porte logique de type "et" 24 et dont le signal sur la sortie Q est appliqué à une entrée de remise à zéro de la bascule 253 ainsi qu'à une entrée de commande du circuit d'aiguillage 254, - ledit inverseur 256, et - un détecteur 257 des transitions montantes du signal sur la sortie Q de la bascule 255, commandant la remise à zéro du compteur-diviseur 250. The phase shift control circuit comprises, as before: - a counter-divider 250 receiving on a counting input the clock signal delivered by the divider 23, but this counter-divider 250 no longer divides that by eight to take account of the time saving obtained by parallel updating of the first part 21 of the shift register, - a decoder 251 of the state no longer fifteen but seven of the counter divider 250, - an inverter 252 of the clock signal delivered by the divider 23, - a first D-type flip-flop, 253, triggered on a rising edge, clocked by the clock signal from the inverter 252 and whose input D is connected to the output of the decoder 251, - a switch circuit 254, with two inputs and one output, one of the inputs of which is connected to the output of circuit 20 for recovering the rhythm at 160 k Hz from the data train and the other to an output of the counter-divider 250 providing a clock signal at 1 k Hz, - a second flip-flop of type D 255 triggering on a rising edge, clocked by the clock signal delivered by the switching circuit 254, previously reversed by an inverter 256, the input D of which is connected to the output of the logic gate of type "and" 24 and whose signal on the output Q is applied to a reset input of flip-flop 253 as well as to a control input of the switching circuit 254, - said inverter 256, and - a detector 257 of the rising transitions of the signal on the Q output of flip-flop 255, commanding the reset of the counter-divider 250.

Le décodeur 251 est constitué d'une porte logique de type "et" à trois entrées reliées à trois sorties de division par deux, quatre et huit, respectivement, du compteur-diviseur 250. il sert à engendrer une commande de déphasage, correspondant à un niveau logique 1 sur sa sortie, au rythme de 1 k Hz, o'est-à-dire avec une période de répétition de durée égale à celle d'une trame du train de données reçues. The decoder 251 consists of a logic gate of the "and" type with three inputs connected to three division outputs by two, four and eight, respectively, of the counter-divider 250. it is used to generate a phase shift command, corresponding to a logic level 1 on its output, at the rate of 1 k Hz, that is to say with a repetition period of duration equal to that of a frame of the received data train.

La bascule de type D 253, qui échantillonne le signal de sortie de la porte logique de type "et" 251 au rythme du signal d'horloge fourni par le diviseur 23 préalablement inversé par l'inverseur 252, contrôle par sa-sortie Q l'entrée de choix de la valeur vingt ou vingt et un avec laquelle opère le diviseur 23, entrée qui est supposée au niveau logique 0 pour une division par vingt et au niveau logique 1 pour une divison par vingt et un. Cette bascule 253 assure le blocage ou la transmission au diviseur 23 des commandes de déphasage engendrées par la porte logique de type "et" 251 en fonction du niveau logique 1 ou 0 alors appliqué sur son entrée de remise à zéro et maintient à vingt la valeur de divison avec laquelle opère ce compteur-diviseur entre deux commandes de déphasage.Le signal sur la sortie Q de la bascule 253 est appliqué par ailleurs à l'entrée de commande de prépositonnement P/S de la première partie 21 du registre à décalage pour commander le transfert des contenus des étages de la deuxième partie 22 du registre à décalage dans les étages de la première partie 21 de ce registre lors de l'introduction d'un déphasage dans le signal d'horloge délivré par le diviseur 23. The D type flip-flop 253, which samples the logic gate output type "and" 251 at the rate of the clock signal supplied by the divider 23 previously inverted by the inverter 252, controls by its output Q l input of choice of the value twenty or twenty-one with which the divider 23 operates, input which is assumed at logic level 0 for a division by twenty and at logic level 1 for a division by twenty-one. This flip-flop 253 ensures the blocking or transmission to the divider 23 of the phase shift commands generated by the logic gate of type "and" 251 as a function of logic level 1 or 0 then applied to its reset input and maintains the value at twenty divison with which this counter-divider operates between two phase shift commands. The signal on output Q of flip-flop 253 is also applied to the P / S prepositioning command input of the first part 21 of the shift register for controlling the transfer of the contents of the stages of the second part 22 of the shift register into the stages of the first part 21 of this register during the introduction of a phase shift in the clock signal delivered by the divider 23.

Le circuit d'aiguillage 254 est commandé par la bascule 255 pour transmettre le signal d'horloge fourni par le circuit 20 ou le signal d'horloge à 1 k Hz disponible sur la sortie de division par huit du compteur-diviseur 250, en fonction du niveau logique 0 ou 1 du signal sur la sortie Q de cette bascule. The switching circuit 254 is controlled by the flip-flop 255 to transmit the clock signal supplied by the circuit 20 or the clock signal at 1 k Hz available on the divide by eight output of the counter-divider 250, depending of the logic level 0 or 1 of the signal on the output Q of this rocker.

La bascule 255 sert à mémoriser sur la durée d'une trame une indication de détection du mot de verrouillage trame fournie par la porte logique 24. Le signal sur sa sortie Q qui commande, comme mentionné ciavant, la bascule 253, le circuit d'aiguillage 254 ainsi que, par l'intermédiaire du détecteur 257, le compteur-diviseur 250, est appliqué par ailleurs à la sortie 2 du dispositif ; il traduit par le niveau logique 1 ou 0 que le signal d'horloge à 1 k Hz disponible sur la sortie de divison par huit du compteur-diviseur 250 et délivré sur la sortie 3 du dispositif est synchronisé sur le rythme trame. The flip-flop 255 is used to store over the duration of a frame an indication of detection of the frame-locking word supplied by the logic gate 24. The signal on its output Q which controls, as mentioned above, the flip-flop 253, the circuit of switch 254 and, through the detector 257, the counter-divider 250 is also applied to output 2 of the device; it translates by logic level 1 or 0 that the clock signal at 1 k Hz available on the divison by eight output of the counter-divider 250 and delivered on output 3 of the device is synchronized with the frame rate.

La commande de déphasage s'effectue au maximum avec un fréquence de répétition de 1 k Hz c'est-à-dire toutes les trames du train reçu. The phase shift control is carried out at the maximum with a repetition frequency of 1 k Hz, that is to say all the frames of the received train.

Entre deux commandes de déphasage, la première partie 21 du registre à décalage recopie la sélection des données faite par la deuxième partie 22 puis poursuit cette sélection tandis que la deuxième partie 22 du registre à décalage entame la prochaine sélection. Si la sélection de la première partie 21 du registre à décalage n'est pas la bonne, les données mémorisées n'appartenant pas au mot de verrouillage de trame, ce dernier n'est pas reconnu par le décodeur 24 qui n'annule pas la prochaine commande de déphasage engendrée par la porte logique de type "et" 251 cette commande de déphasage est enregistrée par la bascule de type D 253 pour être exécutée et provoquer un changement de sélection, et ainsi de suite (au plus dix neuf fois) jusqu'à une sélection correcte.Lorsqu'une sélection correcte se présente, le décodeur examine dès le départ une sélection des bits du mot de verrouillage transférée de la deuxième partie 22 du registre à décalage et formée, en général, de la juxtaposition de la fin d'un mot de verrouillage et du début du suivant. Au bout d'une durée égale au plus à celle d'un mot de verrouillage, le mot de verrouillage suivant est complété et reconnu par le décodeur 24 ce qui se traduit sur la sortie Q de la bascule 255 par un niveau logique 1 qui est utilisé comme signal de synchronisation de trame appliqué en sortie 2 du dispositif, qui remet à zéro la bascule de type D 253 ainsi que, par son apparition, le compteur-diviseur 250 et qui positionne le circuit d'aiguillage 254 pour la transmission du signal d'horloge à 1 k Hz issu du compteur-diviseur 250 ;; ce positionnement du circuit d'aiguillage 254 maintient le niveau loigique 1 en sortie de la bascule 255 et, par suite, empêche l'enregistrement d'une commande de déphasage dans la bascule de type D 253 pendant la durée d'une période de ce signal d'horloge, c'està-dire pendant la durée d'une trame. Tant que le décodeur 24 reconnait le mot de verrouillage au rythme du signal d'horloge à 1 k Hz, la bascule de type D 253, maintenue à zéro, bloque toute commande de déphasage issue de la porte logique de type "et " 251.Between two phase shift commands, the first part 21 of the shift register copies the selection of data made by the second part 22 and then continues this selection while the second part 22 of the shift register begins the next selection. If the selection of the first part 21 of the shift register is not correct, the stored data not belonging to the frame alignment word, the latter is not recognized by the decoder 24 which does not cancel the next phase shift command generated by the logic gate of type "and" 251 this phase shift command is recorded by the flip-flop of type D 253 to be executed and cause a selection change, and so on (at most nineteen times) up to When a correct selection occurs, the decoder examines from the start a selection of the bits of the locking word transferred from the second part 22 of the shift register and formed, in general, of the juxtaposition of the end of a lock word and the start of the next. At the end of a duration equal at most to that of a locking word, the following locking word is completed and recognized by the decoder 24 which results in the output Q of the flip-flop 255 by a logic level 1 which is used as a frame synchronization signal applied to output 2 of the device, which resets the D type flip-flop 253 as well as, by its appearance, the counter-divider 250 and which positions the switching circuit 254 for signal transmission clock at 1 k Hz from the counter-divider 250 ;; this positioning of the routing circuit 254 maintains the logic level 1 at the output of the flip-flop 255 and, consequently, prevents the recording of a phase shift command in the flip-flop of type D 253 for the duration of a period of this clock signal, i.e. for the duration of a frame. As long as the decoder 24 recognizes the locking word at the rate of the clock signal at 1 k Hz, the D flip-flop 253, maintained at zero, blocks any phase shift command originating from the logic gate of type "and" 251.

La perte d'un mot de verrouillage provoque la réapparition de commandes périodiques de déphasage entraînant le déroulement d'un nouveau processus de synchronisation. The loss of a lock word causes the reappearance of periodic phase shift commands resulting in the progress of a new synchronization process.

Bien entendu, comme précédemment, le dispositif représenté peut être complété par tout circuit, non illustré, de mise en oeuvre de critères complémentaires d'acquisition ou perte de synchronisation per mettant notamment de n'autoriser l'enclenchement d'un nouveau processus de synchronisation, par application du niveau logique 0 sur l'entrée de remise à zéro de la bascule 253, que lorsqu'un ensemble prédéterminé de critères de perte de synchronisation sont satisfaits. Of course, as before, the device shown can be supplemented by any circuit, not illustrated, for implementing additional acquisition or loss of synchronization criteria, in particular by not authorizing the engagement of a new synchronization process. , by applying logic level 0 to the reset input of flip-flop 253, only when a predetermined set of criteria for loss of synchronization are satisfied.

La figure 3 représente une première adaptation du dispositif de synchronisation de la figure 2 à un mot de verrouillage non uniformément réparti dans une trame, le train de données isochrones à 160 k bit/s étant organisé en trames constituées chacune de quatre secteurs de quarante bits avec un mot de verrouillage de six bits 101010 répartis en un bit de valeur 1 en tête du premier secteur, un groupe de deux bits de valeurs 01 en tête du deuxième secteur, un bit de valeur 0 en tête du troisième secteur et un groupe de deux bits de valeurs 10 en tête du quatrième secteur. FIG. 3 represents a first adaptation of the synchronization device of FIG. 2 to a locking word which is not uniformly distributed in a frame, the isochronous data stream at 160 k bit / s being organized in frames each consisting of four sectors of forty bits with a six-bit lock word 101010 divided into a bit of value 1 at the head of the first sector, a group of two bits of values 01 at the head of the second sector, a bit of value 0 at the head of the third sector and a group of two bits of values 10 at the head of the fourth sector.

Pour engendrer le motif dont est tiré le signal d'horloge du registre à décalage, on complète mot de synchronisation de la manière suivante : 1 x 010 y 10, x et y étant les données figurant en deuxième position respectivement dans les premier et troisième secteurs. Cela permet d'en tirer un motif formé de quatre groupes de deux bits placés chacun en tête d'un secteur. On considère ensuite ce motif comme la juxtaposition de deux sous motifs de quatre bits 1001 et x I y O chacun uniformément répartis dans les trames et l'on engendre deux signaux d'horloge H'1 et H'2 correspondant respectivement à ces sous-motifs. Ces deux signaux d'horloge H'1 et H'2 sont formés ici de deux versions d'un signal à 4 k Hz déphasées entre elles d'une période du débit binaire du train de données reçu. To generate the pattern from which the clock signal of the shift register is drawn, the synchronization word is completed as follows: 1 x 010 y 10, x and y being the data appearing in second position respectively in the first and third sectors . This allows to draw a pattern formed by four groups of two bits each placed at the head of a sector. We then consider this pattern as the juxtaposition of two sub-patterns of four bits 1001 and x I y O each uniformly distributed in the frames and we generate two clock signals H'1 and H'2 corresponding respectively to these sub- motives. These two clock signals H'1 and H'2 are formed here of two versions of a signal at 4 k Hz phase shifted between them by a period of the bit rate of the received data train.

Le circuit comporte à cet effet un circuit de récupération 30 du rythme à 160 k Hz du train de données binaires reçues appliqué à l'en- trée 1 du dispositif suivi d'un diviseur par quarante ou quarante et un 31 délivrant les signaux d'horloge H'1 et H'2, l'un H'1 directement et l'autre H'2 par l'intermédiaire d'un circuit à retard formé d'une bascule de type D 310 cadencée par le signal de rythme à 160 k Hz fourni par le circuit de récupération de rythme 30. The circuit includes for this purpose a circuit 30 for recovering the rhythm at 160 k Hz from the received binary data train applied to input 1 of the device followed by a divider by forty or forty-one and 31 delivering the signals of clock H'1 and H'2, one H'1 directly and the other H'2 via a delay circuit formed by a D type flip-flop clocked by the rhythm signal at 160 k Hz supplied by the rhythm recovery circuit 30.

Le registre à décalage a chacune de ses deux parties subdivisées en deux. The shift register has each of its two parts subdivided into two.

La première partie du registre à décalage présente deux éléments 32, 33 en parallèle chacun à quatre étages de registre à entrée de données série, entrées parallèles de prépositionnement et sorties parallèles, dont les entrées de commande de prépositionnement sont mises en parallèle et dont les entrées d'horloge sont cadencées pour l'un 32 par le signal d'horloge H'1 et pour l'autre 33 par le signal d'horloge H'2. The first part of the shift register has two elements 32, 33 in parallel each with four stages of register with serial data input, parallel prepositioning inputs and parallel outputs, the prepositioning control inputs of which are put in parallel and the inputs of which clock are clocked for one 32 by the clock signal H'1 and for the other 33 by the clock signal H'2.

La deuxième partie du registre à décalage présente deux éléments 42, 43 en parallèle chacun à quatre étages de registre à entrée de données série et sorties parallèles. The second part of the shift register has two elements 42, 43 in parallel each with four register stages with serial data input and parallel outputs.

En variante, non illustrée, l'entrée de prépositionneent du premier étage de chacun des deux éléments 32 et 33 de la première partie du registre à décalage sera connectée à l'entrée 1 du dispositif, en parallèle avec les entrées série des quatre éléments 32, 33, 42, 43, les sorties des derniers étages des deux éléments 42 et 43 de la deuxième partie du registre à décalage n'étant plus alors utilisées. As a variant, not illustrated, the preposition input of the first stage of each of the two elements 32 and 33 of the first part of the shift register will be connected to input 1 of the device, in parallel with the serial inputs of the four elements 32 , 33, 42, 43, the outputs of the last stages of the two elements 42 and 43 of the second part of the shift register no longer being used.

Le premier élément 42 de la deuxième partie du registre à décalage a les sorties parallèles de ses registres connectées aux entrées de prépositionnement des étages de registre de rangs immédiatement supérieurs du premier élément 32 de la première partie du registre à décalage à l'exception de la dernière sortie qui est connectée à la première entrée. Il reçoit le signal d'horloge H'2 en retard d'une période de rythme du train de données reçues par rapport à celui H'1 appliqué au premier élément 32 de la première partie du registre à décalage. Avec ce premier élément 32, il permet de rechercher dans les trames du train binaire reçu les éléments du sous motif 1001 du mot de verrouillage. The first element 42 of the second part of the shift register has the parallel outputs of its registers connected to the prepositioning inputs of the register stages of immediately superior rows of the first element 32 of the first part of the shift register with the exception of the last output which is connected to the first input. It receives the clock signal H'2 which is late by a rhythm period of the received data train with respect to that H'1 applied to the first element 32 of the first part of the shift register. With this first element 32, it makes it possible to search in the frames of the binary train received for the elements of the sub-pattern 1001 of the locking word.

Le deuxième élément 43 de la deuxième partie du registre à décalage a les sorties parallèles de ses étages de registre connectées aux entrées de prépositionnement des étages de registre de rangs immédiatement supérieurs du deuxième élément 33 de la première partie du registre à décalage à l'exception de la dernière sortie qui est connectée à la première entrée. Il reçoit un signal d'horloge en retard d'une période de rythme du train de données reçues sur celui H'2 appliqué au deuxième élément 33 de la première partie du registre à décalage, ce signal d'horloge reçu par le deuxième élément 43 étant obtenu à partir du signal d'horloge H'2 au moyen d'un circuit à retard formé d'une bascule de type D 311 cadencée par le rythme récupéré à 160 k Hz.Avec le deuxième élément 33, il permet de rechercher dans les trames du train binaire reçu les éléments du sous motif x 1 y O du mot de verrouillage. The second element 43 of the second part of the shift register has the parallel outputs of its register stages connected to the prepositioning inputs of the register stages of immediately superior rows of the second element 33 of the first part of the shift register with the exception of the last output which is connected to the first input. It receives a clock signal late by a rhythm period of the data train received on that H'2 applied to the second element 33 of the first part of the shift register, this clock signal received by the second element 43 being obtained from the clock signal H'2 by means of a delay circuit formed by a D-type flip-flop clocked by the rhythm recovered at 160 k Hz. With the second element 33, it makes it possible to search in the frames of the binary train received the elements of the sub-pattern x 1 y O of the locking word.

Le diviseur par quarante ou quarante et un 31 présente une entrée de choix de la valeur quarante ou quarante et un avec laquelle il opère, au niveau logique 1 lorsque la division se fait par quarante et un et au niveau logique O lorsqu'elle se fait par quarante. Cette entrée de choix est contrôlée par un circuit de commande de déphasage 34 de même constitution que celui 25 de la figure précédente à l'exception du compteur-diviseur 340 qui est un compteur-diviseur par quatre et non par huit et du décodeur 341 qui est constitué d'une porte logique de type "et" à deux entrées décodant l'état trois du compteur-diviseur 340 pour délivrer un signal à 1 k Hz définissant le rythme de répétition des commandes de déphasage en l'absence de reconnaissance du mot de verrouillage trame.Le circuit de commande de déphasage 34 contrôle également le choix du chargement parallèle ou série des deux éléments 32 et 33 de la première partie du registre à décalage dont les entrées de commande de prépositionnement reçoivent du circuit 34 le même signal que l'entrée de choix de la valeur de division du diviseur 31. The divider by forty or forty-one 31 presents an entry of choice of the value forty or forty-one with which it operates, at logic level 1 when the division is made by forty-one and at logic level O when it is done by forty. This choice input is controlled by a phase shift control circuit 34 of the same constitution as that 25 of the previous figure except for the counter-divider 340 which is a counter-divider by four and not by eight and the decoder 341 which consists of a logic gate of type "and" with two inputs decoding the state three of the counter-divider 340 to deliver a signal at 1 k Hz defining the repetition rate of the phase shift commands in the absence of word recognition The phase shift control circuit 34 also controls the choice of parallel or series loading of the two elements 32 and 33 of the first part of the shift register, the prepositioning control inputs of which receive from circuit 34 the same signal as the entry to choose the divisor value 31.

Le décodeur 35 est constitué, comme précédemment le décodeur 24, d'une porte logique de type "et" à plusieurs entrées dont certaines sont précédées d'inverseurs. Mais ces entrées sont au nombre de six qui est celui des bits du nouveau mot de verrouillage considéré et les sorties parallèles des premiers éléments 32, 33 de la première partie du registre à décalage n'ont plus des rangs en correspondance directement inverse avec ceux des bits du mot de verrouillage trame qu'elles permettent de retrouver, les premier, deuxième, quatrième et cinquième bits du mot de verrouillage trame se retrouvant respectivement sur les quatrième, troisième, deuxième et première sorties du premier élément 32 de la première partie du registre à décalage, et les troisième et sixième bits du mot de verrouillage de trame se retrouvant respectivement sur la troisième et la première sorties du deuxième élément 33 de la première partie du registre à décalage. The decoder 35 consists, as previously the decoder 24, of a logic gate of the "and" type with several inputs, some of which are preceded by inverters. But these inputs are six in number, which is that of the bits of the new locking word considered and the parallel outputs of the first elements 32, 33 of the first part of the shift register no longer have ranks in direct reverse correspondence with those of bits of the frame lock word which they make it possible to find, the first, second, fourth and fifth bits of the frame lock word found respectively on the fourth, third, second and first outputs of the first element 32 of the first part of the register shift, and the third and sixth bits of the frame alignment word are found respectively on the third and first outputs of the second element 33 of the first part of the shift register.

Le fonctionnement est tout à fait analogue à celui du dispositif précédemment décrit relativement à la figure 2. The operation is completely analogous to that of the device previously described relative to FIG. 2.

La figure 4 représente une autre adaptation du dispositif de synchronisation de la figure 2 à un système de transmission utilisant un train de données isochrones à 160 k bits/s organisé en trames constituées chacune de quatre secteurs de quarante bits avec, comme dans le cas précédent, un mot de verrouillage de six bits 101010 répartis en un bit de valeur 1 en tête du premier secteur, un groupe de deux bits de valeur 01 en tête du deuxième secteur, un bit de valeur 0 en tête du troisième secteur et un groupe de deux bits de valeur 10 en tête du quatrième secteur. FIG. 4 represents another adaptation of the synchronization device of FIG. 2 to a transmission system using an isochronous data train at 160 k bits / s organized in frames each consisting of four sectors of forty bits with, as in the previous case , a six-bit lock word 101010 divided into a bit of value 1 at the head of the first sector, a group of two bits of value 01 at the head of the second sector, a bit of value 0 at the head of the third sector and a group of two bits of value 10 at the head of the fourth sector.

Comme précédemment, on obtient le motif dont est tire le signal d'horloge du registre à décalage en complétant le mot de verrouillage de manière à le transformer en quatre groupes de deux bits régulièrement répartis dans une trame : 1 x 010 y 10, x et y étant les données figurant en deuxième position respectivement dans les premier et troisième secteurs. Par contre on considère le motif dans son entier et l'on engendre un signal d'horloge par sélection des périodes du signal de rythme des données reproduisant ce motif c'est-à-dire par une sélection de deux périodes consécutives du signal de rythme des données répétée à une cadence de 4 k Hz. As before, the pattern from which the clock signal of the shift register is drawn is obtained by completing the locking word so as to transform it into four groups of two bits regularly distributed in a frame: 1 x 010 y 10, x and y being the data appearing in second position respectively in the first and third sectors. On the other hand, the whole pattern is considered and a clock signal is generated by selecting the periods of the rhythm signal of the data reproducing this pattern, that is to say by selecting two consecutive periods of the rhythm signal. repeated data at a rate of 4 k Hz.

Le circuit utilisé diffère peu de celui de la figure 2. Il comporte comme celui-ci un circuit de récupération 50 du rythme à 160 k Hz du train de données reçues appliqué à l'entrée 1 du circuit, un registre à décalage à deux parties parallèles 51, 52 recevant le train de données reçues, des moyens de cadencement avec des moyens de déphasage incorporés comportant un diviseur par quarante ou quarante et un 53, un décodeur de mot de verrouillage formé d'une porte logique de type "et" 54 à six entrées qui sont reliées à des sorties parallèles de la partie 51 du registre à décalage et dont certaines sont munies d'inverseurs tenant compte de la valeur O de certains bits du mot de verrouillage et un circuit de commande de déphasage 55 des signaux d'horloge du registre à décalage déterminant le choix de la valeur quarante ou quarante et un avec laquelle le diviseur 53 opère. The circuit used differs little from that of FIG. 2. It includes like this a circuit 50 for recovering the rhythm at 160 k Hz from the received data train applied to input 1 of the circuit, a shift register with two parts parallel lines 51, 52 receiving the received data train, timing means with incorporated phase shift means comprising a divider by forty or forty-one 53, a locking word decoder formed by a logic gate of type "and" 54 with six inputs which are connected to parallel outputs of part 51 of the shift register and some of which are provided with inverters taking account of the value O of certain bits of the locking word and a phase shift control circuit 55 of the signals d shift register clock determining the choice of the value forty or forty-one with which the divider 53 operates.

Le diviseur par quarante ou quarante et un présente une entrée de choix de la valeur avec laquelle il opère, au niveau logique 1 lorsque la division se fait par quarante et un et au niveau logique 0 lorsqu'elle se fait par quarante. Cette entrée de choix est contrôlée par le circuit de commande de déphasage 55 de même constitution que celui 25 du circuit de la figure 2 à l'exception du compteur-diviseur 550 qui est un compteur-diviseur par quatre et non par huit et du décodeur 551 qui est constitué d'une porte logique de type "et" à deux entrées décodant l'état trois du compteur-diviseur 550 pour délivrer un signal à 1 k Hz définissant le rythme de répétition des commandes de déphasage en l'absence de reconnaissance de mot de synchronisation de trame. The divider by forty or forty-one presents an entry for choosing the value with which it operates, at logic level 1 when the division is made by forty-one and at logic level 0 when it is done by forty. This choice input is controlled by the phase shift control circuit 55 of the same constitution as that of the circuit of FIG. 2 with the exception of the counter-divider 550 which is a counter-divider by four and not by eight and the decoder 551 which consists of a logic gate of type "and" with two inputs decoding the state three of the counter-divider 550 to deliver a signal at 1 k Hz defining the repetition rate of the phase shift commands in the absence of recognition synchronization word frame.

Les deux parties 51, 52 du registre à décalage sont identiques à celles 21, 22 du registre à décalage du circuit de la figure 2 et ont les même interconnexions, à ceci près que l'entrée de prépositionnement du premier étage de la première partie 51, qui peut être connectée soit à la sortie du dernier étage de la deuxième partie 52 soit en parallèle avec les entrées série des deux parties 51 et 52, a été représentée ici connectée en parallèle avec ces entrées série, mais elles ne sont pas cadencées de la même manière. The two parts 51, 52 of the shift register are identical to those 21, 22 of the shift register of the circuit of FIG. 2 and have the same interconnections, except that the prepositioning input of the first stage of the first part 51 , which can be connected either to the output of the last stage of the second part 52 or in parallel with the serial inputs of the two parts 51 and 52, has been shown here connected in parallel with these serial inputs, but they are not clocked by the same way.

La première partie 51 a son entrée d'horloge connectée à la sortie du diviseur par quarante ou quarante et un 53 par l'intermédiaire d'un premier circuit générateur de paires d'impulsions laissant passer la première et la deuxième période du signal de rythme des données reçues survenant après chaque front montant du signal à 4 k Hz délivré par le diviseur 53. The first part 51 has its clock input connected to the output of the divider by forty or forty-one 53 via a first generator circuit of pulse pairs allowing the first and second periods of the rhythm signal to pass. received data occurring after each rising edge of the signal at 4 k Hz delivered by the divider 53.

Ce premier circuit générateur de paires d'impulsions comporte un circuit 56 recevant le signal à 4 k Hz délivré par le diviseur 53 ainsi que, d'une part directement et d'autre part à travers un inverseur 58, le signal de rythme des données reçues délivré par le circuit 50 pour engendrer à la suite de chaque front montant du signal à 4 k Hz délivré par le diviseur 53 un créneau au niveau logique 1 débutant une demi-période du signal de rythme des données reçues après ce front montant et s'éten- dant sur une durée égale à celle de deux périodes du signal de rythme des données reçues, et une porte logique de type "et" 57 commandée par ce circuit 56 et recevant par ailleurs le signal de rythme des données reçues. Cette première partie 51 a en outre sa commande de prépositionnement P/S connectée à la sortie Q de la première bascule de type D 553 du circuit de commande de déphasage 55 par l'intermédiaire d'un circuit 59 maintenant un niveau logique 0 sur l'entrée de commande de prépositionnement P/S pendant la deuxième impulsion de chaque paire engendrée par le premier circuit générateur de paires d'impulsions. This first pulse generator generating circuit includes a circuit 56 receiving the signal at 4 k Hz delivered by the divider 53 as well as, on the one hand directly and on the other hand through an inverter 58, the data rhythm signal received delivered by the circuit 50 to generate following each rising edge of the signal at 4 k Hz delivered by the divider 53 a slot at logic level 1 beginning a half-period of the rhythm signal of the data received after this rising edge and s 'extending over a duration equal to that of two periods of the rate signal of the data received, and a logic gate of type "and" 57 controlled by this circuit 56 and also receiving the rate signal of the data received. This first part 51 also has its P / S prepositioning control connected to the output Q of the first D type flip-flop 553 of the phase shift control circuit 55 by means of a circuit 59 maintaining a logic level 0 on l P / S prepositioning control input during the second pulse of each pair generated by the first pulse pair generator circuit.

La deuxième partie 52 du registre à décalage a son entrée d'horloge connectée à la sortie du diviseur 53 par l'intermédiaire d'un second générateur de paires d'impulsions laissant passer la deuxième et la troisième période du signal de rythme des données après chaque front montant du signal délivré par le diviseur 53. The second part 52 of the shift register has its clock input connected to the output of the divider 53 via a second generator of pulse pairs allowing the second and third period of the data rhythm signal to pass after each rising edge of the signal delivered by the divider 53.

Ce second circuit générateur de paires d'impulsions comporte le circuit 56, qui est donc commun aux deux circuits générateurs de paires d'impulsions, une bascule de type D 60 cadencée par le signal de rythme des données reçues préalablement inversé par l'inverseur 58 et dont l'entrée D est connectée à la sortie du circuit 56, retardant ainsi de la durée d'une période du signal de rythme des données reçues les créneaux engendrés par le circuit 56, et une porte logique de type "et' 61 comman- dée par le signal sur la sortie Q de la bascule 60 et recevant par ailleurs le signal de rythme des données reçues. This second pulse pair generator circuit includes circuit 56, which is therefore common to the two pulse pair generator circuits, a D type flip-flop 60 clocked by the rate signal of the data received previously inverted by the inverter 58 and the input D of which is connected to the output of circuit 56, thus delaying the slots generated by circuit 56 and a logic gate of the "and '61 type by the duration of a period of the data rhythm signal received - Ded by the signal on the Q output of flip-flop 60 and also receiving the timing signal of the data received.

Le décodeur est constitué par une porte logique de type "et" 54 dont les six entrées sont connectées aux première, deuxième, quatrième, cinquième, sixième et huitième sorties parallèles de la première partie du registre à décalage sur lesquelles se retrouvent les bits du mot de verrouillage dans un ordre directement inverse. Les troisième et septième sorties sont ignorées car elles correspondent aux éléments y et x ayant servi à compléter le mot de synchronisation pour obtenir un motif régulier. The decoder is constituted by a logic gate of type "and" 54 whose six inputs are connected to the first, second, fourth, fifth, sixth and eighth parallel outputs of the first part of the shift register on which the bits of the word are found in a reverse order. The third and seventh outputs are ignored because they correspond to the elements y and x used to complete the synchronization word to obtain a regular pattern.

La figure 5 détaille un mode de réalisation des cireuits 56 et 59. FIG. 5 details an embodiment of circuits 56 and 59.

Le circuit 56 comporte trois bascules de type D, 560, 561 et 562, à déclenchement sur front montant et une porte logique de type "et" 563.Circuit 56 comprises three D-type flip-flops, 560, 561 and 562, with triggering on a rising edge and a logic gate of type "and" 563.

La première et la seconde bascule, 560 et 561, sont montées en série et cadencées par le signal de rythme des données reçues, la première, 560, recevant sur son entrée D le signal à 4 k Hz délivré par le diviseur 53 elles retardent globalement le signal à 4 k Hz délivré par le diviseur 53 d'une durée égale à deux périodes du signal de rythme des données reçues. La porte 563 a deux entrées connectées l'une à la sortie du diviseur 53 et l'autre à la sortie Q de la bascule 561 ; elle engendre à chaque front montant du signal à 4 k Hz délivré par le diviseur 53 un créneau au niveau logique 1 débutant sur ce front montant et s'éteildant sur deux périodes du signal de rythme des données reçues.La troisième bascule, 562, dont la sortie Q constitue la sortie du circuit 56, est cadencée par le signal de rythme des données reçues préalablement inversé par l'inverseur 58 et à son entrée D connectée à la sortie de la porte 563 ; elle retarde les créneaux engendrés par cette porte d'une demi-période du signal de rythme des données reçues.The first and second flip-flops, 560 and 561, are connected in series and clocked by the rhythm signal of the data received, the first, 560, receiving on its input D the signal at 4 k Hz delivered by the divider 53 they delay overall the signal at 4 k Hz delivered by the divider 53 of a duration equal to two periods of the rate signal of the data received. The gate 563 has two inputs connected one to the output of the divider 53 and the other to the output Q of the flip-flop 561; it generates at each rising edge of the signal at 4 k Hz delivered by the divider 53 a slot at logic level 1 starting on this rising edge and ending over two periods of the rhythm signal of the data received. The third flip-flop, 562, of which the output Q constitutes the output of the circuit 56, is clocked by the rhythm signal of the data received previously inverted by the inverter 58 and at its input D connected to the output of the gate 563; it delays the slots generated by this gate by half a period of the rate signal of the data received.

Le circuit 59 comporte deux portes logiques de type "et" 590 et 591 et une bascule de type D 592 à déclenchement sur front montant. La première porte de type "et", 590, a deux entrées connectées l'une à la sortie du diviseur 53 et l'autre à la sortie Q de la bascule 560 du circuit 56 ; elle engendre à chaque front montant du signal à 4 k Hz délivré par le diviseur 53 un créneau au niveau logique 1 débutant sur ce front montant et s'étendant sur une -période du signal de rythme des données reçues. La bascule 592, cadencée par le signal de rythme des données reçues préalablement inversé par l'inverseur 58, a son entrée D connectée à la sortie de la porte 590 ; elle retarde les créneaux engendrés par cette porte d'une demi-période du signal de rythme des données reçues.La deuxième porte de type "et", 591, dont la sortie constitue celle du circuit 59, a deux entrées connectées l'une à la sortie Q de la bascule 592 et l'autre à la sortie du circuit de commande de déphasage 55 connectée à 11 entrée de choix de la valeur de division du diviseur 53 en présence d'une commande de déphasage qui constitue également une commande de prépositionnement pour la première partie 51 du registre à décalage, cette porte 591 laisse passer vers l'entrée de commande de prépositionnement P/S-de cette première partie 51 le créneau alors délivré par la bascule 592, créneau qui débute une demi-période du signal de rythme des données reçues avant la première impulsion de la paire d'impulsions alors engendrées par le premier circuit générateur de paire d'impulsions et se termine en même temps que cette première impulsion ; la première partie 51 du registre à décalage n'est ainsi prépositionnée que lors de cette première impulsion ; en l'absence de commande de prépositionnement, la porte 591 maintient un niveau logique O sur l'entrée de commande de prépositionnement P/S de la première partie 51 du registre à décalage. The circuit 59 comprises two logic gates of type "and" 590 and 591 and a flip-flop of type D 592 triggered on a rising edge. The first door of type "and", 590, has two inputs connected one to the output of the divider 53 and the other to the output Q of the flip-flop 560 of the circuit 56; it generates at each rising edge of the signal at 4 k Hz delivered by the divider 53 a slot at logic level 1 starting on this rising edge and extending over a period of the rhythm signal signal of the data received. The flip-flop 592, clocked by the rhythm signal of the data received previously inverted by the inverter 58, has its input D connected to the output of the gate 590; it delays the slots generated by this gate by half a period of the rate signal of the data received. The second gate of type "and", 591, the output of which constitutes that of circuit 59, has two inputs connected one to the output Q of the flip-flop 592 and the other at the output of the phase shift control circuit 55 connected to 11 input for choosing the division value of the divider 53 in the presence of a phase shift command which also constitutes a prepositioning command for the first part 51 of the shift register, this gate 591 allows the pre-positioning command input P / S-of this first part 51 to pass the slot then delivered by the flip-flop 592, slot which begins a half-period of the signal timing the data received before the first pulse of the pair of pulses then generated by the first pulse pair generator circuit and ends at the same time as this first pulse; the first part 51 of the shift register is thus prepositioned only during this first pulse; in the absence of a prepositioning command, the gate 591 maintains a logic level O on the prepositioning command input P / S of the first part 51 of the shift register.

Dans les exemples de dispositifs de synchronisation décrits, le saut de phase que fait effectuer le diviseur à valeur de division variable au signal d'horloge qu'il délivre retarde ce signal d'horloge. On pourrait prévoir d'imposer un saut de phase qui avance ce signal d'horloge : dans le cas où les sélections de données se font de manière imbriquée avec un registre à décalage en deux parties, les entrées de prépositionnement de la première partie du registre à décalage seraient alors connectées aux sorties parallèles des étages de la deuxième partie de rangs immédiatement supérieur à l'exception de l'entrée du dernier étage qui serait connectée à la sortie du premier étage de la deuxième partie, et la version du signal d'horloge cadençant cette deuxième partie serait en avance sur celle cadençant la première ; dans ce même cas, on serait toutefois conduit à des réalisations plus complexes car le transfert vers la première partie du registre à décalage des données mémorisées dans la deuxième partie s'effectuerait non juste après chaque saut de phase du signal d'horloge, mais juste avant, la reconnaissance d'un mot de verrouillage par le décodeur pourrait donc intervenir soit lorsque c'est la version du signal d'horloge cadençant la deuxième partie du registre à décalage qui a la bonne phase, soit lorsque c'est celle cadençant la première partie qui l'a ; un circuit de levée de doute serait donc nécessaire. In the examples of synchronization devices described, the phase jump made by the divider with variable division value to the clock signal which it delivers delays this clock signal. Provision could be made for imposing a phase jump which advances this clock signal: in the case where the data selections are made in a nested manner with a shift register in two parts, the prepositioning inputs of the first part of the register with offset would then be connected to the parallel outputs of the stages of the second part of rows immediately higher with the exception of the entry of the last stage which would be connected to the exit of the first stage of the second part, and the version of the signal clock clocking this second part would be ahead of that clocking the first; in this same case, we would however be led to more complex embodiments because the transfer to the first part of the shift register of the data stored in the second part would take place not just after each phase jump of the clock signal, but just before, the recognition of a locking word by the decoder could therefore intervene either when it is the version of the clock signal clocking the second part of the shift register which has the good phase, or when it is that clocking the first part who has it; a doubt removal circuit would therefore be necessary.

Dans les deux derniers exemples de dispositifs de synchronisation décrits relativement aux figures 3 et 4, on a adopté, pour définir le signal d'horloge du registre à décalage, le motif minimal permettant d'obtenir à partir du mot de verrouillage trame un ensemble de groupes de bits de même importance, régulièrement répartis dans la trame. Dans certains cas d'application, il peut être avantageux d'adopter un motif non minimal présentant des groupes de bits sans recouvrement avec les bits du mot de synchronisation dans le but d'augmenter la périodicité du motif et de diminuer ainsi le nombre maximal de sauts de phase unitaires à effectuer pour obtenir une sélection correcte. In the last two examples of synchronization devices described in relation to FIGS. 3 and 4, the minimum pattern used to define from the frame locking word is adopted to define the clock signal of the shift register. groups of bits of the same importance, regularly distributed in the frame. In certain application cases, it may be advantageous to adopt a non-minimal pattern presenting groups of bits without overlapping with the bits of the synchronization word in order to increase the periodicity of the pattern and thus decrease the maximum number of unitary phase jumps to be made to obtain a correct selection.

Ainsi, dans le cas précédent, où le motif adopté comportait quatre groupes de deux bits uniformément répartis dans les 160 bits d'une trame, le nombre maximal de sauts de phase unitaires à effectuer pour obtenir une sélection correcte est de trente neuf. Si l'on complète ce motif par quatre autres groupes de deux bits régulièrement répartis avec les quatre précédents dans une trame, le motif présentera un groupe de deux bits tous les vingt bits de trame et le nombre maximal de sauts unitaires de phase à effectuer pour obtenir une sélection correcte ne sera plus que de dix neuf. En contre partie, le doublement de la longueur du motif obligera au doublement de la longueur du registre à décalage. Thus, in the previous case, where the pattern adopted included four groups of two bits uniformly distributed in the 160 bits of a frame, the maximum number of unit phase jumps to be made to obtain a correct selection is thirty nine. If this pattern is supplemented by four other groups of two bits regularly distributed with the previous four in a frame, the pattern will present a group of two bits every twenty frame bits and the maximum number of unitary phase jumps to be performed for getting a correct selection will only be nineteen. On the other hand, doubling the length of the pattern will force the length of the shift register to double.

Claims

1 / Method of frame synchronization in a binary data transmission system in which the data is transmitted in the form of an isochronous train organized in frames each provided with a bit lock word distributed within the frame, characterized in what it consists of - generating a clock signal from a selection of the periods of the rhythm signal of the data train reproducing a periodic pattern formed by relative locations of bits over the duration of a frame of which at least some are distributed in accordance with the distribution of the bits of the locking word within a frame and which form groups of the same size regularly distributed over the duration of a frame, - select data in the data stream by means of the signal clock for durations at least equal to that of two consecutive locking words, - scroll the selected data across a locking word decoder - and phase shift the signal l clock at least one period of the rhythm signal of the data train, between two data selections, as long as the decoder does not recognize the locking word.

2 / A method according to claim 1, characterized in that said data selections are made one after the other, the time interval between two phase shifts of the clock signal having, at a minimum, the duration of two words of consecutive locking.

3 / A method according to claim 2, characterized in that said data selections are made in a nested manner, the second half of a selection being carried out simultaneously with the first half of the following selection and the time interval between two phase shifts of the clock signal having at least the duration of a locking word.

4 / Frame synchronization device in a binary data transmission system in which the data is transmitted in the form of an isochronous train organized in frames each provided with a bit lock word distributed within the frame, characterized in that it comprises - timing means (10, 12) generating a clock signal from a selection of the periods of the rhythm signal of the data train reproducing a periodic pattern formed by relative locations of bits on the duration of a frame, at least some of which are distributed in accordance with the distribution of the bits of the locking word within a frame and which form groups of the same size regularly distributed over the duration of a frame, - means for phase shift allowing on order, to make the clock signal make a phase jump at least equal to a period of the rhythm signal of the data train, - a shift register with serial input and parallel outputs (11) with a number of stages at least equal to that of the data locations retained in a pattern, which is clocked by the clock signal reaching it from the clocking and phase-shifting means (10, 12) and on the input of which the data stream is applied, - a lock word decoder (13) with parallel inputs connected to the outputs of the shift register corresponding to the relative distribution of the bits of the lock word in a pattern and - control means for phase shift (14) issuing a phase shift order for the phase shift means when the decoder (13) has not recognized locking words among the data stored in the shift register (11) over a minimum duration of two consecutive lock words.

5 / Frame synchronization device in a binary data transmission system in which the data is transmitted in the form of an isochronous train organized in frames each provided with a bit lock word distributed within the frame, characterized in what it includes: - timing means (20, 23) generating a clock signal from a selection of the periods of the rhythm signal of the data train reproducing a periodic pattern formed by relative locations of bits on the duration of a frame, at least some of which are distributed in accordance with the distribution of the bits of the locking word within a frame and which form groups of the same importance regularly distributed over the duration of a frame, - means for phase shift allowing, on command, to make the clock signal make a phase jump at least equal to a period of the rhythm signal of the data train, - a shift register formed by two parallel parts (21, 22) with serial input and parallel outputs with a number of stages at least equal to that of the data locations retained in the pattern, which are clocked by two phase-shifted versions of the clock signal and which receive in parallel the train of data, the first part (21) being clocked by a first version of the clock signal, consisting of a series of stages with prepositioning inputs and provided with a prepositioning command (P / S) controlled by means of phase shift control (25), the second part (22) being clocked by a second version of the clock signal phase shifted with respect to the first by a value. equal to the phase jump generated at once by the phase shifting means and consisting of a series of stages whose parallel outputs are connected to the pre-positioning inputs of the stages of the first part (21), - a locking word decoder (24) with parallel inputs connected to the outputs of the first part (21) of the shift register corresponding to the relative distribution in a pattern of the bits of the locking word and - said phase shift control means (25) issuing a phase shift order the intention of the phase shifting means and a parallel loading order for the first part (21) of the shift register when the decoder (24) has not recognized locking words from the data stored in the register shifted over a minimum duration of a lock word.

6 / Apparatus according to claim 5, characterized in that said phase jump delays said clock signal and the pre-positioning inputs of the stages of the first part (21) of the shift register are connected to the parallel outputs of the stages of rows immediately of the second part (22) of the shift register except for the first input which is connected to the output of the last stage of the second part (22) of the shift register.

7 / Frame synchronization device in a binary data transmission system in which the data is transmitted in the form of an isochronous train organized in frames each provided with a bit lock word distributed within the frame, characterized in that it comprises - timing means (50, 53, 56, 57) generating a clock signal from a selection of the periods of the rhythm signal of the data train reproducing a periodic pattern formed by locations relative bits over the duration of a frame, at least some of which are distributed in accordance with the distribution of the bits of the locking word within a frame and which form groups of the same size regularly distributed over the duration of a frame, - phase shift means making it possible, on command, to cause the clock signal to make a phase jump at least equal to a period of the rhythm signal of the data train and delaying this clock signal, - a shift register e formed of two parallel parts (51, 52) with serial input and parallel outputs with a number of stages at least equal to that of the data locations retained in the pattern, which are clocked by two mutually phase-shifted versions of the signal clock and which receive the data train in parallel, the first part (51) being clocked by a first version of the clock signal, consisting of a series of stages with prepositioning inputs and provided with a prepositioning command ( P / S) controlled by phase shift control means (55), the second part (52) being clocked by a second version of the clock signal phase shifted with respect to the first by a value equal to the phase jump generated in once by the phase shifting means and consisting of a series of stages whose parallel outputs with the exception of that of the top floor are connected to the pre-positioning inputs of the floors of the first part (51) of immediately higher rows, l 'in prepositioning of the first stage of the first part being connected in parallel with the serial inputs of the first and second parts, - a lock word decoder (54) with parallel inputs connected to the outputs of the first part (51) of the register to offset corresponding to the relative distribution in a pattern of the bits of the locking word and - said phase shift control means (55) delivering a phase shift order for the phase shift means and a parallel loading order for the the first part (51) of the shift register when the decoder (54) has not recognized locking words among the data stored in the shift register over a minimum duration of a locking word.