FR2565054A1

FR2565054A1 - DIGITAL DEVICE FOR FILTERING AND SUB-SAMPLING TWO SIGNALS OF COLOR DIFFERENCE

Info

Publication number: FR2565054A1
Application number: FR8408140A
Authority: FR
Inventors: Max Artigalas; Jean Chambaut
Original assignee: Thomson CSF SA
Current assignee: Thales SA
Priority date: 1984-05-24
Filing date: 1984-05-24
Publication date: 1985-11-29
Also published as: EP0168272A1; FR2565054B1

Abstract

L'INVENTION CONCERNE UN DISPOSITIF UTILISABLE DANS UN STUDIO DE TELEVISION NUMERIQUE POUR FILTRER ET SOUS-ECHANTILLONNER DEUX SIGNAUX DE DIFFERENCE DE COULEUR DONT LES VALEURS DR ET DB SONT REPRESENTEES RESPECTIVEMENT PAR DEUX MOTS BINAIRES APPLIQUES SIMULTANEMENT A DEUX BORNES D'ENTREE 10 ET 11. LE DISPOSITIF SELON L'INVENTION RESTITUE SEQUENTIELLEMENT DES VALEURS FILTREES ET SOUS-ECHANTILLONNEES DANS UN RAPPORT DEUX, PAR UN CALCUL PRENANT EN COMPTE TOUTES LES VALEURS D'ENTREE, MAIS QUI EST REALISE POUR UNE VALEUR FILTREE SUR DEUX DE CHAQUE SIGNAL DE DIFFERENCE DE COULEUR. LE DISPOSITIF COMPORTE : UN PREMIER ET UN SECOND ENSEMBLE DE REGISTRES A DECALAGE 1 ET 2 FOURNISSANT CINQ VALEURS RETARDEES DU PREMIER SIGNAL ET CINQ VALEURS RETARDEES DU SECOND SIGNAL; UN MULTIPLEXEUR 3 QUI AIGUILLE SOIT LES VALEURS DU PREMIER SIGNAL SOIT LES VALEURS DU SECOND SIGNAL VERS LES ENTREES D'UN DISPOSITIF DE CALCUL 4; CE DISPOSITIF DE CALCUL 4 DETERMINANT UNE COMBINAISON LINEAIRE DES VALEURS APPLIQUEES A CES ENTREES, A UNE FREQUENCE QUI EST EGALE A LA FREQUENCE D'ECHANTILLONNAGE DE CHACUN DES DEUX SIGNAUX DE DIFFERENCE DE COULEUR. APPLICATION AUX EQUIPEMENTS DE STUDIO DE TELEVISION NUMERIQUE.2.565.055THE INVENTION RELATES TO A DEVICE THAT CAN BE USED IN A DIGITAL TELEVISION STUDIO FOR FILTERING AND UNSAMPLING TWO COLOR DIFFERENCE SIGNALS WHOSE DR AND DB VALUES ARE REPRESENTED RESPECTIVELY BY TWO BINARY WORDS APPLIED SIMULTANEOUSLY TO TWO TERMINALS 10 AND 11 OF THE TERMINALS. THE DEVICE ACCORDING TO THE INVENTION SEQUENTIALLY RETURNS FILTERED AND UNSAMPLE VALUES IN A TWO RATIO, BY A CALCULATION TAKING INTO ACCOUNT ALL THE INPUT VALUES, BUT WHICH IS REALIZED FOR A FILTERED VALUE ON TWO OF EACH COLOR DIFFERENCE SIGNAL . THE DEVICE INCLUDES: A FIRST AND A SECOND SET OF OFFSET 1 AND 2 REGISTERS PROVIDING FIVE DELAYED VALUES OF THE FIRST SIGNAL AND FIVE DELAYED VALUES OF THE SECOND SIGNAL; A MULTIPLEXER 3 WHICH NEEDS EITHER THE VALUES OF THE FIRST SIGNAL OR THE VALUES OF THE SECOND SIGNAL TO THE INPUTS OF A CALCULATION DEVICE 4; THIS CALCULATION DEVICE 4 DETERMINING A LINEAR COMBINATION OF THE VALUES APPLIED TO THESE INPUTS, AT A FREQUENCY WHICH IS EQUAL TO THE SAMPLING FREQUENCY OF EACH OF THE TWO COLOR DIFFERENCE SIGNALS. APPLICATION TO DIGITAL TELEVISION STUDIO EQUIPMENT 2.565.055

Description

Dispositif numérique pour filtrer et sous-échantillonner deux signaux deDigital device for filtering and downsampling two signals of

différence de couleur L'invention concerne un dispositif qui constitue une partie de l'équipement d'un studio de télévision numérique. Dans un tel studio, chaque dispositif analyseur d'image, caméra ou analyseur d'image fixe, fournit en parallèle, et avec une bande passante identique, trois signaux de couleur: rouge, vert, bleu. Chacun de ces signaux est échantillonné à The invention relates to a device which constitutes part of the equipment of a digital television studio. In such a studio, each image analyzer device, camera or still image analyzer, provides in parallel, and with the same bandwidth, three color signals: red, green, blue. Each of these signals is sampled at

la fréquence Fech = 13,5 MHz et est codé par un mot binaire de onze bits. the frequency Fech = 13.5 MHz and is encoded by a binary word of eleven bits.

La transmission ou le traitement des images n'est pas réalisée au moyen des trois signaux de couleur, mais au moyen d'un signal de luminance et de deux signaux de différence de couleur générés à partir des trois signaux de couleur. Si R, V, et B sont les valeurs des trois signaux de couleur à un instant donné, la valeur Y de la luminance est calculée selon la formule: The transmission or processing of the images is not performed by means of the three color signals, but by means of a luminance signal and two color difference signals generated from the three color signals. If R, V, and B are the values of the three color signals at a given instant, the Y value of the luminance is calculated according to the formula:

Y = 0,299 R + 0,114 V + 0,587 BY = 0.299 R + 0.114 V + 0.587 B

La valeur du signal de différence de couleur rouge est déterminée selon la formule: The value of the red color difference signal is determined according to the formula:

DR = R (R - Y)DR = R (R - Y)

La valeur du signal de différence de couleur bleu est déterminée selon la formule: The value of the blue color difference signal is determined according to the formula:

DB = B (B- Y)DB = B (B-Y)

Les coefficients aR et MB sont des constantes qui tiennent compte de la différence de sensibilité de l'oeil en fonction de la couleur. Les valeurs de ces trois signaux sont codées chacune par un mot binaire de huit bits mais la bande passante des deux signaux de différence de couleur est réduite (1,5 MHz) par rapport à la bande passante du signal de luminance (5,5 MHz). Cette réduction de la bande passante des signaux des différences de couleur correspond à une suppression d'informations qui sont redondantes car elles sont contenues dans le signal de luminance, et qui ne sont pas nécessaires pour une bonne restitution de l'image compte tenu des caractéristiques de perception de l'oeil. D'autre part, les normes de transmission des signaux de télévision numérique prévoient que les The coefficients aR and MB are constants that take into account the difference in sensitivity of the eye as a function of color. The values of these three signals are each encoded by an eight-bit binary word but the bandwidth of the two color difference signals is reduced (1.5 MHz) with respect to the bandwidth of the luminance signal (5.5 MHz ). This reduction in the bandwidth of the color difference signals corresponds to a suppression of information which is redundant because it is contained in the luminance signal, and which is not necessary for a good restitution of the image taking into account the characteristics of perception of the eye. On the other hand, the standards for the transmission of digital television signals provide that

valeurs Y, DR, DB sont transmises séquentiellement, et non pas simulta- values Y, DR, DB are transmitted sequentially, and not simultaneously

nément, à la fréquence de 27 MHz et dans l'ordre suivant: at a frequency of 27 MHz and in the following order:

DB, Y, DR, Y, DB, Y, DR, Y,...DB, Y, DR, Y, DB, Y, DR, Y, ...

Cette séquence correspond à quatre points d'image, une valeur Y étant transmise pour chaque point d'image, une valeur DB et une valeur DR étant transmises pour chaque couple de points d'image. Les signaux de différence de couleur sont donc sous-échantillonnés à la fréquence Fec This sequence corresponds to four image points, a Y value being transmitted for each image point, a DB value and a DR value being transmitted for each pair of image points. The color difference signals are therefore subsampled at the frequency Fec

2-h 6,75 MHz par rapport aux signaux de couleur qui sont échantillon- 2-h 6.75 MHz compared to the color signals that are sample-

nés à la fréquence Fech = 13,5 MHz et dont les valeurs R, V, B sont at a frequency of Fech = 13.5 MHz and whose R, G, B values are

utilisées pour calculer les valeurs DR et DB. used to calculate the DR and DB values.

Par le théorème de Shannon, il est connu que la fréquence d'échantillonnage d'un signal doit être au moins égale à deux fois la fréquence maximale du spectre de ce signal. Le spectre du signal échantillonné est constitué d'une multitude de spectres élémentaires centrés sur les fréquences multiples de la fréquence d'échantillonnage et dont la largeur est égale à la largeur du spectre du signal avant échantillonnage. Si le théorème de Shannon n'est pas respecté ces spectres By Shannon's theorem, it is known that the sampling frequency of a signal must be at least twice the maximum frequency of the spectrum of this signal. The spectrum of the sampled signal consists of a multitude of elementary spectra centered on the frequencies that are multiple of the sampling frequency and whose width is equal to the width of the spectrum of the signal before sampling. If Shannon's theorem is not respected these spectra

élémentaires se chevauchent, le spectre élémentaire centré sur la fré- elementary overlap, the elementary spectrum centered on the frequency

quence 0 est perturbé comme s'il y avait un repliement de la partie supérieure de ce spectre élémentaire. Pour éviter un repliement du F spectre d'un signal échantillonné à la fréquence eh= 6,75 MHz, il est nécessaire que le signal à,échantillonner ait une bande passante inférieure quence 0 is disturbed as if there was a folding of the upper part of this elementary spectrum. To avoid a refolding of the F spectrum of a signal sampled at the frequency eh = 6.75 MHz, it is necessary for the signal to be sampled to have a lower bandwidth.

ou égale à ech= 3,375 MHz.or equal to ech = 3,375 MHz.

Un équipement de télévision numérique doit donc comporter une interface recevant simultanément les valeurs R, V, B codées chacune par un mot binaire de onze bits, déterminant simultanément les valeurs Y, DR, et DBcodées chacune par un mot binaire de huit bits, filtrant la suite des valeurs DR et la suite des valeurs DB pour réduire sa bande passante à 3, 375 MHz, prélevant une valeur sur deux dans chaque suite, et enfin Digital television equipment must therefore comprise an interface simultaneously receiving the values R, G, B each encoded by an eleven-bit binary word, simultaneously determining the values Y, DR, and DB each encoded by an eight-bit binary word, filtering the following the DR values and the rest of the DB values to reduce its bandwidth to 3, 375 MHz, taking a value out of two in each suite, and finally

multiplexant temporellement les valeurs DB, Y, et DR. temporally multiplexing the values DB, Y, and DR.

Il est connu de réaliser des filtres passe-bas numériques qui permettraient de filtrer la suite des valeurs DR pour limiter sa bande passante à 3,75 MHz avant de la sous-échantillonner à la fréquence de 6, 75 MHz. Un second filtre, identique, pourrait être prévu pour réaliser la même opération sur la suite des valeurs DB. La recherche d'une réduction du coût de réalisation de cet équipement conduit à rechercher une It is known to make digital low-pass filters that would filter the sequence of DR values to limit its bandwidth to 3.75 MHz before subsampling at the frequency of 6.75 MHz. A second filter, identical, could be provided to perform the same operation on the following values DB. The search for a reduction of the cost of realization of this equipment leads to look for a

simplification de ces filtres.simplification of these filters.

Il est connu par la demande de brevet français n 2 316 806 d'utiliser un même filtre numérique pour filtrer trois signaux distincts échantillonnés à une même fréquence. Les valeurs de ces trois signaux sont multiplexées dans le temps avant de les appliquer à une entrée du filtre, et elles sont démultiplexées à la sortie du filtre. Le filtre a une fréquence cd'horloge égale à trois fois la fréquence d'échantillonnage de chacun de ces signaux. Ce procédé est avantageux lorsque les trois signaux doivent subir des filtrages identiques et à condition que la fréquence d'échantillonnage permette de multiplier la fréquence d'horloge du filtre sans rencontrer de difficuités dues aux limitations de la technologie des circuits intégrés actuellement disponibles pour réaliser ce filtre. Dans le cas considéré, le filtrage doit être réalisé sur deux suites de valeurs échantillonnées à la fréquence de 13,5 MHz, par conséquent ce procédé nécessiterait une fréquence d'horloge de 27 MHz pour les moyens de calcul du filtre, ce qui impliquerait l'emploi de la technologie ECL, qui est beaucoup plus coûteuse et beaucoup plus complexe à utiliser que des It is known from French Patent Application No. 2,316,806 to use the same digital filter to filter three distinct signals sampled at the same frequency. The values of these three signals are multiplexed in time before applying them to an input of the filter, and they are demultiplexed at the output of the filter. The filter has a clock frequency equal to three times the sampling frequency of each of these signals. This method is advantageous when the three signals must undergo identical filtering and provided that the sampling frequency makes it possible to multiply the clock frequency of the filter without encountering any difficulties due to the limitations of the technology of the integrated circuits currently available to achieve this. filtered. In the case considered, the filtering must be carried out on two series of values sampled at the frequency of 13.5 MHz, therefore this method would require a clock frequency of 27 MHz for the means of calculation of the filter, which would imply the use of ECL technology, which is much more expensive and much more complex to use than

technologies plus lentes telles que la technologie dite TTL FAST (Fair- slower technologies such as TTL technology FAST (Fair-

child Fast Advanced Transistor Transistor Logic) commercialisée par la Société FAIRCHILD. Il est à remarquer que le sous-échantillonnage à la fréquence de 6,75 MHz ne peut être réalisé à l'entrée du filtre, puisque ce filtre a précisément pour fonction de réduire la bande passante des Fast Fast Transistor Transistor Logic) marketed by FAIRCHILD. It should be noted that subsampling at the frequency of 6.75 MHz can not be done at the input of the filter, since this filter has the specific function of reducing the bandwidth of

signaux avant de réaliser le sous-échantillonnage, afin d'éviter le phéno- before subsampling, in order to avoid the phenomenon

mène de repliement du spectre qui se traduirait par une dégradation de l'image. L'objet de l'invention est un dispositif numérique pour filtrer et sous-échantillonner les deux signaux de différence de couleur, plus simple et donc moins coûteux que deux filtres classiques utilisés en parallèle, et leads to aliasing of the spectrum which would result in a degradation of the image. The object of the invention is a digital device for filtering and downsampling the two color difference signals, which is simpler and therefore less expensive than two conventional filters used in parallel, and

qui est réalisable au moyen de la technologie TTL FAST. which is achievable using TTL FAST technology.

Selon l'invention, un dispositif numérique pour filtrer et sous- According to the invention, a digital device for filtering and sub-

échantillonner deux signaux de différence de couleur, est caractérisé en ce qu'il comporte: - un premier et un second ensemble de registres à décalage recevant respectivement une première suite de valeurs d'un premier signal de différence de couleur, et une seconde suite de valeurs d'un second signal de différence de couleur, à une fréquence Fech et restituant en parallèle un nombre fixé de valeurs de cette première suite et de cette seconde suite; - u multiplexeur pour transmettre alternativement les valeurs fournies par le premier ensemble et celles fournies par le second ensemble, à la fréquence Fech; - des moyens de calcul pour calculer, à la fréquence Fech, une valeur déterminée à partir des valeurs transmises par le multiplexeur, selon une fonction connue réalisant un filtrage passe-bas dont la bande passante Fec est inférieure ou égale à ec, la suite des valeurs alnsi calculées étant constituée alternativement d'une valeur du premier et d'une valeur du second signal de différence de couleur filtré et sous-échantillonné dans un sampling two color difference signals, is characterized in that it comprises: a first and a second set of shift registers respectively receiving a first sequence of values of a first color difference signal, and a second series of values of a second color difference signal, at a frequency Fech and restoring in parallel a fixed number of values of this first sequence and of this second sequence; a multiplexer for alternately transmitting the values provided by the first set and those supplied by the second set, at the frequency Fech; calculating means for calculating, at the frequency Fech, a value determined from the values transmitted by the multiplexer, according to a known function performing a low-pass filtering whose bandwidth Fec is less than or equal to ec, the sequence of calculated alnsi values being alternately constituted by a value of the first and a value of the second filtered and subsampled color difference signal in a

rapport deux.report two.

L'invention sera mieux comprise et d'autres détails apparattront à The invention will be better understood and other details will appear at

l'aide de la description ci-dessous et des figures l'accompagnant: using the description below and accompanying figures:

- la figure I représente le schéma synoptique d'un exemple de réalisation d'une interface comportant un dispositif selon l'invention; - la figure 2 représente un schéma synoptique d'un exemple de FIG. 1 represents the block diagram of an exemplary embodiment of an interface comprising a device according to the invention; FIG. 2 represents a block diagram of an example of

réalisation du dispositif selon l'invention. embodiment of the device according to the invention.

L'interface représentée sur la figure I reçoit simultanément une valeur R sur une bande d'entrée 13, une valeur V sur une borne d'entrée 14 et une valeur B sur une borne d'entrée 15 à la fréquence d'échantillonnage de 13, 5 MHz, et elle restitue sur une borne de sortie 8 des valeurs DB, Y, et DR en série, à la fréquence de 27 MHz. Cet exemple d'interface comporte un dispositif 12 dit de matriçage, un dispositif à retard 6, un multiplexeur 7, et un dispositif 5 selon l'invention. L'ensemble de cette interface est réalisé au moyen de circuits intégrés de technologie TTL FAST. Le dispositif 12 de matriçage possède trois entrées reliées respectivement aux trois bornes d'entrée 13, 14 et 15 pour recevoir trois mots binaires de onze bits codant les valeurs R, V et B. Il possède trois The interface shown in FIG. 1 simultaneously receives a value R on an input band 13, a value V on an input terminal 14 and a value B on an input terminal 15 at the sampling frequency of 13. , 5 MHz, and it outputs on an output terminal 8 values DB, Y, and DR in series, at the frequency of 27 MHz. This exemplary interface comprises a so-called matrixing device 12, a delay device 6, a multiplexer 7, and a device 5 according to the invention. This entire interface is made using TTL FAST technology integrated circuits. The matrixing device 12 has three inputs respectively connected to the three input terminals 13, 14 and 15 to receive three 11-bit binary words encoding the R, G and B values.

sorties fournissant chacune un mot binaire de huit bits codant respective- outputs each providing an eight-bit binary word coding respectively

ment les valeurs Y, DR, et DB calculées selon les formules: the values Y, DR, and DB calculated according to the formulas:

Y = 0,299 R + 0,114 V + 0,587 BY = 0.299 R + 0.114 V + 0.587 B

DR = 0,7295 (R - Y) + 128DR = 0.7295 (R-Y) + 128

DB = 0,577 (B - Y) + 128DB = 0.577 (B-Y) + 128

Les coefficients utilisés pour le calcul de Y tiennent compte de la sensibilité relative de l'oeil pour chacune des couleurs. Les coefficients utilisés pour le calcul de DR et DB tiennent compte de la différence entre les échelles de quantification utilisées pour les signaux de couleur (220 niveaux représentent un signal positif) et les échelles de quantification The coefficients used for the calculation of Y take into account the relative sensitivity of the eye for each of the colors. The coefficients used for calculating DR and DB take into account the difference between the quantization scales used for the color signals (220 levels represent a positive signal) and the quantization scales

utilisées pour les signaux de différence de couleur (225 niveaux représen- used for color difference signals (225 levels representing

tent un signal à valeur positive ou négative). La réalisation de ce dispositif 12 ne sera pas décrite plus en détails car elle est à la portée de l'homme de l'art. Trois sorties du dispositif 12 fournissent les valeurs Y, DR, et DB codées chacune par un mot binaire de huit bits, à une entrée du attempt a positive or negative value signal). The realization of this device 12 will not be described in more detail because it is within the reach of those skilled in the art. Three outputs of the device 12 provide the Y, DR, and DB values, each encoded by an eight-bit binary word, at an input of

dispositif à retard 6, et à deux bornes d'entrée 10 et 11 du dispositif 5. delay device 6, and two input terminals 10 and 11 of the device 5.

Le dispositif S filtre numériquement les deux signaux de diffé- The device S digitally filters the two difference signals.

rence de couleur pour réduire leur bande passante à 3,375 MHz et restituer séquentiellement des valeurs DB' et DR' filtrées, à la fréquence de 13,5 MHz. Ces valeurs sont fournies sous la forme d'un mot binaire de huit bits à une première entrée du multiplexeur 7. Une seconde entrée du multiplexeur 7 est reliée à une sortie du dispositif à retard 6 qui restitue, avec un retard correspondant à six périodes d'échantillonnage, des valeurs Y' codées par un mot binaire de huit bits, à la fréquence de 13,5 MHz. Le dispositif à retard 6 permet de compenser le retard provoqué par le dispositif 5 sur les valeurs des signaux de différence de couleur. Une sortie du multiplexeur 7 est reliée à une borne de sortie 8 de l'interface et lui fournit un mot binaire de huit bits qui est constitué soit par une valeur DB', soit par une valeur Y', soit par une valeur DR', ces trois valeurs étant Color coding to reduce their bandwidth to 3.375 MHz and sequentially restore filtered DB 'and DR' values at the frequency of 13.5 MHz. These values are provided in the form of an eight-bit binary word at a first input of the multiplexer 7. A second input of the multiplexer 7 is connected to an output of the delay device 6 which restores, with a delay corresponding to six periods of time. sampling, Y 'values encoded by an 8-bit binary word, at the frequency of 13.5 MHz. The delay device 6 compensates for the delay caused by the device 5 on the values of the color difference signals. An output of the multiplexer 7 is connected to an output terminal 8 of the interface and provides it with an eight-bit binary word which consists of either a DB 'value, a Y' value or a DR 'value, these three values being

transmises séquentiellement à la fréquence de 27 MHz. sequentially transmitted at the frequency of 27 MHz.

Le dispositif 5 doit éliminer les fréquences supérieures à 3,375 MHz tout en causant le moins possible de distorsion de phase, car celle-ci crée un phénomène de flou sur l'image restituée, phénomène qui est très facilement perceptible par l'oeil. Le dispositif 5 doit donc être linéaire en phase pour obtenir un temps de propagation de groupe constant. Il est connu divers dispositifs de filtrage numérique à phase linéaire et à réponse impulsionnelle finie. L'un de ces dispositifs comporte une série de registres reliés en série pour stocker et retarder les valeurs du signal à filtrer, des sorties intermédiaires fournissant ces valeurs respectivement à des entrées d'un dispositif de calcul déterminant la valeur d'une combinaison linéaire de ces valeurs. La sortie du dispositif de The device 5 must eliminate frequencies higher than 3.375 MHz while causing the least possible phase distortion, because it creates a phenomenon of blur on the rendered image, a phenomenon that is very easily noticeable by the eye. The device 5 must therefore be linear in phase to obtain a constant group delay. Various linear phase and finite impulse response digital filtering devices are known. One of these devices comprises a series of registers connected in series for storing and delaying the values of the signal to be filtered, intermediate outputs supplying these values respectively to inputs of a computing device determining the value of a linear combination of these values. The output of the device

calcul constitue la sortie du filtre. calculation is the output of the filter.

Le dispositif 5 est une adaptation d'un tel dispositif connu. The device 5 is an adaptation of such a known device.

Il comporte un dispositif de calcul 4 et un ensemble I de registres à décalage analogues à ceux qui seraient employés pour filtrer un signal unique. Il est prévu un second ensemble de registres à décalage, 2, et un multiplexeur 3, pour permettre le filtrage d'un second signal au moyen du même dispositif de calcul 4. Des moyens de commande non représentés sur la figure 1 fournissent aux ensembles 1 et 2 et au dispositif 4 un signal d'horloge H de fréquence 13,5 MHz, et fournissent un signal de commande It comprises a computing device 4 and a set I of shift registers similar to those which would be used to filter a single signal. There is provided a second set of shift registers, 2, and a multiplexer 3, to allow the filtering of a second signal by means of the same computing device 4. Control means not shown in FIG. 1 provide the sets 1 and 2 and the device 4 a clock signal H of 13.5 MHz frequency, and provide a control signal

C1 au multiplexeur 3.C1 to the multiplexer 3.

La réalisation d'un dispositif de calcul pour un filtre numérique traitant un seul signal est décrite notamment dans: The realization of a computing device for a digital filter processing a single signal is described in particular in:

- TECHNIQUES FOR DESIGNING FINITE-DURATION IMPULSE - TECHNIQUES FOR DESIGNING FINITE-DURATION IMPULSE

RESPONSE DIGITAL FILTERS, par L. RABINER (I.E.E.E. Trans. Commun. RESPONSE DIGITAL FILTERS, by L. RABINER (I.E.E.E. Common Trans.

Technol. - Avril 1971) qui présente différentes méthodes d'approximation pour les filtres à réponse impulsionnelle finie. L'estimation du nombre des coefficients d'un tel filtre passe-bas est précisée dans: Technol. - April 1971) which presents different methods of approximation for filters with finite impulse response. The estimation of the number of coefficients of such a low-pass filter is specified in:

- APPROXIMATE DESIGN RELATIONSHIPS FOR LOW-PASS FIR - APPROXIMATE DESIGN RELATIONSHIPS FOR LOW-PASS FIR

DIGITAL FILTERS, par L. RABINER (IEEE Trans. on Audio and Electro- DIGITAL FILTERS, by L. RABINER (IEEE Trans.

acoustics - Octobre 1973) La méthode d'approximation de la fonction de transfert d'un filtre au sens de Tchebycheff est traitée dans les articles: acoustics - October 1973) The method of approximation of the transfer function of a filter in the sense of Chebysheff is treated in the articles:

- CHEBYSHEV APPROXIMATION FOR NON RECURSIVE - CHEBYSHEV APPROXIMATION FOR NON RECURSIVE

DIGITAL FILTERS WITH LINEAR PHASE, par T. PARKS et 3. MC CLELLAN (IEEE Transactions on circuit theory - Mars 1972) DIGITAL FILTERS WITH LINEAR PHASE, by T. PARKS and 3. MC CLELLAN (IEEE Transactions on Circuit Theory - March 1972)

- FIR DIGITAL FILTER DESIGN TECHNIQUES USING WEIGHTED - FIR DIGITAL FILTER DESIGN TECHNICAL USING WEIGHTED

CHEBYSHEV APPROXIMATION par L. RABINER, 3. MC CLELLAN, CHEBYSHEV APPROXIMATION by L. RABINER, 3. MC CLELLAN,

T. PARKS (Proceeding of the IEEE - Avril 1975). T. PARKS (Proceeding of the IEEE - April 1975).

Dans cet exemple le dispositif de calcul 4 calcule une valeur DB' du signal filtré, selon la formule: In this example, the computing device 4 calculates a value DB 'of the filtered signal, according to the formula:

yl(n) = - 0,0625 xl(n) + 0,3125 xl(n-2) + 0,5 xl(n-3) + 0,3125 xl(n-4) - yl (n) = - 0.0625 xl (n) + 0.3125 xl (n-2) + 0.5 xl (n-3) + 0.3125 xl (n-4) -

0,0625 xl(n-6) pour obtenir une nième valeur yl(n) du signal de différence de couleur bleu, xl(i) étant la valeur de rang i du signal DB non filtré, et n étant une valeur entière supérieure à 7; et selon la formule: 0.0625 xl (n-6) to obtain an nth value yl (n) of the blue color difference signal, xl (i) being the rank i value of the unfiltered DB signal, and n being an integer value greater than 7; and according to the formula:

Y2(n) = - 0,0625 x2(n-1) + 0,3125 x2(n-3) + 0,5 x2(n-4) + 0,3125 x2(n-5) - Y2 (n) = - 0.0625 x2 (n-1) + 0.3125 x2 (n-3) + 0.5 x2 (n-4) + 0.3125 x2 (n-5) -

0,0625 x2(n-7) pour obtenir une nieme valeur y2(n) du signal de différence de 0.0625 x2 (n-7) to obtain a nth value y2 (n) of the difference signal of

couleur rouge, x2(i) étant la valeur de rang i du signal DR non filtré. red color, x2 (i) being the rank i value of the unfiltered DR signal.

Le décalage d'un rang entre les valeurs xi et les valeurs x2 The shift of a rank between xi values and x2 values

correspond à un décalage temporel d'une période d'échantillonnage pro- corresponds to a time lag of a pro-

curé par l'ensemble 1 qui comporte un étage de plus que l'ensemble 2. Ce décalage permet d'alterner le calcul dey yl(n) et de y2(n) dans le dispositif de calcul 4. Il est à noter qu'en alternant le calcul de Y1 et de Y2 ' à la fréquence Fech = 13,5 MHz, le dispositif de calcul 4 ne détermine qu'une valeur filtrée sur deux, et réalise ainsi un souséchantillonnage, tout en curé by the set 1 which comprises one more stage than the set 2. This shift allows to alternate the calculation dey yl (n) and y2 (n) in the computing device 4. It should be noted that by alternating the calculation of Y1 and Y2 'at the frequency Fech = 13.5 MHz, the computing device 4 determines only one filtered value out of two, and thus performs an undersampling, while

prenant en compte l'ensemble des valeurs xl pour calculer Y1 et l'ensem- taking into account the set of xl values to calculate Y1 and the set

ble des valeurs x2 pour calculer y2 comme le ferait deux filtres x2 values to calculate y2 as would two filters

indépendants travaillant en parallèle. independent working in parallel.

L'algorithme utilisé est celui de Mc CLELLAN et TARKS, fondé sur la méthode de REMEZ. Cet exemple de réalisation présente l'avantage d'avoir deux coefficients nuls: les coefficients de x(n-I) et x(n-5) et d'avoir des coefficients décomposables en une somme de puissance de The algorithm used is that of Mc CLELLAN and TARKS, based on the REMEZ method. This embodiment has the advantage of having two null coefficients: the coefficients of x (n-I) and x (n-5) and of having coefficients that can be decomposed into a power sum of

1/2:1/2:

- 0,0625 = - 2-4 et 0,3125 = 2-4 + 2-6 Cette dernière propriété permet de réaliser le dispositif de calcul 4 sans utiliser de multiplicateurs, qui sont coûteux lorsqu'ils sont capables de fonctionner à 13,5 MHz, la multiplication étant ramenée à une suite d'additions de nombres binaires dont les bits sont décalés de man'ère appropriée. Les coefficients ainsi choisis permettent de réaliser un filtrage dont la bande passante est égale au quart de la fréquence - 0.0625 = - 2-4 and 0.3125 = 2-4 + 2-6 This last property makes it possible to make the computing device 4 without using multipliers, which are expensive when they are capable of operating at 13, 5 MHz, the multiplication being reduced to a series of additions of binary numbers whose bits are shifted appropriately. The coefficients thus chosen make it possible to carry out a filtering whose bandwidth is equal to a quarter of the frequency

d'horloge du dispositif de calcul 4, c'est-à-dire 3,375 MHz. clock of the computing device 4, that is to say 3,375 MHz.

Le premier et le second ensemble de registres à décalage, 1 et 2, possèdent chacun une entrée série pouvant recevoir un mot binaire de huit bits et reliée respectivement à la borne d'entrée 10 et à la borne d'entrée 11I Ils possèdent chacun des sorties parallèles fournissant cinq mots de huit bits. Les sorties parallèles de l'ensemble 1 sont reliées à des premières entrées du multiplexeur 3 et les sorties parallèles de l'ensemble 2 sont reliées à des secondes entrées du multiplexeur 3. Le multiplexeur 3 possède une sortie multiple fournissant cinq mots binaires de huit bits à une entrée multiple du dispositif de calcul 4. Une sortie du dispositif 4 The first and second sets of shift registers, 1 and 2, each have a serial input capable of receiving an eight-bit binary word and respectively connected to the input terminal 10 and to the input terminal 11I. They each have parallel outputs providing five eight-bit words. The parallel outputs of the set 1 are connected to first inputs of the multiplexer 3 and the parallel outputs of the set 2 are connected to second inputs of the multiplexer 3. The multiplexer 3 has a multiple output providing five binary words of eight bits to a multiple input of the computing device 4. An output of the device 4

constitue la sortie du dispositif 5. constitutes the output of the device 5.

Les moyens de commande du dispositif 5 fournissent aussi un signal de commande C2 au multiplexeur 7. Le signal d'horloge H est appliqué aussi à des entrées d'horloge du dispositif de matriçage 12 et du dispositif 6. Le signal de commande C1 commande le multiplexeur 3 pour qu'il transmette alternativement, à la fréquence de 6,75 MHz, les valeurs présentes sur ses premières entrées ou les valeurs présentes sur ses secondes entrées. Le signal de commande C2 est appliqué à une entrée de The control means of the device 5 also provide a control signal C2 to the multiplexer 7. The clock signal H is also applied to clock inputs of the matrix device 12 and the device 6. The control signal C1 controls the multiplexer 3 so that it transmits alternately, at the frequency of 6.75 MHz, the values present on its first inputs or the values present on its second inputs. The control signal C2 is applied to an input of

commande du multiplexeur 7 pour que celui-ci relie sa sortie alternati- control of the multiplexer 7 so that it connects its alternating output

vement à sa première et à sa seconde entrée à la fréquence de 27 MHz. first and second entry at the 27 MHz frequency.

La figure 2 représente le schéma synoptique plus détaillé de cet exemple de réalisation du dispositif 5. L'ensemble I de registres à décalage est constitué de huit registres 20 à 27 reliés en série dans cet ordre, la borne d'entrée 10 étant reliée à une entrée multiple du registre 20. Chaque registre 20 à 27 a une entrée d'horloge recevant le signal H pour enregistrer un mot de huit bits transmis par le registre qui le FIG. 2 represents the more detailed block diagram of this embodiment of the device 5. The set I of shift registers consists of eight registers 20 to 27 connected in series in this order, the input terminal 10 being connected to a multiple input of the register 20. Each register 20 to 27 has a clock input receiving the signal H for recording an eight-bit word transmitted by the register which

précède. L'ensemble I possède cinq sorties multiples reliées respective- above. Set I has five multiple outputs connected respectively

ment à la sortie du registre 21, du registre 23, du registre 24, du registre et du registre 27. Chacune de ces sorties fournit une valeur codée par at the output of the register 21, the register 23, the register 24, the register and the register 27. Each of these outputs provides a value coded by

un mot binaire de huit bits à une entrée multiple du multiplexeur 3. an eight-bit binary word to a multiple input of the multiplexer 3.

L'ensemble 2 de registres à décaiage est constitué de sept registres 28 à 34 reliés en série dans cet ordre, la borne d'entrée 11 étant reliée à une entrée multiple du registre 28. Chaque registre 28 à 34 possède une entrée d'horloge recevant le signal H. L'ensemble 2 possède cinq sorties multiples reliées respectivement à la sortie du registre 28, du registre 30, du registre 31, du registre 32 et du registre 34. Ces sorties sont reliées respectivement à cinq entrées multiples du multiplexeur 3 et The set 2 of decoupling registers consists of seven registers 28 to 34 connected in series in this order, the input terminal 11 being connected to a multiple input of the register 28. Each register 28 to 34 has a clock input The set 2 has five multiple outputs respectively connected to the output of the register 28, the register 30, the register 31, the register 32 and the register 34. These outputs are respectively connected to five multiple inputs of the multiplexer 3. and

fournissent chacune une valeur codée par un mot binaire de huit bits. each provide a value encoded by an eight-bit binary word.

Le multiplexeur 3 est constitué de cinq circuits intégrés multiple- The multiplexer 3 consists of five integrated circuits

xeurs (MUX), 35 à 39, ayant chacun une première et une seconde entrée pouvant être reliées à une sortie pour transmettre un mot binaire de huit bits, en fonction du signal de commande C1 qui est appliqué à chacun de ces circuits intégrés multiplexeurs. Les sorties de ces circuits intégrés multiplexeurs 35 à 39 constituent les cinq sorties du multiplexeur 3 qui MUXs 35 to 39, each having a first and a second input connectable to an output for transmitting an eight-bit binary word, based on the C1 control signal that is applied to each of these multiplexer integrated circuits. The outputs of these multiplexer integrated circuits 35 to 39 constitute the five outputs of the multiplexer 3 which

fournissent chacune un mot binaire de huit bits. each provide an eight-bit binary word.

Le dispositif de calcul 4 comporte cinq additionneurs numériques, à 43, et 46; un dispositif 49 de complémentation à deux; trois registres 44, 45, et 48; et une mémoire morte (PROM) 47. L'additionneur possède deux entrées recevant chacune un mot binaire de huit bits fourni respectivement par la sortie du circuit intégré multiplexeur 36 et la sortie du circuit intégré multiplexeur 38. L'additionneur 41 possède deux entrées recevant chacune un mot binaire de huit bits fourni respectivement par la sortie du circuit intégré multiplexeur 35 et par la The computing device 4 comprises five digital adders, at 43, and 46; a complementation device 49 to two; three registers 44, 45, and 48; and a read-only memory (PROM) 47. The adder has two inputs each receiving an eight-bit binary word provided respectively by the output of the multiplexer integrated circuit 36 and the output of the multiplexer integrated circuit 38. The adder 41 has two inputs receiving each an eight-bit binary word provided respectively by the output of the multiplexer integrated circuit 35 and by the

sortie du circuit intégré multiplexeur 39. output of multiplexer integrated circuit 39.

L'additionneur 40 possède une sortie fournissant un mot binaire de neuf bits à une première entrée de l'additionneur 42, ces neuf bits étant décalés de deux rangs pour diviser par quatre la valeur fournie à l'additionneur 42. L'additionneur 42 possède une seconde entrée recevant un mot binaire de huit bits fourni par la sortie du circuit intégré multiplexeur 37. D'autre part, la sortie de l'additionneur 40 est reliée à une première entrée de l'additionneur 43 pour lui fournir un mot binaire de neuf bits, ces neuf bits étant décalés de quatre rangs pour diviser par seize la valeur fournie à l'additionneur 43. L'additionneur 43 possède une autre entrée recevant un mot binaire de dix bits fourni par une sortie du dispositif 49 de complémentation à deux, ces dix bits étant décalés de The adder 40 has an output providing a nine-bit binary word at a first input of the adder 42, these nine bits being shifted by two ranks to divide by four the value supplied to the adder 42. The adder 42 has a second input receiving an eight-bit binary word provided by the output of the multiplexer integrated circuit 37. On the other hand, the output of the adder 40 is connected to a first input of the adder 43 to provide it with a binary word of nine bits, these nine bits being shifted by four ranks to divide by sixteen the value supplied to the adder 43. The adder 43 has another input receiving a ten-bit binary word provided by an output of the complementing device 49 to two , these ten bits being offset from

quatre rangs pour diviser par seize la valeur fournie à l'additionneur 43. four ranks to divide by sixteen the value supplied to the adder 43.

Le dispositif 49 possède une entrée recevant un mot binaire de neuf bits fourni par la sortie de l'additionneur 41. Une sortie de l'additionneur 42 The device 49 has an input receiving a nine-bit binary word provided by the output of the adder 41. An output of the adder 42

fournit un mot binaire de dix bits à une entrée multiple du registre 44. provides a 10-bit binary word to a multiple input of the register 44.

Une sortie de l'additionneur 43 fournit un mot binaire de neuf bits plus un An output of the adder 43 provides a nine-bit binary word plus one

bit de signe S à une entrée multiple du registre 45. sign bit S at a multiple input of register 45.

Une sortie du registre 44 et une sortie du registre 45 fournissent chacune un mot binaire de dix bits respectivement à deux entrées de 1o l'additionneur 46. Une sortie de l'additionneur 46 fournit un mot binaire de dix bits plus un bit de signe S à une entrée d'adresse de la mémoire morte 47. Une sortie de données de la mémoire morte 47 fournit un mot binaire de huit bits à une entrée multiple du registre 48. Une sortie de ce registre 48 constitue la sortie du dispositif de calcul 4 et est donc reliée à la borne de sortie 9 pour lui fournir un mot binaire de huit bits. Les registres 44, , et 48 possèdent chacun une entrée d'horloge recevant le signal d'horloge H. Pour décrire le fonctionnement de cet exemple de réalisation, considérons un par un chaque terme de la formule donnant la valeur calculée y(n). A l'instant considéré la valeur x(n) est fournie, par exemple, par la sortie du registre 28 et est transmise par le circuit intégré multiplexeur 35 à l'additionneur 41. Le dispositif 49 réalise un changement de signe. Le décalage du mot binaire que fournit la sortie du dispositif 42 réalise une division par seize correspondant au coefficient 0,0625. La valeur x(n-2) est fournie dans cet exemple par la sortie du registre 30, et est transmise par le circuit intégré multiplexeur 36 à l'additionneur 40. Le mot binaire de neuf bits fourni par la sortie de l'additionneur 40 est appliqué avec un décalage de deux rangs à une entrée de l'additionneur 42 et avec un décalage de quatre rangs à une entrée de l'additionneur 43 pour réaliser une multiplication par 1/4 et par 1/16 respectivement. Les valeurs ainsi obtenues sont transmises par les registres tampons 44 et 45 à l'additionneur 46 qui réalise la somme des coefficients 1/4 et 1/16 pour An output of the register 44 and an output of the register 45 each provide a 10-bit binary word respectively at two inputs of 1o the adder 46. An output of the adder 46 provides a binary word of ten bits plus a sign bit S to an address input of the read-only memory 47. A data output of the read-only memory 47 provides an eight-bit binary word to a multiple input of the register 48. An output of this register 48 constitutes the output of the computing device 4 and is therefore connected to the output terminal 9 to provide an eight-bit binary word. The registers 44,, and 48 each have a clock input receiving the clock signal H. To describe the operation of this embodiment, consider one by one each term of the formula giving the calculated value y (n). At the instant considered the value x (n) is provided, for example, by the output of the register 28 and is transmitted by the multiplexer integrated circuit 35 to the adder 41. The device 49 realizes a sign change. The offset of the binary word provided by the output of the device 42 realizes a division by sixteen corresponding to the coefficient 0.0625. The value x (n-2) is provided in this example by the output of the register 30, and is transmitted by the multiplexer integrated circuit 36 to the adder 40. The nine-bit binary word provided by the output of the adder 40 is applied with a shift of two rows to an input of the adder 42 and with a shift of four rows to an input of the adder 43 to perform a multiplication by 1/4 and by 1/16 respectively. The values thus obtained are transmitted by the buffer registers 44 and 45 to the adder 46 which calculates the sum of the coefficients 1/4 and 1/16 for

obtenir le coefficient 0,3125.obtain the coefficient 0.3125.

Le calcul du terme 0,3125 x(n-4) est réalisé de manière analogue, la valeur x(n-4) étant appliquée à l'autre entrée de l'additionneur 40 par l'intermédiaire du circuit intégré multiplexeur 38. Le calcul du terme 0, 5 x(n-3) est réalisé à partir de la valeur x(n-3) fournie par la sortie du registre 31 et transmise par le circuit intégré multiplexeur 37 à une The calculation of the term 0.3125 x (n-4) is performed analogously, the value x (n-4) being applied to the other input of the adder 40 via the multiplexer integrated circuit 38. calculating the term 0.5 x (n-3) is made from the value x (n-3) provided by the output of the register 31 and transmitted by the multiplexer integrated circuit 37 to a

entrée de l'additionneur 42 avec un décalage d'un bit réalisant la multipli- input of the adder 42 with a bit shift of the multiplier

cation par le facteur 1/2. Le terme - 0,0625 x(n-6) est calculé de manière analogue au terme - 0,0625 x(n), en appliquant sur une autre entrée de l'additionneur 41 la valeur x(n-6) qui est fournie par la sortie du registre cation by the factor 1/2. The term - 0.0625 x (n-6) is calculated analogously to the term - 0.0625 x (n), by applying to another input of the adder 41 the value x (n-6) which is provided by the exit of the register

34 et qui est transmise par le circuit intégré multiplexeur 39. 34 and which is transmitted by the multiplexer integrated circuit 39.

L'existence des coefficients négatifs dans la formule de calcul de la valeur du signal filtré modifie l'amplitude de ce signal dans un rapport de 1,25. Dans certains cas il peut donc y avoir débordement du signal filtré au-delà des valeurs 16 et 240 qui constituent les bornes de ces variations selon la norme relative à cette interface de studio. Cette norme exige que les signaux soient codés sur huit bits et que la relation entre le signal de différence de couleur analogique R-Y (respectivement BY) et le signal numérisé DR (respectivement DB) soit: The existence of the negative coefficients in the formula for calculating the value of the filtered signal modifies the amplitude of this signal in a ratio of 1.25. In some cases there may be overflow of the filtered signal beyond the values 16 and 240 which constitute the limits of these variations according to the standard relating to this studio interface. This standard requires that signals be encoded on eight bits and that the relationship between the analog R-Y (respectively BY) color difference signal and the digitized DR signal (respectively DB) is:

(R-Y) DR-128(R-Y) DR-128

analogique - 224 De plus, les niveaux 0 et 255 sont interdits car ils servent à coder des signaux de synchronisation. Pour éviter des débordements jusqu'à 0 ou 255, les valeurs fournies par l'additionneur 46, qui sont codées par 10 bits plus un bit de signe, sont traitées par la mémoire morte 47 qui réalise une fonction de transfert linéaire et de gain unité lorsque la valeur appliquée sur son entrée d'adresses est située dans la gamme 1 à 254; qui réalise un écrêtage à la valeur I lorsque la valeur appliquée est inférieure à 1, et qui réalise un écrêtage à la valeur 254 lorsque la valeur appliquée est supérieure à 254. En pratique un débordement hors de la gamme I à 254 arrive rarement et l'écrêtage ne cause donc pas de perturbations de In addition, levels 0 and 255 are prohibited because they are used to encode synchronization signals. To avoid overflows up to 0 or 255, the values provided by the adder 46, which are encoded by 10 bits plus a sign bit, are processed by the read-only memory 47 which performs a linear transfer and unity gain function. when the value applied to its address input is in the range 1 to 254; which performs a clipping at the I value when the applied value is less than 1, and which cleaves at the value 254 when the applied value is greater than 254. In practice an overflow from the range I to 254 is infrequent and the 'Clipping does not cause any disturbances of

l'image.the image.

L'invention ne se limite pas aux modes de réalisation décrits ci- The invention is not limited to the embodiments described above.

dessus et de nombreuses variantes sont à la portée de rhomme de l'art, notamment en ce qui concerne la réalisation du dispositif de calcul 4, le above and many variants are within the reach of those skilled in the art, in particular as regards the embodiment of the computing device 4, the

choix des coefficients ainsi que leur nombre. choice of coefficients and their number.

Claims

1. Digital device for filtering and downsampling two color difference signals, characterized in that it comprises: a first and a second set of shift registers (1, 2) respectively receiving a first series of values of a first color difference signal, and a second sequence of P values of a second color difference signal, at a frequency Fech, and restoring in parallel a fixed number of values of this first sequence and of this second sequence; a multiplexer (3) for alternately transmitting the values supplied by the first set (1) and those supplied by the second set (2> at the frequency Fech) - calculation means (4) for calculating at the frequency Fech a value determined from the values transmitted by the multiplexer (3), according to a known function performing a low-pass filtering whose band Fb 'passing is less than or equal to ech, the sequence of the values thus calculated being constituted alternately of a value of the first and

of a value of the second filtered and subdivided color difference signal

sampled in a two report.

2. Device according to claim 1, characterized in that the first set (1) of shift registers restores values: x1 (n), x1 (n-2), x1 (n-3), x1 (n- 4), xl (n-6); xl (i) being the rank value i of the first color difference signal and n being an integer value greater than 7; in that the second set (2) of shift registers returns values: x2 (n-1), x2 (n-3), x2 (n-4), x2 (n-5), x2 (n-7) ); x2 (i) being the rank value i of the second color difference signal; and in that the calculation means (4) determine values y1 (n) and y2 (n) of the first and second filtered color signal, according to the formulas:

yl (n) = - 0.0625 xl (n) + 0.3125 xl (n-2) + 0.5 x1 (n-3) + 0.3125 xl (n-4) -

0.0625 x (n-6)

y2 (n) = - 0.0625 x2 (n-1) + 0.3125 x2 (n-3) + 0.05 x2 (n-4) + 0.3125 x2 (n-5) -

0.0625 x 2 (n-7).