FR2548454A1 - Field-effect transistor with submicronic gate exhibiting a vertical structure - Google Patents
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- 230000005669 field effect Effects 0.000 title claims abstract description 12
- 230000001747 exhibiting effect Effects 0.000 title claims 2
- 239000000758 substrate Substances 0.000 claims abstract description 22
- 229910052751 metal Inorganic materials 0.000 claims abstract description 10
- 239000002184 metal Substances 0.000 claims abstract description 10
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 claims description 9
- 229910001218 Gallium arsenide Inorganic materials 0.000 claims description 9
- 238000004519 manufacturing process Methods 0.000 claims description 6
- 229910045601 alloy Inorganic materials 0.000 claims description 4
- 239000000956 alloy Substances 0.000 claims description 4
- 150000001875 compounds Chemical class 0.000 claims description 3
- 230000008020 evaporation Effects 0.000 claims description 3
- 238000001704 evaporation Methods 0.000 claims description 3
- 229910017401 Au—Ge Inorganic materials 0.000 claims description 2
- 229910052782 aluminium Inorganic materials 0.000 claims description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 2
- 230000015572 biosynthetic process Effects 0.000 claims description 2
- 238000001816 cooling Methods 0.000 claims description 2
- 230000005496 eutectics Effects 0.000 claims description 2
- 230000003993 interaction Effects 0.000 claims description 2
- BYDQGSVXQDOSJJ-UHFFFAOYSA-N [Ge].[Au] Chemical compound [Ge].[Au] BYDQGSVXQDOSJJ-UHFFFAOYSA-N 0.000 claims 2
- 229910000927 Ge alloy Inorganic materials 0.000 claims 1
- 239000011810 insulating material Substances 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 35
- 238000005530 etching Methods 0.000 description 5
- 238000002513 implantation Methods 0.000 description 4
- 238000001465 metallisation Methods 0.000 description 3
- 239000000463 material Substances 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000000407 epitaxy Methods 0.000 description 1
- 230000002349 favourable effect Effects 0.000 description 1
- 150000002291 germanium compounds Chemical class 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000010287 polarization Effects 0.000 description 1
- 239000011241 protective layer Substances 0.000 description 1
- 230000003252 repetitive effect Effects 0.000 description 1
- 230000002441 reversible effect Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
- H01L29/812—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate
- H01L29/8122—Vertical transistors
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- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
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Abstract
Description
TRANSISTOR A EFFET DE CHAMP A GRILLE SUBMECRONIQUE PRESENTANT UNE
STRUCTURE VERTICALE
L'invention concerne les transistors à effet de champ de type Schottky à grille ultra-courte présentant une structure verticale. Elle trouve son application dans les circuits intégrés, de faible consommation, à canmutation ultrarapide, ou bien dans les circuits intégrés fonctionnant en hyperfréquence, notamment dans le domaine des télécougunications. SUBMECRONIC GRID FIELD-EFFECT TRANSISTOR WITH A
VERTICAL STRUCTURE
The invention relates to ultra-short gate Schottky type field effect transistors having a vertical structure. It finds its application in integrated circuits, of low consumption, with ultra-rapid switching, or in integrated circuits operating at microwave frequencies, in particular in the field of telecougunications.
Les transistors à effet de champ de type Schottky conventionnels sont composés de deux contacts ohmiques, de source et drain, situés de part et d'autre d'un contact Schottky, constituant la grille, disposés sur une couche dite active, de type N, recouvrant un substrat monocristallin seni-i.solant. Le fonctionnement de ces transistors suppose la desertion, sous la grille, d'une partie de la couche active de type N, par application d'un potentiel sur la grille, créant un courant entre la source et le drain dans le canal, ce dernier étant la partie de la couche active située entre la zone désertée et le substrat. Conventional Schottky type field effect transistors are composed of two ohmic contacts, source and drain, located on either side of a Schottky contact, constituting the gate, arranged on a so-called active layer, of type N, covering a seni-i-insulating monocrystalline substrate. The operation of these transistors supposes the desertion, under the gate, of a part of the active layer of type N, by application of a potential on the gate, creating a current between the source and the drain in the channel, the latter being the part of the active layer located between the deserted area and the substrate.
La résistance de grille étant proportionnelle à la lon- gageur de grille, et la frequence de coupure étant inversement proportionnelle à la résistance, il est impératif7 pour augmenter la frequenee de fOnctionnement du transistor, de diminuer la longueur de grille qui est définie conme étant la distance parcourue sous la grille par les électrons. The gate resistance being proportional to the gate length, and the cut-off frequency being inversely proportional to the resistance, it is imperative7 to increase the operating frequency of the transistor, to decrease the gate length which is defined as being the distance traveled under the grid by electrons.
D'autre part, lorsque le transistor fonctionne en commu- tation, le temps de transit des électrons sous la grille est d'autant plus petit que la longueur de grille est plus faible. On the other hand, when the transistor operates in switching mode, the transit time of the electrons under the gate is all the smaller as the gate length is shorter.
Enfin, lorsque la longueur de grille atteint des valeurs de tordre de quelques dixifflles de microns, longueurs variables selon le dopage de la couche active, il apparat un nouveau phénomene dit transport balistique qui est très favorable.En effet, lorsque la distance parcourue par un électron est plus petite que son libre parcours moyen, alors la vitesse de ltélectron peut être considérée comme maximale (le libre parcours moyen d'un electron étant défini comme la distance moyenne parcourue par l'électron dans un réseau cristallin avant qu'intervienne une collision qui ralentit ltélectron et lui fait perdre partiellement son
Les vitesses atteintes par un électron en transport balistique peuvent être 10 fois celles qu'il atteint en régime d'équilibre pour un même champ électrique. Dans ces conditions le temps de transit est considérablement réduit ou la fréquence de coupure augmentée.Finally, when the gate length reaches twist values of a few tenths of a micron, varying lengths depending on the doping of the active layer, a new phenomenon known as ballistic transport appears which is very favorable. Indeed, when the distance traveled by a electron is smaller than its mean free path, then the speed of the electron can be considered maximum (the mean free path of an electron being defined as the average distance traveled by the electron in a crystal lattice before a collision occurs. which slows down the electron and causes it to partially lose its
The speeds reached by an electron in ballistic transport can be 10 times those it reaches in equilibrium regime for the same electric field. Under these conditions, the transit time is considerably reduced or the cut-off frequency increased.
Cependant, dans les transistors conventionnels qui pré sentent une structure horizontale dite PLANAR, il n'est pas aisé de réduire la longueur de grille, cette dernière étant limitée par la définition des masques utilisés lors de l'implantation du transistor ou du circuit intégré. C'est pourquoi une structure verticale, ou la longueur de grille est limitée seulement à ltépaisseur d'une couche métallique réalisée par évaporation, apporte un progrès technique important dans la réalisation de transistors à effet de champ pour une application telle que définie dans le préambule. However, in conventional transistors which have a so-called PLANAR horizontal structure, it is not easy to reduce the gate length, the latter being limited by the definition of the masks used during the implantation of the transistor or of the integrated circuit. This is why a vertical structure, where the gate length is limited only to the thickness of a metal layer produced by evaporation, provides significant technical progress in the production of field effect transistors for an application as defined in the preamble. .
D'une façon plus précise, l'invention concerne un transistor à effet de champ, de type Schottky, à grille ultracourte et structure verticale, comportant d'une part, sur une face d'un substrat une succession de trois couches éptaxiales respectivement de type N , N et N+ dont les deux couches supérieures sont gravées jusqu'au milieu de ltépaisseur de la seconde couche autour d'un plot qui forme ainsi une saillie constituée de la troisième couche et d'une partie de la seconde et qui supporte, sur la troisième couche, un premier contact ohmique de source ou drain, comportant d'autre part une électrode de grille déposée sur un caisson implanté rendu semi-isolant et formée par une couche métallique d'épaisseur inférieure à celle de la seconde couche épitaxiale dite active, en contact avec un des flancs de la saillie au niveau du milieu de ltépaisseur de cette seconde couche épitaxiale, et comportant enfin un second contact ohmique. More precisely, the invention relates to a field effect transistor, of the Schottky type, with an ultrashort gate and vertical structure, comprising on the one hand, on one face of a substrate a succession of three eptaxial layers respectively of type N, N and N +, the two upper layers of which are etched up to the middle of the thickness of the second layer around a stud which thus forms a projection made up of the third layer and part of the second and which supports, on the third layer, a first ohmic source or drain contact, comprising on the other hand a gate electrode deposited on an implanted well made semi-insulating and formed by a metal layer of thickness less than that of the second epitaxial layer called active, in contact with one of the sides of the projection at the level of the middle of the thickness of this second epitaxial layer, and finally comprising a second ohmic contact.
De tels transistors, à grille ultra-courte et structure verticale, sont connus de l'art antérieur par le brevet français n0 1 317 256 et par le brevet européen n0 O 051 504 Ai. Such transistors, with an ultra-short gate and vertical structure, are known from the prior art from French patent No. 1 317 256 and from European patent No. 0 051 504 Ai.
Le brevet français n0 1 317 256 décrit un transistor à effet de champ, à structure verticale (GRIDISTOR) possédant un grand nombre de grilles en parallèle. Mais lorsque la fréquence de fonctionnement du transistor augmente, apparaissent sous les grilles, des capacités parasites élevées. La fréquence de fonctionnement du transistor décrit dans le document cité est donc faible. French Patent No. 1 317 256 describes a field effect transistor, with vertical structure (GRIDISTOR) having a large number of gates in parallel. But when the operating frequency of the transistor increases, appear under the gates, high parasitic capacitances. The operating frequency of the transistor described in the cited document is therefore low.
D'autre part, la section des grilles étant petite, la résistance électrique de ces dernières est élevée. Enfin, les contacts ohmiques de source et drain sont situés de part et d'autre du substrat, ce qui entraîne l'impossibilité d'utiliser de tels transistors dans des circuits intégrés.On the other hand, the section of the grids being small, the electrical resistance of the latter is high. Finally, the ohmic source and drain contacts are located on either side of the substrate, which makes it impossible to use such transistors in integrated circuits.
Le brevet européen, déposé sous le n0 O 051 504 Ai, décrit un transistor présentant une structure pratiquement identique à celle du transistor tel que défini dans le préambule de la présente invention. Cependant le transistor réalisé selon le document cité présente également une structure telle que les contacts de source et drain sont situés de part et d'autre du substrat, ce qui entraîne, comme pour le premier document cité, l'impossibilité d'utiliser ce transistor dans l'application aux circuits intégrés. European patent, filed under No. 0 051 504 A1, describes a transistor having a structure substantially identical to that of the transistor as defined in the preamble of the present invention. However, the transistor produced according to the cited document also has a structure such that the source and drain contacts are located on either side of the substrate, which leads, as for the first cited document, to the impossibility of using this transistor. in the application to integrated circuits.
L'objet de la présente invention est de remédier à ces limitations en présentant un transistor a' effet de champ tel que décrit dans le préambule, remarquable en ce que le second contact ohmique est en contact avec la première couche épitaxiale de type
N+ déposée sur le substrat, ce dernier étant monocristallin et semi-isolant, de manière à ce que les trois electrodes soient situées du même côté du substrat.The object of the present invention is to remedy these limitations by presenting a field effect transistor as described in the preamble, remarkable in that the second ohmic contact is in contact with the first type epitaxial layer.
N + deposited on the substrate, the latter being monocrystalline and semi-insulating, so that the three electrodes are located on the same side of the substrate.
Dans ces conditions, les transistors réalisés selon l'invention présentent une fréquence de coupure élevée, ou un temps de commutation minimal. Il peuvent de plus présenter une faible consommation. En même temps, ces transistors sont parfaitement in te'gables du fait que les trois électrodes de grille, source et drain sont situées du même côté du substrat. Enfin, la possibilité de réaliser ces transistors sur un substrat monocristallin semi-isolant, à l'aide d'une technologie classique compatible avec celle des circuits intégrés conventionnels, permet de les incorporer sans problème dans des circuits intégrés comportant d'autres types d'éléments actifs.Une telle réalisation permet la fabrication de circuits hyperfréquences intégrés monolithiquement, ou bien celle de circuits logiques à commutation ultrarapide intégrés monolithiquement, cette fabrication pouvant être effectuée, de ce fait, en grande série, avec un coût réduit. Under these conditions, the transistors produced according to the invention have a high cut-off frequency, or a minimum switching time. They may also have low consumption. At the same time, these transistors are perfectly integable because the three gate, source and drain electrodes are located on the same side of the substrate. Finally, the possibility of producing these transistors on a semi-insulating monocrystalline substrate, using a conventional technology compatible with that of conventional integrated circuits, makes it possible to incorporate them without problem into integrated circuits comprising other types of. active elements. Such an embodiment allows the manufacture of monolithically integrated microwave circuits, or else that of monolithically integrated ultra-fast switching logic circuits, this manufacture being able to be carried out, therefore, in large series, at a reduced cost.
La description ci-après, en se référant aux dessins annexés fera mieux comprendre les particularités et le fonctionnement du transistor dans un exemple de réalisation selon l'invention. The description below, with reference to the accompanying drawings, will give a better understanding of the particularities and the operation of the transistor in an exemplary embodiment according to the invention.
La figure 1 représente une vue de dessus d'un transistor selon l'invention
La figure 2 représente une coupe schématique d'un tel transistor suivant l'axe XX'. FIG. 1 represents a top view of a transistor according to the invention
FIG. 2 represents a schematic section of such a transistor along the axis XX '.
La figure 3 représente une coupe schématique d'un tel transistor suivant l'axe yy'. FIG. 3 represents a schematic section of such a transistor along the axis yy '.
Les figures 4a, 4b, 4c, 4d représentent en coupe schématique les différentes étapes de la réalisation d'un transistor selon l'invention. FIGS. 4a, 4b, 4c, 4d represent in schematic section the various stages of the production of a transistor according to the invention.
La figure 5 représente une réalisation particulière du transistor selon l'invention. FIG. 5 represents a particular embodiment of the transistor according to the invention.
Tel que représenté sur la figure 1, le transistor à effet de champ réalisé selon la présente invention comprend, sur un substrat monocristallin semi-isolant 10, le contact ohmique de source ou drain 1, le second contact ohmique 2 et la grille 3. As shown in FIG. 1, the field effect transistor produced according to the present invention comprises, on a semi-insulating monocrystalline substrate 10, the ohmic source or drain contact 1, the second ohmic contact 2 and the gate 3.
Chacun de ces trois contacts se trouve dans un plan différent comme le montrent les figures 2 et 3. Le contact ohmique 1 est situé à la surface de la troisième couche épitaxiale 13 de type N+, le contact de grille 3 se trouve au niveau du milieu de l'épaisseur de la seconde couche épitaxiale 12 de type N, et le second contact ohmique 2 est pris sur la première couche épitaxiale 11 de type N
L'ensemble des figures 4 représente en coupe schématique un exemple de réalisation du transistor selon l'invention.Sur un substrat 10 en arséniure de gallium monocristallin semi-isolant sont déposées successivement par épitaxie une première couche 11 d'arséniure de gallium de type N+ dopée au niveau de 5 1018 atomes par cm3 et d'épaisseur environ 0,2/um, une seconde couche 12 d'arséniure de gallium, de type N dopée au niveau de 5.1015 atomes par em3 et d'épaisseur environ 0,3hum et enfin une troisième couche 13 identique à la première, comme il est montré sur la figure 4a.Each of these three contacts is in a different plane as shown in Figures 2 and 3. The ohmic contact 1 is located on the surface of the third epitaxial layer 13 of the N + type, the gate contact 3 is located in the middle. of the thickness of the second N-type epitaxial layer 12, and the second ohmic contact 2 is taken on the first N-type epitaxial layer 11
The assembly of FIGS. 4 represents in schematic section an exemplary embodiment of the transistor according to the invention. On a substrate 10 made of semi-insulating monocrystalline gallium arsenide, a first layer 11 of N + type gallium arsenide is deposited successively by epitaxy. doped at the level of 5 1018 atoms per cm3 and with a thickness of approximately 0.2 μm, a second layer 12 of gallium arsenide, of type N doped at the level of 5.1015 atoms per em3 and with a thickness of approximately 0.3 μm and finally a third layer 13 identical to the first, as shown in FIG. 4a.
La largeur d du plot 1 de drain ou source est déterminée comme étant inférieure ou égale au double de la profondeur des zones désertées 5 et 6 qui apparaissent dans la couche 12 sous l'influence de la tension appliquée à la grille 3. Pour un dopage tel que celui qui est donné plus haut, la profondeur des zones désertées 5 et 6 est d'environ 0,4hum. La largeur d du plot 1 est donc choisie d'environ 0,8/um. Par un procédé lithographique, une gravure est pratiquée autour du plot 1 jusqu'au milieu de l'épais- seur de la couche intexwédiaire 12 de type N comme le montre la figure 4b. Des caissons 14 semi-isolants sont réalisés dans les zones prévues pour les grilles par exemple par implantation de bore tels que représentés sur la figure Ac. Une légère sous-gravure de la couche 1, qui sert de couche protectrice, peut être prévue, afin de mieux localiser l'implantation du B+, comme il est montré sur la figure 5. Les contacts de grille 3 sont alors déposés par évaporation à la surface des caissons 14, à l'aide d'un métal tel que Al.L'épaisseur de cette métallisation 3 qui représente la longueur de grille L du transistor est de l'ordre de 0,1/uns donc plus faible que celle de la couche 12 de type N contre laquelle elle s'appuie, comme il est représente sur la figure 4d. Dans le but d'obtenir un bon contact entre la métallisation 3 et la couche 12, la métallisation peut être réalisée avec une légère inclinaison sur la verticale comme il est montré sur la figure 5. Dans le meme but, la croissance des couches épitaxiales surle substrat monocristallin peut être réalisée selon une face cristallographique privilégiée de manière à obtenir que après la gravure, les flancs de la saillie constituée par les couches 12 et 13 surmontées du contact 1 soient inclinées selon certaines faces cristallographiques. The width d of the drain or source pad 1 is determined to be less than or equal to twice the depth of the deserted zones 5 and 6 which appear in the layer 12 under the influence of the voltage applied to the gate 3. For doping such as the one given above, the depth of deserted areas 5 and 6 is approximately 0.4hum. The width d of the pad 1 is therefore chosen to be approximately 0.8 µm. By a lithographic process, an etching is carried out around the pad 1 up to the middle of the thickness of the N-type intermediate layer 12 as shown in FIG. 4b. Semi-insulating boxes 14 are made in the areas provided for the grids, for example by implantation of boron as shown in FIG. Ac. A slight under-etching of layer 1, which serves as a protective layer, can be provided, in order to better localize the implantation of the B +, as shown in FIG. 5. The gate contacts 3 are then deposited by evaporation at the surface of the wells 14, using a metal such as Al. The thickness of this metallization 3 which represents the gate length L of the transistor is of the order of 0.1 / ones therefore smaller than that of the N-type layer 12 against which it rests, as shown in FIG. 4d. In order to obtain a good contact between the metallization 3 and the layer 12, the metallization can be carried out with a slight inclination on the vertical as shown in FIG. 5. For the same purpose, the growth of the epitaxial layers on the surface. monocrystalline substrate can be produced along a preferred crystallographic face so as to obtain that after etching, the sides of the projection formed by the layers 12 and 13 surmounted by the contact 1 are inclined along certain crystallographic faces.
De plus, dans le but de diminuer la résistance électrique du contact de grille, une surépaisseur métallique 7 peut etre déposée sur les grilles 3. In addition, in order to reduce the electrical resistance of the gate contact, a metal extra thickness 7 can be deposited on the grids 3.
Pour éviter les court-circuits, on réalise le second contact ohmique 2 dans une zone éloignée de 1 ou 2/um des contacts de grille 3. On notera que, dans le but de réaliser ces derniers, une gravure avait été pratiquée autour du plot 1, jusqu'au niveau du milieu de l'épaisseur de la couche 12, alors que le second contact ohmique 2 doit être pris sur la couche 11 de type
N située sous la couche 12. Il n'est cependant pas nécessaire de pratiquer une gravure supplémentaire pour déposer le contact 2 sur la couche 11. I1 suffit de déposer, sur l'épaisseur restante de la couche 12, à l'emplacement prévu pour le second contact ohmique 2, un composé or, germanium, le substrat étant porté à la température de formation de l'eutectique de l'ordre de 3600C de manière à former l'alliage Au-Ge.A cette température, cet alliage interagit avec l'arséniure de gallium pour former un composé quatermaire qui recristallise lors du refroidissement. Dans ces conditions le contact ohmique se fait avec la couche 11. On réalise en même temps et par un procédé identique, le contact ohmique 1, au-dessus de la couche 13.To avoid short circuits, the second ohmic contact 2 is made in an area 1 or 2 µm away from the gate contacts 3. It will be noted that, in order to achieve the latter, an etching had been made around the pad. 1, up to the level of the middle of the thickness of the layer 12, while the second ohmic contact 2 must be taken on the layer 11 of type
N located under the layer 12. However, it is not necessary to carry out an additional etching to deposit the contact 2 on the layer 11. It suffices to deposit, on the remaining thickness of the layer 12, at the location provided for. the second ohmic contact 2, a gold, germanium compound, the substrate being brought to the eutectic formation temperature of the order of 3600C so as to form the Au-Ge alloy. At this temperature, this alloy interacts with gallium arsenide to form a quatermal compound which recrystallizes on cooling. Under these conditions, ohmic contact is made with layer 11. At the same time and by an identical process, ohmic contact 1 is made above layer 13.
Par contre les contacts de grille 3, qui ont été réalisés précédemment à l'aide d'un métal-tel que l'aluminium Al, ne se trouvent pas modifiés ou altérés, lors de l'élaboration des contacts ohmiques 1 et 2. En effet, l'aluminiun est un métal dont la température de fusion est de l'ordre de 1000 C et qui ne présente aucune interaction avec l'arséniure de gallium. On the other hand, the grid contacts 3, which were made previously using a metal such as aluminum Al, are not found to be modified or altered, during the development of the ohmic contacts 1 and 2. In In fact, aluminiun is a metal with a melting point of the order of 1000 ° C. and which does not exhibit any interaction with gallium arsenide.
On notera que, dans la réalisation particulière présentée sur les figures 1 à 5, il est possible de réaliser un transistor à une grille en reliant les deux contacts 3 entre eux, ou à deux grilles alimentées séparément. Dans ce dernier cas, les zones désertées 5 et 6 peuvent présenter des profondeurs différentes. It will be noted that, in the particular embodiment shown in FIGS. 1 to 5, it is possible to produce a transistor with one gate by connecting the two contacts 3 to each other, or to two gates supplied separately. In the latter case, the deserted areas 5 and 6 may have different depths.
La couche il de type N+ étant extrêmement conductrice, on peut considérer que lorsqu'un potentiel est appliqué sur la grille 3, le courant qui s'établit dans le canal, entre les deux zones désertées 5 et 6, circule verticalement. The N + type layer 11 being extremely conductive, it can be considered that when a potential is applied to the gate 3, the current which is established in the channel, between the two deserted zones 5 and 6, flows vertically.
Des essais ont été effectués en utilisant, dans un premier temps, le contact supérieur 1 comme drain et le contact 2 comme source. Dans un deuxième temps, des essais inverses ont été faits. Il n'a pas été trouvé de différences notables entre les résultats des différents essais. L'une et l'autre polarisation offrent des résultats intéressants, en accord avec des résultats prévus d'après l'étude du fonctionnement des transistors PLANAR à grille submicronique. Tests were carried out using, as a first step, the upper contact 1 as the drain and the contact 2 as the source. Secondly, reverse tests were carried out. No significant differences were found between the results of the different tests. Both polarizations provide interesting results, in agreement with results predicted from the study of the operation of PLANAR submicron gate transistors.
Mais la réalisation du transistor vertical à grille ultra-courte selon l'invention est beaucoup plus aisée que celle d'un transistor PLANAR à grille submicronique. Les résultats obtenus sont aussi plus répétitifs. Cela est dû au fait que la technologie employée est, non pas la technologie très délicate des transistors à grille submicronique, mais une technologie classique. Cela, joint au fait que les transistors selon l'invention ont leurs trois électrodes du meme coté du substrat, et que le substrat est le même que celui utilisé pour l'implantation des circuits conventionnels, entraîne que les transistors selon l'invention peuvent être incorporés sans problème dans les circuits intégrés monolithiques conventionnels, par exemple les circuits réalisés à l'aide de matériaux tels que l'arséniure de gallium ou les composés de la famille III-V. However, the production of the vertical ultra-short gate transistor according to the invention is much easier than that of a PLANAR transistor with a submicron gate. The results obtained are also more repetitive. This is due to the fact that the technology employed is not the very delicate technology of submicron gate transistors, but a conventional technology. This, together with the fact that the transistors according to the invention have their three electrodes on the same side of the substrate, and that the substrate is the same as that used for the implantation of conventional circuits, results in that the transistors according to the invention can be incorporated without problem in conventional monolithic integrated circuits, for example circuits made using materials such as gallium arsenide or compounds of the III-V family.
Il est manifeste que, d'une part l'application de l'invention au domaine des circuits intégrés hyperfréquences ou aux circuits intégrés logiques à commutation ultrarapide n'est pas limitative et que d'autre part de nombreuses variantes sont possibles à l'aide d'autres matériaux semiconducteurs sans sortir du cadre de la présente invention tel que défini par les revendications ci-après annexees. It is obvious that, on the one hand, the application of the invention to the field of microwave integrated circuits or to ultra-fast switching logic integrated circuits is not limiting and that, on the other hand, numerous variants are possible using other semiconductor materials without departing from the scope of the present invention as defined by the appended claims below.
Claims (5)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR8311006A FR2548454B1 (en) | 1983-07-01 | 1983-07-01 | FIELD EFFECT TRANSISTOR WITH SUBMICRON GRID HAVING VERTICAL STRUCTURE |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR8311006A FR2548454B1 (en) | 1983-07-01 | 1983-07-01 | FIELD EFFECT TRANSISTOR WITH SUBMICRON GRID HAVING VERTICAL STRUCTURE |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| FR2548454A1 true FR2548454A1 (en) | 1985-01-04 |
| FR2548454B1 FR2548454B1 (en) | 1986-12-12 |
Family
ID=9290422
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| FR8311006A Expired FR2548454B1 (en) | 1983-07-01 | 1983-07-01 | FIELD EFFECT TRANSISTOR WITH SUBMICRON GRID HAVING VERTICAL STRUCTURE |
Country Status (1)
| Country | Link |
|---|---|
| FR (1) | FR2548454B1 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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1983
- 1983-07-01 FR FR8311006A patent/FR2548454B1/en not_active Expired
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Also Published As
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|---|---|
| FR2548454B1 (en) | 1986-12-12 |
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