FR2535528A1 - Structure of an integrated circuit on an insulating substrate with insulating mound around semiconductor islands - Google Patents
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Abstract
Description
STRUCTURE DE CIRCUIT INTEGRE SUR SUBSTRAT ISOLANT
AVEC REMBLAI ISOLANT AUTOUR DES ILOTS SEMICONDUCTEURS
La présente invention concerne les structures de circuits intégrés formées sur un substrat isolant, par exemple un substrat de corindon (variété d'alumine) sur lequel on a fait croitre une couche épitaxiale de silicium monocristallin.INTEGRATED CIRCUIT STRUCTURE ON INSULATING SUBSTRATE
WITH INSULATING FILL AROUND SEMICONDUCTOR ISLANDS
The present invention relates to integrated circuit structures formed on an insulating substrate, for example a corundum substrate (variety of alumina) on which an epitaxial layer of monocrystalline silicon has been grown.
tes structures habituellement réalisées se présentent sous la forme visible aux figures 1 et 2 qui représentent respectivement une coupe verticale et une vue de dessus d'un circuit intégré sur substrat isolant, à une étape intermédiaire de sa fabrication. your structures usually produced are in the form visible in Figures 1 and 2 which respectively represent a vertical section and a top view of an integrated circuit on an insulating substrate, at an intermediate stage of its manufacture.
Le substrat isolant est désigné par la référence 10 ; la couche épitaxiale de silicium monocristallin 12 est divisée en îlots individuels séparés les uns des autres. Par exemple, les îlots correspondent chacun à un transistor à effet de champ à grille isolée (transistor MOS) ; sur la gauche de la figure 1, un transistor MOS est représenté en coupe longitudinale dans un îlot 14 tandis que sur la droite de la figure l, un autre transistor est vu en coupe transversale dans un îlot 16.Le transistor de l'îlot 14 comprend une région de source 18 de type Nt, une région de drain 20 également de type N+, une région intermédiaire 22 de type P (région de canal) et une grille 24 en silicium polycristallin reposant sur une couche mince d'oxyde de silicium 26 au dessus de la région de canal. Le transistor de l'îlot 16 comprend une région de source 19 et une région de drain 21 (fig 2), ces régions n'étant pas visibles sur la figure 1 (la coupe est faite transversalement à travers la région de canal), une région de canal 28 et une grille 30 en silicium polycristallin reposant sur une couche mince d'oxyde de silicium 32. Les électrodes reliées aux régions de source et de drain ne sont pas représentées. Elles viendraient en contact avec le silicium monocristallin dans ces régions. The insulating substrate is designated by the reference 10; the epitaxial layer of monocrystalline silicon 12 is divided into individual islands separated from each other. For example, the islands each correspond to an insulated gate field effect transistor (MOS transistor); on the left of figure 1, a MOS transistor is represented in longitudinal section in an island 14 while on the right of figure l, another transistor is seen in transverse section in an island 16.The transistor of island 14 comprises a source region 18 of Nt type, a drain region 20 also of N + type, an intermediate region 22 of P type (channel region) and a grid 24 of polycrystalline silicon resting on a thin layer of silicon oxide 26 above the canal region. The transistor of the island 16 comprises a source region 19 and a drain region 21 (FIG. 2), these regions not being visible in FIG. 1 (the cut is made transversely through the channel region), a channel region 28 and a grid 30 of polycrystalline silicon resting on a thin layer of silicon oxide 32. The electrodes connected to the source and drain regions are not shown. They would come into contact with monocrystalline silicon in these regions.
Les régions de source et de drain sont formées par diffusion ou implantation ionique après dépôt et gravure du silicium polycristallin qui sert de masque, et ceci implique que la grille s'étende transversalement sur toute la largeur de l'îlot, comme on le voit sur le transistor 16, pour bien masquer le canal pendant l'operation de diffusion ou implantation. C'est la raison pour laquelle on prévoit en fait que la grille déborde de part et d'autre de l'îlot sur lequel est constitué un transistor. The source and drain regions are formed by ion diffusion or implantation after deposition and etching of the polycrystalline silicon which serves as a mask, and this implies that the grid extends transversely over the entire width of the island, as seen on the transistor 16, to properly mask the channel during the diffusion or implantation operation. This is the reason why it is in fact expected that the gate overflows on either side of the island on which a transistor is formed.
Comme la hauteur de l'îlot est relativement importante (par exemple 0,6 micron), il est souhaitable de prévoir que les flancs de l'îlot soient obliques pour faciliter le passage du silicium polycristallin mais surtout de l'aluminium des électrodes de source et de drain au-dessus des marches constituées par les bords de l'îlot. On prévoit donc, lors de la gravure des îlots, d'attaquer spécialement le silicium monocristallin selon une orientation cristalline (par exemple 111) oblique par rapport à celle de la surface de la couche épitaxiale (par exemple 100). As the height of the island is relatively large (for example 0.6 micron), it is desirable to provide that the sides of the island are oblique to facilitate the passage of the polycrystalline silicon but especially of the aluminum of the source electrodes and drain above the steps formed by the edges of the island. It is therefore planned, during the etching of the islets, to attack the monocrystalline silicon especially in a crystalline orientation (for example 111) oblique with respect to that of the surface of the epitaxial layer (for example 100).
Cette attaque provoque une dégradation de la couche cristalline sur les flancs de l'îlot, surtout à proximité du substrat isolant. Il en résulte un piégeage local de charges électriques de surface, positives ou négatives, variables dans le temps; ces charges désignées par la référence 34, perturbent le fonctionnement des circuits parce qu'elles modifient les caractéristiques des transistors et notamment leur tension de seuil, du fait que les grilles passent à proximité d'elles. Celles qui perturbent le plus le fonctionnement sont celles qui sont à proximité immédiate de l'interface entre le silicium des îlots et le substrat isolant. This attack causes degradation of the crystal layer on the sides of the island, especially near the insulating substrate. This results in a local trapping of electric surface charges, positive or negative, variable over time; these loads, designated by the reference 34, disturb the operation of the circuits because they modify the characteristics of the transistors and in particular their threshold voltage, because the gates pass close to them. Those which disturb operation the most are those which are in the immediate vicinity of the interface between the silicon of the islands and the insulating substrate.
Le but de l'invention est de proposer une nouvelle structure de circuits intégrés sur substrat isolant qui élimine les défauts de fonctionnement dus à des charges électriques piégées dans les défauts de structure cristalline sur les flancs des îlots de silicium et notamment à proximité de l'interface entre le silicium et le substrat isolant. The object of the invention is to propose a new structure of integrated circuits on an insulating substrate which eliminates operating faults due to electrical charges trapped in the crystal structure faults on the sides of the silicon islands and in particular near the interface between silicon and the insulating substrate.
Un autre but de l'invention est de proposer une structure sur substrat isolant qui soit réalisable sans traitement thermique de longue durée à température élevée, et notamment sans formation d'oxyde épais par oxydation thermique de silicium ; une telle oxydation engendrerait en effet également, pour une strucr ture sur substrat isolant, un risque de piégeage de charges perturbatrices. Another object of the invention is to provide a structure on an insulating substrate which can be produced without long-term heat treatment at high temperature, and in particular without the formation of thick oxide by thermal oxidation of silicon; such an oxidation would in fact also generate, for a structure on an insulating substrate, a risk of trapping disturbing charges.
Pour résoudre ce problème, la présente invention propose une structure de circuit intégré comportant un substrat isolant sur lequel sont déposés des îlots individuels de semiconducteur monocristallin, en vue de la formation de transistors à effet de champ à grille isolée par une couche mince isolante.Dans cette structure, les flancs des îlots sont entourés, sous les parties de grilles, débordant des ilotes de semiconducteur, d'un remblai en matière isolante, dont l'épaisseur latérale à la base des îlots est très supérieure à l'épaisseur de la couche mince isolante des transistors et dont la hauteur est sensiblement égale a celle des îlots, le remblai formant, du sommet des îlots vers leur base, une rampe oblique contre laquelle s'appuient les grilles des transistors de telle manière que celles-ci se trouvent écartées des îlots de semiconducteur à la base de ceux-ci. To solve this problem, the present invention provides an integrated circuit structure comprising an insulating substrate on which are deposited individual islands of monocrystalline semiconductor, with a view to the formation of field effect transistors with a grid insulated by a thin insulating layer. this structure, the sides of the islets are surrounded, under the parts of grids, overflowing islands of semiconductor, of an embankment of insulating material, whose lateral thickness at the base of the islets is much greater than the thickness of the layer thin insulator of the transistors and whose height is substantially equal to that of the islands, the embankment forming, from the top of the islands towards their base, an oblique ramp against which the grids of the transistors rest so that they are spaced apart semiconductor islands at the base of these.
Les charges piégées dans les défauts de structure cristalline du semiconducteur sur les flancs des îlots ne seront donc pas ou pratiquement pas influencées par le potentiel de la grille des transistors MOS. The charges trapped in the defects in the crystalline structure of the semiconductor on the sides of the islands will therefore not or practically not be influenced by the potential of the gate of the MOS transistors.
L'invention est tout particulièrement applicable aux circuits intégrés à transistors MOS au silicium (îlots en silicium monocristallin) ; le remblai est alors en oxyde de silicium
SiO2 et peut être réalisé par un procédé particulièrement simple.The invention is particularly applicable to integrated circuits with silicon MOS transistors (monocrystalline silicon islands); the backfill is then made of silicon oxide
SiO2 and can be achieved by a particularly simple process.
D'autres caractéristiques et avantages de l'invention apparaîtront a la lecture de la description détaillée qui suit et qui est faite en référence aux dessins annexés dans lesquels
- les figures 1 et 2 déjà décrites représentent une structure intégrée de l'art antérieur à une étape intermédiaire de sa fabrication
- la figure 3 représente en coupe la structure selon l'invention
- les figures 4 à 11 représentent les diverses étapes d'un procédé de fabrication de la structure selon l'invention.Other characteristics and advantages of the invention will appear on reading the detailed description which follows and which is given with reference to the accompanying drawings in which
- Figures 1 and 2 already described show an integrated structure of the prior art at an intermediate stage of its manufacture
- Figure 3 shows in section the structure according to the invention
- Figures 4 to 11 show the various stages of a process for manufacturing the structure according to the invention.
Les dessins sont volon#tairement représentés avec des dimensions qui ne sont pas à l'échelle, pour améliorer leur lisibilité. The drawings are voluntarily represented with dimensions which are not to scale, to improve their readability.
La figure 3 est représentée de la même manière que la figure 1, avec les mêmes références pour les éléments correspondants. Figure 3 is shown in the same way as Figure 1, with the same references for the corresponding elements.
La structure de l'invention représentée sur cette figure 3 comprend un substrat isolant 10 en corindon (AI203), sur lequel on a fait croître une couche épitaxiale 12 de silicium monocristallin qu'on a ensuite gravée pour la diviser en îlots individuels dont les flancs sont de préférence verticaux. Par exemple, comme à la figure 1, on a représenté sur la gauche de la figure 3, un îlot 14 correspondant à un transistor à effet de champ à grille isolée (transistor MOS), vu en coupe longitudinale (à travers source, canal et drain), tandis que sur la droite, on a représenté un autre îlot 16 correspondant à un transistor MOS identique mais tourné de 90 degrés donc vu en coupe transversale (à travers le canal).Le transistor de l'îlot 14, à canal de type
N, comprend une région de source 18 de type N+, une région de drain 20 également de type N+, et, entre ces deux régions, une région 22 de type P ou éventuellement N, dans laquelle se forme le canal, et une grille de silicium polycristallin 24 reposant sur une couche mince d'oxyde de silicium 26 au dessus de la région 22.The structure of the invention represented in this FIG. 3 comprises an insulating substrate 10 in corundum (AI203), on which an epitaxial layer 12 of monocrystalline silicon has been grown which is then etched in order to divide it into individual islands whose flanks are preferably vertical. For example, as in FIG. 1, there is shown on the left of FIG. 3, an island 14 corresponding to an insulated gate field effect transistor (MOS transistor), seen in longitudinal section (through source, channel and drain), while on the right, there is shown another island 16 corresponding to an identical MOS transistor but rotated by 90 degrees therefore seen in cross section (through the channel). The transistor of island 14, with channel type
N, comprises a source region 18 of type N +, a drain region 20 also of type N +, and, between these two regions, a region 22 of type P or possibly N, in which the channel is formed, and a grid of polycrystalline silicon 24 resting on a thin layer of silicon oxide 26 above the region 22.
De préférence, la région de source et la région de drain se décomposent chacune en deux régions adjacentes, l'une de faible profondeur se terminant juste à l'aplomb de la grille et l'autre, plus profonde (éventuellement occupant toute la hauteur de l'îlot de silicium monocristallin), s'étendant entre les flancs de l'îlot et la région de type Nt de faible profondeur. Une électrode de source 27, par exemple en aluminium, vient en contact avec la partie superficielle de la région de source 18 (dans sa partie la plus profonde), et de la même façon, une électrode de drain 29 vient en contact avec la région de drain 20. Preferably, the source region and the drain region each break down into two adjacent regions, one of shallow depth ending just below the grid and the other, deeper (possibly occupying the entire height of the monocrystalline silicon island), extending between the sides of the island and the Nt type region of shallow depth. A source electrode 27, for example made of aluminum, comes into contact with the surface part of the source region 18 (in its deepest part), and in the same way, a drain electrode 29 comes into contact with the region drain 20.
Le transistor de l'îlot 16 est constitué comme le transistor de l'îlot 14 mais, du fait qu'il est vu selon une coupe transversale à travers le milieu du canal, on ne voit pas les régions de source et de drain et on n'a pas représenté les électrodes correspondantes. On voit essentiellement une région de canal 28 de type P ou éventuellement N-, occupant toute la largeur de l'îlot, et surmontée d'une couche isolante mince 32 (en oxyde de silicium), elle-même recouverte par une grille 30 en silicium polycristallin. The transistor of island 16 is constituted like the transistor of island 14 but, since it is seen in a transverse section through the middle of the channel, we do not see the source and drain regions and we did not show the corresponding electrodes. We essentially see a channel region 28 of type P or possibly N-, occupying the entire width of the island, and surmounted by a thin insulating layer 32 (made of silicon oxide), itself covered by a grid 30 in polycrystalline silicon.
L'ensemble des îlots de silicium monocristallin, des grilles des transistors, et du substrat est recouvert d'une couche isolante de passivation 36 en oxyde de silicium, à l'exception de plages de contact par exemple entre les électrodes métalliques 27 et 29 et les régions de source et drain. All the islands of monocrystalline silicon, the gates of the transistors, and the substrate are covered with an insulating passivation layer 36 of silicon oxide, with the exception of contact pads for example between the metal electrodes 27 and 29 and the source and drain regions.
Les grilles des transistors recouvrent la totalité de la largeur (dans le sens transversal) des îlots de silicium monocristallin, et débordent de chaque côté, comme on le voit pour le transistor de l'îlot 16, en reposant sur un remblai isolant 38, en oxyde de silicium, qui entoure l'îlot et dont l'épaisseur latérale d à la base de l'îlot est très supérieure à l'epaisseur de la couche mince isolante 32 présente au dessous des grilles des transistors. Le remblai a une hauteur sensiblement égale à celle des îlots de silicium monocristallin et il forme, à partir du sommet des flancs des îlots, une rampe oblique servant de support à la grille de telle manière que celle-ci se trouve écartée des flancs de l'îlots et surtout de leur base. The grids of the transistors cover the entire width (in the transverse direction) of the monocrystalline silicon islands, and overflow on each side, as seen for the transistor of the island 16, resting on an insulating embankment 38, silicon oxide, which surrounds the island and whose lateral thickness d at the base of the island is much greater than the thickness of the thin insulating layer 32 present below the gates of the transistors. The embankment has a height substantially equal to that of the islands of monocrystalline silicon and it forms, from the top of the sides of the islands, an oblique ramp serving as support for the grid so that it is spaced from the sides of the 'islets and especially their base.
Les charges parasites piégées dans les défauts de structure des flancs de l'îlot sont encore désignées par la référence 34 et elles sont suffisamment éloignées des grilles pour que le fonctionnement des transistors soit très peu perturbé. The parasitic charges trapped in the structural defects of the sides of the island are also designated by the reference 34 and they are sufficiently distant from the gates so that the operation of the transistors is very little disturbed.
Par exemple, l'epaisseur latérale du remblai 38 à sa base est de 0,5 à 1 micron ou plus (l'épaisseur d'oxyde mince de la couche 32 étant au moins dix fois plus faible). For example, the lateral thickness of the embankment 38 at its base is 0.5 to 1 micron or more (the thin oxide thickness of the layer 32 being at least ten times thinner).
La pente oblique du remblai a l'avantage de faciliter le passage en pente douce des grilles de silicium polycristallin au dessus des îlots qu'elles doivent traverser complètement. The oblique slope of the embankment has the advantage of facilitating the gentle slope of the polycrystalline silicon grids above the islands which they must cross completely.
On va maintenant décrire un procédé préférentiel d'obtention de la structure de circuit intégré selon l'invention. We will now describe a preferred method for obtaining the integrated circuit structure according to the invention.
On part d'une plaquette constituée par un substrat iso lant 10, par exemple en corindon, sur lequel on fait croître une couche épitaxiale 12 de silicium monocristallin de type P ou éventuellement N-, d'une épaisseur d'environ un micron, dans laquelle seront formées les diverses régions semiconductrices nécessaires à la constitution du circuit intégré et notamment des transistors MOS. We start from a wafer consisting of an insulating substrate 10, for example of corundum, on which an epitaxial layer 12 of P-type or optionally N- type monocrystalline silicon, with a thickness of about one micron, is grown in which will be formed the various semiconductor regions necessary for the constitution of the integrated circuit and in particular of the MOS transistors.
On grave la couche de silicium 12 de préférence par un procédé de gravure anisotrope verticale, par exemple par gravure ionique réactive, pour former des îlots individuels 14, 16 de silicium monocristallin présentant des flancs verticaux. Une gravure verticale présente en effet l'avantage de permettre une plus grande finesse du motif grave. Le motif de gravure est tel que l'on forme notamment des îlots individuels correspondant chacun à un transistor (Fig 4). The silicon layer 12 is etched preferably by a vertical anisotropic etching process, for example by reactive ion etching, to form individual islands 14, 16 of monocrystalline silicon having vertical sides. A vertical engraving has the advantage of allowing greater finesse of the grave pattern. The etching pattern is such that in particular individual islands are formed, each corresponding to a transistor (Fig 4).
On effectue ensuite un dépôt d'une couche d'oxyde 15 de silicium SiO2 en phase vapeur à basse pression et basse température, sur une épaisseur légèrement supérieure à la hauteur des îlots de silicium monocristallin (environ un micron). L'oxyde de silicium 15 recouvre alors toute la surface de la plaquette avec un relief correspondant globalement au relief des îlots mais fortement adouci grâce au fort pouvoir couvrant de l'oxyde de silicium déposé à basse pression (fig 5). A layer of silicon oxide SiO2 is then deposited in the vapor phase at low pressure and at low temperature, to a thickness slightly greater than the height of the islands of monocrystalline silicon (approximately one micron). The silicon oxide 15 then covers the entire surface of the wafer with a relief corresponding overall to the relief of the islands but strongly softened thanks to the high covering power of the silicon oxide deposited at low pressure (FIG. 5).
On procède alors à une attaque de l'oxyde, sur toute la surface de la plaquette, par un procédé de gravure anisotrope verticale (gravure ionique réactive ou gravure par plasma), pour enlever l'oxyde sur une épaisseur correspondant à l'epaisseur de dépôt de cet oxyde sur les îlots ou sur le substrat isolant. On arrête la gravure lorsque cette épaisseur a été enlevée ; ceci peut se détecter éventuellement par une mesure de la pression dans la chambre de gravure. The oxide is then etched over the entire surface of the wafer by a vertical anisotropic etching process (reactive ion etching or plasma etching), to remove the oxide over a thickness corresponding to the thickness of deposition of this oxide on the islands or on the insulating substrate. The etching is stopped when this thickness has been removed; this can possibly be detected by measuring the pressure in the etching chamber.
Tu fait que l'attaque est anisotrope et verticale, il subsiste de l'oxyde dans les coins formés entre les flancs verticaux des îlots et le substrat isolant. En effet, dans ces coins l'epaisseur d'oxyde dans le sens vertical etait plus élevée qu'ailleurs par suite du fort pouvoir couvrant de l'oxyde de silicium depose. You made that the attack is anisotropic and vertical, there remains oxide in the corners formed between the vertical sides of the islets and the insulating substrate. Indeed, in these corners the oxide thickness in the vertical direction was higher than elsewhere due to the high covering power of the deposited silicon oxide.
L'oxyde qui subsiste autour des îlots apres gravure forme ainsi un remblai isolant 38 constituant une rampe oblique du sommet des flancs des îlots vers le substrat ; sa hauteur est à peu près celle de l'îlot et son épaisseur latérale d à la base de l'îlot est de l'ordre de la hauteur soit de quelques milliers d'angströms à un micron par exemple (fig 6). The oxide which remains around the islands after etching thus forms an insulating backfill 38 constituting an oblique ramp from the top of the sides of the islands towards the substrate; its height is roughly that of the island and its lateral thickness d at the base of the island is of the order of height, ie a few thousand angstroms to a micron for example (fig 6).
L'étape suivante consiste à effectuer une oxydation thermique du silicium pour créer une couche mince d'oxyde
SiO2 destinée à servir isolant de grille des transistors MOS. La couche créée, 26 sur l'îlot 14 et 32 sur l'îlot 16, a une épaisseur de quelques dizaines à quelques centaines d'angströms et cette étape d'oxydation thermique a donc une durée relativement brève (qui n'a rien de comparable à la durée qui serait nécessaire pour créer par oxydation thermique une couche épaisse d'un micron). Cette étape d'oxydation mince est suivie d'une dépôt en phase vapeur à basse pression d'une couche de silicium polycristallin 23, d'une epaisseur de quelques milliers d'angströms (fig 7).The next step is to perform thermal oxidation of the silicon to create a thin layer of oxide
SiO2 intended to serve as a grid insulator for MOS transistors. The layer created, 26 on island 14 and 32 on island 16, has a thickness of a few tens to a few hundred angstroms and this thermal oxidation step therefore has a relatively short duration (which has nothing to do with comparable to the time it would take to create a micron thick layer by thermal oxidation). This thin oxidation step is followed by a low-pressure vapor phase deposition of a layer of polycrystalline silicon 23, with a thickness of a few thousand angstroms (FIG. 7).
S'il y a lieu, on ajuste le dopage du silicium polycristallin par implantation ou diffusion, par exemple de bore, puis on le grave selon un motif correspondant aux grilles de transistors MOS et éventuellement à des interconnexions entre transistors. La gravure des grilles est telle que dans le sens transversal la grille d'un transistor s'étende à travers toute la largeur de l'îlot en débordant des deux côtés par des portions qui reposent horizontalement sur le remblai d'oxyde 38 entourant l'îlot. La grille du transistor de l'îlot 14, vu en coupe longitudinale, est désignée-par la référence 24 ; celle du transistor de l'îlot 16, vu en coupe transversale et reposant sur le remblai 38, par la référence 30 (fig 8). If necessary, the doping of the polycrystalline silicon is adjusted by implantation or diffusion, for example of boron, then it is etched according to a pattern corresponding to the grids of MOS transistors and possibly to interconnections between transistors. The etching of the gates is such that in the transverse direction the gate of a transistor extends across the entire width of the island, overflowing on both sides by portions which rest horizontally on the oxide fill 38 surrounding the small island. The gate of the transistor of the island 14, seen in longitudinal section, is designated by the reference 24; that of the transistor of the island 16, seen in cross section and resting on the embankment 38, by the reference 30 (fig 8).
On peut alors procéder à un dopage de la source et du drain en deux étapes. La première consiste à déposer une couche de résine 31 opaque vis à vis de l'implantation ionique -dtimpuretés de type N+ > et à la graver selon un motif correspondant au motif des grilles de silicium polycristallin mais légèrement dilaté pour que la résine déborde autour des grilles. On procède alors à une première implantation ionique d'impuretés de type N (arsenic par exemple) pour former les régions de source 18 et de drain 20 dans le silicium monocristallin. The source and the drain can then be doped in two stages. The first consists in depositing a layer of resin 31 opaque with respect to the ion implantation -dtimpurities of type N +> and in etching it according to a pattern corresponding to the pattern of the polycrystalline silicon grids but slightly expanded so that the resin overflows around the grids. A first ion implantation of N-type impurities (arsenic for example) is then carried out to form the source 18 and drain 20 regions in the monocrystalline silicon.
Les zones s'étendant sous les grilles et immédiatement autour sont protégées par la résine. L'implantation se fait à travers la couche d'oxyde mince 26 qui recouvre le silicium monocristallin ; cette implantation peut se faire avec une énergie suffisante pour doper, avec une concentration élevée, le silicium monocristallin sur toute sa hauteur (fig 9). The areas extending under the grids and immediately around are protected by the resin. The implantation is done through the thin oxide layer 26 which covers the monocrystalline silicon; this implantation can be done with sufficient energy to dop, with a high concentration, monocrystalline silicon over its entire height (fig 9).
Il est particulièrement intéressant de noter que durant cette implantation profonde et à forte concentration, les flancs des îlots à proximité immédiate de la grille sont protégés par la résine. On peut d'ailleurs prévoir que la résine 31 masque non seulement les abords immédiats de la grille mais aussi qu'elle masque les flancs des îlots sur toute leur longueur dans le sens longitudinal, pour éviter complètement la formation de transistors parasites dits de flanc de caisson qui comprendraient le long de ces flancs longitudinaux une source, un drain et un canal parallèles aux source, drain, canal du transistor principal mais de caractéristiques perturbées par les défauts de structure des flancs verticaux des îlots. It is particularly interesting to note that during this deep and high concentration implantation, the sides of the islets in the immediate vicinity of the grid are protected by the resin. It can moreover be provided that the resin 31 not only masks the immediate surroundings of the grid but also that it masks the flanks of the islands over their entire length in the longitudinal direction, in order to completely avoid the formation of so-called parasitic flank transistors of box which would include along these longitudinal flanks a source, a drain and a channel parallel to the source, drain, channel of the main transistor but of characteristics disturbed by the structural defects of the vertical flanks of the islands.
La formation des régions de source et de drain se poursuit par l'elimination de la résine 31 et, éventuellement après un recuit destiné à la restructuration du silicium, par une deuxième implantation ionique, à travers l'oxyde mince 26, d'une impureté de type N, mais avec une concentration et une profondeur beaucoup plus limitée que lors de la première implantation. Ici, c'est le silicium polycristallin des grilles qui sert de masque, pour que la région de type N créée soit exactement alignée à l'aplomb des grilles. La faible énergie d'implantation necessaire fait que les flancs des îlots sont très peu affectés lors de cette opération (fig 10). The formation of the source and drain regions continues with the elimination of the resin 31 and, possibly after an annealing intended for the restructuring of the silicon, by a second ion implantation, through the thin oxide 26, of an impurity type N, but with a much more limited concentration and depth than during the first implantation. Here, it is the polycrystalline silicon of the grids that serves as a mask, so that the N-type region created is exactly aligned directly with the grids. The low implantation energy required means that the flanks of the islands are very little affected during this operation (fig 10).
On dépose alors une couche relativement épaisse 33 (environ un micron) d'oxyde de silicium de passivation (fig 11). A relatively thick layer 33 (approximately one micron) of passivation silicon oxide is then deposited (FIG. 11).
La fin du procédé de réalisation consiste à ouvrir, D -
ravure séleetive à travers un masque approprié, des zones de con tact, notamment au dessus des régions de source et/ou de drain 18 et 20 ; On dépose alors une couche de métal d'interconnexion (aluminium) que l'on grave selon un motif de connexions métalliques à réaliser dans le circuit et on effectue éventuellement un nouveau dépôt d'oxyde de silicium de passivation (non représenté) que l'on élimine sélectivement sur des plages de contact d'aluminium destinées aux connexions du circuit vers l'extérieur.The end of the production process consists in opening, D -
selective bracing through a suitable mask, contact zones, in particular above the source and / or drain regions 18 and 20; A layer of interconnection metal (aluminum) is then deposited, which is etched according to a pattern of metallic connections to be made in the circuit, and a new deposition of passivation silicon oxide (not shown) is optionally carried out. it is selectively eliminated on aluminum contact pads intended for the connections of the circuit to the outside.
Un des avantages importants de la structure intégrée selon l'invention est qu'elle peut facilement être réalisée par le procédé décrit ci-dessus qui ne comporte pas d'étape de traitement thermique de longue durée et qui de plus est tel que les flancs des îlots soient protégés par de l'oxyde épais avant les étapes d'implantation ionique qui sont génératrices de défauts de structure dans le silicium. One of the important advantages of the integrated structure according to the invention is that it can easily be produced by the method described above which does not include a long-term heat treatment step and which moreover is such that the sides of the islands are protected by thick oxide before the steps of ion implantation which generate structural defects in the silicon.
Claims (3)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR8218248A FR2535528B1 (en) | 1982-10-29 | 1982-10-29 | INTEGRATED CIRCUIT STRUCTURE ON INSULATING SUBSTRATE WITH INSULATING FILLER AROUND SEMICONDUCTOR ISLANDS |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| FR8218248A FR2535528B1 (en) | 1982-10-29 | 1982-10-29 | INTEGRATED CIRCUIT STRUCTURE ON INSULATING SUBSTRATE WITH INSULATING FILLER AROUND SEMICONDUCTOR ISLANDS |
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| Publication Number | Publication Date |
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| FR2535528A1 true FR2535528A1 (en) | 1984-05-04 |
| FR2535528B1 FR2535528B1 (en) | 1986-01-17 |
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ID=9278778
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| Application Number | Title | Priority Date | Filing Date |
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| FR8218248A Expired FR2535528B1 (en) | 1982-10-29 | 1982-10-29 | INTEGRATED CIRCUIT STRUCTURE ON INSULATING SUBSTRATE WITH INSULATING FILLER AROUND SEMICONDUCTOR ISLANDS |
Country Status (1)
| Country | Link |
|---|---|
| FR (1) | FR2535528B1 (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5077233A (en) * | 1984-10-09 | 1991-12-31 | Fujitsu Limited | Method for recrystallizing specified portions of a non-crystalline semiconductor material to fabricate a semiconductor device therein |
| EP0481379A1 (en) * | 1990-10-12 | 1992-04-22 | Mitsubishi Denki Kabushiki Kaisha | Thin film transistor and manufacturing method thereof |
| US6018181A (en) * | 1990-10-12 | 2000-01-25 | Mitsubishi Denki Kabushiki Kaisha | Thin film transistor and manufacturing method thereof |
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| US4015279A (en) * | 1975-05-27 | 1977-03-29 | Rca Corporation | Edgeless transistor |
| DE2728532A1 (en) * | 1977-06-24 | 1979-01-11 | Siemens Ag | Barrier layer FET on insulating substrate - has series of insular gate zones connected to common gate terminal and extending through whole layer thickness |
-
1982
- 1982-10-29 FR FR8218248A patent/FR2535528B1/en not_active Expired
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| Title |
|---|
| JAPANESE JOURNAL OF APPLIED PHYSICS, vol. 16, supplement 16-1, 1977, TOKYO (JP) * |
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Also Published As
| Publication number | Publication date |
|---|---|
| FR2535528B1 (en) | 1986-01-17 |
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