FR2535127A1 - Ligne a retard analogique a transfert de charges - Google Patents

Abstract

LA PRESENTE INVENTION CONCERNE UNE LIGNE A RETARD ANALOGIQUE A TRANSFERT DE CHARGES. LA LIGNE A RETARD SELON L'INVENTION COMPORTE UN REGISTRE A DECALAGE A TRANSFERT DE CHARGES 1 RECEVANT DES ECHANTILLONS DU SIGNAL ANALOGIQUE D'ENTREE E(T) A RETARDER ET COMPORTANT N ETAGES E A E, UN MOYEN DE CODAGE NUMERIQUE 2 A N SORTIES PERMETTANT D'ADRESSER UNE SEULE SORTIE FONCTION DE L'ADRESSE DONNEE EN ENTREE, DES MOYENS DE LECTURE DES CHARGES L A L AU NIVEAU DE CHAQUE ETAGE DU REGISTRE A DECALAGE ET DES MOYENS DE COMMANDE C A C DES MOYENS DE LECTURE L A L DECLENCHES CHACUN PAR UNE DES SORTIES B MOYEN DE CODAGE 2 DE FACON A OBTENIR EN SORTIE LE SIGNAL PROVENANT D'UN DES ETAGES DU REGISTRE A DECALAGE 1. L'INVENTION S'APPLIQUE, PAR EXEMPLE, AUX SONARS, AUX RADARS, ETC.

Description

LIGNE A RETARD ANALOGIQUE
A TRANSFERT DE CHARGES
La présente invention concerne une ligne à retard analogique à transfert de charges. Elle concerne, en particulier, une ligne à retard analogique utilisant le transfert des charges dans un semiconducteur dans laquelle la programmation du retard est modifiable.

tCan de nombreux domaines tels que ceux des radars, des sonars, des télécommunications ou du traitement de signal, il est nécessaire de pouvoir modifier et contrôler le retard des signaux en particulier lorsque l'on désire multiplexer lesdits signaux. Ceci peut être réalisé, par exemple en utilisant des corrélateurs analogiques-numériques à coefficients programmables de valeurs +1 -1 ou 0 du type de celui décrit dans la demande de evet français no 82.06756 au nom de THOMSON-CSF. Toutefois, ce type de circuit ut utilise pour la programmation des coefficients un registre a décalage avec introduction sequentielle des coefficients.

Le changement Je la valeur des coefficients dépend donc de la fréquence de fonctionnement du registre et ne peut être réalisé rapidement.

La a présente invention a pour but de remédier à ces inconen fournissant une ligne à retard analogique à sortie adressable permettant la lecture directe du signai de l'étage adressé
possibilité de modification rapide de ladite adresse.

La a présente invention a en conséquence pour objet une ligne à retard analogique du type constitué par un registre à décalage à transfert le charges à N étages caractérisée en ce que la sortie de l'etage à lire est adressable directement directement à l'aide d'une adresse numérique.

Selon un mode de réalisation préféraéntiel, la ligne à retard
analogique à transfert de charges comporte:
- un registre à décalage a transfert de charges recevant o.s échantillons du signal analogique d'entrée à retarder comportant N étages;
- un moyen de codage numérique à N sorties permettant d'adresser une seule sortie fonction de l2adresse donnée en entrée;
- des moyens de lecture des charges au niveau de chaque étage du registre à décalage;
- des moyens de commande des moyens de lecture déclenchés chacun par une des sorties du moyen de codage numérique de façon à obtenir en sortie le signal provenant d'un des étages du registre à décalage.

D'autres caractéristiques et avantages de la présente invention apparaitront à la lecture de la description d'un mode de réalisation de la présente invention donné à titre d'exemple illustratif et non limitatif. Cette description est faite avec référence aux dessins ciannexés dans lesquels:
- la figure 1 est une vue schématique illustrant le principe de la ligne à retard;
- la figure 2 représente le schéma d'un premier mode de réalisation du moyen de codage;
- la figure 3 représente le schéma d'un second mode de réalisation du moyen de codage;
- la figure 4 représente le schéma d'un mode de réalisation des autres éléments constituant la ligne à retard analogique conforme à l'invention
- les figures Sa à 5c représentent des schémas expliquant le fonctionnement de la ligne à retard de la figure 4 ;;
- les figures 6a à 6c représentent des schémas expliquant le fonctionnement des moyens de recase à niveau
- la figure 7 représente le diagramme dans le temps des signaux d'adresse et des signaux de commande appliqués à la ligne à retard.

Sur les différentes figures, les memes références se rapportent
aux memes éléments.

La figure 1 est le schéma général de principe d'une ligne à retard analogique à transfert de charges conforme à la présente invention. Elle est constituée principalement par un registre à décalage à transfert de charges 1 qui reçoit des échantillons du signal analogique d'entrée E(t) à retarder. Le registre 1 comporte une série de N étages de transfert el à eN introduisant chacun un même retard T qui est donné par la période du potentiel appliqué aux électrodes assurant le transfert des charges. De ce fait, chaque échantillon est transféré d'un étage du registre au suivant avec un retard T. En conséquence, au temps t on obtient, en sortie de l'étage de rang k, l'échantillon introduit dans le registre au temps t-kT.Sur la figure 1, on a symbolisé les étages eh à eN du registre à décalage par des carrés portant la mention T.

A la sortie de chaque étage du registre à décalage 1 sont connectés des moyens de lecture L1 à LN du signal présent au niveau de l'étage. Ces moyens de lecture sont déclenchés par l'intermédiaire de moyens de commande C1 à CN controlés par les signaux de sortie B1 N BN d'un moyen de codage numérique 2. Le moyen de rodage 2 permet à partir d'une adresse donnée en entrée sous forme binaire de n'obtenir un niveau logique "1" que sur une seule des sorties Bk, les autres sorties étant maintenues au niveau logique 0.

Le moyen de codage numérique 2 sera décrit de manière plus détaillée avec référence aux figures 2 et 3. fi s'agit d'un moyen de codage binaire qui, suite à une adresse donnée en entrée sous forme d'un code binaire, donne un niveau logique 1 sur une seule sortie, les autres sorties se trouvant au niveau iogique 0. On obtient donc le tableau ci-après donnant les sorties en fonction des entrées.

Entrée <SEP> d'adressage <SEP> Sortie
<tb> <SEP> Retard
<tb> <SEP> an....a3 <SEP> a2 <SEP> a1 <SEP> B1 <SEP> B2 <SEP> B3 <SEP> B4 <SEP> B5....BN
<tb> 0.... <SEP> 0 <SEP> 0 <SEP> 0 <SEP> T <SEP> 1 <SEP> 0 <SEP> 0 <SEP> 0 <SEP> 0....<SEP> 0
<tb> <SEP> 0.... <SEP> 0 <SEP> 0 <SEP> 1 <SEP> 2T <SEP> 0 <SEP> 1 <SEP> 0 <SEP> 0 <SEP> 0.... <SEP> 0
<tb> <SEP> 0.... <SEP> 0 <SEP> 1 <SEP> 0 <SEP> 3T <SEP> 0 <SEP> 0 <SEP> 1 <SEP> 0 <SEP> 0.... <SEP> 0
<tb> 0....0 <SEP> 1 <SEP> I <SEP> # <SEP> I <SEP> 4T <SEP> O <SEP> O <SEP> O <SEP> 1 <SEP> <SEP> i <SEP> O...O
<tb> 0.... <SEP> 1 <SEP> 0 <SEP> 0 <SEP> 5T <SEP> 0 <SEP> 0 <SEP> 0 <SEP> 0 <SEP> 1.... <SEP> 0
<tb> 0.... <SEP> 1 <SEP> 0 <SEP> 1 <SEP> 6T <SEP> ...................
<tb> <SEP> .............
<tb> <SEP> 1.... <SEP> 1 <SEP> 1 <SEP> 1 <SEP> 2nT=NT <SEP> 0 <SEP> 0 <SEP> 0 <SEP> 0 <SEP> 0.... <SEP> 1
<tb>

Il est évident pour l'homme de l'art qu'avec le moyen de codage utilisé, le nombre maximal de sorties est une puissance de 2.

Ainsi avec n entrées, on peut avoir au maximum 2n sorties. En conséquence N = 2n
A partir du tableau ci-dessus, on obtient les équations des sorties en fonction des entrées, à savoir:
B1=an an-1 ....a3 a2 a1
B2=an an-1 ....a3 a2 a1 (1)
B3=an an-1 ....a3 a2 a1
BN=2n=an an-1 ....a3 a2 a1
Cet ensemble d'équations peut être groupé sous la forme générale suivante:
B =an(an-1 ...(a2(a1+a1)+a2(a1+a1))+ i=1à2n
an-1....(a2(a1+a1)+a2(a1+a1)))+ (2)
an(an-1....(a2(a1+a1)+a2(a1+a1))+
an-1....(a2(a1+a1)+a2(a1+a1)))
En conséquence, le circuit de codage numérique 2 peut être réalisé sous forme d'une combination matricielle, à n entrées et 2n sorties, d'éléments en série réalisant au niveau de chaque colonne
Jne fonction logique "ET" comme representé à la figure 2.Les élémer s connectés en série sont constitués par des transistors MOS
T1,1 à Tn,2n. Au niveau de chaque colonne du circuit matriciel, n transistors sont connectés en série entre une des sortie Bi et un peint ? sur lequel est appliqué un signal de commande alternatif @ permettant d'imposer successivement un niveau logique "O" sur la chaîne logique des transistors MOS correspondant a la lecture précédente et un niveau logique "1" sur la chaîne logique des transistors MOS correspondant à la nouvelle lecture, la grille des transistors MOS étant commandée soit par le signal appliqué sur l'entrée a1 nit par le signal inversé par un inverseur li représenté dans Jes équations par a1 Dans le cas de la présente description, on se réfère a des transistors MOS a canal P à enrichissement.

Toutefois, il est évident pour l'homme de l'art que l'on pourrait aussi utJ-.--sc-r des MOS à canal N et/ou à dépletion en modifiant les polarisations et les signaux logiques de commande en conséquence.

Pour limiter le nombre de transistors MOS utilisé dans le moyen de codage numérique 2, il est possible de les regrouper en utilisant l'équation générale (2). On obtient ainsi le circuit matriciel représenté à la figure 3. En conséquence, au niveau de l'entrée n on utilise uniquetnent deux transistors MOS Tn 1 et Tn Tn,2, 2, l'un sur la ligne an, l'autre sur la ligne an.Au niveau de l'entrée n-1, on utilise quatre transistors MOS Tn-1,1 à Tn-1,4, les deux premiers étant connectés à la source du transistor Tn,2 et placés respectivement l'un sur la ligne an-1, l'autre sur la ligne an-1 et les deux derniers étant connectés à la source du transistor In T et placés respec
n > i tivement l'un sur la ligne an 1 l'autre sur la ligne an 1 et ainsi de suite jusqu'à la première ligne qui comporte 2n transistors MOS positionnés de manière alternée sur la ligne al ou sur la ligne a1 et reliés par couple à la source du transistor précédent. En fait, les seules contraintes imposées au regroupement des transistors, sont des contraintes d'ordre technologique.En effet, le courant débité par les transistors Tn,1 et Tn,2 doit être suffisamment élevé pour obtenir un courant encore suffisant sur les sorties B1 à B2n, il est donc nécessaire, dans ce cas, d'avoir un ±aioport W/L important (W/L représentant le rapport de la largeur sur la longueur du canal).

On décrira maintenant avec référence aux figures 4 à 7, le dispositif de lecture des charges en sortie de l'étage adressé par le moyen de codage numérique 2. Comme rappelé ci-dessus, lorsqu'une adresse binaire est donnée en entrée du moyen de codage numérique 2, une seule des sorties B. se trouve à un niveau haut lors de la lecture du signal, les autres sorties étant à un niveau bas. De ce fait, comme expliqué ci-après de manière plus détaillée, le signal en sortie d'un seul des étages el à eN du registre à décalage 1 peut être lu.

Le dispositif de lecture des charges utilisé dans la présente invention est un dispositif de lecture en courant du type de celui décrit dans la demande de brevet 81.18135 au nom de THOMSON
CSF. D'autre part, dans le mode de réalisation représenté dans les figures, le registre à décalage 1 qui est constitué de façon connue en utilisant la technique du transfert de charges C.C.D. (pour charge
Coupled Device dans la littérature anglo-saxonne) et qui ne sera pas décrit en détail ici, fonctionne en monophasé. Toutefois, on peut aussi utiliser dans la présente invention, un registre analogique fonctionnant en deux phases et même éventuellement en trois ou quatre phases.La figure 4 représente une vue schématique en plan de dessus du registre analogique 1 à transfert de charges tandis que la figure Sa, coté gauche, en est une vue en coupe longitudinale.

Dans les figures, le sens du transfert des charges est indiqué par la flèche F. Chaque étage ek du registre à décalage comporte deux couples d'électrodes constitués chacun d'une électrode de transfert eT et d'une électrode de stockage es. Le premier couple d'électrodes reçoit le signal d'horloge 01T qui varie avec une période T entre un niveau bas et un niveau haut VT comme représenté à la figure 6b.

D'autre part, l'électrode de stockage du deuxième couple d'électrodes est utilisée pour lire les charges quittant l'étage et est de ce fait appelée électrode de lecture eL. Cette électrode de-lecture est reliée aux moyens de lecture des charges, alors que l'électrode de transfert faisant partie du même couple est reliée à une tension de référence V0 en général choisie égale à Vz T/2.

Sur la figure Sa, les électrodes de transfert et de stockage- sont coplanaires. Il en résulte donc que, dans ce mode de réalisation, le transfert unidirectionnel des charges est obtenu par des implantations d'impuretés dans le substrat semi-conducteur 2 du même type que ledit substrat, localisées sous les électrodes de transfert eT. Ce transfert unidirectionnel pourrait également être obtenu en utilisant des surépaisseurs d'oxyde.

Les moyens de lecture L1 à L N des charges en sortie de chaque étage ainsi que les moyens de commande C1 à C N sont réalisés, au niveau de chaque étage, par deux transistors MOS
- les transistors MOS T'21 à T'2N qui sont connectés par leur drain et leur source, entre une électrode de lecture et le potentiel de référence VR Ces transistors sont commandés par le signal d'horloge -r appliqué sur leur grille;
- les transistors MOS double grille T'll à T'1N. Ces transistors sont reliés par leur drain et leur source entre une électrode de lecture et le point de lecture A commun à tous les étages du registre à décalage 1. L'une des grilles de ces transistors est commandée par le potentiel de référence VL tandis que l'autre grille est commandée par le signal de sortie Bk provenant d'une des sorties du moyen de codage numérique 2. A la place d'un transistor MOS double grille, on peut aussi utiliser deux transistors MOS en série, l'un faisant partie des moyens de lecture et étant commandé par le potentiel de référence VL, l'autre constituant le moyen de commande du moyen de lecture correspondant et étant commandé par la sortie Bk.

D'autre part, un troisième ensemble de transistors MOS T'31 à
T'3N est utilisé comme dispositif de remise à zéro complémentaire des moyens de lecture entre chaque lecture. Ils permettent d'éliminer au temps t2 (voir figure 7) les variations de potentiel croissant au point Bk d'une chaîne de transistors MOS non lue, dues aux capacités parasites grille-source lorsqu'une adresse a. passe du niveau logique "0" au niveau logique "1". Ces transistors sont reliés par leur drain et leur source entre un potentiel à niveau bas V55 qui peut être, par exemple, la masse et la grille du transistor MOS à double grille commandée par le signal de sortie Bk. Ces transistors sont commandés par le signal périodique RAZ (figure 7) appliqué sur leur grille.

Dans toute la description, on choisit le type des transistors
MOS à déplétion ou à enrichissement et leur polarisation pour que, lorsque le signal de sortie Bk du moyen de codage numérique 2 est au niveau logique 1, les transistors soient passsants et pour qu'ils soient bloqués lorsque le signal de sortie Bk est au niveau logique 0.

D'autre part, sur la figure 4, le transistor MOS Q3 constitue le circuit de précharge de la capacité de lecture CA du point A à une tension VAO égale à V, si le transistor MOS Q3 est en régime triode lorsque la phase de commande appliquée sur sa grille est au niveau haut VpT et telle que Vfl - VT) V, VT representant la tension de seuil du transistor Q3.

Sur la diode D3 connectée au point A (voir figure Sa), on retrouve ce même potentiel A0 C e potentiel qui est supérieur au potentiel VL - VT1 = V T12 de la grille G3, comme cela sera expliqué ci-après, met les transistors T'llk en saturation avant la lecture des charges.

On expliquera maintenant avec référence aux figures 5b et 5c, le fonctionnement du dispositif de lecture de la figure 4. Les figures 5b et 5c montrent l'évolution des potentiels de surface d'un étage ek du registre à décalage 1 et des transistors T'1,k et T'2,k. Pour simplifier le schéma, le fonctionnement du circuit de commande de précharge du point A décrit ci-dessus n'a pas été représenté.

La figure 5b concerne leniveau des potentiels de canal lorsque le signal d'horloge 0T est au niveau haut. Dans ce cas, les potentiels de canal des deux électrodes eT, e5 du premier couple d'électrodes se trouvent respectivement à V0T - VS - VT et V0T - VT, VT étant la tension de seuil due a la couche d'oxyde et V5 étant la tension due aux implantations d'impuretés. D'autre part, le potentiel de canal sous l'électrode eT du deuxième couple d'électrodes est imposé par
V0 qui est choisi égal à V0T/2 et égal à V0T/2 - VS - VT. En conséquence, des quantités de charge QS à lire se trouvent donc sous l'électrode de stockage eS.

En ce qui concerne le moyen de lecture LK associé à l'étage eK, la grille G1 du transistor MOS T'2,k est commandée par 0T.

Lorsque (5T est au niveau haut, le transistor MOS T'2, est passant.

a a diode D1 du transistor MOS T'2k qui est reliée à VR impose donc le potentiel VR sous la grille G1 et sous la diode D2 commune aux transistors T'2,k et T'1,k et reliée à l'électrode de lecture. Si Bk est au niveau logique 13, à savoir au niveau bas, le potentiel sous la grille G2 est au niveau bas, mais si Bk est au niveau logique 1, a savoir si la grille G2 est reliée au point P recevant un signal @p lui même au niveau haut et choisi de manière à être sensiblement égal å V0T, le potentiel VR est aussi imposé sous la grille G2, comme on peut le voir sur la partie la plus a droite de la figure 5b.D'autre part la grille G) du transistor MOS double grille T'1,k reçoit un potentiel de référence YL. Le potentiel de canal sous cette grille est égal à
VL - VT, VT étant la tension de seuil du transistor T'1,k. Pour isoler le point Gk du point A lorsque le signal d'horloge 0T est au niveau haut, on doit avoir VL - VT très lègerement inférieur à VR. On peut, par exemple, choisir VL pour que
# VL -VT = V0T/2
La figure 5c représente les potentiels de canal dans le substrat à un instant où le signal d'horloge ( T est au niveau bas.Lorsque le signal 0T passe au niveau bas, le potentiel V0 imposé sur l'électrode eT du deuxième groupe d'électrodes ne joue plus le rôle de barrière de potentiel pour les charges QS stockées sous l'électrode eS et la quantité de charges QS passe sous l'électrode de lecture eL comme représenté sur le coté gauche de la figure Sc. En même temps, la grille G1 du transistor T'2 > k reçoit le signal T au niveau bas et vient isoler la diode D1 reliée à VR du reste des moyens de lecture.

La quantité de charges Q5 qui arrive sous l'électrode de lecture eL provoque au niveau de la diode D2 une diminution du potentiel instantané. Si le potentiel sous la grille G est fixé au niveau bas, Bk se trouvant au niveau logique 0, les charges Q5 restent sous la diode
D2, comme représenté dans la partie centrale de la figure 4c.

Toutefois si Bk est au niveau logique 1, le potentiel sous la grille G2 et la diode D2 est rétabli à V VT VT = V0T/2 par évacuation des charges QS vers le point A, la capacité CA se déchargeant d'une quantité de charges égale à la quantité de charges QS-
Ainsi comme expliqué ci-dessus, seule la quantité de charges en sortie de l'étage ek pour lequel Bk est au niveau logique 1 est lue par le dispositif de lecture.

D'autre part, il faut que, lorsque la quantité de charges Q5 arrive sous la grille eL, le transistor T'2,k soit déjà bloqué pour éviter qu'une partie des charges image Q5 passe sous la diode D1. Or le transfert des charges vers l'é'ectrode CL n'a lieu que lorsque oT a diminué jusqu'à la valeur V > f/2 - VS - VT et le transistor T' 2,k se bloque pour T -VT T = j2 à savoir T = VT/2 + VT où VT est la tension de seuil du transistor T'2,k. On constate donc que le transistor T'2,k se bloque pour 0T = V0T/2 + VT et que les charges n'arrivent sous l'électrode eL que lorsque ( T égale V0T/2 VS - VT
Les figures 6 expliquent la remise à niveau du point Bk entre deux lectures. La figure 6(a) représente une coupe longitudinale du dispositif de lecture ainsi que la chaîne logique des transistors MOS du moyen de codage 2, connectée entre un point P sur lequel est appliqué le signal de commande tp et un point Bk, le point Bk étant aussi connecté à la source du transistor T'3 > k de remise à niveau complémentaire dont le drain est connecté à la masse et la grille est commandée par le signal de remise à niveau 0RAZ.D'autre part, le circuit préchargeant la capacité CA au point A est dans ce cas constitué par un transistor MOS Q3 dont le drain est relié au potentiel V tel que V#V0T et dont la grille est commandée par le signal d'horloge 0T, ce circuit fonctionnant comme décrit ci-dessus avec référence à la figure 4. La figure 6(b) représente en fonction du temps, le diagramme des signaux StT RAZ et 0P. Sur ce diagramme, on voit que, aux temps t0 et tl, 0T et 0RAZ sont tous deux au niveau haut tandis que 0P qui est inversé par rapport à 0RAZ st au niveau bas puis au temps t2, 0RAZ passe au bas et au niveau haut tandis que T reste au niveau haut.Au temps t39 0T et 0RAZ sont tous deux au niveau bas alors que 0P est au niveau haut et au temps tgo 0T est au niveau haut tandis que tZ est au niveau bas et p au niveau haut. La figure 6(c) représente les potentiels de surface sous le moyen de lecture et de commande aux différents temps t;) et t1, ta, ta, tif ci-dessus. On voit d'après cette figure qu'aux temps t0 et t1, à savoir lorsque tRAZ est au niveau h--lutf et et au niveau bas, le potentiel sous G est imposé à un
2 imposé à biveau bas.En effet; sur la chaîne logique de transistors MOS conductrice, on impose le potentiel de 0P, à savoir un niveau bas et d'autre part, le transistor T'3,k est passant et impose à Bk le potentiel lu drain. Pour les temps t2 > t3 > t4, on retrouve les mêmes représentations des potentiels de canal que dans les figures Sb et 5c, les lignes en tiretés représentant le cas où la sorite Bk est à un niveau bas.

La figure 7 représente en fonction du temps respectivement, les signaux logiques a1 an a n appliqués en entrée du moyen de codage 2, le signal d'horloge de transfert 5fTy le signal de commande 0P appliqué au point commun P du moyen de codage et le signal de remise à zéro
D'après les figures 7 et 6 > on voit que le temps t0 pendant leqiel ?5T et tRAZ passent à un niveau haut et 0P à un niveau bas correspond, comme expliqué ci-dessus, à la remise à niveau bas de la chaîne logique des transistors MOS T 1k à Tank, correspondant à la lecture précédente.Le temps tl, pendant lequel T TRAZ et pp sont dans le même état que ci-dessus, correspond au temps de commutation d'adressage disponible permettant de modifier le niveau logique sur les entrées ai à an. Au temps t2, passe au niveau haut et PRAZ au niveau bas, de ce fait, il y a anise au niveau haut de la chaîne logique des transistors MOS correspondant à la nouvelle lecture. Au temps t3, tp passe au niveau bas, entraînant la lecture des charges sur l'étage adressé. Le temps t4 pendant lequel T passe au niveau haut correspond à la précharge de la diode V2 à VR (voir figure 6c) et peut être nulle.

D'autre part, avec le moyen de codage utilisé, on peut modifier à chaque période T, durant le temps tl, l'adresse de l'étage à lire ou lire le même étage pendant n périodes, la seule contrainte vur obtenir ce résultat étant que la fréquence de commutation d'adressage soit égale à la fréquence de transfert du registre à décalage 1.

De plus, l'adresse en entrée du moyen de codage numérique 2 peut être fournie par tous moyens connus tels qu'un calculateur ou similaire.

Claims (12)

REVENDICATIONS

1. Une ligne à retard analogique à transfert de charges du type constituée par un registre à decalage à transfert de charges à N étages caractérisée en ce que la sortie de l'étage à lire est adressable directement à l'aide d'une adresse numérique.

2. Une ligne à retard analogique selon la revendication 1, caractérisée en ce qu'elle comporte

- un registre à décalage à transfert de charges (1) recevant des échantillons du signal analogique d'entrée (E(t)) à retarder comportant N étages (el à eN)

- un moyen de codage numérique (2) à N sorties permettant d'adresser une seule sortie fonction de l'adresse donnée en entrée

- des moyens de lecture des charges (L1 à LN) au niveau de chaque étage du registre à décalage;

- des moyens de commande (C1 à CN) des moyens de lecture (L a L i déclenchés chacun n par une des sorties (Bk) du moyen de codage (2) de façon à obtenir en sortie le signal provenant d'un des étages du registre à recalage (1).

3. ine ligne à retard analogique selon la revendication 2, caractérisée en ce que le moyen de codage numérique (2) est constitué par un circuit matriciel à n entrées et 2n sorties composé d'éléments connectés en série de manière à réaliser au niveau de chaque colonne une fonction iogique ET.

4. Une ligne à retard analogique selon la revendication 3, caractérisée en ce que les éléments connectés en série de manière à réaliser au niveau de chaque colonne une fonction logique ET sont constitués par des transistors MOS connectés en série entre un point

P sur lequel est appliqué un signal de commande p et une ligne de sortie (Bk), les grilles desdits transistors étant commandées soit par le signal appliqué sur les entrées soit par le signal inversé.

5. Une ligne à retard analogique selon l'une quelconque des revendications 3 et 4 caractérisée en ce que au niveau de chaque colonnes la fonction logique ET est réalisée avec n transistors MOS.

6. Une ligne à retard analogique selon l'une quelconque des revendications 3 et 4, caractérisée en ce que les éléments sont regroupés de manière - réaliser au niveau du circuit matriciel l'équation

B = an(an-1....(a2(a1+a1)+a2(a1+a1)) i= 1 à2n

+ an-1....(a2(a1+a1)+a2(a1+a1)))

+ an(an-1....(a2(a1+a1)+a2(a1+a1))

+ an-1....(a2(a1+a1)+a2(a1+a1)))

7.Une ligne à retard analogique selon l'une quelconque des revendications 2 à 6 caractérisée en ce que les moyens de lecture sont constitués par: - un premier groupe de transistors MOS (T1,1 à T'1 I,N reliés d'une part à l'électrode de lecture de chaque etage du registre analogique (I) et d'autre part, au point de lecture commun A;;

- un second groupe de transistors MOS (T'2 > 1 à T'2,N) reliés entre l'électrode de lecture de chaque étage du registre analogique (1) et un potentiel de référence (VR), ces transistors imposant une tension de référence sur les grilles de lecture (et) pendant les intervalles où la quantité de charges à lire (QS) ne se trouve pas sous les électrodes de lecture

- une capacité (CA) reliée entre le point de lecture commun (A) et la masse;;

- un circuit de commande réalisé par un transistor MOS (Q3) connecté entre une tension de référence (V)-et le point commun de lecture (A) dont la grille est commandée par le signal d'horloge (0T), qui assure la charge de la capacité (CA) avant l'arrivée des charges à lire sous les électrodes de lecture (eL), le potentiel de la capacité étant laissé flottant lors de l'arrivée des charges.

8. Une ligne à retard analogique selon l'une quelconque des revendications 2 à 7, caractérisée en ce que les moyens de commande (C1 à CN) sont constitués par un troisième groupe de tran sistors MOS (T'1,1 à T'1,N) connectés en série par leur drain et leur source avec les transistors MOS du premier groupe et dont les grilles sont commandées respectivement par les signaux provenant des sorties du moyen de codage numérique (2).

9. Une ligne à retard analogique selon la revendication 8 caractérisée en ce que des transistors MOS à double grille (T'1,1 à

T'1 1,N) remplacent chaque transistor MOS du premier groupe en série avec un transistor MOS du troisième groupe.

10. une ligne à retard analogique selon l'une quelconque des revendications 2 à 9 caractérisée en ce qu'elle comporte de plus des moyens (T'3 1 à T'3 3,N) imposant un niveau bas complémentaire à l'entrée de déclenchement des moyens de commande (C1 à CN) entre chaque lecture.

11. Une ligne à retard analogique selon la revendication 10 caractérisée en ce que lesdits moyens sont constitués par un quatrième groupe de transistors MOS (T'3,1 à rl T'3,N) connectés entre un potentiel VSS à un niveau bas et la grille du transistor MOS correspondant du troisième groupe de transistors MOS, dont les grilles sont commandées par un signal d'horloge RAZ qui se trouve à un niveau haut lorsque le signal d'horloge jT est à un niveau haut.

12. Une ligne à retard analogique selon l'une quelconque des revendications 2 à 11 caractérisée en ce que la remise à zéro des sorties (Bk) entre chaque lecture est effectuée en imposant au signal de commande fp un niveau bas, de manière que le signal 0P soit

inversé par rapport au signal RAZ